TWI469361B - 半導體元件及其製造方法 - Google Patents

Description

半導體元件及其製造方法

本發明是有關於半導體元件及其製造方法，且特別是有關於非揮發性記憶體及其製造方法。

非揮發性記憶體例如是可電抹除可程式唯讀記憶體(EEPROM)不會因電源供應中斷而使儲存在其中之資料消失的記憶體，其可進行多次資料之程式化、讀取、抹除等動作，因而廣泛用於各種個人電腦和電子設備。

隨著積體電路的迅速發展，元件積集度的要求愈來愈高，而隨著線寬的縮減，短通道效應的影響將會更加顯著。為了避免短通道效應的產生，必須儘可能地減少源極以及汲極摻雜區的深度以及濃度，也就是淺接面(shallower junction depth)以及淡摻雜之源極以及汲極摻雜區。然而，這麼一來，勢必會導致源極以及汲極摻雜區阻值過高，造成記憶體元件的讀取電流變小，而影響其效能。此外，對於邏輯元件而言，源極以及汲極摻雜區電阻值過高也會減損其驅動電流。

本發明提供數種半導體元件可以避免短通道效應的產生而且可以降低源極以及汲極摻雜區的阻值。

本發明提出一種半導體元件，包括基底、具有第一導電型之第一摻雜區、具有第二導電型之第二摻雜區、閘極以及介電層。具有第一導電型之第一摻雜區位於基底中，第一摻雜區中具有溝渠。具有第二導電型之第二摻雜區，位於上述溝渠底部，將上述第一摻雜區分隔成分離的兩個源極或汲極摻雜區，上述源極摻雜區與上述汲極摻雜區之間為通道區。閘極位於上述溝渠之中。介電層位於上述閘極與上述溝渠的上述基底之間。

依照本發明一實施例所述，上述各源極或汲極摻雜區從上述溝渠的底部接近底角之處沿著側壁延伸至上述基底的表面。

依照本發明一實施例所述，上述第二摻雜區包括兩個深度不同的第一區域與第二區域，其中遠離上述溝渠底部的上述第二區域的面積大於一接近上述溝渠底部的上述第一區域的面積，使上述源極或汲極摻雜區成階梯狀。

依照本發明一實施例所述，上述半導體元件更包括間隙壁，位於上述溝渠的側壁的上述介電層與上述基底之間。

依照本發明一實施例所述，上述第二摻雜區從上述溝渠的底部延伸至溝渠的側壁接近底角之處，使各源極或汲極摻雜區未包覆上述溝渠的底部以及底角，而從上述溝渠的側壁延伸至上述基底的表面。

依照本發明一實施例所述，上述半導體元件更包括一半導體層，完全覆蓋上述源極或汲極摻雜區並與之接觸。

依照本發明一實施例所述，上述半導體層包括摻雜單晶矽層、摻雜多晶矽層、摻雜磊晶矽層、摻雜矽化鍺層或其組合。

依照本發明一實施例所述，上述半導體元件更包括金屬矽化物層位於上述半導體層上。

依照本發明一實施例所述，上述半導體元件更包括硬罩幕層，位於上述半導體層上。

依照本發明一實施例所述，上述更包括硬罩幕層，位於上述源極或汲極摻雜區上。

依照本發明一實施例所述，上述介電層更延伸位於上述源極或汲極摻雜區上。

依照本發明一實施例所述，上述閘極更延伸覆蓋於上述源極或汲極摻雜區上方。

依照本發明一實施例所述，上述半導體元件為金氧半導體電晶體，上述介電層為閘介電層。

依照本發明一實施例所述，上述半導體元件為非揮發性記憶胞，上述介電層為穿隧介電層。

依照本發明一實施例所述，上述閘極為浮置閘，且更包括控制閘與閘間介電層。控制閘位於上述浮置閘上方。閘間介電層位於上述浮置閘與上述控制閘之間。

依照本發明一實施例所述，上述浮置閘凸出於上述基底的表面上。

依照本發明一實施例所述，上述浮置閘、上述閘間介電層以及上述控制閘更延伸至上述源極或汲極摻雜區上方。

依照本發明一實施例所述，上述浮置閘之表面為平坦表面或具有凹槽的表面。

依照本發明一實施例所述，上述半導體元件更包括電荷儲存介電層，位於上述穿隧介電層與上述閘極之間。

依照本發明一實施例所述，上述電荷儲存介電層更延伸至上述源極或汲極摻雜區上方。

依照本發明一實施例所述，上述半導體元件更包括頂介電層，位於上述電荷儲存介電層與上述閘極之間。

本發明還提出一種半導體元件的製造方法，包括提供基底，在上述基底中形成具有第一導電型之第一摻雜區，接著移除部份上述第一摻雜區，以在上述第一摻雜區中形成溝渠。於上述溝渠底部形成具有第二導電型之第二摻雜區，將上述第一摻雜區分隔成兩個源極或汲極摻雜區。於上述溝渠中形成閘極，於上述閘極與上述溝渠的上述基底之間形成一介電層。

依照本發明一實施例所述，上述半導體元件的製造方法更包括於上述溝渠的側壁形成一間隙壁。

依照本發明一實施例所述，上述第二摻雜區的形成方法包括以上述間隙壁為罩幕進行單一離子植入製程，使所分隔之上述各源極或汲極摻雜區從上述基底的表面，沿著側壁，延伸至上述溝渠的底部接近底角之處。

依照本發明一實施例所述，上述第二摻雜區的形成方法包括以上述間隙壁為罩幕進行一第一離子植入製程與一第二離子植入製程，其中上述第二離子植入製程的能量高於上述第一離子植入製程的能量，使上述第二離子植入製程所形成的一遠離上述溝渠底部的區域的面積大於上述第一離子植入製程所形成的一接近上述溝渠底部的區域的面積。

依照本發明一實施例所述，在形成上述第二摻雜區之後且形成上述介電層之前，更包括移除上述間隙壁。

依照本發明一實施例所述，上述第二摻雜區的形成方法包括以上述溝渠為罩幕，進行一離子植入製程，使上述第二摻雜區從上述溝渠的底部延伸至側壁接近底角之處。

依照本發明一實施例所述，上述半導體元件的製造方法，更包括在形成上述溝渠之前，在上述基底上形成一半半導體層，上述半導體層與上述第一摻雜區接觸。

依照本發明一實施例所述，上述半導體元件的製造方法，更包括在形成上述半導體層之後且形成上述溝渠之前，在上述半導體層上形成一硬罩幕層。

依照本發明一實施例所述，上述半導體元件的製造方法，更包括在形成上述溝渠之後以及形成上述介電層之前，移除上述硬罩幕層。

依照本發明一實施例所述，上述半導體元件的製造方法，更包括在形成上述閘極之後移除上述硬罩幕層。

依照本發明一實施例所述，上述半導體元件的製造方法更包括在移除上述硬罩幕層之後，於上述半導體層上形成矽化金屬層。

依照本發明一實施例所述，上述半導體元件的製造方法更包括在形成上述溝渠之前，在上述基底上形成一硬罩幕層。

依照本發明一實施例所述，上述半導體元件的製造方法更包括在形成上述介電層之前，移除上述硬罩幕層。

依照本發明一實施例所述，上述半導體元件為金氧半導體電晶體，上述介電層為閘介電層。

依照本發明一實施例所述，上述半導體元件為非揮發性記憶胞，上述介電層為穿隧介電層。

依照本發明一實施例所述，上述閘極為浮置閘，且上述方法更包括於上述浮置閘上形成控制閘，並於上述浮置閘與上述控制閘之間形成閘間介電層。

依照本發明一實施例所述，上述半導體元件的製造方法，更包括在形成該溝渠之前，在上述基底上形成硬罩幕層，使上述溝渠中的上述閘極之上表面低於上述硬罩幕層之上表面，上述硬罩幕層之側壁裸露出來。在上述硬罩幕層側壁以及上述閘極上形成閘極材料層，以形成具有凹槽表面的浮置閘。於浮置閘上形成控制閘，並於浮置閘與控制閘之間形成閘間介電層。

依照本發明一實施例所述，上述浮置閘、上述閘間介電層以及上述控制閘更延伸至上述源極或汲極摻雜區上方。

依照本發明一實施例所述，上述半導體元件的製造方法，更包括在上述穿隧介電層與上述閘極之間形成電荷儲存介電層。

依照本發明一實施例所述，上述電荷儲存介電層更延伸至上述源極或汲極摻雜區上方。

依照本發明一實施例所述，上述半導體元件的製造方法，更包括於上述電荷儲存介電層與上述閘極之間形成頂介電層。

本發明之半導體元件可以避免短通道效應的產生而且可以降低源極以及汲極摻雜區的阻值。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1係繪示本發明之半導體元件的原型。

請參照圖1A，本發明之半導體元件的原型包括基底10具有第一導電型之第一摻雜區14、具有第二導電型之第二摻雜區22、閘極30以及介電層24。第一摻雜區14位於基底10中，且第一摻雜區14中具有溝渠32。第二摻雜區22位於溝渠32底部32c，第一摻雜區14被分隔，形成分離的兩個源極或汲極摻雜區14a與14b，源極摻雜區14a與汲極摻雜區14a與14b之間為通道區34。閘極30位於溝渠32之中。介電層24覆蓋溝渠32的側壁32a與底部32c表面上，分隔閘極30與基底10。

本發明實施例係將閘極30埋入於基底10之中，透過閘極30垂直方向位置的改變來製作出具有抬升效果之源極摻雜區14a與汲極摻雜區14b。由於源極摻雜區14a與汲極摻雜區14b位於閘極30下方的部分相當淺，因此，可以具有淺接面的效果，達到避免短通道效應產生的目的。另一方面，由於源極摻雜區14a與汲極摻雜區14b還向上延伸包覆於閘極30的側壁周圍，因此，其具有抬升式源極與汲極可以降低阻值的優點。

上述之半導體元件可以是金氧半電晶體、非揮發性記憶胞如快閃記憶胞或氮化矽唯讀記憶體等。當半導體元件為金氧半電晶體時，介電層24為閘介電層。當半導體元件非揮發性記憶胞時，介電層24為穿隧介電層。

閘極30可以僅位於溝渠32之中，也可以向上延伸而突出於基底10的表面，甚至側向延伸而覆蓋於基底10上方。當上述半導體元件為快閃記憶胞時，則上述閘極30為浮置閘。當上述半導體元件為氮化矽唯讀記憶體時，則上述閘極30會連接字元線。

各源極或汲極摻雜區14a與14b的輪廓可以是從溝渠32的底部32c沿著接近底角32b之處側壁32a延伸至基底10的表面。或者，各源極或汲極摻雜區14a與14b也可以是未包覆溝渠32的底部32c以及底角32b，而從溝渠32的側壁32a延伸至基底10的表面。

以下舉數個實施例來說明之，然而，其並非用以限定本發明。

圖2A至2D-1是依照本發明第一實施例所繪示之一種氮化矽唯讀記憶體之製造方法的流程剖面圖。

請參照圖2A，在基底10中形成井區12並在井區12中形成第一摻雜區14。基底10例如是整體為半導體基底10、整體為半導體化合物基底10或是絕緣層52上有半導體基底10(semiconductor over insulator，SOI)。半導體例如是IVA族的原子例如矽或鍺。以矽來說，其可以是矽晶圓或是磊晶矽。半導體化合物例如是IVA族的原子所形成之半導體化合物，例如是碳化矽或是矽化鍺。基底10可以具有摻雜，基底10的摻雜可以是第二導電型。第二導電型例如是P型或N型。P型的摻雜可以是IIIA族離子，例如是硼離子。N型摻雜可以是VA族離子例如是砷或是磷。

井區12係透過單次離子植入製程或是多次離子植入製程，之後，再進行回火製程來實施。用來形成井區12的摻雜，其導電型與欲形成之快閃記憶胞的導電型不同，當快閃記憶胞之通道的導電型為第一導電型，則井區12的摻雜為第二導電型離子。也就是，快閃記憶胞為P型通道，則井區12為N型；快閃記憶胞為N型通道，則井區12為P型。在一實施例中，井區12為P型，所植入的離子為硼，離子植入製程的能量例如是50至500KeV，劑量例如是1×10¹² 至3×10¹³ /cm² 。

在一實施例中，第一摻雜區14的形成方法同樣是透過離子植入製程36，之後，再進行回火製程。用來形成第一摻雜區14中的摻雜例如是第一導電型離子。第一導電型與第二導電型不同，例如是N型或P型。第一摻雜區14可以透過離子植入製程來形成。進行離子植入製程36的次數與預定形成之源極或汲極摻雜區14a與14b(圖2C)的濃度以及接面深度有關，可以是單次或是多次。在本實施例中，由於基底10上方並未額外形成以下實施例所述的半導體層40，以降低接觸阻值，因此，可以利用多次離子植入製程來形成具有不同深度與濃度的第一摻雜區14。在一實施例中，第一摻雜區14為N型，且是進行單次離子植入製程36來形成，所植入離子例如為砷，離子植入製程的能量例如是15至40KeV，劑量例如是1×10¹⁵ 至4×10¹⁵ /cm² 。在另一實施例中，第一摻雜區14為N型，且係進行兩次離子植入製程36來形成，兩次植入離子皆例如為砷。其中第一次離子植入製程的能量例如是5至15KeV，劑量例如是1×10¹⁵ 至4×10¹⁵ /cm² 。第二次離子植入製程的能量例如是15至50KeV，劑量例如是3×10¹⁴ 至 2×10¹⁵ /cm² ，使得形成之源極或汲極摻雜區14a與14b接近基底10表面的摻雜濃度高於溝渠32下方者，藉以同時達到降低接觸阻值以及淺接面之功效。

之後，請參照圖2B，在基底10上形成硬罩幕層16。硬罩幕層16可以是單材料層、雙材料層或更多層材料層所構成。硬罩幕層16之材質例如是氧化矽、氮化矽、氮氧化矽或其組合。硬罩幕層16的形成方法例如是物理氣相沈積（PVD）或化學氣相沈積（CVD）。硬罩幕層16的厚度例如是300埃至1000埃。

然後，在硬罩幕層16上形成具有開口42的光阻層38。光阻層38可以是正光阻或是負光阻。光阻層38的開口42暴露出下方的硬罩幕層16。開口42的寬度w1略大於預定形成之閘極30(圖2D-1)的寬度w2。在一實施例中，開口42的寬度w1例如是550埃至1500埃。

其後，請參照圖2C，以光阻層38為罩幕，移除開口42所暴露出的硬罩幕層16，並再移除硬罩幕層16下方一部分基底10，以在硬罩幕層16以及基底10的第一摻雜區14中形成溝渠32，之後，再將光阻層38移除。移除硬罩幕層16及其下方的部分基底10的方法可以是蝕刻製程，例如是乾式蝕刻製程。所形成之溝渠32的側壁32a可以是垂直面、傾斜面或是曲面。溝渠32的底角32b可以是垂直角，但並不限定於垂直角，也可以是圓角(rounded corner)或是多角形(polygonal corner)。位於基底10中的溝渠32的深度h1例如是400埃至700埃。

之後，在溝渠32的側壁32a形成間隙壁18。間隙壁18的形成方法例如是在硬罩幕層16以及溝渠32的表面上形成間隙壁材料層，然後再透過非等向性蝕刻製程以移除部分的間隙壁材料層。間隙壁18可以是單材料層、雙材料層或更多層材料層所構成。間隙壁18之材質例如是氧化矽、氮化矽、氮氧化矽或其組合。然後，在溝渠32底部32c，間隙壁18所裸露的基底10中形成第二摻雜區22，第二摻雜區22從第一摻雜區14向下延伸至井區12，將第一摻雜區14分隔成分離的兩個源極或汲極摻雜區14a與14b。所形成之源極或汲極摻雜區14a與14b的輪廓從溝渠32的底部32c接近底角32b之處，沿著側壁32a延伸至該基底10的表面。源極摻雜區14a與汲極摻雜區14b之間為通道區34。所形成之通道區34寬度與間隙壁18的寬度有關。當間隙壁18的寬度w3愈小/大，則所形成之通道區34寬度w4愈大/小。在一實施例中，第二摻雜區22的形成方法可以利用硬罩幕層16以及間隙壁18為罩幕，透過離子植入製程20來形成。用來形成第二摻雜區22的摻雜例如是第二導電型離子。第二導電型，例如是P型或N型。在一實施例中，第一摻雜區14為N型，第二摻雜區22是P型。第二摻雜區22所植入的離子例如為BF₂ ，離子植入製程的能量例如是1至15KeV，劑量例如是5×10¹³ 至9×10¹⁴ /cm² 。

之後，請參照圖2D-1，移除間隙壁18。移除間隙壁18的方法可以採用蝕刻製程，例如是濕式蝕刻製程或是乾式蝕刻製程。接著，將硬罩幕層16移除。移除硬罩幕層16的方法可以採用蝕刻製程，例如是濕式蝕刻製程或是乾式蝕刻製程。

之後，在基底10上以及溝渠32的側壁32a與底部32c表面上形成穿隧介電層24、電荷儲存介電層26以及頂介電層28。穿隧介電層24可以是由單材料層所構成。單材料層例如是低介電常數材料或是高介電常數材料。低介電常數材料是指介電常數低於4的介電材料，例如是二氧化矽或氮氧化矽(SiO_x N_y )，其中x以及y為任何可能的數值。高介電常數材料是指介電常數高於4的介電材料，例如是HfAlO、HfO₂ 、Al₂ O₃ 或Si₃ N₄ 。穿隧介電層24也可以依據能隙工程理論(band-gap engineering (BE) theory)選擇可以提高注入電流，使程式化更快的雙層堆疊結構或是多層堆疊結構。雙層堆疊結構例如是低介電常數材料與高介電常數材料所組成之雙層堆疊結構(以低介電常數材料/高介電常數材料表示)，例如是氧化矽/HfSiO、氧化矽/HfO₂ 或是氧化矽/氮化矽。多層堆疊結構例如是低介電常數材料、高介電常數材料以及低介電常數材料所組成之多層堆疊結構(以低介電常數材料/高介電常數材料/低介電常數材料表示)，例如是氧化矽/氮化矽/氧化矽或是氧化矽/Al₂ O₃ /氧化矽。電荷儲存介電層26例如是氮化矽或是HfO₂ 。頂介電層28以是由單材料層所構成。單材料層例如是低介電常數材料或是高介電常數材料。低介電常數材料是指介電常數低於4的介電材料，例如是二氧化矽或氮氧化矽、。高介電常數材料是指介電常數高於4的介電材料，例如是HfAlO、Al₂ O₃ 、Si₃ N₄ 或HfO₂ 。頂介電層28也可以依據能隙工程理論選擇可以提高注入電流，使程式化及抹除更快的雙層堆疊結構或是多層堆疊結構。雙層堆疊結構例如是高介電常數材料與低介電常數材料所組成之雙層堆疊結構(以高介電常數材料/低介電常數材料表示)，例如是氮化矽/氧化矽。多層堆疊結構例如是低介電常數材料、高介電常數材料以及低介電常數材料所組成之多層堆疊結構(以低介電常數材料/高介電常數材料/低介電常數材料表示)，例如是氧化矽/氮化矽/氧化矽或是氧化矽/Al₂ O₃ /氧化矽。

然後，在溝渠32剩餘的空間中形成連接字元線的閘極30。閘極30的材質例如是摻雜多晶矽、金屬或是摻雜多晶矽與金屬所形成之堆疊結構。閘極30的形成方法例如是在基底10上形成閘極30材料層，覆蓋於頂介電層28上，並且填滿溝渠32。然後，再移除溝渠32以外且位於頂介電層28以上的閘極30材料層，移除的方法可以採用蝕刻製程或是化學機械研磨製程(CMP)。

本發明上述實施例中，源極摻雜區14a以及汲極摻雜區14b(第一摻雜區14)的回火製程是在穿隧介電層24以及閘極30形成之前形成，因此，可以確保穿隧介電層24(特別是高介電常數材料之穿隧介電層)以及閘極30(特別是金屬閘)等材料的穩定性並不會受到源極摻雜區14a以及汲極摻雜區14b(第一摻雜區14)的回火製程的影響。

圖2D-1所示之氮化矽唯讀記憶體包括基底10、井區12、具有第一導電型之第一摻雜區14、具有第二導電型之第二摻雜區22、閘極30、穿隧介電層24、電荷儲存介電層26以及頂介電層28。井區12與第一摻雜區14位於基底10中，第一摻雜區14中具有溝渠32。第二摻雜區22位於溝渠32底部32c，使第一摻雜區14被分隔，形成分離的兩個源極或汲極摻雜區14a與14b。源極摻雜區14a與汲極摻雜區14b之間為通道區34。閘極30埋入於基底10的溝渠32之中，其厚度t1與基底10中的溝渠32的深度h1大致相當。閘極30的厚度t1例如是約為400至700埃。閘極30的側壁32a可以是垂直面、傾斜面或是曲面。閘極30的底角32b可以是垂直角，但並不限定於垂直角，也可以是圓角(rounded corner)或是多角(polygonal corner)。穿隧介電層24、電荷儲存介電層26以及頂介電層28覆蓋溝渠32的側壁32a與底部32c表面上，分隔閘極30與基底10，且延伸到源極摻雜區14a與汲極摻雜區14b上方，並與之直接接觸。

本發明透過將閘極30埋入於基底10的溝渠32之中之方式，使得源極摻雜區14a與汲極摻雜區14b不僅位於閘極30的下方，而且還延伸包覆於閘極30的側壁32a周圍。由於源極摻雜區14a與汲極摻雜區14b位於閘極30下方的部分相當淺，因此，可以具有淺接面的效果，達到避免短通道效應產生的目的。另一方面，由於源極摻雜區14a與汲極摻雜區14b還延伸包覆於閘極30的側壁32a周圍，因此，其具有抬升式源極與汲極可以降低阻值的優點。值得一提的是，本發明實施例係將閘極30埋入於基底10之中，而源極摻雜區14a與汲極摻雜區14b也是製作於基底10之中，透過閘極30垂直方向位置的改變來製作出具有抬升效果之源極摻雜區14a與汲極摻雜區14b，而並不是將閘極30直接製作於基底10的表面之上，透過額外形成的磊晶層以製作出抬升源極與汲極，因此本發明之具有抬升效果的源極摻雜區14a與汲極摻雜區14b係完全由基底10摻雜而成，位於閘極30下方的部分以及包覆於閘極30周圍的部分為同樣材質且這兩部分之間並無任何的介面。

圖2D-2繪示第二實施例之一種氮化矽唯讀記憶體的剖面圖。

請參照圖2D-2，依照上述對應圖2A至圖2C的製造方法完成部分的氮化矽唯讀記憶體製作之後，同樣移除間隙壁18。接著，但是，並不移除硬罩幕層16，而是直接在硬罩幕層16上形成穿隧介電層24、電荷儲存介電層26以及頂介電層28。之後，依照上述方法，在溝渠32剩餘的空間中形成連接字元線的閘極30。

圖2D-2所示之氮化矽唯讀記憶體的結構與圖2D-1所示之氮化矽唯讀記憶體相似，但是穿隧介電層24、電荷儲存介電層26以及頂介電層28覆蓋溝渠32的側壁32a與底部32c表面上，分隔閘極30與基底10，且延伸到源極摻雜區14a與汲極摻雜區14b上方的硬罩幕層16上。閘極30則位於基底10與硬罩幕層16的溝渠32之中，若硬罩幕層16上的穿隧介電層24、電荷儲存介電層26以及頂介電層28的厚度與溝渠32底部32c的穿隧介電層24、電荷儲存介電層26以及頂介電層28的厚度相當，則閘極30的厚度與基底10以及硬罩幕層16中的溝渠32的深度h1+h2大致相當。若圖2D-1與圖2D-2中，位於基底10的溝渠32深度h1相同，由於圖2D-2所示之氮化矽唯讀記憶體的溝渠32還向上延伸到硬罩幕層16，其深度為h1+h2，較大於圖2D-1中溝渠32深度僅為h1者，因此，2D-2所示之氮化矽唯讀記憶體的閘極30的厚度t2會大於圖2D-1所示之氮化矽唯讀記憶體的閘極30厚度t1。換言之，若是圖2D-2中閘極30的厚度t2與圖2D-1中閘極30厚度t1相當，則圖2D-2中位於基底10的溝渠32深度h1就可以製作成略淺於圖2D-1中位於基底10的溝渠32深度h1。

圖2D-3繪示第三實施例之一種氮化矽唯讀記憶體的剖面圖。

請參照圖2D-3，依照上述對應圖2A至圖2C的製造方法完成部分的氮化矽唯讀記憶體製作之後，同樣移除間隙壁18，且不將硬罩幕層16移除，而是直接在硬罩幕層16上以及溝渠32的側壁32a與底部32c表面上形成穿隧介電層24、電荷儲存介電層26以及頂介電層28。之後，同樣在硬罩幕層16上以及溝渠32的側壁32a與底部32c表面上形成穿隧介電層24、電荷儲存介電層26以及頂介電層28，並且在溝渠32剩餘的空間中形成連接字元線的閘極30。但是，在形成閘極30之前先將硬罩幕層16上的穿隧介電層24、電荷儲存介電層26以及頂介電層28移除，其移除的方法例如是以硬罩幕層16為蝕終止層，透過蝕刻製程或是化學機械研磨製程來達成。

圖2D-3所示之氮化矽唯讀記憶體的結構與圖2D-2所示之氮化矽唯讀記憶體相似，但是穿隧介電層24、電荷儲存介電層26以及頂介電層28僅覆蓋溝渠32的側壁32a與底部32c表面上，分隔閘極30與基底10，並未延伸到源極摻雜區14a與汲極摻雜區14b上方的硬罩幕層16上，因此，此結構的硬罩幕層16的表面會裸露出來。閘極30的厚度t3大約是與基底10以及硬罩幕層16中的溝渠32的深度h1+h2扣除穿隧介電層24、電荷儲存介電層26以及頂介電層28的厚度。換言之，若是圖2D-3中閘極30的厚度t3與圖2D-1中閘極30厚度t1相當，則圖2D-3中位於基底10的溝渠32深度h1就可以製作成略淺於圖2D-1中位於基底10的溝渠32深度h1。

圖3A至3D-1是依照本發明第四實施例所繪示之一種氮化矽唯讀記憶體之製造方法的流程剖面圖。圖3D-2繪示本發明第五實施例之一種氮化矽唯讀記憶體的剖面圖。圖3D-3繪示本發明第六實施例之一種氮化矽唯讀記憶體的剖面圖。

請參照圖3A至3D-1，依照上述圖2A至2D-1之製造方法製造氮化矽唯讀記憶體，但是，在基底10中形成井區12並在井區12中形成第一摻雜區14之後，在形成硬罩幕層16之前，先在基底10上形成半導體層40。半導體層40在後續形成溝渠32的過程中被圖案化，如圖3C所示。圖案化後的半導體層40被保留下來，做為源極與汲極接觸區。半導體層40中具有摻雜。半導體層40的摻雜與源極摻雜區14a以及汲極摻雜區14b具有相同的導電型。半導體層40的摻雜濃度大於或接近源極摻雜區14a以及汲極摻雜區14b，可以進一步降低接觸阻值。半導體層40包括摻雜單晶矽層、摻雜多晶矽層、摻雜磊晶矽層、摻雜矽化鍺層或其組合。半導體層40中的摻雜可以在沈積的過程中臨場摻雜(in-situ doped)，或是在半導體沈積之後，再經由離子植入製程來實施。在一實施例中，源極摻雜區14a以及汲極摻雜區14b中的摻雜為N型，半導體層40可以是臨場摻雜N型離子的摻雜單晶矽層、臨場摻雜N型離子的多晶矽、臨場摻雜N型離子的磊晶矽層、或摻雜N型離子的矽化鍺或其組合。在另一實施例中，源極摻雜區14a以及汲極摻雜區14b中的摻雜為P型，半導體層40可以是場摻雜P型離子的摻雜單晶矽層、臨場摻雜P型離子的矽化鍺、臨場摻雜P型離子磊晶矽層、臨場摻雜P型離子的多晶矽或其組合。閘極30的厚度與半導體層40的厚度以及基底10中的溝渠32的深度h1有關。也就是，半導體層40的存在，可以使得位於基底10中的溝渠32的深度h1減小。在一實施例中，位於基底10中的溝渠32的深度h1例如是約為300埃至500埃，半導體層40的厚度例如是約為300埃至500埃，但並不以此為限，在實際應用時可以依據所欲形成之閘極的厚度以及基底10中所形成之溝渠32的深度來調整。此外，半導體層40可以視為是升起的源極與或汲極摻雜區，因此，位於溝渠32下方的源極摻雜區14a以及汲極摻雜區14b可以製作成接面更淺者。

其後，依照類似於上述對應圖3B至圖3D-1的製程方法完成氮化矽唯讀記憶體的製作。

圖3D-1所示之氮化矽唯讀記憶體包括基底10、井區12、具有第一導電型之第一摻雜區14、具有第二導電型之第二摻雜區22、閘極30、穿隧介電層24、電荷儲存介電層26以及頂介電層28之外，還有半導體層40。第一摻雜區14位於基底10中，且半導體層40以及第一摻雜區14中具有溝渠32。溝渠32在半導體層40之深度為h3，溝渠32在第一摻雜區14之深度為h1。第二摻雜區22位於溝渠32底部32c，第一摻雜區14被分隔，形成分離的兩個源極或汲極摻雜區14a與14b。源極摻雜區14a與汲極摻雜區14b之間為通道區34。源極摻雜區14a與汲極摻雜區14b從溝渠32的底部32c，沿著底角32b，再延伸到溝渠32的側壁32a，包覆於閘極30的側壁周圍。半導體層40位於源極摻雜區14a與汲極摻雜區14b上，包覆於閘極30的側壁周圍。換言之，閘極30位於半導體層40以及基底10的溝渠32之中。閘極30的厚度與基底10以及半導體層40中的溝渠32的深度h1+h3大致相當(若穿隧介電層24、電荷儲存介電層26以及頂介電層28的厚度可忽略時)。穿隧介電層24、電荷儲存介電層26以及頂介電層28覆蓋溝渠32的側壁32a與底部32c表面上，分隔閘極30與基底10，且延伸到源極摻雜區14a與汲極摻雜區14b上方的半導體層40上，並與之直接接觸。若圖3D-1與圖2D-1的基底10中的溝渠32深度h1相同，由於圖3D-1所示之氮化矽唯讀記憶體的溝渠32還向上延伸到半導體層40，其深度為h1+h3，因此，3D-1所示之氮化矽唯讀記憶體的閘極30的厚度會大於圖2D-1所示之氮化矽唯讀記憶體的閘極30厚度。

同樣地，圖3D-2與圖3D-3分別類似於圖2D-2與圖2D-3，其差異同樣是在基底10中形成井區12並在井區12中形成第一摻雜區14之後，在形成硬罩幕層16之前，先在基底10上形成半導體層40，做為源極與汲極接觸區。

圖4A至4D-1是依照本發明第七實施例所繪示之一種氮化矽唯讀記憶體之製造方法的流程剖面圖。圖4D-2繪示本發明第八實施例之一種氮化矽唯讀記憶體的剖面圖。圖4D-3繪示本發明第九實施例之一種氮化矽唯讀記憶體的剖面圖。圖5A至5D-1是依照本發明第十實施例所繪示之一種氮化矽唯讀記憶體之製造方法的流程剖面圖。圖5D-2繪示本發明第十一實施例之一種氮化矽唯讀記憶體的剖面圖。圖5D-3繪示本發明第十二實施例之一種氮化矽唯讀記憶體的剖面圖。

圖4A至4D-1以及圖4D-2、4D-3之氮化矽唯讀記憶體的製造方法分別與上述圖2A至2D-1以及圖2D-2、2D-3之氮化矽唯讀記憶體的製造方法相似，圖5A至5D-1以及圖5D-2、5D-3之氮化矽唯讀記憶體的製造方法分別與上述圖3A至3D-1以及圖3D-2、3D-3之氮化矽唯讀記憶體的製造方法相似。但是，請參照圖4C、5C、6C，在硬罩幕層16與基底10中形成溝渠32之後，並不在溝渠32的側壁32a形成間隙壁18(圖2C與3C)。第二摻雜區22是直接以硬罩幕層16(無間隙壁18)做為罩幕，進行離子植入製程20，例如是垂直式離子植入製程，而形成在溝渠32下方的第一摻雜區14中，並向下延伸至井區12中，側向延伸至溝渠32底角32b，向上延伸至溝渠32的下側壁32a。第二摻雜區22自第一摻雜區14延伸至井區12中，將第一摻雜區14分隔成分離的兩個源極或汲極摻雜區14a與14b。第二摻雜區22自溝渠32的底部32c沿著溝渠32底角32b再向上延伸至溝渠32側壁32a的下部，則可以使得所形成源極或汲極摻雜區14a與14b未包覆溝渠32的底部32c以及底角32b，而從溝渠32的側壁32a的上部延伸至基底10的表面。換言之，源極摻雜區14a與汲極摻雜區14b之間的通道區34，不僅位於溝渠32的底部32c還沿著溝渠32底角32b再向上延伸至溝渠32側壁32a的下部，使得通道34的長度變大。此外，由於源極或汲極摻雜區14a與14b未包覆溝渠32的底部32c以及底角32b，因此，在元件進行操作時，在所裸露出來的底角32b處具有高的電場，可以提載子的注入效率。

在形成源極或汲極摻雜區14a與14b之後，則依照圖2D-1、2D-2、2D-3、3D-1、3D-2、3D-3之方法完成氮化矽唯讀記憶體的製造，所形成之氮化矽唯讀記憶體如圖4D-1、4D-2、4D-3、5D-1、5D-2、5D-3所示。

在以上的實施例中，請參照圖4C與5C，第二摻雜區22是在溝渠32形成之後，穿隧介電層24形成之後，透過離子植入製程來形成。然而，本發明並不以此為限。在一實施中，第二摻雜區22也可以在穿隧介電層24形成之後，電荷儲存介電層26形成之前，透過離子植入製程20來形成。第二摻雜區22。在另一實施中，第二摻雜區22亦可以在穿隧介電層24以及電荷儲存介電層26形成之後，頂介電層28形成之前，透過離子植入製程20來形成。在又一實施中，第二摻雜區22亦可以在穿隧介電層24、電荷儲存介電層26以及頂介電層28均形成之後，閘極30材料層形成之前，透過離子植入製程20來形成。

圖6A至6F是依照本發明第十三實施例所繪示之一種快閃記憶胞之製造方法的流程剖面圖。

請參照圖6A與6B，依照上述對應圖3A至圖3C的製造方法，形成井區12、第一摻雜區14、半導體層40、硬罩幕層16、溝渠32、間隙壁18，並利用間隙壁18以及硬罩幕層16為罩幕，在溝渠32下方形成第二摻雜區22，將第一摻雜區14分隔成分離的兩個源極或汲極摻雜區14a與14b。

接著，請參照圖6C，同樣依照上述方法移除間隙壁18。之後，在硬罩幕層16上以及溝渠32的側壁32a與底部32c表面上形成穿隧介電層24。然後，在基底10上形成浮置閘材料層30a，浮置閘材料層30a覆蓋於硬罩幕層16之上，並且填入於溝渠32之中。浮置閘材料層30a的材質例如是摻雜多晶矽。

然後，請參照圖6D，移除半導體層40以上的浮置閘材料層30a、穿隧介電層24以及硬罩幕層16，移除的方法可以採用蝕刻製程或是化學機械研磨製程(CMP)，直到半導體層40裸露出來。留在半導體層40以及基底10的溝渠32之中的浮置閘材料層30a做為快閃記憶胞的浮置閘30。浮置閘30表面與半導體層40的表面大致齊平。

其後，請參照圖6E，在基底10上依序形成閘間介電層48以及控制閘材料層50a。

閘間介電層48可以是由高介電常數單材料層，單材料層材質例如是HfO₂ 。閘間介電層48也可以使用雙層堆疊結構或是多層堆疊結構來增加閘極耦合電壓(gate coupling ratio)以提高程式化及抹除效率。雙層堆疊結構例如是高介電常數材料與低介電常數材料所組成之雙層堆疊結構(以高介電常數材料/低介電常數材料表示)，例如是氮化矽/氧化矽。多層堆疊結構例如是低介電常數材料、高介電常數材料以及低介電常數材料所組成之多層堆疊結構(以低介電常數材料/高介電常數材料/低介電常數材料表示)，例如是氧化矽/氮化矽/氧化矽或是氧化矽/Al₂ O₃ /氧化矽。控制閘材料層50a的材質例如是摻雜多晶矽。

之後，請參照圖6F，圖案化控制閘材料層50a以及閘間介電層48。圖案化之控制閘材料層50a做為快閃記憶胞的控制閘50。其後，在控制閘50以及閘間介電層48周圍形成絕緣層52。絕緣層52的形成方法例如是在基底10上形成絕緣材料層（未繪示），覆蓋半導體層40以及控制閘50，之後，再進行平坦化製程，移除控制閘50上的絕緣材料層。平坦化製程例如是化學機械研磨製程(CMP)。

圖6F所示之快閃記憶胞包括基底10、半導體層40、井區12、具有第一導電型之第一摻雜區14、具有第二導電型之第二摻雜區22、浮置閘極30、穿隧介電層24、閘間介電層48以及控制閘50。半導體層40位於基底10上。井區12與第一摻雜區14位於基底10中。半導體層40與基底10的第一摻雜區14中具有溝渠32。第二摻雜區22位於溝渠32底部32c，使第一摻雜區14被分隔，形成分離的兩個源極或汲極摻雜區14a與14b，源極摻雜區14a與汲極摻雜區14b之間為通道區34。浮置閘30位於半導體層40與基底10的溝渠32之中，其表面大致平坦，且與半導體層40的表面大致齊平。穿隧介電層24覆蓋溝渠32的側壁32a與底部32c表面上，分隔浮置閘極30與基底10。控制閘50位於浮置閘30及其周圍的部分半導體層40上。閘間介電層48位於控制閘50與浮置閘30之間且位於控制閘50與半導體層40之間。

圖7A至7F是依照本發明第十四實施例所繪示之一種快閃記憶胞之製造方法的流程剖面圖。

圖7A至7F的快閃記憶胞的製造方法與圖6A至6F相似，但，請參照圖7D，在溝渠32中形成浮置閘材料層30a之後，係以回蝕刻製程，移除部分的浮置閘材料層30a，使穿隧介電層24裸露出來，之後將硬罩幕層16上方的穿隧介電層24移除。然後，使用對於浮置閘材料層30a移除速率低於硬罩幕層16之蝕刻溶液或蝕刻氣體，移除部分的浮置閘材料層30a以及部分的硬罩幕層16，使留下來的浮置閘材料層30a的表面突出於硬罩幕層16的表面，做為浮置閘30。在一實施例中，硬罩幕層16的材質與穿隧介電層24之材質相同，上述的回蝕刻製程則僅需經由一道蝕刻製程，使用對於浮置閘材料層30a移除速率低於硬罩幕層16之蝕刻溶液或蝕刻氣體來進行即可。

圖7E與7F，依照上述圖6E與6F之方法，在基底10上依序形成閘間介電層48以及控制閘材料層50a，並將其圖案化。圖案化之控制閘材料層50a做為快閃記憶胞的控制閘50。其後，在控制閘50以及閘間介電層48周圍形成絕緣層52。

本實施例是藉由浮置閘的表面突出於硬罩幕層的表面來增加浮置閘以及控制閘之間的耦合面積，以提升元件的耦合率。

圖8A至8F是依照本發明第十五實施例所繪示之一種快閃記憶胞之製造方法的流程剖面圖。

圖8A至8F的快閃記憶胞的製造方法與圖6A至6F相似，但，請參照圖8D，在溝渠32中形成浮置閘材料層30a之後，以回蝕刻製程，移除部分的浮置閘材料層30a，使穿隧介電層24裸露出來，之後將穿隧介電層24移除。然後，使用對於浮置閘材料層30a移除速率高於硬罩幕層16之蝕刻溶液或蝕刻氣體，移除部分的浮置閘材料層30a，使留下來的浮置閘材料層30a的表面低於硬罩幕層16的表面。在一實施例中，硬罩幕層16的材質與穿隧介電層24之材質相同，上述的回蝕刻製程則僅需經由一道蝕刻製程，選擇浮置閘材料層30a移除速率高於硬罩幕層16之蝕刻溶液或蝕刻氣體來進行即可。

之後，請參照圖8E與8F，依照上述圖6E之方法，在基底10上形成閘間介電層48之前，先在基底10上形成另一層浮置閘材料層30b，覆蓋硬罩幕層16且覆蓋留在溝渠32中的浮置材料層30a。浮置閘材料層30b並不會將溝渠32填滿，在溝渠32之中具有凹槽表面54。之後，依照上述圖6E與6F之方法，在基底10上依序形成閘間介電層48以及控制閘材料層50a，並將其圖案化。圖案化後的浮置閘材料層30a與浮置閘材料層30b，做為浮置閘30。

本實施例是藉由雙層浮置閘材料層30a與30b來製作具有凹槽表面54的浮置閘30，藉以增加浮置閘30以及控制閘50之間的耦合面積，以提升元件的耦合率。

圖9A至9F是依照本發明第十六實施例所繪示之一種快閃記憶胞之製造方法的流程剖面圖。圖10A至10F是依照本發明第十七實施例所繪示之一種快閃記憶胞之製造方法的流程剖面圖。圖11A至11F是依照本發明第十八實施例所繪示之一種快閃記憶胞之製造方法的流程剖面圖。

圖9A至9F的快閃記憶胞的製造方法與圖6A至6F相似；圖10A至10F的快閃記憶胞的製造方法與圖7A至7F相似；圖11A至11F的快閃記憶胞的製造方法與圖8A至8F相似，但，請參照圖9B、10B、11B，在硬罩幕層16與基底10中形成溝渠32之後，並不在溝渠32的側壁32a形成間隙壁18(圖6B、7B、8B)。第二摻雜區22是直接以硬罩幕層16(無間隙壁18)做為罩幕，進行離子植入製程20，例如是垂直式的離子植入製程，而形成在溝渠32下方的第一摻雜區14中，並向下延伸至井區12中，側向延伸至溝渠32底角32b，向上延伸至溝渠32的下側壁32a。第二摻雜區22自第一摻雜區14延伸至井區12中，將第一摻雜區14分隔成分離的兩個源極或汲極摻雜區14a與14b。第二摻雜區22自溝渠32的底部32c沿著溝渠32底角32b再向上延伸至溝渠32的下側壁32a，則可以使得所形成源極或汲極摻雜區14a與14b未包覆溝渠32的底部32c以及底角32b，而從溝渠32的上側壁32a延伸至基底10的表面。

圖12A至12F是依照本發明第十八實施例所繪示之一種金氧半導體場效電晶體的之製造方法的流程剖面圖。

依照上述對應圖3A至圖3C的製造方法，形成井區12、第一摻雜區14、半導體層40、硬罩幕層16、溝渠32之後，先形成間隙壁材料層44。然後，利用間隙壁材料層44以及硬罩幕層16為罩幕，在溝渠32下方形成第二摻雜區22，將第一摻雜區14分隔成分離的兩個源極或汲極摻雜區14a與14b。但是，在此實施例中，第二摻雜區22包括兩個具有相同導電型但深度不同的第一區域22a與第二區域22b。其中接近溝渠32底部32c的區域為第一區域22a，遠離溝渠32底部32c的區域為第二區域22b，且第二區域22b的面積大於第一區域22a的面積，使上述源極或汲極摻雜區14a與14b的輪廓呈階梯狀。第二摻雜區22的第一區域22a與第二區域22b的形成方法可以透過離子植入製程透過離子能量的調整來形成之。第二摻雜區22的第一區域22a的離子植入製程20a的植入能量較低，第二區域22b的離子植入製程20b的離子植入能量較高。在一實施例中，第一摻雜區14為N型，第二摻雜區22是P型。第二摻雜區22的第一區域22a所植入的離子例如是BF₂ ，離子植入能量例如是1KeV，劑量例如是6×10¹⁴ /cm² ，第二區22b域的離子植入能量例如是10KeV，劑量例如是3×10¹⁴ /cm² 。

之後，請參照圖12D，非等向性蝕刻間隙壁材料層44，以在溝渠32的側壁32a形成間隙壁46。接著，在基底10上形成閘介電層24。閘介電層24的材質例如是氧化矽、氮化矽、氮氧化矽、高介電常數材料或其組合。繼之，在溝渠32之中形成閘極材料層30a。閘極材料層30a的材質例如是摻雜多晶矽或是金屬或其組合。

其後，請參照圖12E，移除硬罩幕層16上的閘極材料層30a以及閘介電層24。留下來閘極材料層30a做為閘極30。移除硬罩幕層上的閘極材料層30a以及閘介電層24的方法例如是以硬罩幕層16做為終止層，進行化學機械研磨製程或是回蝕刻製程。之後，再將硬罩幕層16移除，使半導體層40裸露出來。移除硬罩幕層16的方法可以採用蝕刻製程，例如是乾式蝕刻製程或是濕式蝕刻製程。

之後，請參照圖12F，進行自行對準矽化製程，於半導體層40以及閘極30的表面上形成金屬矽化物56。金屬矽化物之材質例如是耐火金屬之矽化物，耐火金屬例如是鎳、鈷、鈦、銅、鉬、鉭、鎢、鉺、鋯、鉑或這些金屬的合金。

綜上所述，本發明上述實施例中，將閘極埋入於基底之中，而源極摻雜區與汲極摻雜區也是製作於基底之中，透過閘極垂直方向位置的改變來製作出具有抬升效果之源極摻雜區與汲極摻雜區。由於源極摻雜區與汲極摻雜區位於閘極下方的部分相當淺，因此，可以具有淺接面的效果，達到避免短通道效應產生的目的。另一方面，由於源極摻雜區與汲極摻雜區還延伸包覆於閘極的側壁周圍，因此，其具有抬升式源極與汲極可以降低阻值的優點。另外，在源極摻雜區與汲極摻雜區也可以進一步形成高摻雜濃度的半導體層，以進一步降低接觸阻值。

本發明上述其他數個實施例中，用來分隔源極或汲極摻雜區的第二摻雜區自溝渠的底部沿著溝渠底角再向上延伸至溝渠的下側壁，則可以使得源極或汲極摻雜區未包覆溝渠的底部以及底角，不僅可以延伸通道的長度，而且由於裸露出來的底角處在元件進行操作時具有高的電場，因此可以提載子的注入效率。

此外，本發明上述實施例中，源極摻雜區以及汲極摻雜區(第一摻雜區的回火製程是在介電層(穿隧介電層)以及閘極形成之前形成，因此，可以確保介電層(穿隧介電層)以及閘極等材料的穩定性並不會受到源極摻雜區以及汲極摻雜區(第一摻雜區)的回火製程的影響。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10．．．基底

12．．．井區

14．．．第一摻雜區

14a、14b．．．源極或汲極摻雜區

16．．．硬罩幕層

18．．．間隙壁

20、20a、20b、36．．．離子植入製程

22．．．第二摻雜區

22a、22b．．．區域

24．．．介電層、穿隧介電層

26．．．電荷儲存介電層

28．．．頂介電層

30．．．閘極、浮置閘

30a、30b．．．浮置閘材料層

32．．．溝渠

32a．．．側壁

32b．．．底角

32c．．．底部

34．．．通道區

38．．．光阻層

40．．．半導體層

42．．．開口

44．．．間隙壁材料層

46．．．間隙壁

50a．．．控制閘材料層

50．．．控制閘

52．．．絕緣層

54．．．凹槽表面

56．．．金屬矽化物

w1、w2、w3、w4．．．寬度

h1、h2、h3．．．深度

t1、t2、t3．．．厚度

圖1係繪示本發明之半導體元件的原型。

圖2A至2D-1是依照本發明第一實施例所繪示之一種氮化矽唯讀記憶體之製造方法的流程剖面圖。

圖2D-2繪示第二實施例之一種氮化矽唯讀記憶體的剖面圖。

圖2D-3繪示第三實施例之一種氮化矽唯讀記憶體的剖面圖。

圖3A至3D-1是依照本發明第四實施例所繪示之一種氮化矽唯讀記憶體之製造方法的流程剖面圖。

圖3D-2繪示本發明第五實施例之一種氮化矽唯讀記憶體的剖面圖。

圖3D-3繪示本發明第六實施例之一種氮化矽唯讀記憶體的剖面圖。

圖4A至4D-1是依照本發明第七實施例所繪示之一種氮化矽唯讀記憶體之製造方法的流程剖面圖。

圖4D-2繪示本發明第八實施例之一種氮化矽唯讀記憶體的剖面圖。

圖4D-3繪示本發明第九實施例之一種氮化矽唯讀記憶體的剖面圖。

圖5A至5D-1是依照本發明第十實施例所繪示之一種氮化矽唯讀記憶體之製造方法的流程剖面圖。

圖5D-2繪示本發明第十一實施例之一種氮化矽唯讀記憶體的剖面圖。

圖5D-3繪示本發明第十二實施例之一種氮化矽唯讀記憶體的剖面圖。

圖6A至6F是依照本發明第十三實施例所繪示之一種快閃記憶胞之製造方法的流程剖面圖。

圖7A至7F是依照本發明第十四實施例所繪示之一種快閃記憶胞之製造方法的流程剖面圖。

圖8A至8F是依照本發明第十五實施例所繪示之一種快閃記憶胞之製造方法的流程剖面圖。

圖9A至9F是依照本發明第十六實施例所繪示之一種快閃記憶胞之製造方法的流程剖面圖。

圖10A至10F是依照本發明第十七實施例所繪示之一種快閃記憶胞之製造方法的流程剖面圖。

圖11A至11F是依照本發明第十八實施例所繪示之一種快閃記憶胞之製造方法的流程剖面圖。

圖12A至12F是依照本發明第十九實施例所繪示之一種金氧半導體場效電晶體的之製造方法的流程剖面圖。

10．．．基底

14．．．第一摻雜區

14a、14b．．．源極或汲極摻雜區

22．．．第二摻雜區

24．．．介電層

30．．．閘極

32．．．溝渠

32a．．．側壁

32b．．．底角

32c．．．底部

34．．．通道區

Claims (42)

1. 一種半導體元件，包括：
   具有第一導電型之一第一摻雜區位於一基底中，
   第一摻雜區中具有一溝渠；
   具有第二導電型之一第二摻雜區，位於該溝渠底部，將該第一摻雜區分隔成分離的一源極摻雜區與一汲極摻雜區，該源極摻雜區與該汲極摻雜區之間為一通道區；
   一閘極，位於該溝渠之中；以及
   一介電層，位於該閘極與該溝渠的該基底之間。
2. 如申請專利範圍第1項所述之半導體元件，其中各源極或汲極摻雜區從該溝渠的底部接近底角之處沿著側壁延伸至該基底的表面。
3. 如申請專利範圍第2項所述之半導體元件，其中該第二摻雜區包括兩個深度不同的一第一區域與一第二區域，其中遠離該溝渠底部的該第二區域的面積大於一接近該溝渠底部的該第一區域的面積，使上述源極或汲極摻雜區成階梯狀。
4. 如申請專利範圍第2項所述之半導體元件，更包括一間隙壁，位於該溝渠的側壁的該介電層與該基底之間。
5. 如申請專利範圍第1項所述之半導體元件，其中該第二摻雜區從該溝渠的底部延伸至溝渠的側壁接近底角之處，使各源極或汲極摻雜區未包覆該溝渠的底部以及底角，而從該溝渠的側壁延伸至該基底的表面。
6. 如申請專利範圍第1項所述之半導體元件，更包括一半導體層，完全覆蓋上述源極或汲極摻雜區並與之接觸。
7. 如申請專利範圍第6項所述之半導體元件，其中該半導體層包括摻雜單晶矽層、摻雜多晶矽層、摻雜磊晶矽層、摻雜矽化鍺層或其組合。
8. 如申請專利範圍第6項所述之半導體元件，更包括一金屬矽化物層位於該半導體層上。
9. 如申請專利範圍第6項所述之半導體元件，更包括一硬罩幕層，位於該半導體層上。
10. 如申請專利範圍第1項所述之半導體元件，更包括一硬罩幕層，位於上述源極或汲極摻雜區上。
11. 如申請專利範圍第1項所述之半導體元件，其中該介電層更延伸位於上述源極或汲極摻雜區上。
12. 如申請專利範圍第1項所述之半導體元件，其中該閘極更延伸覆蓋於上述源極或汲極摻雜區上方。
13. 如申請專利範圍第1項所述之半導體元件，其中該半導體元件為金氧半導體電晶體，該介電層為閘介電層。
14. 如申請專利範圍第1項所述之半導體元件，其中該半導體元件為非揮發性記憶胞，該介電層為穿隧介電層。
15. 如申請專利範圍第14項所述之半導體元件，其中該閘極為浮置閘，且更包括：
    一控制閘，位於該浮置閘上方；以及
    一閘間介電層，位於該浮置閘與該控制閘之間。
16. 如申請專利範圍第15項所述之半導體元件，其中該浮置閘凸出於該基底的表面上。
17. 如申請專利範圍第15項所述之半導體元件，其中該浮置閘、該閘間介電層以及該控制閘更延伸至上述源極或汲極摻雜區上方。
18. 如申請專利範圍第15項所述之半導體元件，其中該浮置閘之表面為平坦表面或具有凹槽的表面。
19. 如申請專利範圍第14項所述之半導體元件，更包括一電荷儲存介電層，位於該穿隧介電層與該閘極之間。
20. 如申請專利範圍第19項所述之半導體元件，其中該電荷儲存介電層更延伸至上述源極或汲極摻雜區上方。
21. 如申請專利範圍第19項所述之半導體元件，更包括一頂介電層，位於該電荷儲存介電層與該閘極之間。
22. 一種半導體元件的製造方法，包括：
    提供一基底；
    在該基底中形成具有第一導電型之一第一摻雜區；
    移除部份該第一摻雜區，以在該第一摻雜區中形成一溝渠；
    於該溝渠底部形成具有第二導電型之一第二摻雜區，將該第一摻雜區分隔成兩個源極或汲極摻雜區；
    於該溝渠中形成一閘極；以及
    於該閘極與該溝渠的該基底之間形成一介電層。
23. 如申請專利範圍第22項所述之半導體元件的製造方法，更包括於該溝渠的側壁形成一間隙壁。
24. 如申請專利範圍第23項所述之半導體元件的製造方法，其中該第二摻雜區的形成方法包括以該間隙壁為罩幕進行單一離子植入製程，使所分隔之上述各源極或汲極摻雜區從該基底的表面，沿著側壁，延伸至該溝渠的底部接近底角之處。
25. 如申請專利範圍第23項所述之半導體元件的製造方法，其中該第二摻雜區的形成方法包括以該間隙壁為罩幕進行一第一離子植入製程與一第二離子植入製程，其中該第二離子植入製程的能量高於該第一離子植入製程的能量，使該第二離子植入製程所形成的一遠離該溝渠底部的區域的面積大於該第一離子植入製程所形成的一接近該溝渠底部的區域的面積。
26. 如申請專利範圍第23項所述之半導體元件的製造方法，其中在形成該第二摻雜區之後且形成該介電層之前，更包括移除該間隙壁。
27. 如申請專利範圍第22項所述之半導體元件的製造方法，其中該第二摻雜區的形成方法包括以該溝渠為罩幕，進行一離子植入製程，使該第二摻雜區從該溝渠的底部延伸至側壁接近底角之處。
28. 如申請專利範圍第22項所述之半導體元件的製造方法，更包括在形成該溝渠之前，在該基底上形成一半半導體層，該半導體層與該第一摻雜區接觸。
29. 如申請專利範圍第28項所述之半導體元件的製造方法，更包括在形成該半導體層之後且形成該溝渠之前，在該半導體層上形成一硬罩幕層。
30. 如申請專利範圍第29項所述之半導體元件的製造方法，更包括在形成該溝渠之後以及形成該介電層之前，移除該硬罩幕層。
31. 如申請專利範圍第29項所述之半導體元件的製造方法，更包括在形成該閘極之後移除該硬罩幕層。
32. 如申請專利範圍第29項所述之半導體元件的製造方法，更包括在移除該硬罩幕層之後，於該半導體層上形成一矽化金屬層。
33. 如申請專利範圍第22項所述之半導體元件的製造方法，更包括在形成該溝渠之前，在該基底上形成一硬罩幕層。
34. 如申請專利範圍第33項所述之半導體元件的製造方法，更包括在形成該介電層之前，移除該硬罩幕層。
35. 如申請專利範圍第22項所述之半導體元件的製造方法，該半導體元件為金氧半導體電晶體，該介電層為閘介電層。
36. 如申請專利範圍第22項所述之半導體元件的製造方法，該半導體元件為非揮發性記憶胞，該介電層為穿隧介電層。
37. 如申請專利範圍第22項所述之半導體元件的製造方法，其中該閘極為浮置閘，且該方法更包括：
    於該浮置閘上形成一控制閘；以及
    於該浮置閘與該控制閘之間形成一閘間介電層。
38. 如申請專利範圍第22項所述之半導體元件的製造方法，更包括：
    在形成該溝渠之前，在該基底上形成一硬罩幕層；
    使該溝渠中的該閘極之上表面低於該硬罩幕層之上表面，該硬罩幕層之側壁裸露出來；
    在該硬罩幕層側壁以及該閘極上形成一閘極材料層，以形成具有凹槽表面的一浮置閘；
    於該浮置閘上形成一控制閘；以及
    於該浮置閘與該控制閘之間形成一閘間介電層。
39. 如申請專利範圍第37項所述之半導體元件的製造方法，其中所形成之該浮置閘、該閘間介電層以及該控制閘更延伸至上述源極或汲極摻雜區上方。
40. 如申請專利範圍第36項所述之半導體元件的製造方法，更包括在該穿隧介電層與該閘極之間形成電荷儲存介電層。
41. 如申請專利範圍第40項所述之半導體元件的製造方法，其中該電荷儲存介電層更延伸至上述源極或汲極摻雜區上方。
42. 如申請專利範圍第40項所述之半導體元件的製造方法，更包括於該電荷儲存介電層與該閘極之間形成一頂介電層。