TWI548062B - 非揮發性記憶體結構及其製造方法 - Google Patents

Description

非揮發性記憶體結構及其製造方法

本發明的一實施例是有關於一種記憶體結構及其製造方法，且特別是有關於一種非揮發性記憶體結構及其製造方法。

記憶體為設計來儲存資訊或資料之半導體元件。當電腦微處理器之功能變得越來越強，軟體所進行的程式與運算也隨之增加。因此，記憶體的容量需求也就越來越高。在各式的記憶體產品中，非揮發性記憶體允許多次的資料程式化、讀取及抹除操作，且其中儲存的資料即使在記憶體被斷電後仍可以保存。基於上述優點，可電抹除可程式化唯讀記憶體已成為個人電腦和電子設備所廣泛採用的一種記憶體。

傳統的非揮發性記憶體以摻雜多晶矽製作浮置閘極(floating gate)與控制閘極(control gate)。當記憶體進行程式化(program)時，注入浮置閘極的電子會均勻分布於整個多晶矽浮置閘極之中。然而，當多晶矽浮置閘極下方的穿隧氧化層有缺陷存在時，就容易造成元件的漏電流，影響元件的可靠度。

因此，為了解決非揮發性記憶體漏電流的問題，目前習知的一種方法是採用電荷捕捉層來取代多晶矽浮置閘極。以電荷捕捉層取代多晶矽浮置閘極的另一項優點是，在元件程式化時，僅會將電子局部性地儲存在接近源極或 汲極上方的電荷捕捉層中。藉由改變控制閘極與其兩側之源極區與汲極區所施加的電壓，可以在單一電荷捕捉層之中存在兩群具有高斯分布的電子、單一群具有高斯分布的電子或是不存在電子。因此，此種以電荷捕捉層取代浮置閘極的非揮發性記憶體為單一記憶胞二位元(2bits/cell)儲存的非揮發性記憶體。一般來說，二位元的資料可分別儲存於電荷捕捉層的左側(即左位元)或右側(即右位元)。

然而，在快閃記憶體中存在著第二位元效應(second bit effect)，即當對左位元進行讀取操作時，會受到右位元的影響，或當對右位元進行讀取操作時，會受到左位元的影響。此外，隨著記憶體尺寸逐漸縮小，通道(channel)的長度也隨之縮短，造成第二位元效應更為顯著，因而降低了記憶體的元件效能。另外，由於記憶體尺寸逐漸縮小，各元件之間的間距也隨之縮短，因此相鄰的記憶體在進行程式化操作時，也容易產生程式化干擾(program disturbance)的問題，而降低記憶體元件之可靠度。

本發明的一實施例提供一種非揮發性記憶體結構，其可減少在操作時產生的第二位元效應與程式化干擾。

本發明的另一實施例提供一種非揮發性記憶體結構的製造方法，其可製造出具有較佳元件效能與可靠度的非揮發性記憶體。

本發明的一實施例提出一種非揮發性記憶體結構，包括基底、多個堆疊結構、多個第一導電型摻雜區、至少一 第二導電型摻雜區、導體層及第一介電層。堆疊結構設置於基底上，且各個堆疊結構包括電荷儲存結構。第一導電型摻雜區分別設置於對應的電荷儲存結構下方的基底中。第二導電型摻雜區設置於相鄰的電荷儲存結構之間的基底中，且與各個電荷儲存結構具有重疊區域。導體層覆蓋第二導電型摻雜區。第一介電層設置於導體層與第二導電型摻雜區之間。

依照本發明的一實施例所述，在上述之非揮發性記憶體結構中，各個電荷儲存結構由基底起依序包括第二介電層、電荷捕捉層及第三介電層。

依照本發明的一實施例所述，在上述之非揮發性記憶體結構中，各個堆疊結構更包括硬罩幕層，設置於各個電荷儲存結構上。

依照本發明的一實施例所述，在上述之非揮發性記憶體結構中，第一導電型摻雜區的寬度例如是小於電荷儲存結構的寬度。

依照本發明的一實施例所述，在上述之非揮發性記憶體結構中，第二導電型摻雜區的摻雜濃度例如是大於第一導電型摻雜區的摻雜濃度。

依照本發明的一實施例所述，在上述之非揮發性記憶體結構中，第二導電型摻雜區的摻雜深度例如是大於第一導電型摻雜區的摻雜深度。

依照本發明的一實施例所述，在上述之非揮發性記憶體結構中，重疊區域的寬度與電荷儲存結構的寬度比例如 是1：30至1：5。

依照本發明的一實施例所述，在上述之非揮發性記憶體結構中，重疊區域的寬度例如是30埃至150埃。

依照本發明的一實施例所述，在上述之非揮發性記憶體結構中，導體層更可覆蓋堆疊結構。

依照本發明的一實施例所述，在上述之非揮發性記憶體結構中，第一介電層更可設置於堆疊結構與導體層之間。

本發明的另一實施例提出一種非揮發性記憶體結構的製造方法，包括下列步驟。於基底中形成第一導電型摻雜層。於基底上形成多個堆疊結構，且各個堆疊結構包括電荷儲存結構。於相鄰的堆疊結構之間的基底上形成第一介電層。於相鄰的電荷儲存結構之間的基底中形成第二導電型摻雜區，第二導電型摻雜區與各個電荷儲存結構具有重疊區域，且第二導電型摻雜區使得第一導電型摻雜層形成相互分離的多個第一導電型摻雜區。於第一介電層上形成導體層。

依照本發明的另一實施例所述，在上述之非揮發性記憶體結構的製造方法中，堆疊結構的形成方法包括下列步驟。於基底上依序形成第二介電材料層、電荷捕捉材料層與第三介電材料層。對第三介電材料層、電荷捕捉材料層與第二介電材料層進行圖案化製程。

依照本發明的另一實施例所述，在上述之非揮發性記憶體結構的製造方法中，堆疊結構的形成方法更包括下列步驟。於第三介電材料層上形成硬罩幕材料層。對硬罩幕 材料層進行圖案化製程。

依照本發明的另一實施例所述，在上述之非揮發性記憶體結構的製造方法中，第一導電型摻雜區的寬度例如是小於電荷儲存結構的寬度。

依照本發明的另一實施例所述，在上述之非揮發性記憶體結構的製造方法中，第二導電型摻雜區的摻雜濃度例如是大於第一導電型摻雜區的摻雜濃度。

依照本發明的另一實施例所述，在上述之非揮發性記憶體結構的製造方法中，第二導電型摻雜區的摻雜深度例如是大於第一導電型摻雜區的摻雜深度。

依照本發明的另一實施例所述，在上述之非揮發性記憶體結構的製造方法中，重疊區域的寬度與電荷儲存結構的寬度比例如是1：30至1：5。

依照本發明的另一實施例所述，在上述之非揮發性記憶體結構的製造方法中，重疊區域的寬度例如是30埃至150埃。

依照本發明的另一實施例所述，在上述之非揮發性記憶體結構的製造方法中，第一介電層可覆蓋堆疊結構。

依照本發明的另一實施例所述，在上述之非揮發性記憶體結構的製造方法中，可在形成該第一介電層之後或之前，形成該第二導電型摻雜區。

基於上述，在本發明的一實施例所提出的非揮發性記憶體結構中，由於用以儲存電荷的電荷儲存結構位於第二導電型摻雜區兩側且彼此分離，且大部分的程式化電荷分 佈(programmed charge distribution)會被限制在重疊區域內的電荷儲存結構中，因此可減少在操作時產生的第二位元效應與程式化干擾。

此外，藉由本發明的一實施例所提出的非揮發性記憶體結構的製造方法，可製造出具有較佳元件效能與可靠度的非揮發性記憶體。

為讓本發明的實施例之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1E所繪示為本發明之一實施例的非揮發性記憶體結構的製造流程剖面圖。

首先，請參照圖1A，於基底100中形成第一導電型摻雜層102。基底100例如是矽基底。第一導電型摻雜層102可為N型摻雜區或P型摻雜區。第一導電型摻雜層102的摻雜濃度例如是1e¹⁸cm^-3至1e²¹cm^-3。第一導電型摻雜層102的摻雜深度例如是300埃至1000埃。第一導電型摻雜層102的形成方法例如是離子植入法。在此實施例中，第一導電型摻雜層102是以N型摻雜區為例進行說明，所使用的摻質例如是As或P等N型摻質。

接著，請參照圖1B，於基底100上依序形成介電材料層104、電荷捕捉材料層106與介電材料層108。介電材料層104的材料例如是氧化矽。介電材料層104的形成方法例如是熱氧化法。電荷捕捉材料層106的材料例如是氮化矽。電荷捕捉材料層106的形成方法例如是化學氣相沈 積法。介電材料層108的材料例如是氧化矽。介電材料層108的形成方法例如是熱氧化法或化學氣相沈積法。

此外，更可選擇性地於介電材料層108上形成硬罩幕材料層110。硬罩幕材料層110的材料例如是氮化矽、氧化矽或先進圖案化薄膜(Advanced Patterning Film，APF)。硬罩幕材料層110的形成方法例如是化學氣相沈積法。

然後，請參照圖1C，於硬罩幕材料層110上形成圖案化光阻層112。圖案化光阻層112的材料例如是正型光阻材料或負型光阻材料。圖案化光阻層112可藉由進行微影製程而形成。

接下來，以圖案化光阻層112作為罩幕，移除部份硬罩幕材料層110、部份介電材料層108、部份電荷捕捉材料層106與部份介電材料層104，而分別形成硬罩幕層110a、介電層108a、電荷捕捉層106a與介電層104a，以形成多個堆疊結構114。堆疊結構114包括電荷儲存結構116，且更可包括設置於電荷儲存結構116上的硬罩幕層110a。電荷儲存結構116由基底100起依序包括介電層104a、電荷捕捉層106a及介電層108a。在此實施例中，雖然是藉由對硬罩幕材料層110、介電材料層108、電荷捕捉材料層106與介電材料層104進行圖案化製程而形成堆疊結構114，但堆疊結構114的形成方法並不以此為限。

之後，請參照圖1D，移除圖案化光阻層112。圖案化光阻層112的移除方法例如是乾式去光阻法。

再者，於相鄰的堆疊結構114之間的基底100上形成 介電層118，且介電層118可覆蓋堆疊結構114。介電層118的材料例如是氧化矽。介電層118的形成方法例如是熱氧化法或化學氣相沈積法。

隨後，於相鄰的電荷儲存結構116之間的基底100中形成第二導電型摻雜區120，第二導電型摻雜區120與各個電荷儲存結構116具有重疊區域R，且第二導電型摻雜區120使得第一導電型摻雜層102形成相互分離的多個第一導電型摻雜區102a。其中，第二導電型摻雜區120與各個電荷儲存結構116之間需具有足夠的重疊區域R，以使得位於重疊區域R中的電荷儲存結構116可作為有效電荷儲存區域(effective charge storage region)。此外，只要在可以通過程式化確認條件(program verify condition)的情況下，可藉由形成較小的重疊區域R來減少在操作時產生的第二位元效應與程式化干擾。第二導電型摻雜區120重疊區域R的寬度W1與電荷儲存結構116的寬度W2比例如是1：30至1：5。在一實施例中，重疊區域R的寬度W1例如是30埃至150埃。第一導電型摻雜區102a的寬度W3例如是小於電荷儲存結構116的寬度W2。

另外，第二導電型摻雜區120可為N型摻雜區或P型摻雜區。第二導電型摻雜區120的摻雜濃度例如是大於第一導電型摻雜區102a的摻雜濃度，而第二導電型摻雜區120的摻雜深度D2例如是大於第一導電型摻雜區102a的摻雜深度D1，藉此可避免相鄰的第一導電型摻雜區102a產生擊穿(punch through)現象。第二導電型摻雜區120的 摻雜濃度例如是2e¹⁸cm^-3至2e²¹cm^-3。第二導電型摻雜區120的摻雜深度D2例如是400埃至1100埃。第二導電型摻雜區120的形成方法例如是以堆疊結構114為罩幕，進行離子植入製程而形成。在重疊區域R中形成第二導電型摻雜區120的方法例如是在進行離子植入製程後，藉由熱製程將摻質擴散到重疊區域R中而形成，或是藉由傾斜角離子植入製程將摻質直接植入重疊區域R而形成。在此實施例中，第二導電型摻雜區120是以P型摻雜區為例進行說明，所使用的摻質例如是B、BF₂或In等P型摻質。

在此實施例中，雖然是在形成該介電層118之後，才形成第二導電型摻雜區120，但並不以此為限。在其他實施例中，亦可在形成該介電層118之前，就形成第二導電型摻雜區120，而於此技術領域具有通常知識者參照上述實施例可輕易地完成此製程步驟，故於此不再贅述。

繼之，請參照圖1E，於介電層118上形成導體層122。導體層122的材料例如是摻雜多晶矽或金屬。導體層122的形成方法例如是化學氣相沈積法。

基於上述實施例可知，在非揮發性記憶體結構中，由於用以儲存電荷的電荷儲存結構116位於第二導電型摻雜區120兩側且彼此分離，且大部分的程式化電荷分佈會被限制在重疊區域R內的電荷儲存結構116中，所以可減少在操作時產生的第二位元效應與程式化干擾，因此上述實施例所提出的非揮發性記憶體結構的製造方法可製造出具有較佳元件效能與可靠度的非揮發性記憶體。

以下，藉由圖1E說明本發明之一實施例的記憶體結構。

非揮發性記憶體結構包括基底100、多個堆疊結構114、多個第一導電型摻雜區102a、至少一第二導電型摻雜區120、導體層122及介電層118。堆疊結構114設置於基底100上，且各個堆疊結構114包括電荷儲存結構116，且更可包括設置於電荷儲存結構116上的硬罩幕層110a。各個電荷儲存結構116由基底100起依序包括介電層104a、電荷捕捉層106a及介電層108a。第一導電型摻雜區102a分別設置於對應的電荷儲存結構116下方的基底100中。第二導電型摻雜區120設置於相鄰的電荷儲存結構116之間的基底100中，且與各個電荷儲存結構116具有重疊區域R。導體層122覆蓋第二導電型摻雜區120，且更可覆蓋堆疊結構114。介電層118設置於導體層122與第二導電型摻雜區120之間，且更可設置於堆疊結構114與導體層122之間。此外，非揮發性記憶體結構中之各構件的材料、製造方法、尺寸關係及功效等已於上述實施例中進行詳盡地說明，故於此不再贅述。

在記憶胞124中，第二導電型摻雜區120可用以作為通道區。位於第二導電型摻雜區120兩側的第一導電型摻雜區102a可用以作為源極區或汲極區。位於第二導電型摻雜區120兩側之電荷儲存結構116中的電荷捕捉層106a可用以捕捉電荷於其中，而形成記憶胞124的第一位元與第二位元。

基於上述實施例可知，在對記憶胞124進行程式化操作時，來自位於第二導電型摻雜區120之一側的第一導電型摻雜區102a中的電荷，會經由第二導電型摻雜區120所產生的通道而注入位於第二導電型摻雜區120之另一側的電荷儲存結構116中。在記憶胞124中，由於用以儲存電荷的電荷儲存結構116位於第二導電型摻雜區120兩側且彼此分離，且大部分的程式化電荷分佈會被限制在重疊區域R內的電荷儲存結構116中，因此上述實施例所提出的非揮發性記憶體結構可減少在操作時產生的第二位元效應與程式化干擾。此外，雖然程式化電荷可能會注入第一導電型摻雜區102a上方的電荷儲存結構116中，但是位在第一導電型摻雜區102a上方的電荷儲存結構116中的電荷並不會使得讀取操作的啟始電壓(Vt)產生變動，所以並不會導致二位元效應加劇。

綜上所述，上述實施例至少具有下列特點。上述實施例所提出的非揮發性記憶體結構可減少在操作時產生的第二位元效應與程式化干擾。此外，藉由上述實施例所提出的非揮發性記憶體結構的製造方法，可製造出具有較佳元件效能與可靠度的非揮發性記憶體。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧基底

102‧‧‧第一導電型摻雜層

102a‧‧‧第一導電型摻雜區

104、108‧‧‧介電材料層

104a、108a、118‧‧‧介電層

106‧‧‧電荷捕捉材料層

106a‧‧‧電荷捕捉層

110‧‧‧硬罩幕材料層

110a‧‧‧硬罩幕層

112‧‧‧圖案化光阻層

114‧‧‧堆疊結構

116‧‧‧電荷儲存結構

120‧‧‧第二導電型摻雜區

122‧‧‧導體層

124‧‧‧記憶胞

D1、D2‧‧‧摻雜深度

R‧‧‧重疊區域

W1、W2、W3‧‧‧寬度

圖1A至圖1E所繪示為本發明之一實施例的非揮發性記憶體結構的製造流程剖面圖。

100‧‧‧基底

102a‧‧‧第一導電型摻雜區

104a、108a、118‧‧‧介電層

106a‧‧‧電荷捕捉層

110a‧‧‧硬罩幕層

114‧‧‧堆疊結構

116‧‧‧電荷儲存結構

120‧‧‧第二導電型摻雜區

122‧‧‧導體層

124‧‧‧記憶胞

D1、D2‧‧‧摻雜深度

R‧‧‧重疊區域

W1、W2、W3‧‧‧寬度

Claims (18)

1. 一種非揮發性記憶體結構，包括：一基底；多個堆疊結構，設置於該基底上，且各該堆疊結構包括一電荷儲存結構；多個第一導電型摻雜區，分別設置於對應的該些電荷儲存結構下方的該基底中；至少一第二導電型摻雜區，設置於相鄰的該些電荷儲存結構之間的該基底中，且與各該電荷儲存結構具有一重疊區域，其中該些重疊區域的寬度與該些電荷儲存結構的寬度比為1：30至1：5；一導體層，覆蓋該至少一第二導電型摻雜區；以及一第一介電層，設置於該導體層與該至少一第二導電型摻雜區之間。
2. 如申請專利範圍第1項所述之非揮發性記憶體結構，其中各該電荷儲存結構由該基底起依序包括一第二介電層、一電荷捕捉層及一第三介電層。
3. 如申請專利範圍第1項所述之非揮發性記憶體結構，其中各該堆疊結構更包括一硬罩幕層，設置於各該電荷儲存結構上。
4. 如申請專利範圍第1項所述之非揮發性記憶體結構，其中該些第一導電型摻雜區的寬度小於該些電荷儲存結構的寬度。
5. 如申請專利範圍第1項所述之非揮發性記憶體結 構，其中該至少一第二導電型摻雜區的摻雜濃度大於該些第一導電型摻雜區的摻雜濃度。
6. 如申請專利範圍第1項所述之非揮發性記憶體結構，其中該至少一第二導電型摻雜區的摻雜深度大於該些第一導電型摻雜區的摻雜深度。
7. 如申請專利範圍第1項所述之非揮發性記憶體結構，其中該些重疊區域的寬度為30埃至150埃。
8. 如申請專利範圍第1項所述之非揮發性記憶體結構，其中該導體層更覆蓋該些堆疊結構。
9. 如申請專利範圍第8項所述之非揮發性記憶體結構，其中該第一介電層更設置於該些堆疊結構與該導體層之間。
10. 一種非揮發性記憶體結構的製造方法，包括：於一基底中形成一第一導電型摻雜層；於該基底上形成多個堆疊結構，且各該堆疊結構包括一電荷儲存結構；於相鄰的該些堆疊結構之間的該基底上形成一第一介電層；於相鄰的該些電荷儲存結構之間的該基底中形成一第二導電型摻雜區，該第二導電型摻雜區與各該電荷儲存結構具有一重疊區域，且該第二導電型摻雜區使得該第一導電型摻雜層形成相互分離的多個第一導電型摻雜區，其中該些重疊區域的寬度與該些電荷儲存結構的寬度比為1：30至1：5；以及 於該第一介電層上形成一導體層。
11. 如申請專利範圍第10項所述之非揮發性記憶體結構的製造方法，其中該些堆疊結構的形成方法包括：於該基底上依序形成一第二介電材料層、一電荷捕捉材料層與一第三介電材料層；以及對該第三介電材料層、該電荷捕捉材料層與該第二介電材料層進行一圖案化製程。
12. 如申請專利範圍第11項所述之非揮發性記憶體結構的製造方法，其中該些堆疊結構的形成方法更包括：於該第三介電材料層上形成一硬罩幕材料層；以及對該硬罩幕材料層進行該圖案化製程。
13. 如申請專利範圍第10項所述之非揮發性記憶體結構的製造方法，該些第一導電型摻雜區的寬度小於該些電荷儲存結構的寬度。
14. 如申請專利範圍第10項所述之非揮發性記憶體結構的製造方法，其中該第二導電型摻雜區的摻雜濃度大於該第一導電型摻雜區的摻雜濃度。
15. 如申請專利範圍第10項所述之非揮發性記憶體結構的製造方法，其中該第二導電型摻雜區的摻雜深度大於該第一導電型摻雜區的摻雜深度。
16. 如申請專利範圍第10項所述之非揮發性記憶體結構的製造方法，其中該些重疊區域的寬度為30埃至150埃。
17. 如申請專利範圍第10項所述之非揮發性記憶體結 構的製造方法，其中該第一介電層覆蓋該些堆疊結構。
18. 如申請專利範圍第10項所述之非揮發性記憶體結構的製造方法，其中在形成該第一介電層之後或之前，形成該第二導電型摻雜區。