CN103904079B - 非易失性记忆体结构 - Google Patents

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Abstract

本发明是有关于一种非易失性记忆体结构，包括基底、多个堆叠结构、多个第一导电型掺杂区、至少一第二导电型掺杂区、导体层及第一介电层。堆叠结构设置于基底上，且各个堆叠结构包括电荷储存结构。第一导电型掺杂区分别设置于对应的电荷储存结构下方的基底中。第二导电型掺杂区设置于相邻的电荷储存结构之间的基底中，且与各个电荷储存结构具有一重叠区域。导体层覆盖第二导电型掺杂区。第一介电层设置于导体层与第二导电型掺杂区之间。

Description

非易失性记忆体结构
技术领域
本发明涉及一种记忆体结构及其制造方法，特别是涉及一种非易失性记忆体结构及其制造方法。
背景技术
记忆体为设计来储存资讯或资料的半导体元件。当电脑微处理器的功能变得越来越强，软件所进行的程序与运算也随之增加。因此，记忆体的容量需求也就越来越高。在各式的记忆体产品中，非易失性记忆体允许多次的资料程序化、读取及擦除操作，且其中储存的资料即使在记忆体被断电后仍可以保存。基于上述优点，可电擦除可程序化只读记忆体已成为个人电脑和电子设备所广泛采用的一种记忆体。
传统的非易失性记忆体以掺杂多晶硅制作浮置栅极（floatinggate）与控制栅极（controlgate）。当记忆体进行程序化（program）时，注入浮置栅极的电子会均匀分布于整个多晶硅浮置栅极之中。然而，当多晶硅浮置栅极下方的穿隧氧化层有缺陷存在时，就容易造成元件的漏电流，影响元件的可靠度。
因此，为了解决非易失性记忆体漏电流的问题，目前习知的一种方法是采用电荷捕捉层来取代多晶硅浮置栅极。以电荷捕捉层取代多晶硅浮置栅极的另一项优点是，在元件程序化时，仅会将电子局部性地储存在接近源极或漏极上方的电荷捕捉层中。藉由改变控制栅极与其两侧的源极区与漏极区所施加的电压，可以在单一电荷捕捉层之中存在两群具有高斯分布的电子、单一群具有高斯分布的电子或是不存在电子。因此，此种以电荷捕捉层取代浮置栅极的非易失性记忆体为单一记忆单元二位元（2bits/cell）储存的非易失性记忆体。一般来说，二位元的资料可分别储存于电荷捕捉层的左侧(即左位元)或右侧(即右位元)。
然而，在快闪记忆体中存在着第二位元效应(secondbiteffect)，即当对左位元进行读取操作时，会受到右位元的影响，或当对右位元进行读取操作时，会受到左位元的影响。此外，随着记忆体尺寸逐渐缩小，通道(channel)的长度也随之缩短，造成第二位元效应更为显著，因而降低了记忆体的元件效能。另外，由于记忆体尺寸逐渐缩小，各元件之间的间距也随之缩短，因此相邻的记忆体在进行程序化操作时，也容易产生程序化干扰(programdisturbance)的问题，而降低记忆体元件的可靠度。
由此可见，上述现有的非易失性记忆体结构在产品结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的非易失性记忆体结构,实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
发明内容
本发明的目的在于，克服现有的非挥发非易失性记忆体结构存在的缺陷，而提提供一种新的非易失性记忆体结构，所要解决的技术问题是使其可减少在操作时产生的第二位元效应与程序化干扰，非常适于实用。
本发明的另一目的在于，提供一种新的非易失性记忆体结构的制造方法，所要解决的技术问题是使其可制造出具有较佳元件效能与可靠度的非易失性记忆体，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种非易失性记忆体结构，包括基底、多个堆叠结构、多个第一导电型掺杂区、至少一第二导电型掺杂区、导体层及第一介电层。堆叠结构设置于基底上，且各个堆叠结构包括电荷储存结构。第一导电型掺杂区分别设置于对应的电荷储存结构下方的基底中。第二导电型掺杂区设置于相邻的电荷储存结构之间的基底中，且与各个电荷储存结构具有重叠区域。导体层覆盖第二导电型掺杂区。第一介电层设置于导体层与第二导电型掺杂区之间。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的非易失性记忆体结构，其中各个电荷储存结构由基底起依序包括第二介电层、电荷捕捉层及第三介电层。
前述的非易失性记忆体结构，其中各个堆叠结构还包括硬掩膜层(本文中的掩膜即罩幕,本文均称为掩膜)，设置于各个电荷储存结构上。
前述的非易失性记忆体结构，其中第一导电型掺杂区的宽度例如是小于电荷储存结构的宽度。
前述的非易失性记忆体结构，其中第二导电型掺杂区的掺杂浓度例如是大于第一导电型掺杂区的掺杂浓度。
前述的非易失性记忆体结构，其中第二导电型掺杂区的掺杂深度例如是大于第一导电型掺杂区的掺杂深度。
前述的非易失性记忆体结构，其中重叠区域的宽度与电荷储存结构的宽度比例如是1：30至1：5。
前述的非易失性记忆体结构，其中重叠区域的宽度例如是30埃至150埃。
前述的非易失性记忆体结构，其中导体层还可覆盖堆叠结构。
前述的非易失性记忆体结构，其中第一介电层还可设置于堆叠结构与导体层之间。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种非易失性记忆体结构的制造方法，包括下列步骤。在基底中形成第一导电型掺杂层。在基底上形成多个堆叠结构，且各个堆叠结构包括电荷储存结构。在相邻的堆叠结构之间的基底上形成第一介电层。在相邻的电荷储存结构之间的基底中形成第二导电型掺杂区，第二导电型掺杂区与各个电荷储存结构具有重叠区域，且第二导电型掺杂区使得第一导电型掺杂层形成相互分离的多个第一导电型掺杂区。在第一介电层上形成导体层。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的非易失性记忆体结构的制造方法，其中堆叠结构的形成方法包括下列步骤。在基底上依序形成第二介电材料层、电荷捕捉材料层与第三介电材料层。对第三介电材料层、电荷捕捉材料层与第二介电材料层进行图案化工艺(本文中的工艺即制程,本文均称为工艺)。
前述的非易失性记忆体结构的制造方法，其中堆叠结构的形成方法还包括下列步骤。在第三介电材料层上形成硬掩膜材料层。对硬掩膜材料层进行图案化工艺。
前述的非易失性记忆体结构的制造方法，其中第一导电型掺杂区的宽度例如是小于电荷储存结构的宽度。
前述的非易失性记忆体结构的制造方法，其中第二导电型掺杂区的掺杂浓度例如是大于第一导电型掺杂区的掺杂浓度。
前述的非易失性记忆体结构的制造方法，其中第二导电型掺杂区的掺杂深度例如是大于第一导电型掺杂区的掺杂深度。
前述的非易失性记忆体结构的制造方法，其中重叠区域的宽度与电荷储存结构的宽度比例如是1：30至1：5。
前述的非易失性记忆体结构的制造方法，其中重叠区域的宽度例如是30埃至150埃。
前述的非易失性记忆体结构的制造方法，其中第一介电层可覆盖堆叠结构。
前述的非易失性记忆体结构的制造方法，其中可在形成该第一介电层之后或之前，形成该第二导电型掺杂区。
本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明非易失性记忆体结构及其制造方法至少具有下列优点及有益效果：
在本发明的所提出的非易失性记忆体结构中，由于用以储存电荷的电荷储存结构位于第二导电型掺杂区两侧且彼此分离，且大部分的程序化电荷分布(programmedchargedistribution)会被限制在重叠区域内的电荷储存结构中，因此可减少在操作时产生的第二位元效应与程序化干扰。
此外，藉由本发明所提出的非易失性记忆体结构的制造方法，可制造出具有较佳元件效能与可靠度的非易失性记忆体。
综上所述，本发明是有关于一种非易失性记忆体结构，包括基底、多个堆叠结构、多个第一导电型掺杂区、至少一第二导电型掺杂区、导体层及第一介电层。堆叠结构设置于基底上，且各个堆叠结构包括电荷储存结构。第一导电型掺杂区分别设置于对应的电荷储存结构下方的基底中。第二导电型掺杂区设置于相邻的电荷储存结构之间的基底中，且与各个电荷储存结构具有一重叠区域。导体层覆盖第二导电型掺杂区。第一介电层设置于导体层与第二导电型掺杂区之间。发明在技术上有显著的进步，并具有明显的积极效果,诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。
附图说明
图1A至图1E是本发明一实施例的非易失性记忆体结构的制造流程剖面图。
100：基底102：第一导电型掺杂层
102a：第一导电型掺杂区104、108：介电材料层
104a、108a、118：介电层106：电荷捕捉材料层
106a：电荷捕捉层110：硬掩膜材料层
110a：硬掩膜层112：图案化光阻层
114：堆叠结构116：电荷储存结构
120：第二导电型掺杂区122：导体层
124：记忆单元D1、D2：掺杂深度
R：重叠区域W1、W2、W3：宽度
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的非易失性记忆体结构及其制造方法其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。
有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式的说明,应当可对本发明为达成预定目的所采取的技术手段及功效获得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。
图1A至图1E是本发明一实施例的非易失性记忆体结构的制造流程剖面图。
首先,请参阅图1A所示,在基底100中形成第一导电型掺杂层102。基底100例如是硅基底。第一导电型掺杂层102可为N型掺杂区或P型掺杂区。第一导电型掺杂层102的掺杂浓度例如是1e18cm-3至1e21cm-3。第一导电型掺杂层102的掺杂深度例如是300埃至1000埃。第一导电型掺杂层102的形成方法例如是离子植入法。在此实施例中，第一导电型掺杂层102是以N型掺杂区为例进行说明，所使用的掺质例如是As或P等N型掺质。
接着,请参阅图1B所示,在基底100上依序形成介电材料层104、电荷捕捉材料层106与介电材料层108。介电材料层104的材料例如是氧化硅。介电材料层104的形成方法例如是热氧化法。电荷捕捉材料层106的材料例如是氮化硅。电荷捕捉材料层106的形成方法例如是化学气相沉积法。介电材料层108的材料例如是氧化硅。介电材料层108的形成方法例如是热氧化法或化学气相沉积法。
此外，更可选择性地在介电材料层108上形成硬掩膜材料层110。硬掩膜材料层110的材料例如是氮化硅、氧化硅或先进图案化薄膜(AdvancedPatterningFilm，APF)。硬掩膜材料层110的形成方法例如是化学气相沉积法。
然后，请参阅图1C所示，在硬掩膜材料层110上形成图案化光阻层112。图案化光阻层112的材料例如是正型光阻材料或负型光阻材料。图案化光阻层112可藉由进行微影工艺而形成。
接下来,以图案化光阻层112作为掩膜,移除部分硬掩膜材料层110、部分介电材料层108、部分电荷捕捉材料层106与部分介电材料层104,而分别形成硬掩膜层110a、介电层108a、电荷捕捉层106a与介电层104a,以形成多个堆叠结构114。堆叠结构114包括电荷储存结构116,且更可包括设置于电荷储存结构116上的硬掩膜层110a。电荷储存结构116由基底100起依序包括介电层104a、电荷捕捉层106a及介电层108a。在此实施例中，虽然是藉由对硬掩膜材料层110、介电材料层108、电荷捕捉材料层106与介电材料层104进行图案化工艺而形成堆叠结构114，但堆叠结构114的形成方法并不以此为限。
之后，请参阅图1D所示，移除图案化光阻层112。图案化光阻层112的移除方法例如是干式去光阻法。
再者，在相邻的堆叠结构114之间的基底100上形成介电层118，且介电层118可覆盖堆叠结构114。介电层118的材料例如是氧化硅。介电层118的形成方法例如是热氧化法或化学气相沉积法。
随后，在相邻的电荷储存结构116之间的基底100中形成第二导电型掺杂区120，第二导电型掺杂区120与各个电荷储存结构116具有重叠区域R,且第二导电型掺杂区120使得第一导电型掺杂层102形成相互分离的多个第一导电型掺杂区102a。其中,第二导电型掺杂区120与各个电荷储存结构116之间需具有足够的重叠区域R,以使得位于重叠区域R中的电荷储存结构116可作为有效电荷储存区域(effectivechargestorageregion)。此外，只要在可以通过程序化确认条件(programverifycondition)的情况下，可藉由形成较小的重叠区域R来减少在操作时产生的第二位元效应与程序化干扰。第二导电型掺杂区120重叠区域R的宽度W1与电荷储存结构116的宽度W2比例如是1：30至1：5。在一实施例中，重叠区域R的宽度W1例如是30埃至150埃。第一导电型掺杂区102a的宽度W3例如是小于电荷储存结构116的宽度W2。
另外，第二导电型掺杂区120可为N型掺杂区或P型掺杂区。第二导电型掺杂区120的掺杂浓度例如是大于第一导电型掺杂区102a的掺杂浓度,而第二导电型掺杂区120的掺杂深度D2例如是大于第一导电型掺杂区102a的掺杂深度D1，藉此可避免相邻的第一导电型掺杂区102a产生击穿(punchthrough)现象。第二导电型掺杂区120的掺杂浓度例如是2e18cm-3至2e21cm-3。第二导电型掺杂区120的掺杂深度D2例如是400埃至1100埃。第二导电型掺杂区120的形成方法例如是以堆叠结构114为掩膜，进行离子植入工艺而形成。在重叠区域R中形成第二导电型掺杂区120的方法例如是在进行离子植入工艺后，藉由热工艺将掺质扩散到重叠区域R中而形成，或是藉由倾斜角离子植入工艺将掺质直接植入重叠区域R而形成。在此实施例中，第二导电型掺杂区120是以P型掺杂区为例进行说明，所使用的掺质例如是B、BF2或In等P型掺质。
在此实施例中，虽然是在形成该介电层118之后，才形成第二导电型掺杂区120，但并不以此为限。在其他实施例中，也可在形成该介电层118之前，就形成第二导电型掺杂区120，而在此技术领域具有通常知识的技术人员参照上述实施例可轻易地完成此工艺步骤，故在此不再赘述。
然后，请参阅图1E所示，在介电层118上形成导体层122。导体层122的材料例如是掺杂多晶硅或金属。导体层122的形成方法例如是化学气相沉积法。
基于上述实施例可知，在非易失性记忆体结构中，由于用以储存电荷的电荷储存结构116位于第二导电型掺杂区120两侧且彼此分离，且大部分的程序化电荷分布会被限制在重叠区域R内的电荷储存结构116中，所以可减少在操作时产生的第二位元效应与程序化干扰，因此上述实施例所提出的非易失性记忆体结构的制造方法可制造出具有较佳元件效能与可靠度的非易失性记忆体。
以下，藉由图1E说明本发明一实施例的记忆体结构。
非易失性记忆体结构包括基底100、多个堆叠结构114、多个第一导电型掺杂区102a、至少一第二导电型掺杂区120、导体层122及介电层118。堆叠结构114设置于基底100上,且各个堆叠结构114包括电荷储存结构116,且更可包括设置于电荷储存结构116上的硬掩膜层110a。各个电荷储存结构116由基底100起依序包括介电层104a、电荷捕捉层106a及介电层108a。第一导电型掺杂区102a分别设置于对应的电荷储存结构116下方的基底100中。第二导电型掺杂区120设置于相邻的电荷储存结构116之间的基底100中，且与各个电荷储存结构116具有重叠区域R。导体层122覆盖第二导电型掺杂区120，且更可覆盖堆叠结构114。介电层118设置于导体层122与第二导电型掺杂区120之间，且更可设置于堆叠结构114与导体层122之间。此外，非易失性记忆体结构中的各构件的材料、制造方法、尺寸关系及功效等已在上述实施例中进行详尽地说明，故在此不再赘述。
在记忆单元124中，第二导电型掺杂区120可用以作为通道区。位于第二导电型掺杂区120两侧的第一导电型掺杂区102a可用以作为源极区或漏极区。位于第二导电型掺杂区120两侧的电荷储存结构116中的电荷捕捉层106a可用以捕捉电荷于其中，而形成记忆单元124的第一位元与第二位元。
基于上述实施例可知，在对记忆单元124进行程序化操作时，来自位于第二导电型掺杂区120的一侧的第一导电型掺杂区102a中的电荷，会经由第二导电型掺杂区120所产生的通道而注入位于第二导电型掺杂区120的另一侧的电荷储存结构116中。在记忆单元124中，由于用以储存电荷的电荷储存结构116位于第二导电型掺杂区120两侧且彼此分离，且大部分的程序化电荷分布会被限制在重叠区域R内的电荷储存结构116中，因此上述实施例所提出的非易失性记忆体结构可减少在操作时产生的第二位元效应与程序化干扰。此外，虽然程序化电荷可能会注入第一导电型掺杂区102a上方的电荷储存结构116中，但是位于第一导电型掺杂区102a上方的电荷储存结构116中的电荷并不会使得读取操作的启始电压(Vt)产生变动，所以并不会导致二位元效应加剧。
综上所述,上述实施例至少具有下列特点。上述实施例所提出的非易失性记忆体结构可减少在操作时产生的第二位元效应与程序化干扰。此外,藉由上述实施例所提出的非易失性记忆体结构的制造方法，可制造出具有较佳元件效能与可靠度的非易失性记忆体。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员,在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (10)

1.一种非易失性记忆体结构，其特征在于其包括：
一基底；
多个堆叠结构，设置于该基底上，且各该堆叠结构包括一电荷储存结构；
多个第一导电型掺杂区，分别设置于对应的该些电荷储存结构下方的该基底中；
至少一第二导电型掺杂区，设置于相邻的该些电荷储存结构之间的该基底中，且与各该电荷储存结构具有一重叠区域，第二导电型掺杂区与第一导电型掺杂层接触，使得第一导电型掺杂层形成相互分离的多个第一导电型掺杂区；
一导体层，覆盖该至少一第二导电型掺杂区；以及
一第一介电层，设置于该导体层与该至少一第二导电型掺杂区之间。
2.根据权利要求1所述的非易失性记忆体结构，其特征在于其中各该电荷储存结构由该基底起依序包括一第二介电层、一电荷捕捉层及一第三介电层。
3.根据权利要求1所述的非易失性记忆体结构，其特征在于其中各该堆叠结构还包括一硬掩膜层，设置于各该电荷储存结构上。
4.根据权利要求1所述的非易失性记忆体结构，其特征在于其中该些第一导电型掺杂区的宽度小于该些电荷储存结构的宽度。
5.根据权利要求1所述的非易失性记忆体结构，其特征在于其中该至少一第二导电型掺杂区的掺杂浓度大于该些第一导电型掺杂区的掺杂浓度。
6.根据权利要求1所述的非易失性记忆体结构，其特征在于其中该至少一第二导电型掺杂区的掺杂深度大于该些第一导电型掺杂区的掺杂深度。
7.根据权利要求1所述的非易失性记忆体结构，其特征在于其中该些重叠区域的宽度与该些电荷储存结构的宽度比为1：30至1：5。
8.根据权利要求1所述的非易失性记忆体结构，其特征在于其中该些重叠区域的宽度为30埃至150埃。
9.根据权利要求1所述的非易失性记忆体结构，其特征在于其中该导体层还覆盖该些堆叠结构。
10.根据权利要求9所述的非易失性记忆体结构，其特征在于其中该第一介电层还设置于该些堆叠结构与该导体层之间。
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