CN103972179B - 一种提高B4-Flash器件耐久性的方法 - Google Patents
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Abstract
本发明公开了一种提高B4-Flash器件耐久性的方法，通过提高浅沟槽结构的高度，还在源区离子注入时增加注入能量，增加源区结深，从而提高了器件的隔离效果，另外，在CCT刻蚀中，改变刻蚀阻挡层的薄膜结构，采用刻蚀选择比更高的氮化硅薄膜，从而减少了过刻蚀的量，从而有效地减少了器件的漏电现象，提高了B4-Flash器件耐久性。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种提高B4-Flash器件耐久性的方法。
背景技术
针对NOR闪存记忆单元，限制其尺寸继续缩减的最主要原因是栅极长度的缩短。这主要是由于沟道热电子(CHE)注入编程方式要求漏端有一定的电压(至少6V以上)，而这个电压对源漏区的穿透具有很大的影响，对于短沟道器件沟道热电子(CHE)方式并不适用。另外一个问题是相比于NAND和AND闪存器件，NOR flash的存储密度较小。
Shoji Shukuri et.al提出了一种新颖的利用衬底偏压协助的带到带的隧穿引起的热电子(B4–flash)来进行编程的P沟道记忆单元(“60nm NOR Flash Memory Cell Technology Utilizing Back BiasAssisted Band-to-Band Tunneling Induced Hot-Electron Injection(B4-Flash)”,2006Symposium on VLSI Technology Digest of TechnicalPapers)，其中的编程是利用衬底协助的带到带的隧穿，如图1所示，首先，这种器件是由门极和漏区电压产生的电场产生带到带的隧穿电子；然后，这些电子受到衬底偏置电压产生的漏区空间电荷区电场加速到离开漏区有一定距离的区域；最后，在衬底偏置电压和门极电压的垂直电场的作用下注入到电荷存储层。
由于有衬底偏压的存在，漏区电压可以从理论上至少6V降到1.8V以下。漏区电压的下降提高了器件的击穿(Breakdown)性能,使沟道长度可以进一步缩短，器件存储密度提高。
同时，B4flash由于采用带到带隧穿(Band to Band tunneling)的编程方式,速度比传统采用热载流子注入(Hot carrier injection)的编程方式快很多。现在量产的成熟工艺的B4flash读写速度可达到100MB/S,远超同类产品。B4flash可广泛运用于通信，医疗，汽车和家电等领域,具有非常好的市场前景。
半导体器件中可靠性是很重要的参数。一般的器件(逻辑器件，高压器件等)需要达到一些器件可靠性标准，诸如：热电子HCI(Hotcarrier injection),栅氧质量GOI(Gate oxide Integrity)等；闪存作为存储器件，可靠性标准比一般的逻辑器件更严格，其中耐久性(Endurance)是非常重要的一个标准。合格的闪存器件为了确保使用寿命，至少要达到100K的读写次数。
影响耐久性的一个重要因素是隧穿氧化层(tunnel oxide)的质量，闪存器件在编程和擦除过程中通常会要求高电压，高电压使隧穿氧化层产生电荷陷阱(electron trap)，电荷陷阱会在闪存读写过程中收集电子，产生漏电，同时这些电子的聚集也会产生大的反向电场，使编程和擦除过程中的阈值电压提高，阈值电压窗口(Vt window)变小，闪存器件耐久性降低。
由此，改善隧穿氧化层质量，就能减少因为电荷陷阱导致的器件失效，常用的方法是生长高质量的隧穿氧化层，如用Applied Materials提出的最新的ISSG(In-situ stream Generation)等工艺方法；即在生长隧穿氧化层后用氮气(N2)，氧化氮(NO)等气体退火。因为用含氮气体退火后会在隧穿氧化层表面形成Si-N键，Si-N键的键力比Si-H键的键力高，能减少电荷陷阱的产生，提高器件的可靠性。
另外一个提高闪存耐久性的重要方法是减少器件的漏电流，如果闪存器件的漏电流过大，会损伤隧穿氧化层，导致器件可靠性下降。
在B4flash研发过程中，早期的器件耐久性很差(见图2)。读写次数只能达到10K，远远达不到量产要求，并且该产品的隧穿氧化层已经采用ISSG工艺，并且用氧化氮(NO)气体退火，经过大量的失效分析，发现耐久性差的主要原因在于器件源区漏电流较大，经过版图结构比对，发现B4flash的连接方式与一般器件不同。一般的闪存器件源区和漏区都是通过接触孔(Contact)往外连的，而B4flash的源区是通过CCT(cell contact)相连，如图3～4所示，漏区是用接触孔相连，再由接触孔通过SV(stack Via)连到后段金属层上，这样做的好处是因为有SV作为连接后段金属层和contact的桥梁，contact之间的间距可以做得更小，提高整个器件的密度，但是在CCT形成过程中由于有两步刻蚀工艺(CT etch和CCT etch),工艺很难控制，会存在过刻蚀的现象，导致STI oxide损失过多，浅槽隔离高度(STI step height)过低。过低的step height使器件隔离效果差，产生漏电。
中国专利(CN 101740470 A)公开了一种形成接触孔的方法及半导体器件，其中形成接触孔的方法包括步骤：在衬底上形成金属硅化物层；使用含氮等离子体处理所述金属硅化物层，从而在所述金属硅化物层上形成刻蚀停止薄膜层；在所述刻蚀停止薄膜上形成堆栈层；刻蚀所述堆栈层至至少暴露刻蚀停止薄膜层，形成接触孔。与现有技术相比，本申请在形成金属硅化物层之后，用含氮的等离子体处理该金属硅化物层，使含氮等离子与金属硅化物反应生成一层刻蚀停止薄膜。在后续形成接触孔的过程中，刻蚀停止薄膜可以保护其下的金属硅化物层，使得金属硅化物层被免于过刻蚀或是减少过刻蚀量。
该专利虽然提及减少过刻蚀的量，但并未涉及到针对B4 Flash器件，通过减少CCT的过刻蚀来减少器件中漏电现象。
中国专利(CN 102938405 A)公开了一种B4-flash器件及其制作方法，包括在衬底和依次在衬底上形成的第一氧化硅层、氮化硅层和第二氧化硅层，所述第一氧化硅层包括沿沟道方向依次分布的第一段、第二段和第三段，所述第一段、第二段和第三段的厚度比为1.5～2.5:0.8～1.2:1.5～2.5。本发明的实施例通过非均匀的氧化硅结构，来缓解氧化硅的退化，和电子局域注入编译和空穴均匀注入擦除的影响，使器件的可靠性增加。
通过该专利的方法提高了B4 Flash器件的可靠性，但并未涉及减少器件的源区漏电流，也未提及优化CCT的刻蚀条件，减少过刻蚀的量。
耐久性是Flash一个非常重要的可靠性参数,为了确保正常使用，一般要求flash达到100K的读写次数。在B4 flash开发中发现器件的耐久性比较差。经过实验发现，耐久性差的原因主要是源区漏电大。本发明通过工艺条件的优化，改善源区的漏电，使器件的耐久性达到要求，为大规模量产扫清了障碍。
发明内容
本发明公开了一种提高B4-Flash器件耐久性的方法，通过提高浅沟槽结构的高度，还在源区离子注入时增加注入能量，增加源区结深，从而提高了器件的隔离效果，另外，在CCT刻蚀中，改变刻蚀阻挡层的薄膜结构，采用刻蚀选择比更高的氮化硅薄膜，从而减少了过刻蚀的量，从而有效地减少了器件的漏电现象，提高了B4-Flash器件耐久性。
本发明记载了一种提高B4-Flash器件耐久性的方法，其中，所述方法包括：
S1：由下到上堆叠N阱衬底、隧穿氧化层、浮动栅极层以及氮化硅层形成一堆叠器件，并从所述堆叠器件上表面直至所述N阱衬底内部设置有一倒梯形的沟槽，在所述沟槽内部填充满二氧化硅并完全覆盖所述氮化硅层；
S2：去除所述氮化硅上表面、所述氮化硅内部以及部分所述浮动栅极层内部的二氧化硅形成一浅沟槽隔离结构；
S3：刻蚀去除所述浮动栅极层上表面的氮化硅层，在所述浅沟槽隔离结构以及所述浮动栅极层的上表面依次覆盖ONO层和控制栅极层；
S4：通过刻蚀工艺去除所述N阱衬底上方多余的隧穿氧化层、浮动栅极层、ONO层和控制栅极层，并形成堆叠栅极结构；
S5：在所述堆叠栅极结构两侧的N阱衬底内形成源区和漏区，所述源区的结深大于所述漏区的结深；
S6：制备第一刻蚀阻挡层覆盖暴露在所述源区一侧的N阱衬底上表面以及堆叠栅极结构靠近源区的侧壁上；
S7：在所述第一刻蚀阻挡层上方制备第一绝缘层；
S8：在所述第一绝缘层和所述第一刻蚀阻挡层中位于所述源区上方的部分进行刻蚀，使刻蚀停止于所述源区的表面，形成第一互连区域；
其中，所述刻蚀阻挡层的刻蚀选择比为16:1～20:1。
上述方法，其中，所述浅沟槽隔离结构的上表面到N阱衬底上表面的距离为95nm～105nm。
上述方法，其中，对所述堆叠栅极结构两侧的所述N阱衬底中注入P型离子，以形成所述源区和漏区。
上述方法，其中，所述刻蚀阻挡层为氮化硅薄膜。
上述方法，其中，通过湿法刻蚀形成所述浅沟槽隔离结构。
上述方法，其中，S8中对所述第一刻蚀阻挡层进行干法刻蚀。
上述方法，其中，所述源区通过所述第一互连区域与单元互连线相连。
上述方法，其中，制备第二刻蚀阻挡层覆盖暴露在所述漏区一侧的N阱衬底上表面以及堆叠栅极结构靠近源漏区的侧壁上，并覆盖第二绝缘层于所述第二刻蚀阻挡层上；
其中，在所述第二绝缘层和所述第二刻蚀阻挡层中位于所述漏区上方的部分进行刻蚀，使刻蚀停止于所述漏区的表面，形成第二互连区域。
上述技术方案具有如下优点或有益效果：
1、通过提高浅沟槽结构的高度，增加源区结深，从而提高了器件的隔离效果。
2、在CCT刻蚀中，减少了过刻蚀的量，从而有效地减少了器件的漏电现象，提高了B4-Flash器件耐久性。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1是本发明堆叠器件的结构示意图；
图2是本发明沟槽的结构示意图；
图3是本发明填充二氧化硅后的结构示意图；
图4是本发明形成浅沟槽隔离结构的示意图；
图5是本发明形成ONO层和控制栅极层后的结构示意图；
图6是本发明在控制栅极层上方旋涂光刻胶后的结构示意图；
图7是本发明形成堆叠栅极结构的示意图；
图8是本发明进行离子注入工艺形成源漏区的示意图；
图9是本发明形成刻蚀阻挡层和绝缘层后的结构示意图；
图10是本发明形成第一互连区域后的结构示意图。
具体实施方式
本发明公开了一种提高B4-Flash器件耐久性的方法，图1是本发明堆叠器件的结构示意图，如图1所示，首选，提供一N阱衬底1，在N阱衬底1上表面由下到上堆叠隧穿氧化层2、浮动栅极层3以及氮化硅层4形成一堆叠器件5，优选的，N阱衬底1在轻掺杂P型衬底上进行N阱杂质(如：磷)掺杂的区域，浮动栅极层为多晶硅；图2是本发明沟槽的结构示意图，如图2所示，并从堆叠器件5上表面直至N阱衬底1内部设置有一倒梯形的沟槽6，具体的，图3是本发明填充二氧化硅后的结构示意图，如图3所示，通过刻蚀工艺去除沟槽6中的原有材料；在沟槽6内部填充满二氧化硅7并完全覆盖所述氮化硅层。
其次，图4是本发明形成浅沟槽隔离结构的示意图，如图4所示，刻蚀去除所述氮化硅上表面、所述氮化硅内部以及部分所述浮动栅极层内部的二氧化硅形成一浅沟槽隔离结构8，由于浅沟槽隔离结构8的高度(Step Height)对器件耦合效率(Couple Ratio)有关，即本发明为了提高器件隔离效果，减少了该步骤的刻蚀量，提高了浅沟槽隔离结构8的高度，但会导致器件耦合效率的下降，因此，必须在满足工艺需求以及器件耦合效率的同时，增加浅沟槽隔离结构8的高度，优选的，本步骤的刻蚀工艺为湿法刻蚀(Wet etch)，浅沟槽隔离结构8的上表面到N阱衬底1上表面的距离为95nm～105nm。
再者，图5是本发明形成ONO层和控制栅极层后的结构示意图，如图5所示，去除所述浮动栅极层上表面的氮化硅层4，在浅沟槽隔离结构8以及浮动栅极层的上表面依次覆盖ONO层9和控制栅极层10，优选地，ONO层为氧化物/氮化物/氧化物三层复合结构，控制栅极层10为多晶硅。
接着，通过刻蚀工艺去除所述N阱衬底1上方多余的隧穿氧化层、浮动栅极层、ONO层和控制栅极层，并形成堆叠栅极结构，堆叠栅极结构包括：浮动栅极、ONO层以及控制栅极(图中未标注)，具体地，图6是本发明在控制栅极层上方旋涂光刻胶后的结构示意图，图7是本发明形成堆叠栅极结构的示意图，如图6～7所示，在控制栅极层上表面旋涂一层光刻胶20，通过曝光对准、显影、刻蚀后，形成堆叠栅极结构11，其中，由于刻蚀后光刻胶沿着堆叠栅极结构11的侧壁流下，使堆叠栅极结构的部分侧壁上同样覆盖光刻胶(图中未显示)。
之后，图8是本发明进行离子注入工艺形成源漏区的示意图，如图8所示，在堆叠栅极结11构两侧的N阱衬底1内形成源漏区，具体的，对堆叠栅极结11构两侧的N阱衬底1进行P型离子注入，形成源区12和漏区13，并且对源区12采用加强离子能量注入，使源区12的结深大于所述漏区13的结深，从而有效的增加器件隔离效果。
然后，图9是本发明形成刻蚀阻挡层和绝缘层后的结构示意图，如图9所示，制备第一刻蚀阻挡层14覆盖暴露在源区12一侧的N阱衬底1上表面以及堆叠栅极结构11靠近源区12的侧壁上，在第一刻蚀阻挡层14上方制备第一绝缘层16，，刻蚀阻挡层14的刻蚀选择比为16:1～20:1，现有技术中一般采用双层薄膜结构的刻蚀阻挡层，刻蚀选择比10:1，本发明采用单层结构、高刻蚀选择比的刻蚀阻挡层可以更加有效的防止过刻蚀现象，优选的，本实施例采用氮化硅薄膜。
最后，图10是本发明形成第一互连区域后的结构示意图；如图10所示，在第一绝缘层16和所述第一刻蚀阻挡层14中位于源区12上方的部分进行刻蚀，使刻蚀停止于源区12的表面，形成第一互连区域15，具体的，本发明通过高刻蚀选择比的刻蚀阻挡层14，减少该刻蚀工艺的过刻蚀现象，但是，为了确保器件的连通，第一互连区域15的刻蚀阻挡层必须被刻穿，从而使源区12通过第一互连区域15与单元互连线(图中未显示)相连，从而和上层的金属层导电连通。
另外，制备第二刻蚀阻挡层(图中未显示)覆盖暴露在漏区13一侧的N阱衬底1上表面以及堆叠栅极结构11靠近漏区13的侧壁上，在第二刻蚀阻挡层上方制备第二绝缘层(图中未显示)，在第二绝缘层和所述第二刻蚀阻挡层中位于漏区13上方的部分进行刻蚀，使刻蚀停止于漏区13的表面，形成第二互连区域(图中未显示)，从而使漏区13通过第二互连区域内形成的接触孔与堆叠通道(Stack Via)(图中未显示)相连并最终和后端金属层导通，由于堆叠通道作为接触孔与后段金属层之间导通的桥梁，接触孔之间的间距可以做的更小，提高了整个器件的密度。
综上所述，本发明通过提高浅沟槽结构的高度，还在源区离子注入时增加注入能量，增加源区结深，从而提高了器件的隔离效果，另外，在CCT刻蚀中，改变刻蚀阻挡层的薄膜结构，采用刻蚀选择比更高的氮化硅薄膜，从而减少了过刻蚀的量，从而有效地减少了器件的漏电现象，提高了B4-Flash器件耐久性。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
Claims (8)
1.一种提高B4-Flash器件耐久性的方法，其特征在于，所述方法包括：
S1：由下到上堆叠N阱衬底、隧穿氧化层、浮动栅极层以及氮化硅层形成一堆叠器件，并从所述堆叠器件上表面直至所述N阱衬底内部设置有一倒梯形的沟槽，在所述沟槽内部填充满二氧化硅并完全覆盖所述氮化硅层；
S2：去除所述氮化硅上表面、所述氮化硅内部以及部分所述浮动栅极层内部的二氧化硅形成一浅沟槽隔离结构；
S3：刻蚀去除所述浮动栅极层上表面的氮化硅层，在所述浅沟槽隔离结构以及所述浮动栅极层的上表面依次覆盖ONO层和控制栅极层；
S4：通过刻蚀工艺去除所述N阱衬底上方多余的隧穿氧化层、浮动栅极层、ONO层和控制栅极层，并形成堆叠栅极结构；
S5：在所述堆叠栅极结构两侧的N阱衬底内形成源区和漏区，所述源区的结深大于所述漏区的结深；
S6：制备第一刻蚀阻挡层覆盖暴露在所述源区一侧的N阱衬底上表面以及堆叠栅极结构靠近源区的侧壁上；
S7：在所述第一刻蚀阻挡层上方制备第一绝缘层；
S8：在所述第一绝缘层和所述第一刻蚀阻挡层中位于所述源区上方的部分进行刻蚀，使刻蚀停止于所述源区的表面，形成第一互连区域；
其中，所述刻蚀阻挡层的刻蚀选择比为16:1～20:1。
2.如权利要求1所述的一种提高B4-Flash器件耐久性的方法，其特征在于，所述浅沟槽隔离结构的上表面到N阱衬底上表面的距离为95nm～105nm。
3.如权利要求1所述的一种提高B4-Flash器件耐久性的方法，其特征在于，对所述堆叠栅极结构两侧的所述N阱衬底中注入P型离子，以形成所述源区和漏区。
4.如权利要求1所述的一种提高B4-Flash器件耐久性的方法，其特征在于，所述刻蚀阻挡层为氮化硅薄膜。
5.如权利要求1所述的一种提高B4-Flash器件耐久性的方法，其特征在于，通过湿法刻蚀形成所述浅沟槽隔离结构。
6.如权利要求1所述的一种提高B4-Flash器件耐久性的方法，其特征在于，S8中对所述第一刻蚀阻挡层进行干法刻蚀。
7.如权利要求1所述的一种提高B4-Flash器件耐久性的方法，其特征在于，所述源区通过所述第一互连区域与单元互连线相连。
8.如权利要求1所述的一种提高B4-Flash器件耐久性的方法，其特征在于，制备第二刻蚀阻挡层覆盖暴露在所述漏区一侧的N阱衬底上表面以及堆叠栅极结构靠近源漏区的侧壁上，并覆盖第二绝缘层于所述第二刻蚀阻挡层上；
其中，在所述第二绝缘层和所述第二刻蚀阻挡层中位于所述漏区上方的部分进行刻蚀，使刻蚀停止于所述漏区的表面，形成第二互连区域。
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