CN208674116U - 一种半导体器件 - Google Patents

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Abstract

本申请公开了一种半导体器件，该半导体器件中，其每个沟道孔内的第一掺杂类型材料层和第二掺杂类型材料层作为对应存储串的各个存储单元的源极和漏极，同一存储串内的各个存储单元均可以通过源极和漏极实现电路通路，因而，通过同一沟道孔内的源极和漏极能够将同一存储串内的各个存储单元形成并联结构。如此，在每个存储单元的栅极上施加较小的控制电压即可实现对存储单元的选通，而且，因同一存储串内的各个存储单元为并联结构。因而，该存储器的结构有利于降低存储器中的读取干扰、传输干扰和编辑干扰。此外，漏极与源极形成的PN结与电荷遂穿层可以零距离接触，从而减小了穿过PN结处的遂穿电流的衰减，进而提高了半导体器件的各种操作速率。

Description

一种半导体器件
本申请要求于2017年08月31日提交中国专利局、申请号为201710772503.4、发明名称为“一种3D NAND存储器件及其制造方法”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及半导体器件技术领域，尤其涉及一种半导体器件。
背景技术
3D NAND存储器是一种拥有三维堆叠结构的闪存器件，其存储核心区是由交替堆叠的金属栅层和绝缘层结合垂直沟道孔组成。相同面积条件下，垂直堆叠的金属栅层越多，意味着闪存器件的存储密度越大、容量越大。目前常见的存储结构的字线堆叠层数可达数十上百层。
目前，常规的3D NAND存储器中，同一存储串内的各个存储单元之间串联在一起，在对存储器进行操作时，会导致3D NAND存储器中存在较大的读取干扰、传输干扰和编辑干扰。
实用新型内容
有鉴于此，本申请提供了一种半导体器件，以降低半导体器件中存在较大的读取干扰、传输干扰和编辑干扰。
为了达到上述发明目的，本申请采用了如下技术方案：
一种半导体器件，包括：
衬底，所述衬底上形成有堆叠结构，所述堆叠结构包括若干层间隔设置的栅极层以及贯穿所述堆叠结构的沟道孔；
形成于所述沟道孔侧壁的存储器层，所述存储器层包括电荷隧穿层，所述电荷隧穿层沿所述沟道孔的周向方向包括第一部分侧壁和第二部分侧壁；
位于所述沟道孔内并位于所述电荷隧穿层径向内侧的第一掺杂类型材料层和第二掺杂类型材料层；
所述第一掺杂类型材料层与第二掺杂类型材料层接触，且所述第一掺杂类型材料层覆盖所述电荷遂穿层的第一部分侧壁，所述第二掺杂类型材料层覆盖所述电荷遂穿层的第二部分侧壁；
所述第一掺杂类型材料层和所述第二掺杂类型材料层中，一个为源极，另一个为漏极。
可选地，所述第二掺杂类型材料层经过所述沟道孔的中心；
所述第一掺杂类型材料层包括第一部分和第二部分，所述第一掺杂类型材料层的第一部分和第二部分沿所述沟道孔的径向方向分别分布在所述第二掺杂类型材料层的两侧。
可选地，还包括：位于所述沟道孔底部的外延结构。
可选地，所述外延结构的材料包括：单晶硅。
可选地，用作源极的掺杂类型材料层沿所述沟道孔的轴向方向延伸至与所述外延结构接触。
可选地，在所述沟道孔的轴向方向上，用作漏极的掺杂类型材料层的底部与所述外延结构的上表面存在间隔。
可选地，所述第一掺杂类型材料层和所述第二掺杂类型材料层中的至少一层的材料为SiGe、SiC或a-Si。
可选地，所述半导体器件还包括：位于所述第二掺杂类型材料层的径向内侧的绝缘芯层。
可选地，所述存储器层还包括：位于所述电荷隧穿层径向外侧的电荷存储层；位于所述电荷存储层的径向外侧的阻挡层。
可选地，所述半导体器件还包括：位于所述沟道孔上方的漏极塞，所述漏极塞与用作漏极的掺杂类型材料层接触。
可选地，所述半导体器件为3D NAND。
相较于现有技术，本申请具有以下有益效果：
基于以上技术方案可知，本申请提供的半导体器件中，其每个沟道孔内的第一掺杂类型材料层和第二掺杂类型材料层作为对应存储串的各个存储单元的源极和漏极，同一存储串内的各个存储单元均可以通过源极和漏极实现电路通路，因而，通过同一沟道孔内的第一掺杂类型材料层和第二掺杂类型材料层能够将同一存储串内的各个存储单元形成并联结构。如此，在每个存储单元的栅极上施加较小的控制电压即可实现对存储单元的选通，而且，因同一存储串内的各个存储单元为并联结构，如此，当对一个存储串内的一个存储单元进行操作时，无需在该存储串上的其它存储单元上施加传输电压。因而，本申请无需施加传输电压，通过较低的控制电压即可实现对存储单元的操作。因而，该半导体器件的结构有利于降低半导体器件中的读取干扰、传输干扰和编辑干扰。此外，漏极与源极形成的PN结与电荷遂穿层可以零距离接触，从而减小了穿过PN结处的遂穿电流的衰减，进而提高了半导体器件的各种操作速率。
附图说明
为了清楚地理解本申请的具体实施方式，下面将描述本申请具体实施方式时用到的附图做一简要说明。
图1是本领域常规的半导体器件结构示意图；
图2是本领域常规的半导体器件中的存储串结构示意图；
图3是本领域常规的半导体器件中的存储串等效电路示意图；
图4是本申请实施例一提供的半导体器件结构示意图；
图5-12为本实施例提供的半导体器件的各种不同操作时的能带图；
图13是本申请实施例一提供的半导体器件的制造方法流程示意图；
图14(1)至图14(5)是本申请实施例一提供的半导体器件的制造方法一系列制程对应的剖面结构示意图；
图15是本申请实施例一中的存储单元等效结构示意图；
图16是本申请实施例二提供的半导体器件的存储串俯视图；
图17是本申请实施例二提供的半导体器件的存储单元等效结构示意图；
图18是本申请实施例提供的半导体器件的制造方法流程示意图；
图19(1)至图19(7)是本申请实施例二提供的半导体器件的制造方法一系列制程对应的剖面结构示意图。
具体实施方式
常规的半导体器件的结构如图1所示，该半导体器件包括：
衬底101；
设置于该衬底101上的氧化硅层102和金属栅层103交替层叠结构104；
以及贯穿该氧化硅层102和金属栅层103交替层叠结构104的沟道孔105；
其中，该沟道孔105的底部设置有外延结构106，该外延结构106的上表面超过最底层金属栅层103上表面；为了清楚地示意出沟道孔105的侧壁结构，图1中还提供了沟道孔105侧壁结构的局部放大图，如该局部放大图所示，该沟道孔105的侧壁上依次设置有SiO2阻挡层107、Si3N4电荷捕获层108、SiO2遂穿层109和沟道层110。在沟道孔105内还包括填充在沟道孔间隙内的填充层111。
最底层金属栅层103用于源端选择栅。
该半导体器件还包括设置于填充层111上方的漏端接触112，该漏端接触112被设置于氧化硅层102和金属栅层103交替层叠结构104以及沟道孔105上方的介质层113所包围。作为示例，为了达到良好的电连接效果，该漏端接触112可以由Ti或Au组成。
在图1所示的半导体器件中，沟道层105将各层字线WL串接起来，形成存储串(string)，该存储串的剖面结构如图2所示。从图2中可以看出，一个存储串包括位线BL、漏端接触112、沟道孔105、外延结构106以及衬底101，以及层叠设置的漏端选择栅SGD、各条字线WL0～WL13，以及源端选择栅SGS。
该存储串对应的等效电路示意图如图3所示。从图3中可以看出，一个存储串中包括多个串联的存储单元。
上述常规半导体器件存在较大的读取干扰、传输干扰和编辑干扰，具体原因如下：
在读取操作中，被读取的那个存储单元的栅极上被施加了读取电压(Vread)，这时候与要读取的那一个存储单元在同一个存储串(string)的所有其他存储单元的栅极上必须被施加一个传输电压(Vpass)，使得这些存储单元都处于开启状态(传输状态)。
其中，施加在传输状态的存储单元的控制栅极上的相对较高的Vpass偏置和这些电压偏置的脉冲序列可能会触发某些存储单元(主要是与被读取单元相邻的那两个单元)中的SILC(应力诱生漏电流，stress-induced leakage current)效应，因此可能会增加电荷捕获层中的电荷。如此，导致存储单元的阈值电压正向偏移，可能导致读取错误。
而且，由于SILC效应不对称，可能受读取干扰引起的SILC效应影响的存储单元不一定相同，可能表现出数据存储的可靠性(data retain)问题。
传输干扰与读取干扰类似，也是影响和要编程的存储单元格在同一存储串的那些存储单元。和读取干扰的区别是，传输干扰发生于施加在不被写入(编程)的存储单元的较高的Vpass电压(这个Vpass电压增大了不希望被编程的那些存储单元中栅极到沟道间的电场强度，所以增大了点和捕获层中电荷被注入的趋势)。
另一方面，在最坏的情况下，一个存储单元能够受到的传输干扰次数就是一个存储串上所有存储单元被全部编程的次数(当一个存储串已被完全编程时，必须使用擦除操作，然后才能再对存储单元进行编程)，因此，传输干扰持续时间(与读取干扰相比)要短得多，并且不存在在读取干扰中遇到的连续读取脉冲的累积效应。
对于一个数据块(block)，可以进行无限次读取操作，但是不可能进行无限次编程操作，因为存储单元个数是有限的，一般一个存储串上有32个或者64个存储单元，这些存储单元都写入(编程)过后，只能对整个块擦除然后在写入。
写入操作会干扰那些不希望被写入(编程)的但是与要编程的存储单元在相同的字线(word line)的存储单元。
为了降低半导体器件中存在较大的读取干扰、传输干扰和编辑干扰，本申请基于隧道场效应晶体管(tunneling field effect transistor，TFET)的原理，提供了一种半导体器件。
在介绍本申请具体实施方式之前，首先介绍隧道场效应晶体管的原理。
TFET利用栅电压控制半导体中载流子的带-带遂穿过程。以N型TFET为例，当没有外加栅电压时，由于器件源区是P型重掺杂，源区的费米带尾效应被沟道区的禁带切断，其导带中的电子浓度基本可以忽略。而由于源区与够多区之间存在耗尽区，沟道区费米能级处于禁带中间，其价带中的电子没有几率遂穿到沟道区，此时，TFET处于关断状态，当外加栅电压逐渐增大时，沟道区的能带不断下降，当沟道区的导带玩去到源区的价带以下时，两边的能带对齐，就会出现从源区遂穿到沟道区的净电流，器件也在瞬间由关断状态进入到导通状态。
本申请基于TFET原理提出的半导体器件中，其沟道孔内包括覆盖电荷隧穿层至少一部分侧壁上的第一掺杂类型材料层，以及覆盖第二掺杂类型材料层的第二掺杂类型材料层。在第一掺杂类型材料层和第二掺杂类型材料层中，一个为源极，另一个为漏极。如此，每个沟道孔内的第一掺杂类型材料层和第二掺杂类型材料层可以作为对应存储串的各个存储单元的源极和漏极，同一存储串内的各个存储单元均可以通过源极和漏极实现电路通路，因而，通过同一沟道孔内的第一掺杂类型材料层和第二掺杂类型材料层能够将同一存储串内的各个存储单元形成并联结构。如此，在每个存储单元的栅极上施加较小的控制电压即可实现对存储单元的选通，而且，因同一存储串内的各个存储单元为并联结构，如此，当对一个存储串内的一个存储单元进行操作时，无需在该存储串上的其它存储单元上施加传输电压。因而，本申请无需施加传输电压，通过较低的控制电压即可实现对存储单元的操作。因而，该半导体器件的结构有利于降低半导体器件中的读取干扰、传输干扰和编辑干扰。
为了清楚地理解本申请提供的半导体器件的具体实现方式，下面结合附图对本申请的具体实施方式进行详细描述。
实施例一
请参见图4，图4是本申请实施例提供的半导体器件的剖面结构示意图，如图4所示，该半导体器件包括：
衬底401，所述衬底上形成有堆叠结构402，所述堆叠结构402包括贯穿所述堆叠结构的沟道孔403，所述沟道孔403的底部形成有自所述衬底401外延生长的外延结构404，沿沟道孔403的径向向内的方向依次形成有电荷阻挡层405、电荷捕获层406和电荷遂穿层407；
漏极408，漏极408覆盖电荷遂穿层407的侧壁；
源极409，源极409覆盖漏极408的侧壁；且源极409与外延结构404接触；
填充在沟道孔内部的绝缘芯层410，该绝缘芯层410覆盖源极409的表面。
此外，该半导体器件还包括：位于沟道孔403上方的漏极塞411，该漏极塞411与漏极408接触。
在上述实施例所述的半导体器件中，其一个存储串中，漏极408与源极409能连通一个存储串内的各个存储单元，并且每个存储单元与相邻存储单元的漏极与漏极连接，源极与源极连接，从而将一个存储串内存储单元并联起来。此外，漏极408和源极409可以为不同掺杂类型的材料层。并且，漏极408与源极409一般为重掺杂材料层，两者的掺杂类型与衬底类型相关。作为示例，漏极408和源极409中，一个为N型重掺杂，另一个为P型重掺杂。作为示例，当衬底401为P型衬底时，漏极408为N型重掺杂材料层，源极409为P型重掺杂材料层。
在上述图4中，为了清楚地理解半导体器件的结构，在图4中还提供了一个存储单元的局部放大图。在该存储单元中，电子从漏极经过PN结的BTBT(band to bandtunneling，导/价带到价/导带隧道穿通)到达源极。从电流角度看，就是电流从源极到达漏极。
作为示例，衬底401可以为可以为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium OnInsulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。在该具体的实施例中，所述衬底401为体硅衬底。
作为更具体示例，衬底401可以为多晶硅材料。
堆叠结构402可以由绝缘层4021和栅极层4022交替层叠形成，其中，在本申请实施例中，栅极层4022可以为金属栅层。最底层金属栅层4022用于源端选择栅，外延结构404用于源端选择栅极的沟道层，因此，外延结构404的上表面需要超过最底层金属栅层4022的上表面。并且进一步地，该外延结构404的上表面不超过最底层绝缘层4021上表面，如此，该外延结构404的上表面在次最底层绝缘层4021上下表面之间(不包括与次最底层绝缘层4021上、下表面对齐的位置)。
在本申请实施例中，电荷阻挡层404、电荷捕获层406和电荷遂穿层407可以分别由氧化硅、氮化硅和氧化硅组成，从而形成ONO结构。该电荷阻挡层404、电荷捕获层406和电荷遂穿层407组成存储器层。
此外，在上述实施例中，漏极408和源极409的位置可以相互切换。
作为示例，形成漏极408和源极409中的至少一层的材料可以为SiGe、SiC或a-Si(无定型硅或非晶硅)。
作为示例，绝缘芯层410的材料可以为氧化硅。外延结构404的材料可以为单晶硅。
作为另一示例，源极409沿沟道孔403的轴向延伸至与外延结构404接触。
作为又一示例，在沟道孔403的轴向方向上，漏极409的底部与外延结构404的上表面存在间隔。
以上为本申请实施例提供的半导体器件的一种具体实现方式。在该具体实现方式中，每个存储串的各个存储单元彼此并联，所以不需要使用高电压来接通传输晶体管(开关管)，因此读取干扰很小。即，一个低电压施加在传输晶体管上就可以了。
同样，由于没有必要使用高电压来接通传导晶体管，因此在加低电压的同时，会产生非常小的传输干扰。
除此，每个数据单元彼此平行。所以通过晶体管“通道电阻”不会影响读操作中串的串联电阻，即不会影响数据的读取，提高了数据存储效率。
示意性的，
在数据读取阶段，本实施例提供的存储器件的电荷走向如图5所示，在编程状态，其能级图如图6所示，在擦除状态，能级图如图7所示。
图6中，漏极和源极间的PN结实反向偏执状态，没有导通电流。这个反偏电压不大，所以也没有FN隧穿电流出现，存储单元处于关断状态。
图7中，漏极和源极间的PN结实反向偏执状态，这个反偏电压很大，有FN隧穿电流出现，存储单元处于开启状态。
请结合图8-图12，对各个工作状态的电流情况进行简要说明，如下：
图8中，对不希望被编程的数据单元编程(pgm)抑制操作：在控制栅极上加正电压(～20V)，通过关闭串选择管，使得这个存储单元的沟道浮空(floating)，沟道电势会跟随控制栅极上升而上升，最终达到～15V左右。数据单元的两边压差不能达到编程操作的要求，编程(pgm)操作被抑制。
图9中，对存储单元编程(pgm)操作：在控制栅极上加正电压(～20V)，沟道加低压(～GND)，存储单元能带如图，电子从沟道隧穿到电荷陷阱层，数据单元的Vt值变大。
图10中，编程操作时不希望被编程的数据单元的沟道能带图，源和漏极电压不高，控制栅极电压不高，所以沟道能带基本没有向下弯曲。
图11中，编程操作时不希望被编程的数据单元的沟道能带图，源和漏极电压不高，控制栅极电压较高，所以沟道能带向下弯曲明显一些。
图12中，对于未被选中的块，擦除操作的时候源和漏极是浮空的，控制栅极也是接地，所以数据单元上没有大的电压差。电荷陷阱层中的电子不会隧穿到沟道中。
图12中，对于被选中的块，擦除操作的时候源和漏极是接高压(～20V)，控制栅极是接地，所以数据单元上有大的电压差。电荷陷阱层中的电子会隧穿到沟道中。
综上，在上述具体实现方式中，其每个沟道孔内的第一掺杂类型材料层和第二掺杂类型材料层作为对应存储串的各个存储单元的源极和漏极，同一存储串内的各个存储单元均可以通过源极和漏极实现电路通路，因而，通过同一沟道孔内的第一掺杂类型材料层和第二掺杂类型材料层能够将同一存储串内的各个存储单元形成并联结构。如此，在每个存储单元的栅极上施加较小的控制电压即可实现对存储单元的选通，而且，因同一存储串内的各个存储单元为并联结构，如此，当对一个存储串内的一个存储单元进行操作时，无需在该存储串上的其它存储单元上施加传输电压。因而，本申请无需施加传输电压，通过较低的控制电压即可实现对存储单元的操作。因而，该半导体器件的结构有利于降低半导体器件中的读取干扰、传输干扰和编辑干扰。
基于上述实施例一提供的半导体器件，本申请还提供了该半导体器件的制造方法的具体实现方式。
请参见图13至图14(5)，本申请实施例提供的半导体器件的制造方法包括以下步骤：
S1301：提供衬底，所述衬底上形成有堆叠结构，所述堆叠结构包括贯穿所述堆叠结构的沟道孔，所述沟道孔的底部形成有自所述衬底外延生长的外延结构，所述沟道孔的侧壁上依次形成有电荷阻挡层、电荷捕获层和电荷遂穿层。
作为示例，衬底的结构如图14(1)所示。
S1302：沿着所述电荷遂穿层的侧壁形成漏极。
作为一示例，可以采用原位掺杂的方式沿着电荷遂穿层407的侧壁形成漏极408。
需要说明，在本申请实施例中，漏极408的掺杂类型与衬底401的掺杂类型相关。作为示例，当衬底401为P型衬底时，漏极408为N型重掺杂材料层。
此外，在形成漏极408后，为了方便后续形成的源极与沟道孔底部的外延结构404接触，还需要采用刻蚀工艺刻蚀掉沟道孔底部的存储器层以及漏极层。
该步骤执行完对应的剖面结构示意图如图14(2)所示。
S1303：沿着漏极的侧壁形成源极，源极与外延结构接触。
作为一示例，可采用原位掺杂方式沿着漏极的侧壁形成源极409。为了形成信号通路，源极409要与外延结构404接触。
需要说明，在本申请实施例中，源极409的掺杂类型与衬底401的掺杂类型相关。作为示例，当衬底401为P型衬底时，源极409为P型重掺杂材料层。
该步骤执行完对应的剖面结构示意图如图14(3)所示。
S1304：沿着所述源极的侧壁向沟道孔内填充氧化硅。
本步骤可以采用本领域惯用的薄膜沉积工艺沿着源极409的侧壁向沟道孔403内填充氧化硅410。该步骤执行完对应的剖面结构示意图如图14(4)所示。该氧化硅410形成沟道孔的绝缘芯层410。
S1305：去除沟道孔顶部的部分所述氧化硅和源极，以露出漏极。
本步骤可以具体为：采用刻蚀工艺去除位于沟道孔靠上区域的部分氧化硅410和源极409，从而露出漏极408，该步骤执行完对应的剖面结构示意图如图14(5)所示。
S1306：在所述沟道孔的上方形成漏极塞，所述漏极塞与所述漏极接触。
本步骤可以具体为：采用薄膜沉积工艺，在沟道孔403的上方形成漏极塞411，该步骤执行完对应的剖面结构示意图如图4所示。
以上为本申请实施例一提供的半导体器件的制造方法的具体实现方式。在上述示例中，以在沟道孔内先形成漏极，后形成源极为例进行说明。实际上，作为本申请实施例的扩展，也可以先在沟道孔内形成源极，再形成漏极。在该示例下，若要在沟道孔顶部形成漏极塞与漏极接触时，则需要在形成绝缘芯层410之后，去除沟道孔顶部的绝缘芯层410，以露出漏极，然后再在沟道孔403的上方形成与漏极接触的漏极塞。
需要说明，基于TFET原理可知，遂穿电流的大小与电场的大小呈正相关关系。而在本申请提供的半导体器件中，施加在控制栅极上的栅电压和电荷捕获层的电场的叠加会影响TFET的遂穿电流的大小，在本申请实施例中，TFET遂穿电流为穿过漏极和源极形成的PN结的电流。
而在上述实施例中，存储单元的等效结构图如图15所示。从图15中可以看出，形成的PN结距离电荷捕获层406具有一定的距离，该距离大致为漏极的厚度，因该距离的存在，导致TFET的遂穿电流穿过PN结的能力急剧下降，从而导致半导体器件的各种操作速率变慢。
为了克服上述问题，本申请还提供了半导体器件的另一种结构。具体参见实施例二。
实施例二
需要说明，本申请实施例二提供的半导体器件与上述实施例一提供的半导体器件有诸多相似之处，为了简要起见，在本申请实施例中，仅对其不同之处进行详细描述，其相似之处请参见实施例一的相关描述。
作为示例，本申请实施例提供的半导体器件的存储串的俯视图如图16所示。存储单元对应的等效结构图如图17所示。
相较于实施例一，实施例二提供的半导体器件中，电荷遂穿层407’沿所述沟道孔的周向方向包括第一部分侧壁和第二部分侧壁；
其漏极408’仅覆盖电荷遂穿层407’的第一部分侧壁，相应地，源极409’不仅覆盖漏极408’的侧壁，还覆盖电荷遂穿层407’中未被漏极408’覆盖的第二部分侧壁。
如此，源极409’与漏极408’的接触界面距离电荷隧穿层的距离可以为零，也就是说，源极409’与漏极408’形成的PN结与电荷遂穿层可以零距离接触，从而减小了穿过PN结处的遂穿电流的衰减，进而提高了半导体器件的各种操作速率。
综上，实施例二提供的半导体器件不仅具有上述实施例一的有益效果，还能够提高半导体器件的各种操作速率。
作为本申请的一具体示例，为了进一步提高半导体器件的操作速率，该源极409’经过所述沟道孔的中心；漏极408’包括第一部分和第二部分，漏极408’的第一部分和第二部分沿沟道孔403的径向方向分别分布在源极409’的两侧。
基于上述实施例二提供的半导体器件，本申请还提供了该半导体器件的制造方法的具体实现方式。
请参见图18，本申请实施例提供的半导体器件的制造方法包括以下步骤：
S1801：提供衬底，所述衬底上形成有堆叠结构，所述堆叠结构包括贯穿所述堆叠结构的沟道孔，所述沟道孔的底部形成有自所述衬底外延生长的外延结构，所述沟道孔的侧壁上依次形成有电荷阻挡层、电荷捕获层和电荷遂穿层。
该步骤与上述实施例一中的S1301相同。为了简要起见，在此不再详细描述。
S1802：向沟道孔内填满第一掺杂类型材料。
本步骤可以具体为：采用本领域惯用的薄膜沉积工艺向沟道孔403内填满第一掺杂类型材料1901。也可以采用原位掺杂方式向沟道孔内填满第一掺杂类型材料1901。
该步骤执行完对应的剖面结构示意图如图19(2)所示。
S1803：刻蚀所述第一掺杂类型材料，以使所述电荷遂穿层的第二部分侧壁暴露在外，相应地，剩余的第一掺杂类型材料形成漏极。
本步骤可以具体为：采用干法刻蚀工艺刻蚀掉接触电荷遂穿层407部分侧壁的第一掺杂类型材料1901，从而使电荷遂穿层407的部分侧壁暴露在外，相应地，剩余的第一掺杂类型材料1901形成漏极408’。
该步骤执行完对应的剖面结构示意图如图19(3)所示。
S1804：沿着漏极的侧壁和未被漏极覆盖的电荷隧穿层的第二部分侧壁形成源极。
本步骤可以具体为：采用本领域惯用的薄膜沉积工艺沿着漏极408’的侧壁和未被漏极覆盖的电荷隧穿层407的第二部分侧壁形成源极。也可以采用原位掺杂方式沿着漏极408’的侧壁和未被漏极覆盖的电荷隧穿层408’的第二部分侧壁形成源极409’。
该步骤执行完对应的剖面结构示意图如图19(4)所示。
S1805：沿着所述源极的侧壁向沟道孔内填充氧化硅。
该步骤与S1304相同，为了简要起见，在此不再详细描述。该步骤执行完对应的剖面结构示意图如图19(5)所示。
S1806：去除部分所述氧化硅和部分源极，以露出漏极。
该步骤与S1305相同，为了简要起见，在此不再详细描述。该步骤执行完对应的剖面结构示意图如图19(6)所示。
S1807：在所述沟道孔的上方形成漏极塞，所述漏极塞与所述漏极接触。
该步骤与S1306相同，为了简要起见，在此不再详细描述。该步骤执行完对应的剖面结构示意图如图19(7)所示。
需要说明，在图19(1)至图19(7)所示的剖面图为沿图16中的A-A方向的剖面示意图。
以上为本申请实施例二提供的半导体器件及其制造方法的具体实现方式。
需要说明，在本申请实施例所述的半导体器件可以具体为3D NAND。

Claims (11)

1.一种半导体器件，其特征在于，包括：
衬底，所述衬底上形成有堆叠结构，所述堆叠结构包括若干层间隔设置的栅极层以及贯穿所述堆叠结构的沟道孔；
形成于所述沟道孔侧壁的存储器层，所述存储器层包括电荷隧穿层，所述电荷隧穿层沿所述沟道孔的周向方向包括第一部分侧壁和第二部分侧壁；
位于所述沟道孔内并位于所述电荷隧穿层径向内侧的第一掺杂类型材料层和第二掺杂类型材料层；
所述第一掺杂类型材料层与第二掺杂类型材料层接触，且所述第一掺杂类型材料层覆盖所述电荷遂穿层的第一部分侧壁，所述第二掺杂类型材料层覆盖所述电荷遂穿层的第二部分侧壁；
所述第一掺杂类型材料层和所述第二掺杂类型材料层中，一个为源极，另一个为漏极。
2.根据权利要求1所述的半导体器件，其特征在于，所述第二掺杂类型材料层经过所述沟道孔的中心；
所述第一掺杂类型材料层包括第一部分和第二部分，所述第一掺杂类型材料层的第一部分和第二部分沿所述沟道孔的径向方向分别分布在所述第二掺杂类型材料层的两侧。
3.如权利要求1所述的半导体器件，其特征在于，还包括：位于所述沟道孔底部的外延结构。
4.如权利要求3所述的半导体器件，其特征在于，所述外延结构的材料包括：单晶硅。
5.如权利要求3所述的半导体器件，其特征在于，用作源极的掺杂类型材料层沿所述沟道孔的轴向方向延伸至与所述外延结构接触。
6.如权利要求3所述的半导体器件，其特征在于，在所述沟道孔的轴向方向上，用作漏极的掺杂类型材料层的底部与所述外延结构的上表面存在间隔。
7.如权利要求1所述的半导体器件，其特征在于，所述第一掺杂类型材料层和所述第二掺杂类型材料层中的至少一层的材料为SiGe、SiC或a-Si。
8.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括：位于所述第二掺杂类型材料层的径向内侧的绝缘芯层。
9.如权利要求1所述的半导体器件，其特征在于，所述存储器层还包括：位于所述电荷隧穿层径向外侧的电荷存储层；位于所述电荷存储层的径向外侧的阻挡层。
10.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括：位于所述沟道孔上方的漏极塞，所述漏极塞与用作漏极的掺杂类型材料层接触。
11.如权利要求1所述的半导体器件，其特征在于，所述半导体器件为3D NAND。
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