CN110114878A - 隧穿式场效应晶体管三维nand数据单元结构以及其形成方法 - Google Patents

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Abstract

公开了一种三维存储器器件的结构与方法。在一个示例中，存储器器件包括穿过交替导体/电介质堆叠而设置的多个垂直存储器串。各存储器串包括复合电介质层与隧穿式场效应晶体管的半导体层。隧穿式场效应晶体管的半导体层包括N型半导体层与P型半导体层。

Description

隧穿式场效应晶体管三维NAND数据单元结构以及其形成方法
对相关申请的交叉引用
本申请要求享有于2017年8月31日递交的中国专利申请No.201710772503.4的优先权，上述申请的全部内容通过引用方式被并入本文。
技术领域
本公开内容的实施例涉及三维(3D)存储器器件以及制造方法。
背景技术
闪存器件(flash memory device)已经历了快速发展。闪存器件可在不供电的情况长时间储存数据，并可提供例如高集成水平、快速存取、易清除与重写等好处。为了再改良闪存器件的位密度与降低闪存器件的成本，已开发了三维(3D)NAND存储器器件来解决平面存储器单元的密度限制。
3D NAND存储器器件可包括存储器阵列与用以控制进出存储器阵列的信号的外围器件。3D NAND存储器器件包括设置在衬底之上的水平式字线的堆叠，并搭配在衬底中穿过并与字线交叉的垂直存储器串。各存储器串可包括垂直半导体通道、隧穿氧化层与电荷捕捉层，其中电荷捕捉层可从半导体通道或字线捕获电荷或去除捕获电荷。字线与存储器串的交叉点形成存储器单元。举例来说，32个字线与一个存储器串交叉而形成沿着存储器串串联的32个存储器单元。
各存储器单元通过施加偏压于交叉的字线来操作。在3D NAND存储器器件的操作期间，频繁地施加偏压至字线可能干扰电荷捕捉层所获的电荷。因此，存储器单元的阈值电压可能受到不期望的干扰，进而降低了3D NAND存储器器件的可靠度。
发明内容
本公开内容记载3D NAND存储器器件与制造方法的实施例。所公开的结构与方法提供了许多益处，此些益处包括但不限于，在3D NAND存储器器件的操作期间中减少存储器单元阈值电压的干扰。
在一些实施例中，一种3D NAND存储器器件包括具有交替导体/电介质堆叠的衬底，其中交替导体/电介质堆叠嵌入于多个3D NAND存储器串。3D NAND存储器串垂直延伸并垂直于衬底的上表面。交替导体/电介质堆叠中的各导体层可为3D NAND存储器器件的字线。字线与3D NAND存储器串的交叉点形成3D NAND存储器单元。
在一些实施例中，多个3D NAND存储器单元沿着3D NAND存储器串而形成。
在一些实施例中，3D NAND存储器串在衬底之上垂直延伸并穿过交替导体/电介质堆叠。
在一些实施例中，3D NAND存储器串包括内部半导体通道以及外部电介质堆叠层。
在一些实施例中，3D NAND存储器单元包括由多个电介质层所环绕的半导体通道。半导体通道实质上垂直于衬底的上表面地延伸。多个电介质层包括隧穿层、电荷捕捉层以及阻挡层。
在一些实施例中，3D NAND存储器单元包括半导体通道，其包括N型半导体层与P型半导体层。
在一些实施例中，3D NAND存储器单元包括由N型半导体层所环绕的环形P型半导体层，而N型半导体层由多个电介质层所环绕。
在一些实施例中，3D NAND存储器单元包括由N型半导体层所环绕的环形P型半导体层。N型半导体层由隧穿层所环绕。隧穿层由电荷捕捉层所环绕，且电荷捕捉层由阻挡层所环绕。阻挡层的表面与字线接触。
在一些实施例中，3D NAND存储器串包括在衬底上的垂直P型半导体层、环绕部分P型半导体层的垂直N型半导体层以及环绕N型半导体层的多个垂直电介质层。P型半导体层与衬底接触。N型半导体插塞设置在N型半导体层之上以形成位线的接触。
在一些实施例中，3D NAND存储器器件包括具有导体材料与绝缘材料的交替堆叠层的衬底。多个3D存储器串垂直嵌入于交替堆叠层中。各3D存储器串包括P型半导体层、环绕P型半导体层的N型半导体层、环绕N型半导体层的隧穿层、环绕隧穿层的电荷捕捉层以及环绕电荷捕捉层的阻挡层。P型半导体层与衬底以及N型半导体层均相接触。
在一些实施例中，3D NAND存储器器件包括具有导体材料与绝缘材料的交替堆叠层的衬底。多个3D存储器串垂直嵌入于交替堆叠层中。各3D存储器串包括P型半导体层、环绕P型半导体层的N型半导体层以及环绕N型半导体层的多个电介质层。交替堆叠层与多个电介质层接触。P型半导体层与衬底与N型半导体层均相接触。N型半导体插塞设置在N型半导体层之上以形成位线的接触。
在一些实施例中，形成3D NAND存储器串的方法包括形成交替电介质堆叠于衬底之上。该方法也包括形成穿过交替电介质堆叠的孔。该方法包括形成多个电介质层于孔的侧壁上，接着形成N型半导体层于多个电介质层的侧壁上。该方法还包括使用非等向性蚀刻(anisotropic etching)过程移除各电介质层的一部分以及N型半导体层的一部分。该方法也包括形成P型半导体层于N型半导体层的侧壁上。P型半导体与衬底上表面的一部分接触。
在一些实施例中，形成3D NAND存储器器件的方法包括形成绝缘层与牺牲层的交替堆叠于衬底之上。该方法也包括形成穿过绝缘层与牺牲层的交替堆叠的多个孔。各孔由多个电介质层与N型半导体层所填充。该方法还包括使用非等向性蚀刻过程移除各电介质层的一部分以及N型半导体层的一部分。该方法也包括在各孔中的N型半导体层之侧壁上形成P型半导体层。该方法还包括以导电材料取代牺牲层。
在一些实施例中，形成多个孔的步骤包括使用反应性离子蚀刻(reactive ionetch,RIE)过程蚀刻交替电介质堆叠。
在一些实施例中，形成P型或N型半导体层的步骤包括使用化学气相沉积(chemical vapor deposition,CVD)技术、原子层沉积(atomic layer deposition,ALD)技术或其组合的方式沉积半导体层。
在一些实施例中，以多个电介质层填充一个或多个孔的步骤包括使用CVD技术、高密度等离子(high density plasma,HDP)技术、ALD技术或其组合的方式沉积电介质层。
在一些实施例中，形成一个或多个孔的步骤还包括形成穿过交替电介质堆叠的至少一部分的一个或多个孔。
在一些实施例中，形成3D NAND存储器串的步骤包括在形成于交替电介质层堆叠中的孔的侧壁上形成复合电介质堆叠，以及形成半导体堆叠以填充孔的剩余部分。
本公开内容所述的3D NAND存储器单元的信道可包括具有N型半导体层与P型半导体层的隧穿式场效应晶体管(tunnel field effect transistor,TFET)。由于较少频繁地施加偏压至字线，因此在3D存储器单元的电荷捕捉层中所捕获的电荷可受到较少干扰。结合TFET的3D NAND存储器单元可在3D NAND存储器器件的操作期间中，例如读取、编程以及清除，提供阈值电压稳定性的改善。抑制对3D存储器单元所捕获电荷的干扰可改善3D NAND存储器器件的可靠度。
附图说明
本公开内容的各方面在配合所附图式而阅读以下详细说明时可被最好地理解。须注意的是，根据产业中常见作法，各特征未按比例绘制。实际上，为了使说明和讨论清楚，可任意增加或缩减各特征的尺寸。
图1示出了本公开内容一些实施例中存储器器件的三维示意图。
图2示出了本公开内容一些实施例中采用隧穿式场效应晶体管结构的存储器器件的二维示意图。
图3示出了本公开内容一些实施例中存储器单元的截面示意图。
图4示出了本公开内容一些实施例中存储器单元的三维示意图。
图5示出了本公开内容一些实施例中用以形成三维存储器结构的示例性过程。
具体实施方式
尽管本文讨论了具体的结构及配置，但应该理解，这仅仅是为了说明及示例的目的而完成的。相关领域的技术人员应可理解，在不脱离本公开内容的精神及范围的情况下，可以使用其他结构及配置。对于相关领域的技术人员显而易见的是，本公开内容还可以用于各种其他应用中。
值得注意的是，在说明书中对提及“一个实施例”、“一实施例”、“示范性实施例”、“一些实施例”等的引用表示所描述的实施例可以包括特定的特征、结构或特性，但并非每个实施例都一定需要包括此特定的特征、结构或特性。而且这些用语不一定指相同的实施例。此外，当特定特征、结构或特性结合实施例描述时，无论是否于文中明确教示，结合其他实施例来实现这些特征、结构或特性皆属于相关领域的技术人员的知识范围所及。
一般而言，术语可以至少部分地根据上、下文中的用法来理解。例如，如本文所使用的术语“一个(种)或多个(种)”可用于以单数意义描述任何特征、结构或特性，或可用于描述特征、结构或特征的复阵列合，至少可部分取决于上、下文。类似地，术语诸如“一”、“一个”或“该”也可以被理解为表达单数用法或传达复数用法，至少可部分取决于上、下文。
应该容易理解的是，本文中的“在...上面”、“在...之上”及“在...上方”的含义应该以最宽泛的方式来解释，使得“在...上面”不仅意味着“直接在某物上”，而且还包括在某物上且两者之间具有中间特征或中间层，并且“在...之上”或“在...上方”不仅意味着在某物之上或在某物上方的含义，而且还可以包括两者之间没有中间特征或中间层(即，直接在某物上)的含义。
此外，为了便于描述，可以在说明书使用诸如“在...下面”、“在...之下”、“较低”、“在...之上”、“较高”等空间相对术语来描述一个器件或特征与另一个或多个器件或特征的关系，如图式中所表示者。除了图式中描绘的方向之外，这些空间相对术语旨在涵盖使用或操作中的器件的不同方位或方向。该器件可以其他方式定向(例如以旋转90度或以其它方向来定向)，并且同样能相应地以说明书中所使用的空间相关描述来解释。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底包括上表面与下表面。衬底的上表面是形成半导体器件之处，因此半导体器件形成于衬底的上侧。下表面与上表面相对，因此衬底下侧与衬底上侧相对。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括多种半导体材料，例如硅(silicon)、锗(germanium)、砷化镓(gallium arsenide)、磷化铟(indium phosphide)等。或者，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”是指有一区域具有厚度的材料部分。层的范围可以在整个下层或上层结构上延伸，或者其范围可以小于下层或上层结构的范围。此外，层可以为均匀或不均匀连续结构的区域，其厚度可小于连续结构的厚度。例如，层可以位于连续结构的上表面及下表面之间或在连续结构的上表面及下表面之间的任何一对水平平面之间。层可以水平地、垂直地及/或沿着渐缩表面延伸。衬底可以为层，其可以包括一层或多层，及/或可以在其上面及/或下面具有一层或多层。一层可以包含多层。例如，互连层可以包括一个或多个导体及接触层(其中形成有接触、互联机及/或通孔)以及一个或多个电介质层。
如本文所使用的，术语“环形层”是指形成为封闭环的层，使得层的一端连接于层的另一端。环形层具有内表面以及与内表面相对的外表面。面向环形层内部的内表面通过环形层的厚度而与面向环形层外部的外表面分隔。
如本文所使用的，术语“名义上(nominal)/名义上地(nominally)”是指在产品或过程的设计时间期间设定的器件或过程操作的特性或参数的期望值或目标值，以及高于及/或低于期望值的数值范围。数值范围可能由于制造工艺或公差而有轻微变化。如本文所使用的术语「约/大约”表示可能会随着与对象半导体器件相关联的特定技术点而改变的给定量数值。基于特定的技术点，术语“约/大约”可以指示出给定量数值，例如在该数值的10-30％内变化(例如，该数值的±10％、±20％或±30％)。
如本文所使用的，术语“3D NAND存储器器件”(在此称为“存储器器件”)是指一种于横向定向的衬底上具有垂直定向串的3D NAND存储器单元晶体管(在此称为“存储器串”，诸如NAND串(NAND string)或3D NAND串)半导体器件，使得存储器串相对于衬底在垂直方向上延伸。如本文所使用的，术语“垂直/垂直地”名义上是指垂直于衬底的横向表面。
在本公开内容中，术语“水平/水平地”名义上是指平行于衬底的横向表面。
在本公开内容中，为了描述方便，“台阶(tier)”用于表示在垂直方向上具有实质上相同高度的部件。举例来说，字线与下方的栅极电介质层可称为“台阶”，字线与下方的绝缘层可一起称为“台阶”，实质上相同高度的字线可称为“字线的台阶”或类似描述，等等。
3D NAND存储器器件的操作可包括读取、编程与清除。在此些操作期间中频繁地施加偏压至字线可以干扰电荷捕捉层中的电荷捕获，进而导致干扰错误以及降低存储器器件的可靠度。
所谓的“读取干扰错误”可以发生在用以存取储存在存储器单元的数据的读取操作期间。在读取操作的期间，施加偏压Vread至存储器串中的存储器单元的字线，以读取存储器单元的开启/关闭状态。由于偏压Vpass被施加到其他字线，因此沿着存储器串的其他存储器单元被迫处于开启状态。频繁的把Vpass施加至存储器单元可将额外的电荷注入至电荷捕捉层，并造成存储器单元的阈值电压产生不期望的正向偏移。该偏移可造成读取干扰错误，以降低存储器器件的可靠度。
所谓的“通过干扰错误”可在储存数据至存储器单元的编程操作期间中影响相同存储器串上的其他存储器单元。在编程操作的期间，施加偏压Vpgm至存储器单元的字线，以编程存储器单元的开启/关闭状态，而由于偏压Vpass被施加到其他字线，沿着存储器串的其他存储器单元被迫处于开启状态。频繁的把Vpass施加至存储器单元可将额外的电荷无意地注入至电荷捕捉层，并造成存储器单元的阈值电压产生不期望的正向偏移。该偏移可造成通过干扰错误，以降低存储器器件的可靠度。
另一干扰错误称为“编程干扰错误”，可在储存数据至存储器单元的编程操作期间中影响在相同字符在线的存储器单元。在编程操作的期间，施加偏压Vpgm至存储器单元的字线，以编程存储器单元的开启/关闭状态。沿着相同字线的其他存储器单元会在相同Vpgm的情况下，进而可能造成其他存储器单元的阈值电压产生不期望的正向偏移。阈值电压的偏移可导致编程干扰错误，以对存储器器件的可靠度产生负面影响。
本公开内容记载3D NAND存储器器件与制造方法的实施例。与隧穿式场效应晶体管(TFET)结合的3D NAND存储器单元可在3D NAND存储器器件的操作期间中，例如读取、编程与清除，提供阈值电压稳定性的改善。
图1示出了存储器器件100的3D示意图。存储器器件100可包括形成在衬底之上的垂直存储器串以及字线102与绝缘层104的水平式交替堆叠。存储器串可包括垂直阻挡层108、垂直电荷捕捉层110、垂直隧穿层112以及垂直半导体通道114。在一些实施例中，高介电常数(例如介电常数大于3.9)阻挡层106可形成在字线102与绝缘层104之间及/或在字线102与垂直阻挡层108之间。存储器串实质上延伸而穿过交替的字线102与绝缘层104的台阶。字线与存储器串的台阶的各交叉点形成存储器单元(在此称为“存储器单元”)。在一些实施例中，多个存储器单元沿着存储器串形成串联。沿着半导体层104交叉部分的电流的开启或关闭状态代表储存在存储器单元中的数据。存储器单元的开启或关闭状态是由存储器单元的阈值电压所决定。阈值电压可由储存在电荷捕捉层110交叉部分的捕获电荷所控制，并可由施加在对应字线的偏压所影响。
在图1中，半导体通道114为具有外表面113与内表面115的环形层。隧穿层112为环绕半导体通道114的环形层，其中隧穿层112的内表面与半导体通道114的外表面113接触。类似地，电荷捕捉层110为环绕隧穿层112的环形层，阻挡层108为环绕电荷捕捉层110的环形层。阻挡层108的外表面的一部分与字线102接触。在一些实施例中，高介电常数阻挡层106设置在字线102与阻挡层108之间。
在一些实施例中，衬底可包括任何适合用于形成三维存储器器件的材料。举例来说，衬底可包括硅、硅锗(silicon germanium)、硅碳化物(silicon carbide)、硅覆绝缘层(silicon on insulator,SOI)、锗覆绝缘层(germanium on insulator,GOI)、玻璃、氮化镓(gallium nitride)、砷化镓、三-五族化合物(III-V compound)、玻璃、塑料片、任何其他适合的材料及/或其组合。
在一些实施例中，隧穿层112可包括氧化硅(silicon oxide)、氮化硅(siliconnitride)、任何适合的材料及/或其组合。在一些实施例中，阻挡层108可包括但不限于氧化硅、氮化硅、高介电常数电介质(例如具有介电常数大于3.9的介电材料)或其任何组合。在一些实施例中，电荷捕捉层110可包括但不限于氮化硅、氮氧化硅(silicon oxynitride)或其任何组合。在一些实施例中，高介电常数阻挡层106可包括但不限于氧化铝(aluminumoxide,Al2O3)、氧化铪(hafnium oxide,HfO2)、氧化钽(tantalum oxide,Ta2O5)、任何适合的材料及/或其组合。在一些实施例中，字线102可包括但不限于钨(tungsten,W)、钴(cobalt,Co)、铜(copper,Cu)、铝(aluminum,Al)、掺杂硅、硅化物、氮化钛(titaniumnitride,TiN)、氮化钽(tantalum nitride,TaN)、任何适合的材料及/或其组合。在一些实施例中，绝缘层104可包括但不限于氧化硅、氮化硅、任何适合的材料及/或其组合。
在一些实施例中，绝缘层104、阻挡层108、电荷捕捉层110与隧穿层112可利用沉积技术形成，沉积技术包括但不限于化学气相沉积(chemical vapor deposition,CVD)、等离子辅助CVD(plasma-enhanced chemical vapor deposition,PECVD)、低压CVD(lowpressure chemical vapor deposition,LPCVD)、物理气相沉积(physical vapordeposition,PVD)、高密度等离子(high density plasma,HDP)、ALD、任何适合的沉积技术及/或其组合。在一些实施例中，字线102可利用沉积技术形成，沉积技术包括但不限于CVD、ALD、溅镀(sputtering)、金属有机化学气相沉积(metal-organic chemical vapor phasedeposition,MOCVD)、任何适合的沉积技术及/或其组合。
图2示出了在3D NAND存储器单元结构中与隧穿式场效应晶体管(TFET)结合的存储器器件200的二维示意图。存储器器件200包括在衬底上的衬底区222、形成在衬底区222之上的字线202与绝缘层204的交替堆叠以及垂直延伸而穿过交替堆叠的孔224。孔224可由阻挡层208、电荷捕捉层210、隧穿层212、半导体层216与半导体层218所填充。在一些实施例中，字线202、绝缘层204、阻挡层208、电荷捕捉层210与隧穿层212可分别由类似于字线102、绝缘层104、阻挡层108、电荷捕捉层110与隧穿层112的材料所制作。在一些实施例中，材料可分别不同。阻挡层208可与衬底区222以及孔224的侧壁接触，电荷捕捉层210可形成在阻挡层208之上。隧穿层212在电荷捕捉层210与半导体层216之间。半导体层218至少与衬底区222以及半导体层216接触。半导体层216与半导体层218形成TFET结构以取代图1所示的半导体通道114。在一些实施例中，额外的绝缘层220设置以接触半导体层218的内表面。在一些实施例中，阻挡层208的外表面的部分与字线202接触。在一些实施例中，半导体插塞214设置在半导体层216与半导体层218之上，并形成位线的接触。
半导体掺杂物可为N型掺杂物或P型掺杂物。在一些实施例中，半导体层216可掺杂有一种或多种N型掺杂物，而半导体层218与衬底区222皆可掺杂有一种或多种P型掺杂物。在一些实施例中，半导体层216可掺杂有一种或多种P型掺杂物，而半导体层218与衬底区222皆可掺杂有一种或多种N型掺杂物。在一些实施例中，半导体插塞214掺杂有一种或多种的N型或P型掺杂物。
在一些实施例中，半导体插塞214、半导体层216或218可由非晶硅、非晶硅锗、非晶硅碳化物、多晶硅、多晶硅锗、多晶硅碳化物、任何适合的半导体材料及/或其组合所形成。
在一些实施例中，一种或多种P型掺杂物的浓度范围可为约1x1016原子/立方公分(atom/cm3)至约1x1022atom/cm3。在一些实施例中，该浓度可大于约1x1020atom/cm3。P型掺杂物可包括任何适合的掺杂物，诸如硼(boron)、铝、氮(nitrogen)、镓(gallium)、铟(indium)及/或其组合。在一些实施例中，一种或多种N型掺杂物的浓度范围可为约1x1016atom/cm3至约1x1022atom/cm3。在一些实施例中，该浓度可大于约1x1020atom/cm3。N型掺杂物可包括任何适合的掺杂物，诸如磷(phosphorus)、砷(arsenic)、锑(antimony)、铋(bismuth)、锂(lithium)及/或其组合。
当形成存储器器件200时，衬底区222可由适合的光刻过程图案化在衬底上，并利用适合的掺杂过程进行掺杂，掺杂过程例如离子注入或扩散。绝缘层204与由氮化硅所形成的牺牲层的交替堆叠通过类似于层102与104的形成技术设置在包括有衬底区222的衬底之上，为简单起见，这里不再详述。孔224可通过一个或多个蚀刻过程而蚀刻穿过字线202与绝缘层204的交替堆叠，以暴露出衬底区222的第一部分。举例而言，蚀刻过程可包括RIE过程。阻挡层208可均匀地沉积在孔224的侧壁之上以及衬底区222的一部分上。电荷捕捉层210可均匀地沉积在所沉积的阻挡层208的内侧壁与水平表面之上。在一些实施例中，层208、210与212的沉积技术可类似于层108、110与112的沉积技术。半导体层216可以适合的沉积技术外延成长在隧穿层212的表面之上，沉积技术包括但不限于CVD、ALD与MOCVD。衬底区222的第二部分可利用例如RIE的非等向性蚀刻过程蚀刻阻挡层208、电荷捕捉层210、隧穿层212与半导体层216而暴露。半导体层218可通过类似于层216的形成技术而外延成长于半导体层216与衬底区222所暴露的第二部分之上。在一些实施例中，用以沉积半导体层216与218的沉积技术可不相同。半导体层216与218皆可于外延成长时进行掺杂(于此称为“原位掺杂(in-situ doping)”)。在一些实施例中，绝缘层220通过类似于层208、210与212的形成技术沉积于半导体层218的内表面之上。在一些实施例中，半导体插塞214可通过类似于层216与218的形成技术来成长。交替堆叠的牺牲层可由导体层取代以形成字线。
请参考图3，示出了在图2的强调框230中的示例性的存储器单元部分300的放大示意图。存储器单元部分300结合TFET结构以实现数据储存，其中TFET结构包括半导体层216与半导体层218。在一些实施例中，半导体层216与半导体层218可分别掺杂有N型掺杂物与P型掺杂物。在一些实施例中，半导体层216与半导体层218可分别掺杂有P型掺杂物与N型掺杂物。在TFET结构中，带对带(band-to-band)隧穿效应在反向偏压的PN接口上用以传导电流。在存储器单元部分300中，N型半导体层216可相对于P型半导体层218提供反向偏压。当正偏压施加于字线202时，半导体层216的传导带(conduction band)可对准于半导体层218的价带(valance band)，进而提升电子/空穴的隧穿以传导半导体层216与半导体层218之间的电流(例如存储器单元300为开启状态)。相对于字线202处的正偏压而言，传导带和价带的对准程度可取决于储存在电荷捕捉层210的捕获电荷，并可减少由沿着相同存储器串或相同字线的任何邻近的存储器单元的操作状态对该对准程度所产生的影响。相较于采用MOSFET结构的存储器单元，结合TFET结构的存储器单元部分300在读取、清除与编程的操作期间中并不需要任何邻近的存储器单元为开启状态。此使得整个存储器器件200受到读取干扰和编程干扰的影响减少许多，因此提供了器件可靠度的改进。
在示例性的读取操作中，第一正偏压可施加于存储器单元300的字线202，而存储器单元300的N型第二半导体层216可被施加第二正偏压，且P型半导体层218可被施加接地电平(ground level)。依据电荷捕捉层210中的捕获电荷的状态，存储器单元300内可发生由N型半导体层216至P型半导体层218的电流传导。
在示例性编程操作中，第三正偏压可施加于存储器单元300的字线202(例如，约20伏特(volt))，而存储器单元300的N型第二半导体层216可被施加接地电平。其他存储器串的其他存储器单元的半导体层可为电性浮接。存储器单元300的传导带与价带的能带弯曲可大于其他存储器单元的能带弯曲。因此，仅有存储器单元300可将电荷由N型半导体层216经过隧穿层212而隧穿至电荷捕捉层210。
在示例性清除操作中，第四正偏压(例如，约20伏特)可施加于存储器单元300的N型半导体层216，且第五正偏压可施加于存储器单元300的P型半导体层218(例如，约20伏特)，而存储器单元300的字线202可被施加接地电平。其他存储器串的其他存储器单元的半导体可为电性浮接。存储器单元300的传导带与价带的能带弯曲可大于其他存储器单元的能带弯曲。因此，仅有存储器单元300可将电荷由电荷捕捉层210经过隧穿层212而隧穿至N型半导体层216。
图4示出了存储器单元部分300的三维示意图。阻挡层208、电荷捕捉层210、隧穿层212、半导体层216与半导体层218可为同心环(环形)结构。举例而言，如图4所示，半导体层218由半导体层216所环绕，并依序由隧穿层212、电荷捕捉层210与阻挡层208所环绕。在一些实施例中，绝缘层220与半导体层218的内表面接触。TFET结构可包括半导体层216与半导体层218，且其传导电流可由字线202处的第一施加偏压以及储存在电荷捕捉层208中的电荷来决定。储存在层208的电荷量可由在存储器器件200的编程期间中的字线202的第二偏压所决定。在一些实施例中，阻挡层208的厚度可为约1纳米(nm)与约20纳米之间。举例来说，阻挡层208的厚度可为约5纳米。电荷捕捉层210的厚度可为约1纳米与约20纳米之间。举例来说，电荷捕捉层210的厚度可为约6纳米。隧穿层212的厚度可为约1纳米与约10纳米之间。举例来说，隧穿层212的厚度可为约4纳米。半导体层216或218的厚度可为约5纳米与约30纳米之间。举例来说，半导体层216或半导体层218的厚度可为约10纳米。
图5为一些实施例中用以形成存储器器件的示例性方法500的流程图。方法500的步骤可用以形成示出了于第2-4图的存储器器件结构。应当理解方法500中所示的步骤并非详尽无遗，可在任何所示步骤之前、之后或之间执行其他步骤。在一些实施例中，示例性方法500的一些步骤可被省略或包括其他步骤，其他步骤为简单起见而未在此详述。在一些实施例中，方法500的步骤可以不同的顺序执行和/或改变。
在步骤510中，提供衬底以形成存储器器件。衬底可包括任何适合用以形成三维存储器结构的材料。举例而言，衬底可包括硅、硅锗、硅碳化物、SOI、GOI、玻璃、氮化镓、砷化镓、塑料片及/或其他适合的三-五族化合物。在一些实施例中，掺杂区通过光刻过程与离子注入或扩散形成于衬底上。衬底的示例可为如上图2所述的衬底区222。
在步骤520中，交替堆叠层设置在衬底之上。在一些实施例中，交替堆叠层可包括交替绝缘/牺牲堆叠层。在一些实施例中，交替堆叠层可包括交替的绝缘层/导体层堆叠。交替堆叠层的牺牲层可包括的材料诸如氮化硅或其他适合的材料。交替堆叠层的绝缘层可包括的材料诸如氧化硅或其他适合的材料。交替堆叠层的导体层可包括的材料诸如钨或其他适合的材料。交替堆叠层的各绝缘层、牺牲层与导体层包括由一个或多个薄膜沉积过程所沉积的材料，薄膜沉积过程包括但不限于CVD、PVD、ALD或其组合。交替堆叠层的示例可为如上图2所述的交替层202与204。
在步骤530中，蚀刻出穿过交替堆叠层的多个孔。各孔可通过一个或多个例如RIE过程的蚀刻过程来蚀刻而穿过交替堆叠层。此外，蚀刻过程可蚀刻而穿过交替堆叠层的至少一部分。在一些实施例中，孔暴露出衬底的第一部分。在一些实施例中，孔位于衬底的掺杂区之处。孔的示例可为如上图2所述的孔224。
在步骤540中，于各孔中形成垂直延伸而穿过交替堆叠层的第一半导体层与复合电介质层。复合电介质层可在第一半导体层与交替电介质堆叠之间。复合电介质层可为多个电介质层的组合，多个电介质层包括但不限于隧穿层、电荷捕捉层以及阻挡层。隧穿层可包括任何适合的介电材料，诸如氧化硅、氮化硅、氮氧化硅或其任何组合。电荷捕捉层可包括任何适合用以在记忆体操作时储存电荷的材料。阻挡层可包括任何适合的介电材料，例如氧化硅或氧化硅/氮化硅/氧化硅(ONO)的组合。阻挡层另可包括高介电常数电介质层。上述各层可由例如ALD、CVD、PVD、任何适合的过程或其任何组合的过程来形成。在一些实施例中，第一半导体层、隧穿层、电荷捕捉层与阻挡层为环形(例如同心环)层，其中第一半导体层可依序由隧穿层、电荷捕捉层与阻挡层所环绕。阻挡层的外表面可与交替堆叠层接触。复合电介质层的示例可包括阻挡层208、电荷捕捉层210与隧穿层212，而第一半导体层的示例可为半导体层216，皆如上图2所述。
在步骤550中，实施非等向性蚀刻过程以移除第一半导体层的一部分与复合电介质层的一部分。非等向性蚀刻过程可包括RIE过程。在一些实施例中，非等向性蚀刻过程蚀刻而穿过第一半导体层与复合电介质层。在一些实施例中，在非等向性蚀刻过程之后，衬底的第二部分暴露于各孔之处。
在步骤560中，第二半导体层填充至各孔中。第二半导体层接触第一半导体的表面以及孔的底部。在一些实施例中，各孔处的第二半导体层至少接触第一半导体层以及衬底暴露的第二部分。第二半导体层的示例可为如上图2所述的半导体层218。
在一些实施例中，步骤560还包括沉积绝缘材料以覆盖第二半导体层的内表面。绝缘材料可为任何适合的绝缘材料，例如氧化硅。绝缘材料可由一个或多个薄膜沉积过程所沉积，薄膜沉积过程例如CVD、PVD、ALD或其任何组合。绝缘材料的示例可为如上图2所述的绝缘层220。
在一些实施例中，半导体插塞成长于半导体层216之上。半导体插塞亦可与半导体层218接触。半导体插塞的示例可为如上图2所述半导体插塞214。
第一半导体层、第二半导体层与半导体插塞可由任何适合的材料所形成。在一些实施例中，第一半导体层可掺杂有P型掺杂物，第二半导体层可掺杂有N型掺杂物。在一些实施例中，第一半导体层可掺杂有N型掺杂物，第二半导体层可掺杂有P型掺杂物。在一些实施例中，半导体插塞可掺杂有P型或N型掺杂物。在一些实施例中，P型掺杂物可包括硼、铝、氮、镓或铟。在一些实施例中，N型掺杂物可包括磷、砷、锑、铋或锂。
在步骤560之后，存储器串形成于各孔之中。包括有第一半导体层、第二半导体层与复合电介质层的存储器串垂直延伸于衬底上并穿过交替堆叠层。第一半导体层具有不同于第二半导体层的掺杂类型(即P型或N型)。第一与第二半导体层的组合形成TFET结构。复合电介质层亦可包括隧穿层、电荷捕捉层与阻挡层。此外，在步骤540～560的期间或之后，交替堆叠层的一些电介质层可被移除并由导体层所取代以形成交替导体/电介质堆叠。各存储器串与各字线(例如交替导体/电介质堆叠的导体层)可形成存储器单元，用以储存3D存储器器件的数据。
本公开内容描述3D存储器器件与其制作方法的各种实施例。多个垂直存储器串嵌入于设置在衬底之上的交替堆叠层(例如堆叠层的重复结构)中。各垂直存储器串可包括TFET信道层与复合电介质层。TFET通道层包括具有第一掺杂类型的第一半导体层以及具有第二掺杂类型的第二半导体层，第二掺杂类型与第一掺杂类型相对。存储器串与堆叠层的各交叉点为存储器单元，其中存储器单元为能够储存至少四位的多级单元(例如四级单元(Quad-Level-Cell,QLC))。当从存储器串存取存储器单元时，电流可以沿着存储器串流过其他单元(例如可不需在其他字符在线施加偏压)。此特性显著地避免了读取干扰和通过干扰的问题，并改善了存储器器件的整体可靠度。
在一些实施例中，提供一种3D NAND存储器单元。设置在衬底之上的3D NAND存储器单元包括垂直环形P型半导体层、垂直环形N型半导体层、垂直隧穿层、垂直电荷捕捉层以及垂直阻挡层。垂直环形P型半导体层由垂直环形N型半导体层所环绕，垂直环形N型半导体层由垂直隧穿层所环绕，垂直隧穿层由垂直电荷捕捉层所环绕，垂直电荷捕捉层由垂直阻挡层所环绕。垂直阻挡层的外表面与实质上与衬底的上表面平行地延伸的导电层接触。
在一些实施例中，提供一种形成3D NAND存储器串的方法。该方法包括形成交替电介质堆叠于衬底之上。该方法也包括蚀刻垂直穿过交替电介质堆叠的孔。在一些实施例中，孔暴露衬底的一部分。该方法还包括形成阻挡层于孔的侧壁之上，形成电荷捕捉层于阻挡层之上，形成隧穿层于电荷捕捉层之上，且形成具有第一掺杂类型的第一半导体层于隧穿层之上。该方法亦包括蚀刻第一半导体层的一部分、电荷捕捉层的一部分、隧穿层的一部分与阻挡层的一部分，以暴露衬底的一部分。该方法还形成具有第二掺杂类型的第二半导体于第一半导体层与衬底的暴露部分之上，其中第二掺杂类型与第一掺杂类型相对。
在一些实施例中，提供一种3D NAND存储器器件。设置在衬底的掺杂区之上的3DNAND存储器器件包括设置在衬底之上的多个3D NAND存储器串以及交替导体/电介质堆叠。垂直延伸在衬底上并穿过交替导体/电介质堆叠的各3D NAND存储器串包括第一半导体层，第一半导体层由第二半导体层所环绕，第二半导体层由隧穿层所环绕，隧穿层由电荷捕捉层所环绕，电荷捕捉层由阻挡层所环绕。第一半导体层具有与第二半导体层相对的掺杂类型(例如N型或P型)。在一些实施例中，绝缘层设置在第二半导体层的内表面之上。
在一些实施例中，提供一种形成3D NAND存储器器件的方法。该方法包括形成交替绝缘/牺牲堆叠层于衬底之上。该方法亦包括蚀刻垂直穿过交替绝缘/牺牲堆叠层的多个孔。该方法也包括在各孔中依序地填充复合电介质层以及具有第一掺杂类型的第一半导体层。该方法还包括在各孔内移除复合电介质层的一部分与第一半导体层的一部分，以暴露衬底的一部分。该方法还包括在各孔中填充具有相对于第一掺杂类型的掺杂类型的第二半导体。
在一些实施例中，提供一种3D NAND存储器器件。3D NAND存储器器件包括衬底与多个3D NAND存储器串。各3D NAND存储器串包括隧穿式场效应晶体管结构。隧穿式场效应晶体管结构包括掺杂有一种或多种P型掺杂物的第一半导体层，并实质上垂直于衬底的上表面地延伸。隧穿式场效应晶体管结构亦包括掺杂有一种或多种N型掺杂物的第二半导体层。第二半导体层实质上垂直于衬底的上表面地延伸并与第一半导体层接触。3D NAND存储器器件还包括设置在衬底之上的交替导体/电介质堆叠。交替导体/电介质堆叠的各导体/电介质堆叠与3D NAND存储器串的交叉点形成存储器单元。
以上对具体实施例的描述将充分揭示本公开内容内容的一般性质，其他人可以通过应用相关领域技术范围内的知识，轻易地将特定实施例调整及/或修改于各种应用，而无需过度实验与背离本公开内容内容的一般概念。因此，基于这里给出的教导及指导，这样的修改及调整仍应属于本公开内容的实施例的均等意涵及范围内。应该理解的是，本文中的措辞或术语是为了描述的目的而非限制的目的，使得本说明书的术语或措辞将由相关领域技术人员根据教导及指导来解释。
以上本公开内容的实施例已借助于功能构建块来描述，该功能构建块示出了特定功能及其关系的实现。为了描述的方便，这些功能构建块的边界/范围在本文中系被任意的定义。在适当地实现所指定的功能及关系时，可以定义出替代边界/范围。
发明内容及摘要部分可以阐述出发明人所设想的本公开内容的一个或多个的示范性实施例，但并非全部的示范性实施例，并且因此不旨在以任何方式限制本公开内容内容及所附权利要求范围。
本公开内容的广度及范围不应受上述任何示范性实施例所限制，而应仅根据以下权利要求及其均等物来限定。

Claims (37)

1.一种3D NAND存储器单元，包括：
衬底；
垂直环形P型半导体层；
垂直N型半导体层，其环绕所述P型半导体层；以及
多个垂直电介质层，其环绕所述N型半导体层。
2.根据权利要求1所述的3D NAND存储器单元，还包括与所述多个垂直电介质层接触的水平式导体层，其中所述水平式导体层实质上与所述衬底的上表面平行地延伸。
3.根据权利要求1所述的3D NAND存储器单元，还包括由所述垂直环形P型半导体层所环绕的绝缘层。
4.根据权利要求1所述的3D NAND存储器单元，其中，所述多个垂直电介质层包括隧穿层、电荷捕捉层以及阻挡层。
5.根据权利要求4所述的3D NAND存储器单元，其中，所述隧穿层环绕所述N型半导体层，所述电荷捕捉层环绕所述隧穿层，并且所述阻挡层环绕所述电荷捕捉层。
6.根据权利要求4所述的3D NAND存储器单元，其中，所述隧穿层包括氧化硅。
7.根据权利要求4所述的3D NAND存储器单元，其中，所述电荷捕捉层包括氮化硅。
8.根据权利要求4所述的3D NAND存储器单元，其中，所述阻挡层包括氧化硅或高介电常数材料。
9.根据权利要求1所述的3D NAND存储器单元，其中，所述垂直N型半导体层包括硅、硅锗或硅碳化物。
10.根据权利要求1所述的3D NAND存储器单元，其中，所述垂直环形P型半导体层包括硅、硅锗或硅碳化物。
11.一种形成3D NAND存储器串的方法，包括：
形成交替电介质堆叠于衬底之上；
形成穿过所述交替电介质堆叠的孔；
设置多个电介质层于所述孔的侧壁上；
设置与所述电介质层接触的N型半导体层；
移除所述电介质层的一部分以及所述N型半导体层的一部分；以及
设置与所述N型半导体层接触的P型半导体层。
12.根据权利要求11所述的方法，其中，所述形成所述孔包括使用反应性离子蚀刻(RIE)过程蚀刻所述交替电介质堆叠。
13.根据权利要求11所述的方法，其中，所述设置所述多个电介质层包括化学气相沉积(CVD)技术或原子层沉积(ALD)技术。
14.根据权利要求11所述的方法，其中，所述设置所述多个电介质层包括设置隧穿层、电荷捕捉层以及阻挡层。
15.根据权利要求11所述的方法，其中，所述设置所述N型半导体层包括CVD、ALD或金属有机化学气相沉积(MOCVD)技术。
16.根据权利要求11所述的方法，其中，所述设置所述P型半导体层包括CVD、ALD或MOCVD技术。
17.根据权利要求11所述的方法，其中，所述设置所述N型半导体层包括原位掺杂过程。
18.根据权利要求11所述的方法，其中，所述设置所述P型半导体层包括原位掺杂过程。
19.根据权利要求11所述的方法，还包括形成与所述P型半导体层接触的绝缘层。
20.一种3D NAND存储器器件，包括：
衬底，其具有掺杂有第一类型掺杂物的衬底区；
多个3D NAND存储器串，其中，所述3D NAND存储器串中的每个3D NAND存储器串包括：
第一半导体层，其掺杂有所述第一类型掺杂物，并且其实质上垂直于所述衬底的上表面地延伸；
第二半导体层，其掺杂有第二类型掺杂物，并且其环绕所述第一半导体层，其中，所述第二类型掺杂物不同于所述第一类型掺杂物；以及
多个环形电介质层，其环绕所述第二半导体层；以及
交替导体/电介质堆叠，其设置在所述衬底区之上，其中，所述交替导体/电介质堆叠中的每个导体/电介质堆叠与所述多个3D NAND存储器串的一部分接触。
21.根据权利要求20所述的3D NAND存储器器件，其中，所述3D NAND存储器串中的每个3D NAND存储器串还包括绝缘层，所述绝缘层由所述第一半导体层所环绕。
22.根据权利要求20所述的3D NAND存储器器件，其中，所述3D NAND存储器串中的每个3D NAND存储器串在所述衬底之上垂直延伸，并穿过所述交替导体/电介质堆叠。
23.根据权利要求20所述的3D NAND存储器器件，还包括设置在所述第二半导体层之上的半导体插塞。
24.根据权利要求20所述的3D NAND存储器器件，其中，所述多个环形电介质层包括隧穿层、电荷捕捉层以及阻挡层。
25.根据权利要求24所述的3D NAND存储器器件，其中，所述隧穿层环绕所述第二半导体层，所述电荷捕捉层环绕所述隧穿层，并且所述阻挡层环绕所述电荷捕捉层。
26.根据权利要求20所述的3D NAND存储器串，其中，所述第一半导体层接触所述第二半导体层和所述衬底区的表面。
27.根据权利要求25所述的3D NAND存储器器件，其中，所述交替导体/电介质堆叠接触所述阻挡层。
28.一种形成3D NAND存储器器件的方法，包括：
形成绝缘层与牺牲层的交替堆叠于衬底之上；
移除所述绝缘层与牺牲层的交替堆叠中的多个孔；
形成多个电介质层于所述多个孔中的每个孔的侧壁上；
形成掺杂有第一类型掺杂物的第一半导体层于所述电介质层之上，其中，所述第一半导体在垂直所述衬底的上表面的方向上延伸；
使用一个或多个蚀刻过程移除所述电介质层的一部分与所述第一半导体层的一部分，以暴露所述衬底的一部分；以及
在所述第一半导体之上形成掺杂有第二类型掺杂物的第二半导体层，其中，所述第二类型掺杂物不同于所述第一类型掺杂物，并且所述第二半导体层的表面垂直于所述衬底的上表面。
29.根据权利要求28所述的方法，还包括形成半导体插塞于所述第一半导体层之上。
30.根据权利要求28所述的方法，还包括以导电材料取代所述牺牲层中的每个牺牲层。
31.根据权利要求28所述的方法，其中，所述形成绝缘层与牺牲层的交替堆叠包括使用化学气相沉积(CVD)技术沉积多个绝缘材料。
32.根据权利要求28所述的方法，其中，所述移除所述多个孔还包括形成穿过所述交替堆叠的至少一部分的所述多个孔。
33.根据权利要求28所述的方法，其中，所述形成所述第二半导体层包括形成所述第二半导体于所述衬底的所述上表面之上。
34.一种3D NAND存储器器件，包括：
衬底；
多个3D NAND存储器串，其中，所述3D NAND存储器串中的每个3D NAND存储器串包括隧穿式场效应晶体管结构，包括：
第一半导体层，其掺杂有一个或多个P型掺杂物，并且其实质上垂直于所述衬底的上表面地延伸；以及
第二半导体层，其掺杂有一个或多个N型掺杂物，并且其实质上垂直于所述衬底的上表面地延伸，并且与所述第一半导体层接触；以及
交替导体/电介质堆叠，其设置在所述衬底之上，其中，所述交替导体/电介质堆叠中的每个导体/电介质堆叠与所述多个3D NAND存储器串中的3D NAND存储器串的交叉点形成存储器单元。
35.根据权利要求34所述的3D NAND存储器器件，其中，所述存储器单元被配置为当第一正偏压施加于所述第二半导体层，第二正偏压施加于所交叉的导体/电介质堆叠，并且接地电平电压施加到所述第一半导体层时执行读取操作。
36.根据权利要求34所述的3D NAND存储器器件，其中，所述存储器单元被配置为当第一正偏压施加于所述第一半导体层，第二正偏压施加于所述第二半导体层，并且接地电平偏压施加到所交叉的导体/电介质堆叠时执行清除操作。
37.根据权利要求34所述的3D NAND存储器器件，其中，所述存储器单元被配置为当正偏压施加于所交叉的导体/电介质堆叠，并且接地电平偏压施加到所述第二半导体层时执行编程操作。
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