KR20220010027A - 증가된 저장 밀도를 갖는 3차원 플래시 메모리 디바이스 - Google Patents

증가된 저장 밀도를 갖는 3차원 플래시 메모리 디바이스 Download PDF

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KR20220010027A
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민 쉐
챵 탕
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

3D 플래시 메모리 디바이스는 실질적인 평면 표면을 갖는 기판을 포함한다. 반도체 재료의 복수의 활성 열들이 기판 위에 배치된다. 복수의 활성 열들 각각은 기판의 평면 표면에 직교하는 제1 방향을 따라 연장된다. 복수의 활성 열들은 2차원 어레이로 배열된다. 복수의 활성 열들 각각은 제1 방향을 따라 연장되는 다수의 로컬 비트 라인들 및 다수의 로컬 소스 라인들을 포함할 수 있다. 다수의 로컬 비트 라인들과 다수의 로컬 소스 라인들 사이에 다수의 채널 영역들이 배치된다. 워드 라인 스택이 복수의 활성 열들을 랩어라운드한다. 복수의 활성 열들 각각과 워드 라인 스택 사이에 전하 저장 엘리먼트가 배치된다.

Description

증가된 저장 밀도를 갖는 3차원 플래시 메모리 디바이스
본 개시내용은 메모리 디바이스에 관한 것으로, 보다 구체적으로는, 증가된 저장 밀도를 갖는 3차원(3D: three-dimensional) NOR 플래시 메모리 디바이스에 관한 것이다.
플래시 메모리 디바이스는 저장된 데이터가 전기적으로 소거 또는 기록될 수 있는(즉, 프로그래밍 가능할 수 있는) 비휘발성 메모리 디바이스이다. 실제로, 플래시 메모리 디바이스들은 컴퓨터들 및 메모리 카드들에서 널리 사용되는데, 이는 이들이 단일 프로세스에서 소거될 수 있고 전기적으로 프로그래밍 가능하기 때문이다.
판독 연산을 위한 로직 게이트들에 기반한 2개의 주요 타입들의 플래시 메모리가 있다: NAND 타입 및 NOR 타입. NOR 플래시 메모리의 경우, 모든 개별 메모리 셀은 독립적으로 판독 또는 수정될 수 있는데, 이는 완전한 랜덤 액세스를 제공하며, 따라서 휘발성 SRAM 또는 DRAM을 대체하기 위한, 비휘발성을 갖는 실행 가능 코드 저장을 위해 사용될 수 있다.
당해 기술분야에 알려진 바와 같이, NOR 메모리 스트링 또는 NOR 스트링은 다수의 저장 트랜지스터들을 포함하며, 이러한 트랜지스터들 각각은 공유 소스 영역 및 공유 드레인 영역에 연결된다. 따라서 NOR 스트링의 트랜지스터들은 병렬로 접속된다. NOR 스트링의 저장 트랜지스터를 판독 또는 프로그래밍하기 위해, 그 저장 트랜지스터만이 활성화(즉, "온" 또는 전도)될 필요가 있고, NOR 스트링의 다른 모든 저장 트랜지스터들은 휴면 상태(즉, "오프" 또는 비-전도)로 유지된다. 결과적으로, NOR 스트링은 활성화된 저장 트랜지스터의 훨씬 더 빠른 감지가 판독될 수 있게 한다.
종래의 NOR 트랜지스터들은 채널 고온 전자(CHE: channel hot-electron) 주입 기법에 의해 프로그래밍되며, 여기서 전자들은 채널 영역에서 소스 영역과 드레인 영역 간의 전압 차에 의해 가속되고, 제어 게이트에 적절한 전압이 인가될 때, 제어 게이트와 채널 영역 간의 전하 포획 층(charge-trapping layer)에 주입된다.
연속적인 세대들의 플래시 메모리 칩들에 대해, 제조 비용을 최소화하면서 어레이(array) 밀도를 증가시키고 칩 공간(real estate)을 최대화하는 것이 계속해서 강조되고 있다. 현재 프로세스 흐름을 거의 또는 전혀 수정하지 않으면서 플래시 메모리 디바이스의 저장 밀도를 증가시키는 것이 추가로 바람직하다.
본 개시내용의 하나의 목적은 증가된 저장 밀도를 갖는 개선된 3차원(3D) NOR 플래시 메모리 디바이스를 제공하는 것이다.
본 개시내용의 일 양상에 따르면, 3차원 플래시 메모리 디바이스는 실질적인 평면 표면을 갖는 기판을 포함한다. 반도체 재료의 복수의 활성 열(active column)들이 기판 위에 배치된다. 복수의 활성 열들 각각은 기판의 평면 표면에 직교하는 제1 방향을 따라 연장된다. 복수의 활성 열들은 2차원 어레이로 배열된다. 복수의 활성 열들 각각은 제1 방향을 따라 연장되는 적어도 2개의 로컬 비트 라인(local bit line)들 및 적어도 하나의 로컬 소스 라인을 포함한다. 적어도 2개의 로컬 비트 라인들 중 제1 로컬 비트 라인과 적어도 하나의 로컬 소스 라인 사이에 제1 채널 영역이 배치된다. 적어도 2개의 로컬 비트 라인들 중 제2 로컬 비트 라인과 적어도 하나의 로컬 소스 라인 사이에 제2 채널 영역이 배치된다. 워드 라인 스택(word line stack)이 복수의 활성 열들을 랩어라운드(wrap around)한다. 복수의 활성 열들 각각과 워드 라인 스택 사이에 전하 저장 엘리먼트가 배치된다.
일부 실시예들에 따르면, 워드 라인 스택은 기판의 평면 표면에 평행한 제2 방향을 따라 연장된다.
일부 실시예들에 따르면, 적어도 2개의 로컬 비트 라인들은 2개의 글로벌(global) 비트 라인들에 각각 전기적으로 결합된다.
일부 실시예들에 따르면, 2개의 글로벌 비트 라인들은, 제2 방향에 평행하지 않고 기판의 평면 표면에 평행한 제3 방향을 따라 연장된다.
일부 실시예들에 따르면, 2개의 글로벌 비트 라인들 각각은 비트 라인 액세스 선택 트랜지스터에 전기적으로 결합되며, 여기서 비트 라인 액세스 선택 트랜지스터는 2개의 글로벌 비트 라인들 각각을 적어도 2개의 로컬 비트 라인들 각각에 접속한다.
일부 실시예들에 따르면, 전하 저장 엘리먼트는 전하 포획 층을 포함한다.
일부 실시예들에 따르면, 전하 포획 층은 실리콘 질화물을 포함한다.
일부 실시예들에 따르면, 3차원 플래시 메모리 디바이스는: 제1 채널 영역을 제2 채널 영역으로부터 분리하는 채널 차단기(channel breaker)를 더 포함한다.
일부 실시예들에 따르면, 복수의 활성 열들은 스태거링(staggered) 방식으로 배열된다.
일부 실시예들에 따르면, 기판은 실리콘 기판을 포함한다.
본 개시내용의 다른 양상에 따르면, 3차원 플래시 메모리 디바이스는 실질적인 평면 표면을 갖는 기판을 포함한다. 반도체 재료의 복수의 활성 열들이 기판 위에 배치된다. 복수의 활성 열들 각각은 기판의 평면 표면에 직교하는 제1 방향을 따라 연장된다. 복수의 활성 열들은 2차원 어레이로 배열된다. 복수의 활성 열들 각각은 제1 방향을 따라 연장되는 다수의 로컬 비트 라인들 및 다수의 로컬 소스 라인들을 포함한다. 다수의 로컬 비트 라인들과 다수의 로컬 소스 라인들 사이에 다수의 채널 영역들이 배치된다. 워드 라인 스택이 복수의 활성 열들을 랩어라운드한다. 복수의 활성 열들 각각과 워드 라인 스택 사이에 전하 저장 엘리먼트가 배치된다.
일부 실시예들에 따르면, 워드 라인 스택은 기판의 평면 표면에 평행한 제2 방향을 따라 연장된다.
일부 실시예들에 따르면, 다수의 로컬 비트 라인들은 다수의 글로벌 비트 라인들에 각각 전기적으로 결합된다.
일부 실시예들에 따르면, 다수의 글로벌 비트 라인들은, 제2 방향에 평행하지 않고 기판의 평면 표면에 평행한 제3 방향을 따라 연장된다.
일부 실시예들에 따르면, 다수의 글로벌 비트 라인들 각각은 비트 라인 액세스 선택 트랜지스터에 전기적으로 결합되며, 여기서 비트 라인 액세스 선택 트랜지스터는 다수의 글로벌 비트 라인들 각각을 다수의 로컬 비트 라인들 각각에 접속한다.
일부 실시예들에 따르면, 전하 저장 엘리먼트는 전하 포획 층을 포함한다.
일부 실시예들에 따르면, 전하 포획 층은 실리콘 질화물을 포함한다.
일부 실시예들에 따르면, 3차원 플래시 메모리 디바이스는: 다수의 로컬 비트 라인들 중 2개의 로컬 비트 라인들 사이의 채널 차단기를 더 포함한다.
일부 실시예들에 따르면, 복수의 활성 열들은 스태거링 방식으로 배열된다.
일부 실시예들에 따르면, 기판은 실리콘 기판을 포함한다.
본 발명의 이들 및 다른 목적들은, 다양한 도(figure)들 및 도면들에 예시되는 바람직한 실시예의 다음의 상세한 설명을 읽은 후에, 분명 당해 기술분야에서 통상의 지식을 가진 자들에게 명백해질 것이다.
본 명세서에 통합되며 본 명세서의 일부를 형성하는 첨부 도면들은 본 개시내용의 실시예들을 예시하며, 설명과 함께, 본 개시내용의 원리들을 설명하고 관련 기술분야에서 통상의 지식을 가진 자가 본 개시내용을 실행하고 사용할 수 있게 하는 역할을 추가로 한다.
도 1은 본 발명의 일 실시예에 따른, 수직 NOR 스트링들에 제공된 메모리 셀들의 3차원 구성을 예시하는 개념화된 메모리 구조를 도시하며, 각각의 수직 NOR 스트링은 다수의 수평 워드 라인들 중 하나에 의해 각각 제어되는 메모리 셀들을 갖는다.
도 2는 본 발명의 일 실시예에 따른, 글로벌 비트 라인, 글로벌 소스 라인 및 공통 바디 바이어스 소스에 대한 활성 열의 수직 NOR 스트링의 접속들을 도시하는 Z-Y 평면의 단면도이다.
도 3은 본 발명의 실시예에 따른 워드 라인 스택들을 공유하는 수직 NOR 스트링들의 스태거형 밀집 패킹(staggered close-packing)을 도시하는 X-Y 평면의 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 하나의 활성 열 내의 다수의 로컬 비트 라인들 및 다수의 로컬 소스 라인들을 도시하는 X-Y 평면의 개략적인 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 하나의 활성 열 내의 다수의 로컬 비트 라인들 및 다수의 로컬 소스 라인들을 도시하는 X-Y 평면의 개략적인 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 하나의 활성 열 내의 다수의 로컬 비트 라인들 및 다수의 로컬 소스 라인들을 도시하는 X-Y 평면의 개략적인 단면도이다.
본 개시내용의 실시예들은 첨부 도면들을 참조하여 설명될 것이다.
이제 본 발명의 예시적인 실시예들이 상세히 언급될 것이며, 이러한 실시예들은 본 개시내용을 이해 및 구현하고 기술적 효과를 실현하기 위해 첨부 도면들에 예시된다. 다음 설명은 본 개시내용을 제한하기 위한 것이 아니라 단지 예로서만 이루어졌다고 이해될 수 있다. 본 개시내용의 다양한 실시예들 및 서로 충돌하지 않는 실시예들에서의 다양한 특징들은 다양한 방식들로 조합 및 재배열될 수 있다. 본 개시내용의 사상 및 범위를 벗어나지 않으면서, 본 개시내용에 대한 수정들, 등가물들 또는 개선들이 당해 기술분야에서 통상의 지식을 가진 자들에게 이해 가능하며, 본 개시내용의 범위 내에 포함되는 것으로 의도된다.
"일 실시예", "실시예", "예시적인 실시예", "일부 실시예들" 등에 대한 본 명세서에서의 언급들은, 설명되는 실시예가 특정 특징, 구조 또는 특성을 포함할 수 있지만, 모든 각각의 실시예가 반드시 특정 특징, 구조 또는 특성을 포함할 수 있는 것은 아님을 지시한다는 점이 주목된다. 더욱이, 그러한 문구들이 반드시 동일한 실시예를 의미하는 것은 아니다.
추가로, 특정 특징, 구조 또는 특성이 실시예와 관련하여 설명될 때, 명시적으로 설명되든 아니든, 다른 실시예들과 관련하여 그러한 특징, 구조 또는 특성에 영향을 미치는 것은 당해 기술분야에서 통상의 지식을 가진 자의 지식 내에 있을 것이다.
일반적으로, 용어는 적어도 부분적으로는 맥락에서의 사용으로부터 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 "하나 이상"이라는 용어는, 맥락에 적어도 부분적으로 의존하여, 임의의 특징, 구조 또는 특성을 단수 의미로 설명하는 데 사용될 수 있거나, 특징들, 구조들 또는 특성들의 조합들을 복수 의미로 설명하는 데 사용될 수 있다. 유사하게, 단수 표현의 용어들은 다시, 맥락에 적어도 부분적으로 의존하여 단수 용법을 전달하거나 복수 용법을 전달하는 것으로 이해될 수 있다.
본 개시내용에서 "~ 상에", "~보다 위에" 및 "~ 위에"의 의미는 "~ 상에"가 무엇인가의 "바로 상에"를 의미할 뿐만 아니라 그 사이에 중간 피처 또는 층이 있는 무언가 "상에"의 의미를 또한 포함하는 것으로, 그리고 "~보다 위에" 또는 "~ 위에"는 무언가"보다 위에" 또는 무언가 "위에"의 의미를 의미할 뿐만 아니라, 그 사이에 중간 피처 또는 층이 없는 무언가보다 "위에" 또는 무언가 "위에"(즉, 바로 무언가 상에) 있다는 의미를 또한 포함할 수 있는 것으로 가장 넓은 방식으로 해석되어야 한다고 쉽게 이해되어야 한다.
또한, 도면들에 예시된 바와 같이 다른 엘리먼트(들) 또는 특징(들)에 대한 하나의 엘리먼트 또는 특징의 관계를 설명하기 위해 본 명세서에서는 "밑", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어들이 설명의 편의상 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 묘사된 배향에 추가하여, 사용 또는 동작 중인 디바이스의 서로 다른 배향들을 포괄하는 것으로 의도된다. 장치는 다르게(90도 회전 또는 다른 배향들로) 배향될 수 있고, 본 명세서에서 사용되는 공간적으로 상대적인 기술자들이 그에 따라 마찬가지로 해석될 수 있다. "수직"이라는 용어는 반도체 기판의 표면에 수직인 방향을 의미하고, "수평"이라는 용어는 그 반도체 기판의 표면에 평행한 임의의 방향을 의미한다.
도 1은 수직 NOR 스트링들에 제공된 메모리 셀들(또는 저장 엘리먼트들)의 3차원 구성을 예시하는 개념화된 메모리 구조(1)를 도시한다. 개념화된 메모리 구조(1)에서, 각각의 수직 NOR 스트링은 본 발명의 일 실시예에 따라, 대응하는 수평 워드 라인에 의해 각각 제어되는 메모리 셀들을 포함한다. 개념화된 메모리 구조(1)에서, 각각의 메모리 셀은 "수직으로", 즉 기판(10)의 표면에 수직인 방향을 따라 제공되는 증착된 박막들로 형성된다. 기판(10)은 예를 들어, 집적 회로들을 제조하기 위해 사용되는 종래의 실리콘 웨이퍼 또는 실리콘 기판일 수 있지만, 이에 제한되지 않는다. 도 1에 지시된 바와 같이, 데카르트 좌표계는 논의를 용이하게 할 목적으로만 채택된다. 이 좌표계 하에서, 기판(10)의 표면은 X-Y 평면에 평행한 평면으로 간주된다. 따라서 본 설명에서 사용되는 바와 같이, "수평"이라는 용어는 X-Y 평면에 평행한 임의의 방향을 의미하는 한편, "수직"은 Z 방향을 의미한다.
도 1에서, Z 방향의 각각의 수직 열은 수직 NOR 스트링(예컨대, 수직 NOR 스트링(111))의 저장 엘리먼트들 또는 TFT들을 나타낸다. 수직 NOR 스트링들은 X 방향을 따라 각각 연장되는 행들로 규칙적인 방식으로 배열된다. 동일한 배열이 대안으로, Y 방향들을 따라 각각 연장되는 행들의 배열로서 보일 수 있다. 수직 NOR 스트링의 저장 엘리먼트들은 수직 로컬 비트 라인을 포함할 수 있고, (도시되지 않은) 수직 로컬 소스 라인을 공유할 수 있다. 수평 워드 라인들(예컨대, WL(113))의 스택은 Y 방향을 따라 이어지며, 각각의 워드 라인은 Y 방향을 따라 워드 라인에 인접하게 위치된 수직 NOR 스트링들의 대응하는 TFT들에 대한 제어 게이트들로서의 역할을 한다. 글로벌 소스 라인들(예컨대, GSL(112)) 및 글로벌 비트 라인들(예컨대, GBL(114))은, 일반적으로 개념화된 메모리 구조(1)의 최하부 아래 또는 최상부 상에서 이어지는 X 방향을 따라 제공될 수 있다. 대안으로, 신호 라인들(GSL(112) 및 GBL(114))은 개념화된 메모리 구조(1)의 아래에서 둘 다 라우팅되거나 개념화된 메모리 구조(1)의 최상부 상에서 둘 다 라우팅될 수 있으며, 이러한 신호 라인들 각각은 (도 1에 도시되지 않은) 액세스 트랜지스터들에 의해 개별적인 수직 NOR 스트링들의 로컬 소스 라인들 및 로컬 비트 라인들에 선택적으로 접속될 수 있다.
단지 예시 목적들로, 개념화된 메모리 구조(1)는 수직 NOR 스트링들의 4×5 배열로 구성된 다중 게이트 수직 NOR 스트링 어레이이며, 각각의 NOR 스트링은 통상적으로 32개 이상의 저장 엘리먼트들 및 액세스 선택 트랜지스터들을 갖는다. 도 1에서는 각각의 수직 NOR 스트링들이 다수의 저장 엘리먼트들을 갖는 수직 NOR 스트링들의 4×5 배열로서 도시되지만, 본 발명의 메모리 구조는 X 방향 및 Y 방향 중 어느 하나를 따라 각각의 행에 임의의 수의 수직 NOR 스트링들을, 그리고 각각의 수직 NOR 스트링에 임의의 수의 저장 엘리먼트들을 가질 수 있다. 예를 들어, X 방향과 Y 방향 모두를 따라 행들로 배열된 수천 개의 수직 NOR 스트링들이 존재할 수 있으며, 각각의 NOR 스트링은 예를 들어 2, 4, 8, 16, 32, 64, 128개 또는 그 이상의 저장 엘리먼트들을 갖는다.
도 1의 각각의 수직 NOR 스트링(예컨대, 수직 NOR 스트링(111))의 저장 엘리먼트들의 수는 수직 NOR 스트링에 제어 게이트들을 제공하는 워드 라인들(예컨대, WL(113))의 수에 대응한다. 워드 라인들은 Y 방향을 따라 각각 연장되는 좁고 긴 금속성 스트립들로서 형성될 수 있다. 워드 라인들은 서로 층층이 적층되고, 이들 사이의 유전체 격리 층들에 의해 서로 전기적으로 절연된다. 각각의 스택 내의 워드 라인들의 수는 임의의 수일 수 있지만, 바람직하게는 2의 정수 거듭제곱(즉, 2n, 여기서 n은 정수임)일 수 있다.
도 2는 본 발명의 일 실시예에 따른, 글로벌 비트 라인(GBL1), 글로벌 소스 라인(GSL1) 및 공통 바디 바이어스 소스(206)에 대한 활성 열(C1)의 수직 NOR 스트링의 접속들을 도시하는 Z-Y 평면의 단면도이다. 도 2에 도시된 바와 같이, 비트 라인 액세스 선택 트랜지스터(211)는 글로벌 비트 라인(GBL1)을 로컬 비트 라인(LBL1)과 접속하고, 접촉부(256)는 선택적으로 활성 스트립 상의 P- 바디(또는 도핑되지 않은 바디) 영역을 기판(200)의 바디 바이어스 소스(206)에 접속한다. 비트 라인 액세스 선택 트랜지스터(211)는 활성 열(C1) 위에 형성된다. 그러나 대안으로, 비트 라인 액세스 선택 트랜지스터(211)는 활성 열(C1)의 최하부에 또는 다른 실시예들에서는 기판(200)에 형성될 수 있다.
예를 들어, 비트 라인 액세스 선택 트랜지스터(211)는 액세스 선택 워드 라인(SWL)과 함께 N+/P-/N+ 도핑된 폴리실리콘 스택의 고립된 아일랜드(isolated island)에 형성될 수 있다. 선택 워드 라인(SWL)에 충분히 큰 전압이 인가될 때, P- 채널이 반전되고, 이로써 로컬 비트 라인(LBL1)을 글로벌 비트 라인(GBL1)에 접속한다. 액세스 선택 워드 라인(SWL)은 수직 NOR 스트링의 TFT들(270)에 대한 제어 게이트들로서의 역할을 하는 워드 라인들(223)과 상이한 방향(즉, Y 방향)을 따라 이어질 수 있다. 액세스 선택 워드 라인(SWL)은 워드 라인들(223)과 별개로 형성될 수 있다. 일 실시예에서, 글로벌 비트 라인(GBL1)은 X 방향을 따라 수평으로(즉, 워드 라인들의 방향들에 수직으로) 이어지고, 비트 라인 액세스 선택 트랜지스터(211)는 글로벌 비트 라인(GBL1)에 의해 서빙되는 많은 수직 NOR 스트링들 중 단지 하나의 수직 NOR 스트링의 로컬 비트 라인인 로컬 비트 라인(LBL1)에 대한 액세스를 제공한다. 판독 및 프로그램 동작 효율을 증가시키기 위해, 다중 게이트 NOR 스트링 어레이에서는, 액세스 선택 워드 라인(SWL)에 의해 액세스되는 수천 개의 수직 NOR 스트링들의 로컬 비트 라인들에 병렬로 액세스하기 위해 수천 개의 글로벌 비트 라인들이 사용될 수 있다. 도 2에서, 로컬 소스 라인(LSL1)은 접촉부(257)를 통해 글로벌 소스 라인(GSL1)에 접속될 수 있다. 도 2의 활성 열(C1)의 수직 NOR 스트링은 단지 예시 목적들이라고 이해된다. 다른 일부 실시예들에서는, 비트 라인 액세스 선택 트랜지스터(211)가 생략될 수 있다고 이해되어야 한다.
글로벌 소스 라인(GSL1)은 기판(200) 내의 디코딩 회로에 의해 디코딩될 수 있다. 지원 회로는 특히, 어드레스 인코더들, 어드레스 디코더들, 감지 증폭기들, 입력/출력 드라이버들, 시프트 레지스터들, 래치들, 기준 셀들, 전력 공급 라인들, 바이어스 및 기준 전압 발생기들, 인버터들, NAND, NOR, 배타적 Or 및 다른 로직 게이트들, 다른 메모리 엘리먼트들, 시퀀서들 및 상태 머신들을 포함할 수 있다. 다중 게이트 NOR 스트링 어레이들은 회로들의 다수의 블록들로서 조직될 수 있으며, 각각의 블록은 다수의 다중 게이트 NOR 스트링 어레이들을 갖는다.
도 3은 본 발명의 실시예에 따른 워드 라인 스택들을 공유하는 수직 NOR 스트링들의 스태거형 밀집 패킹을 도시하는 X-Y 평면의 단면도이다. 본 발명의 일 실시예에 따르면, 도 3에 도시된 바와 같이, 랩어라운드 워드 라인들을 갖는 다수의 수직 NOR 스트링들 또는 활성 열들이 예시된다. 수직 NOR 스트링들 또는 활성 열들은 서로 더 가까워지도록 스태거링되어, 워드 라인 스택(323p)(WL31-0)이 더 많은 수직 NOR 스트링들에 의해 공유될 수 있다.
도 3에서, 반도체 재료의 (채널 홀들(CH00, CH01, CH10, CH11)로 표현된) 복수의 활성 열들이 (도 3에 도시되지 않은) 기판 위에 배치되고, 복수의 활성 열들 각각은 기판의 평면 표면에 직교하는 방향을 따라 연장된다. 활성 열들은 2차원 어레이로 그리고 스태거링 방식으로 배열된다. 수직 NOR 스트링들이 채널 홀들(CH00, CH01, CH10, CH11) 내부에 각각 형성된다. 채널 홀들(CH00, CH01, CH10, CH11)은 금속 워드 라인들과 이러한 워드 라인들 사이의 유전체 격리 층들의 스택을 관통하여 에칭함으로써 형성된다. 제조 프로세스 흐름은, 수직 NOR 스트링 내의 트랜지스터들이 수직 NAND 윙(wing)에서 직렬로 제공되기보다는 서로 평행하게 제공된다는 점을 제외하고는, 종래 기술의 수직 NAND 스트링들의 흐름과 유사하다. 4개의 예시적인 채널 홀들(CH00, CH01, CH10, CH11) 각각 내에서, 수직 NOR 스트링을 따라 모든 TFT들에 대해 하나의 공유 로컬 소스 라인(LSL)(355) 및 2개의 로컬 비트 라인(LBL)들(354a, 354b)이 제공된 채널 홀의 전체 깊이까지 연장되는 N+ 도핑된 수직 기둥(pillar)들에 의해 수직 NOR 스트링에서의 트랜지스터들의 형성이 가능해진다.
본 발명의 일 실시예에 따르면, 4개의 예시적인 채널 홀들(CH00, CH01, CH10, CH11) 각각에서, 도핑되지 않은 또는 저농도로 도핑된 채널 영역들(356a, 356b)이 각각 로컬 비트 라인(LBL)들(354a, 354b)에 인접하게 배치된다. 채널 영역(356a, 356b)은 절연 층과 같은 채널 차단기(320)에 의해 서로 분리된다. 전하 포획 층을 포함하는 전하 저장 엘리먼트(334)가 채널 영역들(356a, 356b)과 워드 라인 스택(323p) 사이에 포지셔닝되어, 수직 활성 스트립을 따라 2, 4, 8, 16, 32, 64, 128개 또는 그 이상의 TFT들의 스택을 형성한다. 본 발명의 일 실시예에 따르면, 전하 저장 엘리먼트(334)의 전하 포획 층은 실리콘 질화물을 포함할 수 있지만, 이에 제한되지 않는다. 전하 포획 층은 예를 들어, 터널 유전체(예컨대, 실리콘 이산화물)의 박막, 다음에 전하 포획 재료, 이를테면 비-전도성 유전체 재료에 매립된 전도성 나노 도트(nanodot)들 또는 실리콘 질화물의 얇은 층으로 구성된 트랜지스터 게이트 유전체 재료, 또는 격리된 부동 게이트들일 수 있으며, 차단 유전체 층, 이를테면 ONO(Oxide-Nitride-Oxide) 또는 고 유전 상수 막, 이를테면 알루미늄 산화물 또는 하프늄 산화물, 또는 그러한 유전체들의 어떤 조합에 의해 캡핑(cap)된다. 전하는 채널 고온 전자 주입 프로그래밍 접근 방식을 사용하여 전하 포획 층에 저장될 수 있다.
도 3의 실시예에서, 워드 라인 스택들은 Y 방향으로 이어지는데, 에어 갭 또는 유전체 격리(310)에 의해 개별 수평 스트립들(323p(WL31-0), 323p(WL31-1))이 서로 분리된다. 8개의 예시적인 글로벌 비트 라인(GBL)들(314-0~314-7)은 워드 라인들에 수직인 X 방향을 따라 행들로 수평으로 이어진다. 8개의 글로벌 비트 라인(GBL)들(314-0~314-7) 각각은 메모리 어레이 위에 포지셔닝될 수 있는 액세스 선택 트랜지스터들(도 2의 211, 도 3에 도시되지 않음)을 통해 수직 스트립들의 행을 따라 로컬 비트 라인(LBL)에 액세스한다. 유사하게, (도 3에 도시되지 않은) 각각의 글로벌 소스 라인은 행을 따라 로컬 소스 라인 기둥들에 액세스한다. 예를 들어, 글로벌 소스 라인은 메모리 어레이 아래에 배치될 수 있다.
도 3에서, 2개의 TFT들(또는 2개의 메모리 셀들)이 4개의 예시적인 채널 홀들(CH00, CH01, CH10, CH11) 각각에 배치된다. 예를 들어, 채널 홀(CH10)에 2개의 메모리 셀들(T10a, T10b)이 배치되고, 채널 홀(CH00)에 2개의 메모리 셀들(T00a, T00b)이 배치되고, 채널 홀(CH11)에 2개의 메모리 셀들(T11a, T11b)이 배치되고, 채널 홀(CH01)에 2개의 메모리 셀들(T01a, T01b)이 배치된다. 도 3에 도시된 각각의 수직 NOR 스트링은 2개의 채널 영역들(356a, 356b), 2개의 로컬 비트 라인(LBL)들(354a, 354b) 및 하나의 공유 로컬 소스 라인(LSL)(355)을 갖는다. 예를 들어, 채널 영역(356a), 로컬 비트 라인(354a), 공유 로컬 소스 라인(355), 전하 저장 엘리먼트(334) 및 워드 라인(323p)이 채널 홀(CH10)에서 메모리 셀(T10a)을 구성한다. 예를 들어, 채널 영역(356b), 로컬 비트 라인(354b), 공유 로컬 소스 라인(355), 전하 저장 엘리먼트(334) 및 워드 라인(323p)이 채널 홀(CH10)에서 메모리 셀(T 10b)을 구성한다. 따라서 개시된 메모리 구조는 수직 NOR 스트링의 저장 밀도를 2배로 한다.
도 4는 본 발명의 다른 실시예에 따른 하나의 활성 열 내의 다수의 로컬 비트 라인들 및 다수의 로컬 소스 라인들을 도시하는 X-Y 평면의 개략적인 단면도이며, 여기서 유사한 숫자의 번호들은 유사한 엘리먼트들, 영역들 또는 층들을 표기한다. 도 4에 도시된 바와 같이, 활성 열(AC)은 워드 라인(WL)에 의해 랩어라운드된다. 활성 열(AC)은 (도 4에 도시되지 않은) 기판의 평면 표면에 직교하는 Z 방향을 따라 연장되는 수직 NOR 스트링을 포함한다. 도 3에 도시된 바와 같이 기판 상에 2차원 어레이로 그리고 스태거링 방식으로 배열된 다수의 활성 열들이 있을 수 있다.
활성 열(AC) 내의 수직 NOR 스트링의 하나의 특정 평면만이 도 4에 도시된다고 이해된다. 원형 실리콘 채널(356)이 도시된다. 전하 포획 층을 포함하는 전하 저장 엘리먼트(334)가 실리콘 채널(356)과 워드 라인(WL) 사이에 포지셔닝된다. 실리콘 채널(356) 및 활성 열(AC)의 형상들은 단지 예시 목적들일 뿐이라고 이해되어야 한다. 타원형 형상, 직사각형 형상 또는 불규칙한 형상과 같은 다른 형상들이 본 발명의 다양한 실시예들에 따라 적용 가능할 수 있다. 신호 라인들(LBL, LSL) 및 채널 차단기의 위치의 형상들은 단지 예시 목적들일 뿐이라고 이해되어야 한다. 신호 라인들(LBL, LSL) 및 채널 차단기의 위치는 프로세싱/제조 요건들에 따라 조정될 수 있다.
다른 실시예에 따르면, 활성 열(AC)은 2개의 로컬 비트 라인들(354a, 354b) 및 2개의 로컬 소스 라인들(355a, 355b)을 포함한다. 로컬 비트 라인들(354a)과 로컬 소스 라인들(355a) 사이에 채널 영역(356a)이 놓인다. 로컬 비트 라인들(354b)과 로컬 소스 라인들(355b) 사이에 채널 영역(356b)이 놓인다. 마찬가지로, 채널 영역(356a)을 채널 영역(356b)으로부터 분리하기 위해, 절연 층과 같은 채널 차단기(320)가 2개의 로컬 비트 라인들(354a, 354b) 사이에 포지셔닝된다. 일부 실시예들에서는, 채널 차단기(320)가 생략될 수 있다고 이해된다. 예를 들어, 채널 영역(356a), 로컬 비트 라인(354a), 로컬 소스 라인(355a), 전하 저장 엘리먼트(334) 및 워드 라인(323p)이 메모리 셀(T1)을 구성한다. 예를 들어, 채널 영역(356b), 로컬 비트 라인(354b), 로컬 소스 라인(355b), 전하 저장 엘리먼트(334) 및 워드 라인(323p)이 메모리 셀(T2)을 구성한다.
각각의 활성 열 내의 신호 라인들(LBL, LSL)의 수는 설계 요건들에 의존할 수 있다. 일부 실시예들에서, 플래시 메모리 디바이스의 저장 밀도를 더 증가시키기 위해 2개보다 많은 신호 라인들(LBL) 및 2개보다 많은 신호 라인들(LSL)이 존재할 수 있다. 도 5는 본 발명의 또 다른 실시예에 따른 하나의 활성 열 내의 다수의 로컬 비트 라인들 및 다수의 로컬 소스 라인들을 도시하는 X-Y 평면의 개략적인 단면도이며, 여기서 유사한 숫자의 번호들은 유사한 엘리먼트들, 영역들 또는 층들을 표기한다. 도 5에 도시된 바와 같이, 마찬가지로, 활성 열(AC)은 워드 라인(WL)에 의해 랩어라운드된다. 활성 열(AC)은 (도 5에 도시되지 않은) 기판의 평면 표면에 직교하는 Z 방향을 따라 연장되는 수직 NOR 스트링을 포함한다.
활성 열(AC) 내의 수직 NOR 스트링의 하나의 특정 평면만이 도 5에 도시된다고 이해된다. 원형 실리콘 채널(356)이 도시된다. 전하 포획 층을 포함하는 전하 저장 엘리먼트(334)가 실리콘 채널(356)과 워드 라인(WL) 사이에 포지셔닝된다. 실리콘 채널(356) 및 활성 열(AC)의 형상들은 단지 예시 목적들일 뿐이라고 이해되어야 한다. 타원형 형상, 직사각형 형상 또는 불규칙한 형상과 같은 다른 형상들이 본 발명의 다양한 실시예들에 따라 적용 가능할 수 있다. 신호 라인들(LBL, LSL)의 위치의 형상들은 단지 예시 목적들일 뿐이라고 이해되어야 한다. 신호 라인들(LBL, LSL)의 위치는 프로세싱/제조 요건들에 따라 조정될 수 있다.
다른 실시예에 따르면, 활성 열(AC)은 4개의 로컬 비트 라인들(354a~354d) 및 4개의 로컬 소스 라인들(355a~355d)을 포함한다. 실리콘 채널(356)은 4개의 로컬 비트 라인들(354a~354d) 및 4개의 로컬 소스 라인들(355a~355d)에 의해 다수의 채널 영역들(356-1~356-8)로 분할된다. 도 5에서, 로컬 비트 라인들 사이에 채널 차단기가 포지셔닝되지 않는다. 플래시 메모리 디바이스의 저장 밀도를 증가시키기 위해 다수의 메모리 셀들이 형성될 수 있다. 예를 들어, 채널 영역들(356-1, 356-8), 로컬 비트 라인(354a), 로컬 비트 라인(354a)에 인접한 2개의 로컬 소스 라인들(355a, 355d), 전하 저장 엘리먼트(334) 및 워드 라인(323p)이 하나의 메모리 셀을 구성한다.
도 6은 본 발명의 또 다른 실시예에 따른 하나의 활성 열 내의 다수의 로컬 비트 라인들 및 다수의 로컬 소스 라인들을 도시하는 X-Y 평면의 개략적인 단면도이며, 여기서 유사한 숫자의 번호들은 유사한 엘리먼트들, 영역들 또는 층들을 표기한다. 도 6에 도시된 바와 같이, 마찬가지로, 활성 열(AC)은 워드 라인(WL)에 의해 랩어라운드된다. 활성 열(AC)은 (도 6에 도시되지 않은) 기판의 평면 표면에 직교하는 Z 방향을 따라 연장되는 수직 NOR 스트링을 포함한다.
활성 열(AC) 내의 수직 NOR 스트링의 하나의 특정 평면만이 도 6에 도시된다고 이해된다. 원형 실리콘 채널(356)이 도시된다. 전하 포획 층을 포함하는 전하 저장 엘리먼트(334)가 실리콘 채널(356)과 워드 라인(WL) 사이에 포지셔닝된다. 실리콘 채널(356) 및 활성 열(AC)의 형상들은 단지 예시 목적들일 뿐이라고 이해되어야 한다. 타원형 형상, 직사각형 형상 또는 불규칙한 형상과 같은 다른 형상들이 본 발명의 다양한 실시예들에 따라 적용 가능할 수 있다. 신호 라인들(LBL, LSL) 및 채널 차단기의 위치의 형상들은 단지 예시 목적들일 뿐이라고 이해되어야 한다. 신호 라인들(LBL, LSL) 및 채널 차단기의 위치는 프로세싱/제조 요건들에 따라 조정될 수 있다.
다른 실시예에 따르면, 활성 열(AC)은 4개의 로컬 비트 라인들(354a~354d) 및 4개의 로컬 소스 라인들(355a~355d)을 포함한다. 실리콘 채널(356)은 4개의 로컬 비트 라인들(354a~354d) 및 4개의 로컬 소스 라인들(355a~355d)에 의해 다수의 채널 영역들(356-1~356-6)로 분할된다. 플래시 메모리 디바이스의 저장 밀도를 증가시키기 위해 다수의 메모리 셀들이 형성될 수 있다. 예를 들어, 채널 영역(356-1), 로컬 비트 라인(354a), 로컬 비트 라인(354a)에 인접한 공유 로컬 소스 라인(355a), 전하 저장 엘리먼트(334) 및 워드 라인(323p)이 메모리 셀(T1)을 구성한다. 예를 들어, 채널 영역(356-2), 로컬 비트 라인(354b), 로컬 비트 라인(354b)에 인접한 공유 로컬 소스 라인(355a), 전하 저장 엘리먼트(334) 및 워드 라인(323p)이 메모리 셀(T2)을 구성한다. 예를 들어, 채널 영역들(356-3, 356-4), 로컬 비트 라인(354c), 로컬 비트 라인(354c)에 인접한 2개의 로컬 소스 라인들(355b, 355c), 전하 저장 엘리먼트(334) 및 워드 라인(323p)이 메모리 셀(T3)을 구성한다. 예를 들어, 채널 영역들(356-5, 356-6), 로컬 비트 라인(354d), 로컬 비트 라인(354d)에 인접한 2개의 로컬 소스 라인들(355c, 355d), 전하 저장 엘리먼트(334) 및 워드 라인(323p)이 메모리 셀(T4)을 구성한다.
도 6에서, 채널이 반드시 있어야 하는 것은 아니지만, 2개의 예시적인 채널 차단기들(320a, 320b)이 추가되어 채널을 차단할 수 있다. 2개의 채널 차단기들(320a, 320b)은 단지 예시 목적일 뿐이라고 이해된다. 채널 차단기들의 수는, 각각의 LBL이 그 외에도 적어도 하나의 LSL을 발견할 수 있고 LBL과 LSL 사이에 연속적인 채널이 있다는 사실에 영향을 미치지 않는 한, 증가 또는 감소될 수 있다. 이 도면에서 채널 차단기들의 수 및 위치는 단지 예시를 위한 것이다. 당해 기술분야에서 통상의 지식을 가진 자들은 본 발명의 교시들을 유지하면서 디바이스 및 방법의 다수의 수정들 및 변경들이 이루어질 수 있음을 쉽게 관찰할 것이다. 이에 따라, 위의 개시내용은 첨부된 청구항들의 경계들 및 한계들에 의해서만 제한되는 것으로 해석되어야 한다.

Claims (20)

  1. 3차원 플래시 메모리 디바이스로서,
    실질적인 평면 표면을 갖는 기판;
    상기 기판 위에 배치된 반도체 재료의 복수의 활성 열(active column)들 ― 상기 복수의 활성 열들 각각은 상기 기판의 상기 평면 표면에 직교하는 제1 방향을 따라 연장되고, 상기 복수의 활성 열들은 2차원 어레이(array)로 배열되며, 상기 복수의 활성 열들 각각은 상기 제1 방향을 따라 연장되는 적어도 2개의 로컬 비트 라인(local bit line)들 및 적어도 하나의 로컬 소스 라인을 포함함 ―;
    상기 적어도 2개의 로컬 비트 라인들 중 제1 로컬 비트 라인과 상기 적어도 하나의 로컬 소스 라인 사이의 제1 채널 영역;
    상기 적어도 2개의 로컬 비트 라인들 중 제2 로컬 비트 라인과 상기 적어도 하나의 로컬 소스 라인 사이의 제2 채널 영역;
    상기 복수의 활성 열들을 랩어라운드(wrap around)하는 워드 라인 스택(word line stack); 및
    상기 복수의 활성 열들 각각과 상기 워드 라인 스택 사이에 배치된 전하 저장 엘리먼트
    를 포함하는 3차원 플래시 메모리 디바이스.
  2. 제1항에 있어서,
    상기 워드 라인 스택은 상기 기판의 상기 평면 표면에 평행한 제2 방향을 따라 연장되는, 3차원 플래시 메모리 디바이스.
  3. 제2항에 있어서,
    상기 적어도 2개의 로컬 비트 라인들은 2개의 글로벌(global) 비트 라인들에 각각 전기적으로 결합되는, 3차원 플래시 메모리 디바이스.
  4. 제3항에 있어서,
    상기 2개의 글로벌 비트 라인들은, 상기 제2 방향에 평행하지 않고 상기 기판의 상기 평면 표면에 평행한 제3 방향을 따라 연장되는, 3차원 플래시 메모리 디바이스.
  5. 제3항에 있어서,
    상기 2개의 글로벌 비트 라인들 각각은 비트 라인 액세스 선택 트랜지스터에 전기적으로 결합되며,
    상기 비트 라인 액세스 선택 트랜지스터는 상기 2개의 글로벌 비트 라인들 각각을 상기 적어도 2개의 로컬 비트 라인들 각각에 접속하는, 3차원 플래시 메모리 디바이스.
  6. 제1항에 있어서,
    상기 전하 저장 엘리먼트는 전하 포획 층(charge-trapping layer)을 포함하는, 3차원 플래시 메모리 디바이스.
  7. 제6항에 있어서,
    상기 전하 포획 층은 실리콘 질화물을 포함하는, 3차원 플래시 메모리 디바이스.
  8. 제1항에 있어서,
    상기 제1 채널 영역을 상기 제2 채널 영역으로부터 분리하는 채널 차단기를 더 포함하는 3차원 플래시 메모리 디바이스.
  9. 제1항에 있어서,
    상기 복수의 활성 열들은 스태거링 방식(staggered manner)으로 배열되는, 3차원 플래시 메모리 디바이스.
  10. 제1항에 있어서,
    상기 기판은 실리콘 기판을 포함하는, 3차원 플래시 메모리 디바이스.
  11. 3차원 플래시 메모리 디바이스로서,
    실질적인 평면 표면을 갖는 기판;
    상기 기판 위에 배치된 반도체 재료의 복수의 활성 열들 ― 상기 복수의 활성 열들 각각은 상기 기판의 상기 평면 표면에 직교하는 제1 방향을 따라 연장되고, 상기 복수의 활성 열들은 2차원 어레이로 배열되며, 상기 복수의 활성 열들 각각은 상기 제1 방향을 따라 연장되는 다수의 로컬 비트 라인들 및 다수의 로컬 소스 라인들을 포함함 ―;
    상기 다수의 로컬 비트 라인들과 다수의 로컬 소스 라인들 사이의 다수의 채널 영역들;
    상기 복수의 활성 열들을 랩어라운드하는 워드 라인 스택; 및
    상기 복수의 활성 열들 각각과 상기 워드 라인 스택 사이에 배치된 전하 저장 엘리먼트
    를 포함하는 3차원 플래시 메모리 디바이스.
  12. 제11항에 있어서,
    상기 워드 라인 스택은 상기 기판의 상기 평면 표면에 평행한 제2 방향을 따라 연장되는, 3차원 플래시 메모리 디바이스.
  13. 제12항에 있어서,
    상기 다수의 로컬 비트 라인들은 다수의 글로벌 비트 라인들에 각각 전기적으로 결합되는, 3차원 플래시 메모리 디바이스.
  14. 제13항에 있어서,
    상기 다수의 글로벌 비트 라인들은, 상기 제2 방향에 평행하지 않고 상기 기판의 상기 평면 표면에 평행한 제3 방향을 따라 연장되는, 3차원 플래시 메모리 디바이스.
  15. 제13항에 있어서,
    상기 다수의 비트 라인들 각각은 비트 라인 액세스 선택 트랜지스터에 전기적으로 결합되며,
    상기 비트 라인 액세스 선택 트랜지스터는 상기 다수의 글로벌 비트 라인들 각각을 상기 다수의 로컬 비트 라인들 각각에 접속하는, 3차원 플래시 메모리 디바이스.
  16. 제11항에 있어서,
    상기 전하 저장 엘리먼트는 전하 포획 층을 포함하는, 3차원 플래시 메모리 디바이스.
  17. 제16항에 있어서,
    상기 전하 포획 층은 실리콘 질화물을 포함하는, 3차원 플래시 메모리 디바이스.
  18. 제11항에 있어서,
    상기 다수의 로컬 비트 라인들 중 2개의 로컬 비트 라인들 사이의 채널 차단기를 더 포함하는,
    3차원 플래시 메모리 디바이스.
  19. 제11항에 있어서,
    상기 복수의 활성 열들은 스태거링 방식으로 배열되는, 3차원 플래시 메모리 디바이스.
  20. 제11항에 있어서,
    상기 기판은 실리콘 기판을 포함하는, 3차원 플래시 메모리 디바이스.
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