CN111613623B - 具有增大的存储密度的三维闪存器件 - Google Patents

具有增大的存储密度的三维闪存器件 Download PDF

Info

Publication number
CN111613623B
CN111613623B CN202010498902.8A CN202010498902A CN111613623B CN 111613623 B CN111613623 B CN 111613623B CN 202010498902 A CN202010498902 A CN 202010498902A CN 111613623 B CN111613623 B CN 111613623B
Authority
CN
China
Prior art keywords
bit lines
flash memory
memory device
local
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010498902.8A
Other languages
English (en)
Other versions
CN111613623A (zh
Inventor
佘敏
汤强
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202010498902.8A priority Critical patent/CN111613623B/zh
Publication of CN111613623A publication Critical patent/CN111613623A/zh
Application granted granted Critical
Publication of CN111613623B publication Critical patent/CN111613623B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

3D闪存器件包括：衬底，具有基本平坦的表面。半导体材料的多个有源柱设置在所述衬底上方。所述多个有源柱中的每一个沿与所述衬底的所述平坦的表面正交的第一方向延伸。所述多个有源柱以二维阵列布置。所述多个有源柱中的每一个包括沿所述第一方向延伸的多个局部源极线和多个局部位线。多个沟道区设置在所述多个局部位线和所述多个局部源极线之间。字线堆叠体环绕所述多个有源柱。电荷存储元设置在所述多个有源柱中的每一个和所述字线堆叠体之间。

Description

具有增大的存储密度的三维闪存器件
本申请是申请日为2019年6月28日、申请号为201980001326.7、发明名称为“具有增大的存储密度的三维闪存器件”的发明专利的分案申请。
技术领域
本公开涉及一种存储器器件，并且更具体地，涉及一种具有增大的存储密度的三维(3D)NOR闪存器件。
背景技术
闪存器件是非易失性存储器器件，其中存储的数据可以被电擦除或写入(即，可编程)。实际上，闪存器件广泛用于计算机和存储卡中，因为它们可以在单个过程中被擦除，并且是电可编程的。
基于用于读取操作的逻辑门，有两种主要类型的闪存：NAND型和NOR型。对于NOR闪存，可以独立地读取或修改每一个单独的存储器单元，其提供完全的随机存取，并且因此可以用于具有非易失性的可执行代码存储以替代易失性SRAM或DRAM。
如本领域中已知的，NOR存储器串或NOR串包括多个存储晶体管，每一个存储晶体管连接到共享源极区和共享漏极区。因此，NOR串中的晶体管并联连接。为了对NOR串中的存储晶体管进行读取或编程，仅需要激活该存储晶体管(即，“开启”或导通)，NOR串中的所有其他存储晶体管保持休眠(即，“关闭”或不导通)。因此，NOR串允许更快地感测激活的存储晶体管以进行读取。
传统的NOR晶体管通过沟道热电子(CHE)注入技术编程，其中当适当的电压施加到控制栅极时，电子通过源极区和漏极区之间的电压差在沟道区中加速，并注入控制栅极和沟道区之间的电荷俘获层中。
随着闪存芯片的相继产生，重点继续放在增大阵列密度和最大化芯片面积，同时最小化制造成本上。进一步希望在很少或没有改变当前工艺流程的情况下增大闪存器件的存储密度。
发明内容
本公开的一个目的是提供一种具有增大的存储密度的改进的三维(3D)NOR闪存器件。
根据本公开的一方面，一种三维闪存器件，包括：衬底，具有基本平坦的表面。半导体材料的多个有源柱设置在所述衬底上方。所述多个有源柱中的每一个沿与所述衬底的所述平坦的表面正交的第一方向延伸。所述多个有源柱以二维阵列布置。所述多个有源柱中的每一个包括沿所述第一方向延伸的至少一个局部源极线和至少两个局部位线。第一沟道区设置在所述至少两个局部位线中的第一局部位线与所述至少一个局部源极线之间。第二沟道区设置在所述至少两个局部位线中的第二局部位线与所述至少一个局部源极线之间。字线堆叠体环绕所述多个有源柱。电荷存储元设置在所述多个有源柱中的每一个和所述字线堆叠体之间。
根据一些实施例，所述字线堆叠体沿与所述衬底的所述平坦的表面平行的第二方向延伸。
根据一些实施例，所述至少两个局部位线分别电耦合到两个全局位线。
根据一些实施例，所述两个全局位线沿不平行于所述第二方向，而平行于所述衬底的所述平坦的表面的第三方向延伸。
根据一些实施例，所述两个全局位线中的每一个电耦合到位线存取选择晶体管，其中，所述位线存取选择晶体管将所述两个全局位线中的每一个连接至所述至少两个局部位线中的每一个。
根据一些实施例，所述电荷存储元包括电荷俘获层。
根据一些实施例，所述电荷俘获层包括氮化硅。
根据一些实施例，所述三维闪存器件还包括：沟道断路器，将所述第一沟道区与所述第二沟道区分开。
根据一些实施例，所述多个有源柱以交错方式布置。
根据一些实施例，所述衬底包括硅衬底。
根据本公开的另一方面，一种三维闪存器件，包括：衬底，具有基本平坦的表面。半导体材料的多个有源柱设置在所述衬底上方。所述多个有源柱中的每一个沿与所述衬底的所述平坦的表面正交的第一方向延伸。所述多个有源柱以二维阵列布置。所述多个有源柱中的每一个包括沿所述第一方向延伸的多个局部源极线和多个局部位线。多个沟道区设置在所述多个局部位线和所述多个局部源极线之间。字线堆叠体环绕所述多个有源柱。电荷存储元设置在所述多个有源柱中的每一个和所述字线堆叠体之间。
根据一些实施例，所述字线堆叠体沿与所述衬底的所述平坦的表面平行的第二方向延伸。
根据一些实施例，所述多个局部位线分别电耦合到多个全局位线。
根据一些实施例，所述多个全局位线沿不平行于所述第二方向，而平行于所述衬底的所述平坦的表面的第三方向延伸。
根据一些实施例，所述多个全局位线中的每一个电耦合到位线存取选择晶体管，其中，所述位线存取选择晶体管将所述多个全局位线中的每一个连接至所述多个局部位线中的每一个。
根据一些实施例，所述电荷存储元包括电荷俘获层。
根据一些实施例，所述电荷俘获层包括氮化硅。
根据一些实施例，所述三维闪存器件还包括：沟道断路器，在所述多个局部位线中的两个之间。
根据一些实施例，所述多个有源柱以交错方式布置。
根据一些实施例，所述衬底包括硅衬底。
在阅读了在各个图和图样中示出的优选实施例的以下详细描述之后，本发明的这些和其他目的无疑将对本领域普通技术人员变得显而易见。
附图说明
结合于此并形成说明书的部分的附图示出了本公开的实施例，并且与说明书一起进一步用于解释本公开的原理并使本领域技术人员能够实现和使用本公开。
图1示出了根据本发明的一个实施例的概念化的存储器结构，其示出了在垂直NOR串中设置的存储器单元的三维组织，其中每一个垂直NOR串具有存储器单元，每一个存储器单元由多个水平字线中的一个控制；
图2是根据本发明的一个实施例的ZY平面中的横截面，示出了有源柱的垂直NOR串至全局位线、全局源极线和公共体偏置源的连接；
图3是根据本发明实施例的XY平面中的横截面，示出了共享字线堆叠体的垂直NOR串的交错紧密堆积；
图4是根据本发明另一实施例的XY平面中的示意性横截面图，示出了一个有源柱中的多个局部位线和多个局部源极线；
图5是根据本发明又一实施例的XY平面中的示意性横截面图，示出了一个有源柱中的多个局部位线和多个局部源极线；以及
图6是根据本发明又一实施例的XY平面中的示意性横截面图，示出了一个有源柱中的多个局部位线和多个局部源极线。
将参考附图描述本公开的实施例。
具体实施方式
现在将详细参考本发明的示例性实施例，其在附图中示出以便理解和实施本公开并实现技术效果。可以理解，以下描述仅通过示例的方式进行，而不是限制本公开。本公开的各种实施例和实施例中的彼此不冲突的各种特征可以以各种方式组合和重新布置。在不脱离本公开的精神和范围的情况下，本公开的修改、等同物或改进对于本领域技术人员来说是可以理解的，并且旨在包含在本公开的范围内。
应当注意，申请文件中对“一个实施例”、“实施例”、“示范性实施例”、“一些实施例”等的引用指示描述的实施例可以包括特定特征、结构、或特性，但是每一个实施例不必然包括该特定特征、结构、或特性。此外，该短语不必然指相同的实施例。
此外，当联系实施例描述特定特征、结构或特性时，不管是否明确描述，与其它实施例相联系来实现该特征、结构或特性都在本领域技术人员的知识范围内。
通常，可以至少部分根据上下文中的用法来理解术语学。例如，于此使用的术语“一个或更多”，至少部分取决于上下文，可以用于在单数的意义上描述任何特征、结构、或特性，或可以用于在复数的意义上描述特征、结构或特性的组合。类似地，诸如“一”、“一个”、或“所述”的术语再次可以被理解为传达单数用法或传达复数用法，至少部分取决于上下文。
将易于理解的是，本公开中的“在……上”、“在……上方”、以及“在……之上”的意思应当被以最宽的方式解释，使得“在……上”不仅意指“直接在……(某物)上”，而且也包括“在……(某物)上”且其间具有中间特征或层，并且“在……上方”或“在……之上”不仅意指“在……(某物)上方”或“在……(某物)之上”的意思，而且也能够包括“在……(某物)上方”或“在……(某物)之上”，而其间没有中间特征或层(即，直接在某物上)的意思。
此外，空间上的相对术语，诸如“在……之下”、“在……下方”、“下部的”、“在……上方”、“上部的”等于此可以用于易于描述，以描述如图中示例的一个元件或特征与别的元件(单个或多个)或特征(单个或多个)的关系。除图中描绘的取向之外，空间上的相对术语还意图涵盖使用或操作中器件的不同取向。装置可以另外地取向(旋转90度或处于其它取向)并且可以同样地相应解释于此使用的空间上的相对描述符。术语“垂直”指的是正交于半导体衬底的表面的方向，术语“水平”指的是平行于半导体衬底表面的任何方向。
图1示出了概念化存储器结构1，其示出了在垂直NOR串中设置的存储器单元(或存储元)的三维组织。在概念化存储器结构1中，根据本发明的一个实施例，每一个垂直NOR串包括存储器单元，每一个存储器单元由对应的水平字线控制。在概念化存储器结构1中，每一个存储器单元形成在“垂直”，即，沿正交于衬底10的表面的方向，设置的沉积薄膜中。衬底10例如可以是用于制造集成电路的传统硅晶片或硅衬底，但不限于此。如图1中所示，采用笛卡尔坐标系仅仅是为了便于讨论。在该坐标系下，衬底10的表面被认为是平行于XY平面的平面。因此，如在本说明书中所使用的，术语“水平”是指平行于XY平面的任何方向，而“垂直”是指Z方向。
在图1中，Z方向上的每一个垂直柱表示垂直NOR串(例如，垂直NOR串111)中的存储元或TFT。垂直NOR串以规则的方式布置成均沿X方向延伸的行。替代地，可以将相同的布置视为均沿Y方向延伸的行的布置。垂直NOR串的存储元可以包括垂直局部位线，并且可以共享垂直局部源极线(未示出)。水平字线(例如，WL 113)的堆叠体沿Y方向延伸，每一个字线用作与沿Y方向的字线相邻设置的垂直NOR串的对应TFT的控制栅极。全局源极线(例如，GSL112)和全局位线(例如，GBL 114)可沿X方向设置，通常在概念化存储器结构1的底部下方或在顶部上延伸。替代地，信号线GSL 112和GBL 114可以都在概念化存储器结构1下方布线或者都在概念化存储器结构1顶部上布线，这些信号线中的每一个可以通过存取晶体管(图1中未示出)选择性地连接到各个垂直NOR串的局部源极线和局部位线。
仅出于说明的目的，概念化存储器结构1是多栅极垂直NOR串阵列，其由垂直NOR串的4×5布置构成，每一个NOR串典型地具有32个或更多个存储元和存取选择晶体管。尽管图1中示为垂直NOR串的4×5布置，其中每一个垂直NOR串具有多个存储元件，但是本发明的存储器结构可在沿X和Y方向中的任一个的每一行中具有任意数量的垂直NOR串，并且在每一个垂直NOR串中具有任意数量的存储元。例如，可以存在数千个在沿X和Y方向的行中排列的垂直NOR串，每一个NOR串具有例如2、4、8、16、32、64、128或更多个存储元。
图1的每一个垂直NOR串(例如，垂直NOR串111)中的存储元的数量对应于向垂直NOR串提供控制栅极的字线(例如，WL 113)的数量。字线可以形成为窄的长金属条带，每一个条带沿Y方向延伸。字线堆叠为字线在彼此之上，并且通过其间的电介质绝缘层彼此电隔离。每一个堆叠体中的字线的数量可以是任何数量，但是优选地是2的整数幂(即，2n，其中n是整数)。
图2是根据本发明的一个实施例的在ZY平面中的横截面，示出了有源柱C1的垂直NOR串至全局位线GBL1、全局源极线GSL1、公共体偏置源206的连接。如图2所示，位线存取选择晶体管211连接全局位线GBL1与局部位线LBL1，且接触部256任选地将有源条带上的P-体(或未掺杂体)区连接至衬底200中的体偏置源206。位线存取选择晶体管211形成于有源柱C1上方。然而，替代地，位线存取选择晶体管211可在有源柱C1的底部形成或在其它实施例中在衬底200中形成。
例如，位线存取选择晶体管211可以与存取选择字线SWL一起形成于N+/P-/N+掺杂的多晶硅堆叠体的隔离岛中。当足够大的电压被施加到选择字线SWL时，P-沟道发生反型，从而将局部位线LBL1连接到全局位线GBL1。存取选择字线SWL可以沿与字线223不同的方向(即，Y方向)延伸，字线223用作垂直NOR串的TFT 270的控制栅极。存取选择字线SWL可以与字线223分开形成。在一个实施例中，全局位线GBL1沿X方向(即，正交于字线的方向)水平延伸，并且位线存取选择晶体管211提供对局部位线LBL1的存取，该局部位线LBL1是由全局位线GBL1服务的许多垂直NOR串中的仅一个垂直NOR串的局部位线。为了提高读取和编程操作效率，在多栅极NOR串阵列中，可以使用数千个全局位线来对由存取选择字线SWL存取的数千个垂直NOR串的局部位线进行并行存取。在图2中，局部源极线LSL1可以通过接触部257连接到全局源极线GSL1。应当理解，图2中的有源柱C1的垂直NOR串仅用于说明目的。应当理解，在一些其他实施例中，可以省略位线存取选择晶体管211。
可以通过衬底200中的解码电路对全局源极线GSL1进行解码。支持电路可以包括地址编码器、地址解码器、感测放大器、输入/输出驱动器、移位寄存器、锁存器、参考单元、电源线、偏置和参考电压发生器、反相器、NAND、NOR、XOR和其他逻辑门、其他存储元、顺序器和状态机等。多栅极NOR串阵列可以被组织为多个电路块，每一个块具有多个多栅极NOR串阵列。
图3是XY平面中的横截面，示出了根据本发明的实施例的共享字线堆叠体的垂直NOR串的交错紧密堆积。根据本发明的一个实施例，如图3所示，示出了具有环绕字线的多个垂直NOR串或有源柱。垂直NOR串或有源柱交错为更靠近在一起，使得字线堆叠体323p(WL31-0)可由更多垂直NOR串共享。
在图3中，半导体材料的多个有源柱(由沟道孔CH00、CH01、CH10、CH11表示)设置在衬底(图3中未示出)上方，并且多个有源柱中的每一个沿着与衬底的平面表面正交的方向延伸。有源柱以二维阵列和交错方式布置。垂直NOR串分别形成在沟道孔CH00、CH01、CH10、CH11内。沟道孔CH00、CH01、CH10、CH11通过蚀刻穿过金属字线和字线之间的电介质隔离层的堆叠体来形成。制造工艺流程类似于现有技术的垂直NAND串的制造工艺流程，除了垂直NOR串中的晶体管彼此并行设置，而不是像在垂直NAND翼中串行设置之外。在四个示例性沟道孔CH00、CH01、CH10、CH11中的每一个内，通过N+掺杂的垂直柱方便垂直NOR串中的晶体管的形成，垂直柱延伸到沟道孔的整个深度，设置有用于沿垂直NOR串的所有TFT的一个共享的局部源极线(LSL)355和两个局部位线(LBL)354a和354b。
根据本发明的一个实施例，在四个示例性沟道孔CH00、CH01、CH10、CH11中的每一个中，未掺杂或轻掺杂的沟道区356a和356b分别与局部位线(LBL)354a和354b相邻设置。沟道区356a和356b通过诸如绝缘层的沟道断路器320彼此分开。包括电荷俘获层的电荷存储元334位于沟道区356a和356b与字线堆叠体323p之间，从而沿垂直有源条带形成2、4、8、16、32、64、128或更多的TFT的堆叠体。根据本发明的一个实施例，电荷存储元334的电荷俘获层可以包括氮化硅，但不限于此。电荷俘获层可以是晶体管栅极电介质材料，例如包括：隧道电介质(例如，二氧化硅)的薄膜；随后是诸如氮化硅等电荷俘获材料的薄层或嵌入在非导电电介质材料中的导电纳米点，或隔离浮栅，并且电荷俘获层由诸如ONO(氧化物-氮化物-氧化物)等阻挡电介质层或诸如氧化铝或氧化铪或这些电介质的一些组合等高介电常数膜覆盖。电荷可以采用沟道热电子注入编程途径存储在电荷俘获层中。
在图3的实施例中，字线堆叠体沿Y方向延伸，各个水平条带323p(WL31-0)、323p(WL31-1)通过气隙或电介质隔离310彼此分开。八个示例性全局位线(GBL)314-0～314-7沿X方向成行水平延伸，正交于字线。八个全局位线(GBL)314-0～314-7中的每一个通过存取选择晶体管(图2中的211，图3中未示出)对沿着垂直条带的行的局部位线(LBL)进行存取，该存取选择晶体管可以位于存储器阵列上方。类似地，每一个全局源极线(图3中未示出)对沿着行的局部源极线支柱进行存取。例如，全局源极线可以设置在存储器阵列之下。
在图3中，两个TFT(或两个存储器单元)设置在四个示例性沟道孔CH00、CH01、CH10、CH11中的每一个中。例如，两个存储单元T10a和T10b设置在沟道孔CH10中，两个存储单元T00a和T00b设置在沟道孔CH00中，两个存储单元T11a和T11b设置在沟道孔CH11中，并且两个存储单元T01a和T01b设置在沟道孔CH01中。图3中所示的每一个垂直NOR串具有两个沟道区356a和356b、两个局部位线(LBL)354a和354b、以及一个共享局部源极线(LSL)355。例如，沟道区356a、局部位线354a、共享局部源极线355、电荷存储元334、以及字线323p构成沟道孔CH10中的存储单元T10a。例如，沟道区356b、局部位线354b、共享局部源极线355、电荷存储元334、以及字线323p构成沟道孔CH10中的存储单元T10b。因此，所公开的存储器结构使垂直NOR串的存储密度加倍。
图4是根据本发明另一实施例的XY平面中的示意性横截面图，示出了一个有源柱中的多个局部位线和多个局部源极线，其中相似的数字标号表示相似的元件、区或层。如图4所示，有源柱AC被字线WL环绕。有源柱AC包括沿Z方向延伸的垂直NOR串，Z方向正交于衬底(图4中未示出)的平坦表面。可以存在多个有源柱，这些有源柱以二维阵列并且以交错的方式布置在衬底上，如图3所示。
应当理解，图4中仅示出了有源柱AC中的垂直NOR串的一个特定平面。示出了圆形硅沟道356。包括电荷俘获层的电荷存储元334位于硅沟道356和字线WL之间。应当理解，硅沟道356和有源柱AC的形状仅用于说明目的。根据本发明的各种实施例，可以应用诸如椭圆形状、矩形形状或不规则形状的其他形状。应当理解，信号线LBL和LSL以及沟道断路器的位置的形状仅用于说明目的。可以根据处理/制造要求来调整信号线LBL和LSL以及沟道断路器的位置。
根据另一实施例，有源柱AC包括两个局部位线354a和354b以及两个局部源极线355a和355b。沟道区356a位于局部位线354a和局部源极线355a之间。沟道区356b位于局部位线354b和局部源极线355b之间。同样，诸如绝缘层的沟道断路器320位于两个局部位线354a和354b之间，以便将沟道区356a与沟道区356b分开。应当理解，在一些实施例中，可以省略沟道断路器320。例如，沟道区356a、局部位线354a、局部源极线355a、电荷存储元334、以及字线323p构成存储器单元T1。例如，沟道区356b、局部位线354b、局部源极线355b、电荷存储元334、以及字线323p构成存储单元T2。
每一个有源柱中的信号线LBL和LSL的数量可以取决于设计要求。在一些实施例中，可以存在两个以上的信号线LBL和两个以上的信号线LSL，以进一步增大闪存器件的存储密度。图5是根据本发明的又一个实施例的XY平面中的示意性横截面图，示出了一个有源柱中的多个局部位线和多个局部源极线，其中相似的数字标号表示相似的元件、区域或层。同样地，如图5所示，有源柱AC被字线WL环绕。有源柱AC包括沿Z方向延伸的垂直NOR串，Z方向正交于衬底(图5中未示出)的平坦表面。
应当理解，图5中仅示出了有源柱AC中的垂直NOR串的一个特定平面。示出了圆形硅沟道356。包括电荷俘获层的电荷存储元334位于硅沟道356和字线WL之间。应当理解，硅沟道356和有源柱AC的形状仅用于说明目的。根据本发明的各种实施例，可以应用诸如椭圆形状、矩形形状或不规则形状的其他形状。应当理解，信号线LBL和LSL的位置的形状仅用于说明目的。可以根据处理/制造要求来调整信号线LBL和LSL的位置。
根据另一实施例，有源柱AC包括四个局部位线354a～354d和四个局部源极线355a～355d。硅沟道356由四个局部位线354a～354d和四个局部源极线355a～355d分成多个沟道区356-1～356-8。在图5中，没有沟道断路器位于局部位线之间。可以形成多个存储器单元，以便增大闪存器件的存储密度。例如，沟道区356-1和356-8、局部位线354a、与局部位线354a相邻的两个局部源极线355a和355d、电荷存储元334、以及字线323p构成一个存储器单元。
图6是根据本发明的又一个实施例的XY平面中的示意性横截面图，示出了一个有源柱中的多个局部位线和多个局部源极线，其中相似的数字标号表示相似的元件、区或层。同样地，如图6所示，有源柱AC被字线WL环绕。有源柱AC包括沿Z方向延伸的垂直NOR串，Z方向正交于衬底(图6中未示出)的平坦表面。
应当理解，图6中仅示出了有源柱AC中的垂直NOR串的一个特定平面。示出了圆形硅沟道356。包括电荷俘获层的电荷存储元334位于硅沟道356和字线WL之间。应当理解，硅沟道356和有源柱AC的形状仅用于说明目的。根据本发明的各种实施例，可以应用诸如椭圆形状、矩形形状或不规则形状的其他形状。应当理解，信号线LBL和LSL以及沟道断路器的位置的形状仅用于说明目的。可以根据处理/制造要求调整信号线LBL和LSL以及沟道断路器的位置。
根据另一实施例，有源柱AC包括四个局部位线354a～354d和四个局部源极线355a～355d。硅沟道356由四个局部位线354a～354d和四个局部源极线355a～355d分成多个沟道区356-1～356-6。可以形成多个存储器单元，以便增大闪存器件的存储密度。例如，沟道区356-1、局部位线354a、与局部位线354a相邻的共享局部源极线355a、电荷存储元334、以及字线323p构成存储器单元T1。例如，沟道区356-2、局部位线354b、与局部位线354b相邻的共享局部源极线355a、电荷存储元334、以及字线323p构成存储器单元T2。例如，沟道区356-3和356-4、局部位线354c、与局部位线354c相邻的两个局部源极线355b和355c、电荷存储元334、以及字线323p构成存储器单元T3。例如，沟道区356-5和356-6、局部位线354d、与局部位线354d相邻的两个局部源极线355c和355d、电荷存储元334、以及字线323p构成存储器单元T4。
在图6中，可以添加两个示例性的沟道断路器320a和320b以断开沟道，然而它不是必须的。应当理解，两个沟道断路器320a和320b仅用于说明目的。可以增大或减少沟道断路器的数量，只要它不影响如下事实：每一个LBL可以在其旁边找到至少一个LSL，并且在LBL和LSL之间存在连续沟道。该图中的沟道断路器的位置和数量仅用于说明。本领域技术人员将容易地观察到，可以在保留本发明的教导的同时对器件和方法进行许多修改和变更。因此，上述公开内容应被解释为仅受所附权利要求的范围和界限的限制。

Claims (19)

1.一种三维闪存器件，包括：
衬底，具有基本平坦的表面；
半导体材料的多个有源柱，设置在所述衬底上方，所述多个有源柱中的每一个沿与所述衬底的所述平坦的表面正交的第一方向延伸，其中，所述多个有源柱以二维阵列布置，并且其中，所述多个有源柱中的每一个包括沿所述第一方向延伸的至少一个局部源极线和至少两个局部位线；
与所述多个有源柱分别对应的多个沟道，每个沟道包括：
多个沟道区，分别位于对应的有源柱的相应局部位线与所述对应的有源柱的相应局部源极线之间；
字线堆叠体，环绕所述多个有源柱；以及
电荷存储元，设置在所述多个有源柱中的每一个和所述字线堆叠体之间，
其中，所述至少一个局部源极线和至少两个局部位线包括：
两个局部源极线（355a、355b）和两个局部位线（354a、354b）；或者
4个局部源极线（355a、355b、355c、355d）和4个局部位线（354a、354b、354c、354d）。
2.根据权利要求1所述的三维闪存器件，其中，所述字线堆叠体沿与所述衬底的所述平坦的表面平行的第二方向延伸。
3.根据权利要求2所述的三维闪存器件，其中，所述至少两个局部位线分别电耦合到两个全局位线。
4.根据权利要求3所述的三维闪存器件，其中，所述两个全局位线沿不平行于所述第二方向，而平行于所述衬底的所述平坦的表面的第三方向延伸。
5.根据权利要求3所述的三维闪存器件，其中，所述两个全局位线中的每一个电耦合到位线存取选择晶体管，其中，所述位线存取选择晶体管将所述两个全局位线中的每一个连接至所述至少两个局部位线中的每一个。
6.根据权利要求1所述的三维闪存器件，其中，所述电荷存储元包括电荷俘获层。
7.根据权利要求6所述的三维闪存器件，其中，所述电荷俘获层包括氮化硅。
8.根据权利要求1所述的三维闪存器件，还包括：
沟道断路器，将所述多个沟道区分开。
9.根据权利要求1所述的三维闪存器件，其中，所述多个有源柱以交错方式布置。
10.根据权利要求1所述的三维闪存器件，其中，所述衬底包括硅衬底。
11.一种三维闪存器件，包括：
衬底，具有基本平坦的表面；
半导体材料的多个有源柱，设置在所述衬底上方，所述多个有源柱中的每一个沿与所述衬底的所述平坦的表面正交的第一方向延伸，其中，所述多个有源柱以二维阵列布置，并且其中，所述多个有源柱中的每一个包括沿所述第一方向延伸的多个局部源极线和多个局部位线；
与所述多个有源柱分别对应的多个沟道，每个沟道包括：
多个沟道区，在对应的有源柱的所述多个局部位线中的相应局部位线与所述对应的有源柱的所述多个局部源极线中的相应局部源极线之间；
字线堆叠体，环绕所述多个有源柱；
电荷存储元，设置在所述多个有源柱中的每一个和所述字线堆叠体之间；以及
沟道断路器，在所述多个局部位线中的两个之间；
其中，所述多个局部源极线和多个局部位线包括：
两个局部源极线（355a、355b）和两个局部位线（354a、354b）；或者
4个局部源极线（355a、355b、355c、355d）和4个局部位线（354a、354b、354c、354d）。
12.根据权利要求11所述的三维闪存器件，其中，所述字线堆叠体沿与所述衬底的所述平坦的表面平行的第二方向延伸。
13.根据权利要求12所述的三维闪存器件，其中，所述多个局部位线分别电耦合到多个全局位线。
14.根据权利要求13所述的三维闪存器件，其中，所述多个全局位线沿不平行于所述第二方向，而平行于所述衬底的所述平坦的表面的第三方向延伸。
15.根据权利要求13所述的三维闪存器件，其中，所述多个全局位线中的每一个电耦合到位线存取选择晶体管，其中，所述位线存取选择晶体管将所述多个全局位线中的每一个连接至所述多个局部位线中的每一个。
16.根据权利要求11所述的三维闪存器件，其中，所述电荷存储元包括电荷俘获层。
17.根据权利要求16所述的三维闪存器件，其中，所述电荷俘获层包括氮化硅。
18.根据权利要求11所述的三维闪存器件，其中，所述多个有源柱以交错方式布置。
19.根据权利要求11所述的三维闪存器件，其中，所述衬底包括硅衬底。
CN202010498902.8A 2019-06-28 2019-06-28 具有增大的存储密度的三维闪存器件 Active CN111613623B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010498902.8A CN111613623B (zh) 2019-06-28 2019-06-28 具有增大的存储密度的三维闪存器件

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201980001326.7A CN110520990B (zh) 2019-06-28 2019-06-28 具有增大的存储密度的三维闪存器件
PCT/CN2019/093678 WO2020258246A1 (en) 2019-06-28 2019-06-28 Three-dimensional flash memory device with increased storage density
CN202010498902.8A CN111613623B (zh) 2019-06-28 2019-06-28 具有增大的存储密度的三维闪存器件

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201980001326.7A Division CN110520990B (zh) 2019-06-28 2019-06-28 具有增大的存储密度的三维闪存器件

Publications (2)

Publication Number Publication Date
CN111613623A CN111613623A (zh) 2020-09-01
CN111613623B true CN111613623B (zh) 2021-02-19

Family

ID=68634396

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202010498902.8A Active CN111613623B (zh) 2019-06-28 2019-06-28 具有增大的存储密度的三维闪存器件
CN201980001326.7A Active CN110520990B (zh) 2019-06-28 2019-06-28 具有增大的存储密度的三维闪存器件

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201980001326.7A Active CN110520990B (zh) 2019-06-28 2019-06-28 具有增大的存储密度的三维闪存器件

Country Status (7)

Country Link
US (2) US11211400B2 (zh)
EP (1) EP3963628B1 (zh)
JP (1) JP7325552B2 (zh)
KR (1) KR20220010027A (zh)
CN (2) CN111613623B (zh)
TW (1) TWI725648B (zh)
WO (1) WO2020258246A1 (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11729988B2 (en) * 2020-06-18 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device comprising conductive pillars and method of forming the same
CN112106199B (zh) * 2020-07-08 2024-04-16 长江存储科技有限责任公司 用于形成具有拥有梅花形状的沟道结构的三维存储器件的方法
WO2022006776A1 (en) * 2020-07-08 2022-01-13 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with channel structures having plum blossom shape
WO2022082347A1 (en) * 2020-10-19 2022-04-28 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with channel structures having plum blossom shape and methods for forming the same
CN117881189A (zh) * 2020-11-13 2024-04-12 武汉新芯集成电路制造有限公司 半导体器件
US11778823B2 (en) 2020-12-17 2023-10-03 Macronix International Co., Ltd. Three-dimensional memory device and method for manufacturing the same
TWI759015B (zh) * 2020-12-17 2022-03-21 旺宏電子股份有限公司 三維記憶體元件及其製造方法
US20220285398A1 (en) * 2021-03-04 2022-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional memory devices and methods of manufacturing thereof
TWI763361B (zh) * 2021-03-10 2022-05-01 旺宏電子股份有限公司 記憶體裝置及製造方法及其操作方法
US11647637B2 (en) * 2021-08-20 2023-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices and methods of manufacturing thereof
US20230106571A1 (en) * 2021-10-06 2023-04-06 Macronix International Co., Ltd. 3d nor and 3d nand memory integration
US20230178619A1 (en) * 2021-12-03 2023-06-08 International Business Machines Corporation Staggered stacked semiconductor devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100002516A1 (en) * 2008-07-02 2010-01-07 Samsung Electronics Co., Ltd. Integrated Circuit Memory Devices Having Vertically Arranged Strings of Memory Cells Therein and Methods of Operating Same
CN102769018A (zh) * 2011-05-04 2012-11-07 海力士半导体有限公司 非易失性存储器件
CN107994033A (zh) * 2017-11-16 2018-05-04 长江存储科技有限责任公司 一种基于氧化物-多晶硅薄膜堆叠的3d nand沟道孔成形方法
CN108701475A (zh) * 2015-11-25 2018-10-23 日升存储公司 三维垂直nor闪速薄膜晶体管串

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW406419B (en) * 1998-01-15 2000-09-21 Siemens Ag Memory-cells arrangement and its production method
US6536719B2 (en) 2001-07-17 2003-03-25 .Engineering, Inc. Single-handed cord/cable management device
TW569378B (en) 2002-07-25 2004-01-01 Taiwan Semiconductor Mfg Structure with L-shape word line spacer and fabricating method thereof
KR100909627B1 (ko) 2007-10-10 2009-07-27 주식회사 하이닉스반도체 플래시 메모리소자
WO2012002186A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9147493B2 (en) * 2013-06-17 2015-09-29 Micron Technology, Inc. Shielded vertically stacked data line architecture for memory
KR102128465B1 (ko) * 2014-01-03 2020-07-09 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
KR102145062B1 (ko) * 2014-03-17 2020-08-18 에스케이하이닉스 주식회사 반도체 장치
US9666594B2 (en) * 2014-09-05 2017-05-30 Sandisk Technologies Llc Multi-charge region memory cells for a vertical NAND device
US9418750B2 (en) * 2014-09-15 2016-08-16 Sandisk Technologies Llc Single ended word line and bit line time constant measurement
US9711522B2 (en) 2014-10-03 2017-07-18 Sandisk Technologies Llc Memory hole structure in three dimensional memory
US20170062456A1 (en) * 2015-08-31 2017-03-02 Cypress Semiconductor Corporation Vertical division of three-dimensional memory device
US9842651B2 (en) 2015-11-25 2017-12-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin film transistor strings
US9858009B2 (en) 2015-10-26 2018-01-02 Sandisk Technologies Llc Data folding in 3D nonvolatile memory
TWI572018B (zh) 2015-10-28 2017-02-21 旺宏電子股份有限公司 記憶體元件及其製作方法
US10103155B2 (en) * 2016-03-09 2018-10-16 Toshiba Memory Corporation Semiconductor memory device
US9847342B2 (en) * 2016-03-14 2017-12-19 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
KR102637644B1 (ko) * 2016-07-14 2024-02-19 삼성전자주식회사 메모리 장치
KR20180073161A (ko) 2016-12-22 2018-07-02 삼성전자주식회사 수직형 메모리 장치
CN110268523A (zh) * 2017-02-04 2019-09-20 三维单晶公司 3d半导体装置及结构
CN107527919A (zh) * 2017-08-31 2017-12-29 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN109698162A (zh) * 2017-10-20 2019-04-30 萨摩亚商费洛储存科技股份有限公司 三维存储元件及其制造方法
CN107863348B (zh) * 2017-11-01 2019-03-12 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN109801922B (zh) * 2019-01-31 2020-10-20 长江存储科技有限责任公司 一种形成三维存储器的方法及三维存储器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100002516A1 (en) * 2008-07-02 2010-01-07 Samsung Electronics Co., Ltd. Integrated Circuit Memory Devices Having Vertically Arranged Strings of Memory Cells Therein and Methods of Operating Same
CN102769018A (zh) * 2011-05-04 2012-11-07 海力士半导体有限公司 非易失性存储器件
CN108701475A (zh) * 2015-11-25 2018-10-23 日升存储公司 三维垂直nor闪速薄膜晶体管串
CN107994033A (zh) * 2017-11-16 2018-05-04 长江存储科技有限责任公司 一种基于氧化物-多晶硅薄膜堆叠的3d nand沟道孔成形方法

Also Published As

Publication number Publication date
EP3963628B1 (en) 2023-12-06
US20220045099A1 (en) 2022-02-10
CN110520990A (zh) 2019-11-29
EP3963628A1 (en) 2022-03-09
TWI725648B (zh) 2021-04-21
US11211400B2 (en) 2021-12-28
JP7325552B2 (ja) 2023-08-14
CN111613623A (zh) 2020-09-01
WO2020258246A1 (en) 2020-12-30
KR20220010027A (ko) 2022-01-25
TW202101679A (zh) 2021-01-01
US20200411539A1 (en) 2020-12-31
CN110520990B (zh) 2020-05-22
EP3963628A4 (en) 2022-12-14
US11956962B2 (en) 2024-04-09
JP2022538095A (ja) 2022-08-31

Similar Documents

Publication Publication Date Title
CN111613623B (zh) 具有增大的存储密度的三维闪存器件
US10014057B2 (en) Devices including memory arrays, row decoder circuitries and column decoder circuitries
US8064254B2 (en) Columnar non-volatile memory devices with auxiliary transistors and methods of operating the same
US11450601B2 (en) Assemblies comprising memory cells and select gates
CN112420715A (zh) 包含阵列下缓冲器电路系统的多层存储器装置
CN113711355A (zh) 包含具有至少部分地环绕第二含金属材料并且具有不同于第二含金属材料的结晶度的结晶度的第一含金属材料的字线的组合件
US11605588B2 (en) Memory device including data lines on multiple device levels
US20230345730A1 (en) Memory device including different dielectric structures between blocks
US20230326793A1 (en) Memory device including self-aligned conductive contacts
WO2023004264A1 (en) Memory device including staircase structure having conductive pads
CN112928121A (zh) 具有三角形横向外围的半导体柱及集成组合件
US20230352091A1 (en) Memory device including in-tier driver circuit
US11798631B2 (en) Transfer latch tiers
US11302710B2 (en) Foundational supports within integrated assemblies
US20230395501A1 (en) Memory device including source structure having conductive islands of different widths
US11881266B2 (en) Neighbor bit line coupling enhanced gate-induced drain leakage erase for memory apparatus with on-pitch semi-circle drain side select gate technology
US20230387023A1 (en) Memory device including contact structures having multi-layer dielectric liner
US20230031362A1 (en) Memory device having memory cell strings and separate read and write control gates
US20230367944A1 (en) Circuitry arrangement in a floorplan of a memory device
US20240029789A1 (en) Memory die having a unique storage capacity
TW202405814A (zh) 具有獨特儲存容量之記憶體晶粒

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant