TW202405814A - 具有獨特儲存容量之記憶體晶粒 - Google Patents

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Abstract

一種包括複數個記憶體區塊的記憶體晶粒。各記憶體區塊包括複數個記憶體單元，該複數個記憶體單元經組態以當該記憶體晶粒處於一TLC操作模式中時在各記憶體單元中儲存三個位元的資料。當該記憶體晶粒操作於該TLC操作模式中時，該記憶體晶粒具有683 Gb之倍數的非二進制資料容量。

Description

具有獨特儲存容量之記憶體晶粒
本揭露一般係關於記憶體裝置，且更具體而言，係關於經組態以操作於每記憶體單元多位元模式的記憶體裝置。
半導體記憶體係廣泛用於各種電子裝置中，諸如蜂巢式(cellular)電話、數位相機、個人數位助理、醫療電子裝置、行動運算裝置、伺服器、固態硬碟、非行動運算裝置、及其他裝置。半導體記憶體可包含非揮發性記憶體或揮發性記憶體。非揮發性記憶體甚至在未連接至電源（例如，電池組）時仍能夠儲存及保留資訊。
此類非揮發性記憶體裝置通常包括一或多個記憶體晶粒，該一或多個記憶體晶粒包括具有複數個記憶體單元之一陣列晶圓以及一CMOS晶圓，其含有電組件以程式化、讀取及抹除記憶體區塊中之記憶體單元。利用改善技術，陣列晶圓尺寸比CMOS晶圓尺寸更快速減小。
記憶體產品傳統上具有二進制容量，例如，256 GB、512 GB、1 TB、2 TB等。換言之，如以十億位元組(gigabyte)、兆位元組(terabyte)等為單位測量，許多記憶體產品之容量傳統上係2 n，其中n係零或正整數。類似地，在該等記憶體產品中發現的記憶體晶粒傳統上具有二進制容量，但以十億位元、兆位元（例如，256 Gb、512 Gb、1 Tb、2 Tb等）等為單位測量。
本揭露之一個態樣係關於一種包括複數個記憶體區塊的記憶體晶粒。各記憶體區塊包括複數個記憶體單元，該複數個記憶體單元經組態以當該記憶體晶粒處於一TLC操作模式中時在各記憶體單元中儲存三個位元的資料。當操作於該TLC操作模式中時，該記憶體晶粒具有非二進制資料容量。
根據本揭露之另一態樣，當操作於該TLC操作模式中時，該記憶體晶粒之該非二進制資料容量係六千八百三十億位元(683 Gb)之倍數。
根據本揭露之又另一態樣，當操作於該TLC操作模式中時，該記憶體晶粒之該非二進制資料容量係六千八百三十億位元(683 Gb)。
根據本揭露之又另一態樣，該複數個記憶體區塊包括：主區塊，當操作於該TLC操作模式中時，該等主區塊促成該記憶體晶粒之該非二進制資料容量；及延伸區塊，當操作於該TLC操作模式中時，該等延伸區塊不促成該記憶體晶粒之該非二進制資料容量。
根據本揭露之一進一步態樣，該記憶體晶粒可經組態用於操作於一QLC操作模式中，且當操作於該QLC操作模式中時，該記憶體晶粒具有二進制資料容量。
根據本揭露之又一進一步態樣，當該記憶體晶粒處於該TLC操作模式中時，該複數個記憶體區塊包括促成該非二進制資料容量的第一複數個主區塊及不促成該非二進制資料容量的複數個延伸區塊，且當該記憶體晶粒處於該QLC操作模式中時，該複數個記憶體區塊包括促成該二進制資料容量的第二複數個主區塊。該第二複數個主區塊大於該第一複數個主區塊。
根據本揭露之又進一步態樣，第一複數個主區塊不大於該複數個記憶體區塊的百分之八十。
根據本揭露之另一態樣，該記憶體晶粒進一步包括與包括該複數個記憶體區塊的一陣列層重疊的一CMOS層。
本揭露之另一態樣係關於一種記憶體裝置，其包括複數個記憶體晶粒，該複數個記憶體晶粒各包括具有記憶體單元之複數個記憶體區塊，該等記憶體單元經組態以當該記憶體裝置操作於一TLC操作模式中時儲存三個位元的資料。當操作於該TLC操作模式中時，該等記憶體晶粒之各者具有非二進制資料容量，且該等記憶體晶粒組合以使該記憶體裝置具備二進制資料容量。
根據本揭露之另一態樣，當操作於該TLC操作模式中時，該等記憶體晶粒之該非二進制資料容量係六千八百三十億位元(683 Gb)之倍數。
根據本揭露之又另一態樣，當操作於該TLC操作模式中時，該等記憶體晶粒之該非二進制資料容量係六千八百三十億位元(683 Gb)。
根據本揭露之又另一態樣，該等記憶體晶粒之各者中的該複數個記憶體區塊包括：主區塊，當操作於該TLC操作模式中時，該等主區塊促成該記憶體晶粒之該非二進制資料容量；及延伸區塊，當操作於該TLC操作模式中時，該等延伸區塊不促成該記憶體晶粒之該非二進制資料容量。
根據本揭露之一進一步態樣，該等記憶體晶粒可經組態以用於操作於一QLC操作模式中，且當操作於該QLC操作模式中時，該等記憶體晶粒具有二進制資料容量。
根據本揭露之又一進一步態樣，當該等記憶體晶粒處於該TLC操作模式中時，該複數個記憶體區塊包括促成該非二進制資料容量的一第一組主區塊，且當該等記憶體晶粒處於該QLC操作模式中時，該複數個記憶體區塊包括促成該二進制資料容量的一第二組主區塊。該第二複數個主區塊大於該第一複數個主區塊。
根據本揭露之又進一步態樣，該第一複數個主區塊不大於該複數個記憶體區塊的百分之八十。
根據本揭露之另一態樣，該等記憶體晶粒之各者包括具有該複數個記憶體區塊的一陣列層及與該陣列層重疊的一CMOS層。
本揭露之一態樣係關於一種製作複數個記憶體裝置的方法。該方法包括形成複數個陣列層之步驟。該等陣列層之各者包括經配置在複數個記憶體區塊中的複數個記憶體單元。該方法繼續進行以下步驟：使該等陣列層與複數個CMOS層接合以形成複數個記憶體晶粒，該複數個CMOS層包括用於程式化、讀取、及抹除該複數個記憶體單元的電組件。該方法進行組態該複數個記憶體晶粒之一第一組以操作於一TLC操作模式中且具有非二進制資料容量的步驟。該方法繼續進行組態該複數個記憶體晶粒之一第二組以操作於一QLC操作模式中且具有二進制資料容量的步驟。
根據本揭露之另一態樣，該第一組記憶體晶粒之各記憶體晶粒之該非二進制資料容量係683 Gb之倍數。
根據本揭露之又另一態樣，該第一組記憶體晶粒之各記憶體晶粒之該非二進制資料容量係683 Gb。
根據本揭露之又另一態樣，該第二組記憶體晶粒之各記憶體晶粒之該二進制資料容量係1 Tb。
根據本揭露之一進一步態樣，該方法進一步包括將該第一組記憶體晶粒的複數個記憶體晶粒組合成具有二進制資料容量的一單一記憶體裝置的步驟。
本揭露之又一進一步態樣係關於一種包括複數個記憶體區塊的記憶體晶粒。各記憶體區塊包括複數個記憶體單元。該複數個記憶體區塊包括促成該記憶體晶粒之一資料容量的複數個主記憶體區塊、及不促成該等記憶體區塊之該資料容量的複數個延伸區塊。該記憶體晶粒之該資料容量係非二進制量。
根據本揭露之另一態樣，該複數個記憶體單元經組態以儲存每記憶體單元三個位元的資料。
根據本揭露之又另一態樣，該記憶體晶粒之該非二進制資料容量係683 Gb之倍數。
根據本揭露之又另一態樣，該記憶體晶粒之該非二進制資料容量係683 Gb。
本揭露之一態樣係關於一種操作一記憶體裝置之方法。該方法包括製備包括至少一個記憶體晶粒之一記憶體裝置的步驟。該記憶體晶粒包括複數個記憶體區塊且具有非二進制量的一最大資料容量。該方法進一步包括程式化該記憶體晶粒之該等記憶體單元至該最大資料容量的步驟。
根據本揭露之另一態樣，該複數個記憶體單元經組態以儲存每記憶體單元三個位元的資料。
根據本揭露之又另一態樣，該最大資料容量係683 Gb之倍數。
根據本揭露之又另一態樣，該最大資料容量係683 Gb。
本揭露之又另一態樣係關於一種包括複數個記憶體區塊的記憶體晶粒。各記憶體區塊包括複數個記憶體單元，該複數個記憶體單元經組態以當該記憶體晶粒處於一TLC操作模式中時在各記憶體單元中儲存三個位元的資料。當操作於該TLC操作模式中時，該記憶體晶粒具有683 Gb之一資料容量。
本揭露係關於一種低成本記憶體裝置，其具有非習知（非二進制）資料容量，但可與其他此類記憶體晶粒接合以形成具有習知（二進制）資料容量的記憶體裝置。更具體而言，當該記憶體晶粒操作於一TLC（每記憶體單元三個位元）儲存方案中時具有六千八百三十億位元(683 Gb)之的一資料容量。在一實例實施例中，三個此類記憶體晶粒經一起封裝在具有二千五百六十億位元(256 GB)之儲存容量的單一記憶體裝置中。在其他實施例中，不同數目個記憶體晶粒可經封裝在一起以形成具有二進制資料容量（例如，512 GB、1 TB、2 TB、4 TB等）的其他記憶體裝置。
該等記憶體晶粒亦可經組態以操作於一QLC（每資料單元四個位元）儲存方案中，且當操作於該QLC儲存方案中時具有二進制資料容量。
圖1A係包括具有非二進制容量之一或多個記憶體晶粒108的實例記憶體裝置100的方塊圖。記憶體晶粒108包括記憶體單元的記憶體結構126，諸如記憶體單元陣列、控制電路系統110、及讀取/寫入電路128。記憶體結構126可經由列解碼器124藉由字線及經由行解碼器132藉由位元線而定址。讀取/寫入電路128包括多個感測區塊SB1、SB2、...、SBp（感測電路系統），且允許並行地讀取或程式化一頁的記憶體單元。一般而言，控制器122係與一或多個記憶體晶粒108包括在相同記憶體裝置100（例如，可移除式儲存卡）中。經由資料匯流排120在主機140及控制器122之間轉移命令與資料，且經由線118在控制器及一或多個記憶體晶粒108之間轉移命令與資料。
記憶體結構126可係二維的或三維的。記憶體結構126可包含記憶體單元的一或多個陣列，包括三維陣列。記憶體結構126可包含一單塊三維記憶體結構，其中多個記憶體層級形成於單一基材（諸如晶圓）上方（且不在單一基材中），而沒有中介的基材。記憶體結構126可包含任何類型的非揮發性記憶體，其單塊地形成於記憶體單元陣列的一或多個實體層級中，該等記憶體單元具有設置於矽基材上方之主動區。記憶體結構126可係在非揮發性記憶體裝置中，該非揮發性記憶體裝置具有與記憶體單元之操作相關之電路系統，無論相關之電路系統在基材上方或基材內。
控制電路系統110與讀取/寫入電路128協作以在記憶體結構126上執行記憶體操作，且包括狀態機112、晶片上位址解碼器114、及電力控制模組116。狀態機112提供記憶體操作的晶片級控制。
例如，可針對程式化參數提供儲存區域113。程式化參數可包括一程式化電壓、一程式化電壓偏壓、位置參數（指示記憶體單元之位置）、接觸線連接器厚度參數、驗證電壓、及/或類似者。該等位置參數可指示NAND串之整個陣列內的一記憶體單元的一位置、特定NAND串群組內的一記憶體單元的一位置、特定平面上之一記憶體單元的一位置、及/或類似者。該等接觸線連接器厚度參數可指示一接觸線連接器之一厚度、該接觸線連接器所被包含的一基材或材料、及/或類似者。
晶片上位址解碼器114提供一位址介面，該位址介面在該主機或一記憶體控制器使用者及解碼器124與132使用的硬體位址之間。電力控制模組116在記憶體操作期間控制供應給字線及位元線的電力及電壓。其可包括用於字線、SGS及SGD電晶體、及源極線的驅動器。在一種方法中，該等感測區塊可包括位元線驅動器。SGS電晶體係在NAND串之一源極端處的選擇閘電晶體，且SGD電晶體係在NAND串之一汲極端處的選擇閘電晶體。
在一些實施例中，可組合一些組件。在各種設計中，除了記憶體結構126以外的一或多個組件（單獨或組合）可被視為經組態以執行本文所述之動作的至少一控制電路。例如，控制電路可包括控制電路系統110、狀態機112、解碼器114/132、電力控制模組116、感測區塊SBb、SB2、…、SBp、讀取/寫入電路128、控制器122等之任何一者或一組合。
該等控制電路可包括一程式化電路，其經組態以針對記憶體單元之一集合執行一程式化及驗證操作，其中記憶體單元之該集合包含經指派以表示複數個資料狀態中的一資料狀態之記憶體單元及經指派以表示複數個資料狀態中的另一資料狀態之記憶體單元；該程式化及驗證操作包含複數個程式化及驗證反覆；且在各程式化及驗證反覆中，該程式化電路針對一所選取字線執行程式化，其後該程式化電路將一驗證信號施加至該所選取字線。該等控制電路亦可包括一計數電路，該計數電路經組態以獲得通過針對該一資料狀態的驗證測試之記憶體單元的一計數。該控制電路亦可包括一判定電路，該判定電路經組態以基於該計數超過臨限的一量來判定是否已完成程式化操作。
例如，圖1B係一實例控制電路150的方塊圖，其包含一程式化電路151、一計數電路152、及一判定電路153。
晶片外控制器122可包含一處理器122c、儲存裝置（記憶體，諸如ROM 122a及RAM 122b）、及一錯誤校正碼(error-correction code, ECC)引擎245。ECC引擎可校正多個讀取錯誤，其等係在Vth分布的右尾(upper tail)變得太高時所造成。然而，在一些情況中可能存在不可校正的錯誤。本文所提供的技術減少不可校正的錯誤的可能性。
（多個）儲存裝置122a、122b包含碼（諸如指令集），且處理器122c可操作以執行該指令集以提供本文所述之功能。替代地或額外地，處理器122c可存取來自記憶體結構126之一儲存裝置126a（諸如一或多條字線中之記憶體單元的保留區）的碼。例如，碼可由控制器122使用來存取記憶體結構126，諸如用於程式化、讀取、及抹除操作。碼可包括啟動碼及控制碼（例如，指令集）。啟動碼係軟體，其在啟動或起動程序期間起始控制器122且使控制器122能夠存取記憶體結構126。該碼可由控制器122使用以控制一或多個記憶體結構126。在電力開啟後，處理器122c從ROM 122a或儲存裝置126a提取啟動碼以用於執行，且啟動碼起始系統組件並將控制碼載入至RAM 122b中。當將控制碼載入RAM 122b中，其便由處理器122c執行。該控制碼包括用以執行基本任務之驅動器，諸如控制及分配記憶體、將指令的處理排定優先順序、及控制輸入及輸出埠。
大致上，該控制碼可包括執行本文所述之功能的指令，包括下文進一步討論之流程圖的步驟，並提供包括下文進一步討論的電壓波形。
在一實施例中，主機係一運算裝置（例如，膝上型電腦、桌上型電腦、智慧型手機、平板電腦、數位相機），其包括一或多個處理器、一或多個處理器可讀儲存裝置（RAM、ROM、快閃記憶體、硬碟機、固態記憶體），其儲存處理器可讀碼（例如，軟體），以用於程式化一或多個處理器以執行本文所述之方法。主機亦可包括額外的系統記憶體、一或多個輸入/輸出介面、及/或與該一或多個處理器通訊之一或多個輸入/輸出裝置。
除了NAND快閃記憶體之外，亦可使用其他類型的非揮發性記憶體。
半導體記憶體裝置包括揮發性記憶體裝置，諸如動態隨機存取記憶體(dynamic random access memory,「DRAM」)或靜態隨機存取記憶體(static random access memory,「SRAM」)裝置、非揮發性記憶體裝置，諸如電阻式隨機存取記憶體(resistive random access memory,「ReRAM」)、電可抹除可程式化唯讀記憶體(electrically erasable programmable read only memory,「EEPROM」)、快閃記憶體（其亦可被視為EEPROM之一子集）、鐵電式隨機存取記憶體(ferroelectric random access memory,「FRAM」)、及磁阻式隨機存取記憶體(magnetoresistive random access memory,「MRAM」)、及其他能夠儲存資訊的半導體元件。各類型的記憶體裝置可具有不同組態。例如，快閃記憶體裝置可經組態為一NAND或一NOR組態。
在任何組合中，記憶體裝置可由被動元件及/或主動元件形成。藉由非限制實例，被動半導體記憶體元件包括ReRAM裝置元件，在一些實施例中，其包括一電阻率切換儲存元件，諸如一反熔絲或相變材料，以及可選地引導元件（諸如二極體或電晶體）。進一步，藉由非限制實例，主動半導體記憶體元件包括EEPROM及快閃記憶體裝置元件，其在一些實施例中包括含有一電荷儲存區域的元件，諸如一浮閘、導電奈米粒子、或一電荷儲存介電材料。
多個記憶體元件可經組態使得其等串聯連接或使得各元件可個別存取。藉由非限制的實例，在一NAND組態中的快閃記憶體裝置（NAND記憶體）一般含有串聯連接的記憶體元件。一NAND串係一組串聯連接的電晶體的一實例，其包含記憶體單元及SG電晶體。
一NAND記憶體陣列可經組態使得該陣列包含多個記憶體串，其中一串包含共用一單一位元線且作為一群組存取的多個記憶體元件。替代地，記憶體元件可經組態使得各元件可個別存取，例如一NOR記憶體陣列。NAND及NOR記憶體組態係實例，且記憶體元件可以其他方式組態。位於基材內及/或基材上方的半導體記憶體元件可配置成二維或三維，諸如二維記憶體結構或三維記憶體結構。
在二維記憶體結構中，該等半導體記憶體元件係配置在一單一平面或一單一記憶體裝置層級中。一般而言，在二維記憶體結構中，記憶體元件係配置於一平面上（例如，在xy方向平面上），該平面實質上平行於支撐該等記憶體元件之一基材之一主表面延伸。基材可係晶圓，該晶圓上方或其中形成該等記憶體元件之層，或其可係一載體基材，其在其等形成之後附接至記憶體元件。作為一非限制性實例，該基材可包括一半導體，諸如矽。
該等記憶體元件可依一有序陣列（諸如複數個列及/或行）配置在單一記憶體裝置層級中。然而，該等記憶體元件可依非規則或非正交組態的方式成為陣列。記憶體元件可各自具有二或更多個電極或接觸線，諸如位元線及字線。
三維記憶體陣列經配置使得記憶體元件佔據多個平面或多個記憶體裝置層級，藉此在三維上（亦即，在x、y、及z方向上）形成一結構，其中z方向係實質上垂直，且x方向及y方向實質上平行於基材的主表面）。
作為一非限制性實例，三維記憶體結構可垂直配置為多個二維記憶體裝置層級的堆疊。作為另一非限制性的實例，三維記憶體陣列可經配置為多個垂直行（例如，實質上垂直於基材主表面延伸的行，亦即，在y方向上），其中各行具有多個記憶體元件。該等行可配置成二維組態（例如在xy平面中），導致具有多個垂直堆疊記憶體平面上之元件的記憶體元件之三維配置。三維中的記憶體元件的其他組態亦可構成三維記憶體陣列。
藉由非限制的實例，在NAND串之三維陣列中，該等記憶體元件可經耦接在一起以在單一水平（例如xy）記憶體裝置層級內形成一NAND串。替代地，該等記憶體元件可經耦接在一起以形成橫越跨多個水平記憶體裝置層級的垂直NAND串。可預想其他三維組態，其中一些NAND串含有單一記憶體層級中的記憶體元件，而其他串含有跨越多個記憶體層級的記憶體元件。三維記憶體陣列亦可設計成一NOR組態及一ReRAM組態。
一般而言，在單塊三維記憶體陣列中，一或多個記憶體裝置層級係形成於一單一基材上方。可選地，該單塊三維記憶體陣列亦可具有至少部分地在該單一基材內之一或多個記憶體層。作為一非限制性實例，該基材可包括一半導體，諸如矽。在單塊三維陣列中，構成該陣列之各記憶體裝置層級的該等層一般係形成在該陣列之下層的記憶體裝置層級的層上。然而，單塊三維記憶體陣列之相鄰記憶體裝置層級的層可共用或具有介於記憶體裝置層級之間的中介層。
再次，二維陣列可係分開形成，然後封裝在一起以形成具有多層記憶體之一非單塊記憶體裝置。例如，非單塊堆疊記憶體可藉由在分開的基材上形成記憶體層級，然後將記憶體層級堆疊在彼此頂上而建構。基材可在堆疊之前薄化或自記憶體裝置層級移除，但因為記憶體裝置層級初始形成於分開的基材上方，所得的記憶體陣列不是單塊的三維記憶體陣列。進一步，多個二維記憶體陣列或三維記憶體陣列（單塊或非單塊）可形成在分開的晶片上，然後封裝在一起以形成一堆疊晶片記憶體裝置。
圖2繪示圖1之記憶體陣列126的實例二維組態中的記憶體單元的區塊200、210。記憶體陣列126可包括多個此類的區塊200、210。各實例區塊200、210包括數個NAND串及各別位元線（例如，BL0、BL1...），其係在該等區塊中共用。各NAND串在一端處連接至一汲極側選擇閘(SGD)，且該等汲極選擇閘之該等控制閘經由一共同的SGD線連接。該等NAND串在其等另一端處連接至一源極側選擇閘(SGS)，其繼而連接至一共同源極線220。例如，一百一十二條字線WL0至WL111延伸在SGS與SGD之間。在一些實施例中，該記憶體區塊可包括多於或少於一百一十二條字線。例如，在一些實施例中，記憶體區塊包括一百六十四條字線。在一些情況中，虛置字線（其不含有使用者資料）亦可用於相鄰於選擇閘電晶體的記憶體陣列中。此類虛置字線可屏蔽邊緣資料字線免於某些邊緣效應。
可提供在記憶體陣列中的一種類型的非揮發性記憶體係一浮閘記憶體，諸如圖3A及圖3B中所示的類型。然而，亦可以使用其他類型的非揮發性記憶體。如下文進一步詳細討論的，在圖4A及圖4B所示的另一實例中，電荷捕捉記憶體單元使用非導電介電材料代替導電浮閘以非揮發性方式儲存電荷。氧化矽、氮化矽及氧化矽(「ONO」)形成之三層介電質係夾置於一導電控制閘與該記憶體單元通道上方的一半導電基材之一表面之間。該單元係藉由將電子從單元通道注入至氮化物中來程式化，其中該等電子被捕捉並儲存在受限區域中。此經儲存的電荷接著以可偵測的方式改變該單元的該通道之一部分之臨限電壓。該單元係藉由將熱電洞注入至氮化物中來抹除。一類似單元可設置在一分離閘組態中，其中經摻雜多晶矽閘延伸於該記憶體單元通道之一部分上方，以形成一分開之選擇電晶體。
在另一方法中，使用NROM單元。例如，兩個位元係儲存於各NROM單元中，其中一ONO介電層跨源極與汲極擴散之間的該通道延伸。一資料位元之電荷係集中在相鄰於該汲極之該介電層中，且另一資料位元之電荷係集中在相鄰於該源極之該介電層中。多狀態資料儲存係藉由分開讀取介電質內空間上分開的電荷儲存區域之二元狀態而獲得。其他類型的非揮發性記憶體亦係已知的。
圖3A繪示NAND串中之實例浮動閘記憶體單元300、310、320的剖面圖。在此圖中，一位元線或NAND串方向進入該頁中，且字線方向從左行進至右。作為一實例，字線324延伸跨包括各別通道區域306、316及326的NAND串。記憶體單元300包括一控制閘302、一浮閘304、一穿隧氧化物層305、及通道區域306。記憶體單元310包括一控制閘312、一浮閘314、一穿隧氧化物層315、及通道區域316。記憶體單元320包括一控制閘322、一浮閘321、一穿隧氧化物層325、及通道區域326。各記憶體單元300、310、320係在不同的各別NAND串中。亦繪示一多晶矽層間介電(inter-poly dielectric, IPD)層328。控制閘302、312、322係該字線之部分。在圖3B中提供沿著接觸線連接器329的截面圖。
控制閘302、312、322包覆圍繞浮閘304、314、321，而增加控制閘302、312、322與浮閘304、314、321之間的表面接觸面積。這導致較高的IPD電容，導致更高的耦接比，其使得程式化及抹除更容易。然而，隨著NAND記憶體裝置縮小，鄰近單元300、310、320之間的間距變得較小，因此兩個相鄰浮閘302、312、322之間幾乎沒有空間用於控制閘302、312、322及IPD層328。
作為一替代方案，如圖4A與圖4B所示，已發展出平坦或平面記憶體單元400、410、420，其中控制閘402、412、422係平坦的或平面的；亦即，其不包覆圍繞浮閘，且其僅在其上方與電荷儲存層428接觸。在此情況中，具有高浮閘沒有優點。而是，將浮閘製作得更薄。此外，浮閘可用以儲存電荷，或薄電荷捕捉層可用以捕捉電荷。此方法可避免彈道式電子傳輸（其中電子在程式化期間穿隧通過穿隧氧化物之後可行進通過浮閘）的問題。
圖4A繪示NAND串中之實例電荷捕捉記憶體單元400、410、420的剖面圖。該視圖係在記憶體單元400、410、420之字線方向上，該等記憶體單元包含平坦控制閘及電荷捕捉區域，其作為圖1的記憶體單元陣列126中的記憶體單元400、410、420的二維實例。電荷捕捉記憶體可用於NOR及NAND快閃記憶體裝置中。與使用諸如摻雜多晶矽之導體來儲存電子的浮閘MOSFET技術相比，該技術使用絕緣體（諸如SiN膜）來儲存電子。作為一實例，字線424延伸跨包括各別通道區域406、416及426的NAND串。字線的部分提供控制閘402、412、422。字線下方係IPD層428、電荷捕捉層404、414、421、多晶矽層405、415、425、及穿隧層409、407、408。各電荷捕捉層404、414、421在各別NAND串中連續延伸。控制閘的平坦組態可製成比浮閘更薄。額外地，記憶體單元可以更緊密地放置在一起。
圖4B繪示沿著接觸線連接器429之圖4A之結構的截面圖。NAND串430包括一SGS電晶體431、實例記憶體單元400、433、...、435、及一SGD電晶體436。在SGS電晶體431及SGD電晶體436中之IPD層428中的通道允許控制閘層402及浮閘層連通。控制閘402及浮閘層可係多晶矽，且穿隧氧化物層例如可係氧化矽。IPD層428可係氮化物(N)及氧化物(O)之一堆疊，諸如N—O—N—O—N組態。
該NAND串可形成於一基材上，該基材包含一p型基材區域455、一n型井456及一p型井457。在p型井中形成N型源極/汲極擴散區域sd1、sd2、sd3、sd4、sd5、sd6、及sd7。可將通道電壓Vch直接施加至基材的通道區域。
圖5繪示圖1的感測區塊SB1之實例方塊圖。在一種方法中，一感測區塊包含多個感測電路。各感測電路係與資料鎖存器相關。例如，實例感測電路550a、551a、552a、及553a分別與資料鎖存器550b、551b、552b、及553b相關。在一種方法中，可使用不同的各別感測區塊來感測位元線的不同子集。此允許與感測電路相關的處理負載被分開且藉由各感測區塊中之一各別處理器處理。例如，SB1中的感測電路控制器560可與該集合之感測電路及鎖存器通訊。該感測電路控制器560可包括一預充電電路561，其提供一電壓至各感測電路以用於設定一預充電電壓。在一可能的方法中，將該電壓獨立地提供至各感測電路，例如經由資料匯流排及區域匯流排。在另一可能的方法中，一共同電壓被同時提供至各感測電路。感測電路控制器560亦可包括預充電電路561、記憶體562、及處理器563。記憶體562可儲存碼，其可由處理器執行以執行本文所述之功能。這些功能可包括讀取與感測電路550a、551a、552a、553a相關之鎖存器550b、551b、552b、553b、設定在鎖存器中的位元值、及提供用於設定在感測電路550a、551a、552a、553a之感測節點中的預充電位準的電壓。下文提供感測電路控制器560及感測電路550a、551a、552a、553a的進一步實例細節。
在一些實施例中，一記憶體單元可包括一旗標暫存器，該旗標暫存器包括一組儲存旗標位元之鎖存器。在一些實施例中，旗標暫存器的數量可對應於資料狀態的數量。在一些實施例中，當驗證記憶體單元時，一或多個旗標暫存器可用以控制所使用的驗證技術類型。在一些實施例中，一旗標位元的輸出可修改該裝置（例如，位址解碼電路系統）的相關邏輯，使得單元的一特定區塊被選取。可使用旗標暫存器中設定的旗標，或旗標暫存器與位址暫存器之組合（如在隱含定址中），或替代地藉由單獨利用位址暫存器的直接定址，來實行成批操作（例如一抹除操作等）。
圖6A係圖1之記憶體陣列126的實例三維組態中的區塊600之一集合的透視圖。在基材上係記憶體單元（儲存元件）之實例區塊BLK0、BLK1、BLK2、及BLK3以及周圍區604，該周圍區具有由區塊BLK0、BLK1、BLK2、BLK3所使用的電路系統。例如，電路系統可包括電壓驅動器605，其可連接至區塊BLK0、BLK1、BLK2、BLK3的控制閘層。在一種方法中，在區塊BLK0、BLK1、BLK2、BLK3中的共同高度處的控制閘層係共同地驅動。基材601亦可承載在區塊BLK0、BLK1、BLK2、BLK3下的電路系統，連同一或多個下部金屬層，其係經圖案化成導電路徑以承載電路系統之信號。區塊BLK0、BLK1、BLK2、BLK3形成在記憶體裝置的中間區域602中。在該記憶體裝置之一上部區域603中，一或多個上部金屬層經圖案化成導電路徑以承載電路系統之信號。各區塊BLK0、BLK1、BLK2、BLK3包含記憶體單元之堆疊區，其中堆疊之交替層級表示字線。在一種可能的方法中，各區塊BLK0、BLK1、BLK2、BLK3具有相對分層側，垂直接觸件從該等相對分層側向上延伸至上部金屬層，以形成至導電路徑的連接。雖然四個區塊BLK0、BLK1、BLK2、BLK3係繪示為一實例，但可使用二或更多個區塊，延伸在x方向及/或y方向上。
在一種可行的方法中，平面之長度（在x方向上）代表在該一或多個上部金屬層中信號路徑延伸至字線之方向（字線或SGD線方向），且該平面之寬度（在y方向上）代表在該一或多個上部金屬層中信號路徑延伸至位元線之方向（位元線方向）。z方向代表記憶體裝置的高度。
圖6B繪示圖6A中區塊BLK0、BLK1、BLK2、BLK3之一者之一部分的實例剖面圖。該區塊包含交替的導電層及介電層之一堆疊610。在此實例中，除了資料字線層（字線）WL0至WL111之外，導電層包含兩個SGD層、兩個SGS層、及四個虛置字線層DWLD0、DWLD1、DWLS0、及DWLS1。該等介電層係標示為DL0至DL116。此外，繪示包含NAND串NS1及NS2之堆疊610的區域。各NAND串包含一記憶體孔618、619，該記憶體孔填充有形成相鄰於該等字線之記憶體單元的材料。堆疊610的區域622在圖6D中更詳細地展示，並在下面更詳細地討論。
610堆疊包括一基材611、基材611上的一絕緣膜612、及一源極線SL之一部分。NS1在堆疊之底部614處具有源極端613，且在堆疊610之頂部616處具有汲極端615。接觸線連接器（例如，間隙(slit)，諸如金屬填充間隙）617、620可週期性地跨堆疊610提供，作為延伸穿過堆疊610的互連，諸如將源極線連接至堆疊610上方的特定接觸線。接觸線連接器617、620可在形成字線期間使用，且隨後以金屬填充。亦繪示一位元線BL0的一部分。一導電通孔621將汲極端615連接至BL0。
圖6C繪示圖6B之堆疊中之記憶體孔徑的圖。垂直軸與圖6B之堆疊對齊並繪示記憶體孔618及619之寬度(wMH)，例如直徑。圖6A的字線層WL0至WL111係重複作為一實例，且在堆疊中之各別高度z0至z111處。在此類記憶體裝置中，蝕刻通過該堆疊之該等記憶體孔具有非常高的高寬比。例如，約25至30的深度對直徑比係常見的。該等記憶體孔可具有一圓形剖面。由於蝕刻程序，記憶體孔寬度可沿該孔之長度變化。一般而言，直徑從記憶體孔的頂部至底部逐步變小。亦即，記憶體孔在堆疊之底部處漸縮、窄縮。在一些情況中，稍微的窄縮發生在接近選擇閘之孔頂部處，使得直徑在從記憶體孔的頂部至底部逐步變小之前變得稍微較寬。
由於記憶體孔之寬度的不平均，程式化速度（包括程式化斜率及記憶體單元的抹除速度）可基於其等沿記憶體孔的位置而變化，例如基於其等在堆疊中的高度。在一較小直徑記憶體孔情況中，跨該穿隧氧化物之電場係相對較強，使得程式化及抹除速度相對較高。一種方法係界定相鄰字線之群組，其中記憶體孔徑係相似的，例如在一界定之直徑範圍內，且針對群組中之各字線施加一最佳化驗證方案。不同的群組可具有不同的最佳化驗證方案。
圖6D繪示圖6B中堆疊610之區域622的特寫圖。記憶體單元係形成在一字線層與一記憶體孔之相交處之該堆疊之不同層級處。在此實例中，在虛置記憶體單元682、683及一資料記憶體單元MC上方提供SGD電晶體680、681。可例如使用原子層沉積沿著記憶體孔630之側壁(SW)及/或在各字線層內沉積多個層。例如，各行（例如，由在一記憶體孔630內之材料所形成之支柱）可包括一電荷捕捉層或膜663（諸如SiN或其他氮化物）、穿隧層664、多晶矽主體或通道665、及介電核心666。字線層可包括阻隔氧化物/阻隔高k材料660、金屬障壁661、及導電金屬662，諸如作為控制閘的鎢。例如，提供控制閘690、691、692、693、及694。在此實例中，除了金屬之外，所有層係提供於記憶體孔630中。在其他方法中，一些層可在控制閘層中。在不同記憶體孔中相似地形成額外支柱。一支柱可形成一NAND串之一行主動區(active area, AA)。
當一記憶體單元經程式化時，電子係儲存於與記憶體單元相關之電荷捕捉層的一部分中。這些電子從通道汲取到電荷捕捉層中，並通過穿隧層。記憶體單元的Vth與所儲存電荷量成比例地增加。在一抹除操作期間，電子返回至通道。
記憶體孔630之各者可填充有複數個環狀層，該等環狀層包含一阻隔氧化物層、一電荷捕捉層663、一穿隧層664、及一通道層。記憶體孔630之各者的一核心區域填充有一主體材料，且該複數個環狀層係在記憶體孔630之各者中的該核心區域與該字線之間。
該NAND串可被視為具有一浮動本體通道，因為該通道之長度並未形成於一基材上。此外，該NAND串係藉由在一堆疊中之在彼此之上的複數個字線層提供，且藉由介電層彼此分隔。
圖7A繪示圖6B之堆疊610之實例字線層WL0的俯視圖。如所提及，三維記憶體裝置可包含交替的導電層及介電層之一堆疊。該等導電層提供該等SG電晶體及記憶體單元之控制閘。用於SG電晶體的層係SG層，且用於記憶體單元的層係字線層。此外，記憶體孔係形成於堆疊中且填充有電荷捕捉材料及通道材料。結果，形成一垂直NAND串。源極線連接至在堆疊下方的NAND串，且位元線連接至堆疊上方的NAND串。
三維記憶體裝置中的區塊BLK可被劃分成子區塊，其中各子區塊包含具有一共同的SGD控制線之NAND串群組。例如，參見分別在子區塊SBa、SBb、SBc、及SBd中的SGD線/控制閘SGD0、SGD1、SGD2、及SGD3。此外，在一區塊中的一字線層可被劃分成區域。各區域係在一各別子區塊中，且可在接觸線連接器（例如，間隙）之間延伸，該等接觸線連接器在堆疊中週期性地形成，以在記憶體裝置的製造程序期間處理字線層。此處理可包括以金屬取代字線層之犧牲材料。大致上，接觸線連接器之間的距離應相對小，以考量蝕刻劑可側向行進以移除犧牲材料，且該金屬可行進以填充由犧牲材料的移除所產生的空隙之距離限制。例如，接觸線連接器之間的距離可允許相鄰接觸線連接器之間的數列記憶體孔。記憶體孔與接觸線連接器之布局亦應考量當各位元線連接至一不同記憶體單元時可延伸跨區域的位元線之數量限制。在處理字線層之後，接觸線連接器可以可選地以金屬填充，以提供通過該堆疊的一互連。
在此實例中，相鄰接觸線連接器之間有四列記憶體孔。此處之一列係在x方向上對齊之記憶體孔的群組。此外，記憶體孔的列係一交錯型態，以增加記憶體孔的密度。字線層或字線經劃分成各自藉由一接觸線713連接之區域WL0a、WL0b、WL0c、及WL0d。在一個方法中，在一區塊中之一字線層的最後區域可連接至下一區塊中之一字線層之一第一區域。接觸線713繼而連接至用於字線層之一電壓驅動器。區域WL0a具有沿一接觸線712之實例記憶體孔710、711。區域WL0b具有實例記憶體孔714、715。區域WL0c具有實例記憶體孔716、717。區域WL0d具有實例記憶體孔718、719。記憶體孔亦展示於圖7B中。各記憶體孔可係一各別的NAND串之部分。例如，記憶體孔710、714、716、及718可分別係NAND串NS0_SBa、NS1_SBb、NS2_SBc、NS3_SBd、及NS4_SBe之部分。
各圓圈代表在一字線層或一SG層處的一記憶體孔的剖面。虛線所示之實例圓圈代表由記憶體孔中之材料及由相鄰字線層提供的記憶體單元。例如，記憶體單元720、721係在WL0a中，記憶體單元724、725係在WL0b中，記憶體單元726、727係在WL0c中，且記憶體單元728、729係在WL0d中。這些記憶體單元在堆疊中的一共同高度處。
接觸線連接器（例如，狹縫，諸如金屬填充之狹縫）701、702、703、704可位於區域WL0a至WL0d之邊緣之間且與其等相鄰。接觸線連接器701、702、703、704提供從堆疊之底部至堆疊之頂部的導電路徑。例如，在堆疊底部處的源極線可連接至堆疊上方的導電線，其中導電線連接至在該記憶體裝置之一周邊區域中之一電壓驅動器。
圖7B繪示圖6B之堆疊之實例頂部介電層DL116的俯視圖。該介電層被劃分成區域DL116a、DL116b、DL116c、及DL116d。各區域可連接至一各別電壓驅動器。此允許一字線層之一個區域中的一組記憶體單元被同時程式化，其中各記憶體單元係在連接至一各別位元線的一各別NAND串中。可將一電壓設定在各位元線上，以允許或禁止各程式化電壓期間的程式化。
區域DL116a具有沿一接觸線712的實例記憶體孔710、711，該接觸線與位元線BL0重合。數個位元線延伸於記憶體孔上方且連接至記憶體孔，如由「X」符號所指示者。BL0連接至一組記憶體孔，該組記憶體孔包括記憶體孔711、715、717、719。另一實例位元線BL1連接至一組記憶體孔，該組記憶體孔包括記憶體孔710、714、716、718。亦繪示來自圖7A之接觸線連接器（例如，間隙，諸如金屬填充間隙）701、702、703、704，其等垂直延伸穿過堆疊。位元線可在x方向上跨DL116層依序編號為BL0至BL23。
位元線的不同子集連接至不同列中的記憶體單元。例如，BL0、BL4、BL8、BL12、BL16、BL20連接至各區域之右手邊緣處之第一列單元中的記憶體單元。BL2、BL6、BL10、BL14、BL18、BL22連接至相鄰於右手邊緣處的第一列之一相鄰列單元中的記憶體單元。BL3、BL7、BL11、BL15、BL19、BL23連接至各區域之左手邊緣處之第一列單元中的記憶體單元。BL1、BL5、BL9、BL13、BL17、BL21連接至相鄰於左手邊緣處的第一列之一相鄰列記憶體單元中的記憶體單元。
現參照圖8，一些記憶體晶粒具有陣列下CMOS (CMOS under array, CUA)架構，其中周邊電路系統（例如，分頁緩衝區、感測放大器[S/A]、電荷泵等）位於一CMOS晶圓800中，該CMOS晶圓位於一陣列晶圓802下方，該陣列晶圓包括記憶體單元之一垂直堆疊。此實例中之陣列晶圓802包括四個平面804、806、808、810，且CMOS晶圓包括四個感測放大器區域，各平面804、806、808、810一個感測放大器區域。在一些實施例中，陣列晶圓可包括多於或少於四個平面，且感測放大器區域之數目可等於或小於平面之數目。
圖9描繪具有CUA架構的實例記憶體晶粒之橫截面。在此實例中，記憶體裝置的周邊半導體裝置900位於記憶體陣列區域902下方，使得字線904W及記憶體開口填充結構906位於周邊半導體裝置900上方。
周邊半導體裝置900包括驅動器電路電晶體908（包括閘極電極結構910）、主動區域912（亦即，源極區域及汲極區域）、及位於閘極電極結構908下方的半導體通道914。周邊半導體裝置900亦包括電連接至驅動器電路電晶體（例如，CMOS類型電晶體）908之節點（例如，閘極電極結構910及/或主動區域912）的較低層級介電材料層916及較低層級金屬互連結構918。
在區域922中的周邊區域接觸通孔結構920及/或在區域902中的貫穿記憶體區域通孔結構924經形成而與較低層級金屬互連結構918電接觸。互連線結構926及位元線928經形成於互連層級介電層930中。互連線結構926將接觸通孔結構932電連接至周邊區域接觸通孔結構920及/或貫穿記憶體區域通孔結構924。水平源極線934可包括一或多個摻雜多晶矽層。可選的導電板936（諸如金屬或金屬矽化物板）可經定位而與水平源極線934接觸，以改善導電性。另一記憶體晶粒架構已知為接合至陣列的CMOS (CBA)，且類似於CUA陣列架構，但CMOS晶圓係垂直地位於垂直堆疊上方（而非在下方）。在具有CUA及CBA架構兩者之記憶體晶粒中，CMOS層與陣列層重疊。
該等記憶體區塊的該等記憶體單元可經程式化以儲存處於多個資料狀態的一或多個位元之資料。各資料狀態與各別臨限電壓Vt相關聯。例如，圖10描繪根據每記憶體單元一個位元(SLC)儲存方案程式化的記憶體單元群組的臨限電壓Vt分佈。在SLC儲存方案中，存在兩個總資料狀態，包括經抹除狀態(Er)及單一程式化資料狀態(S1)。圖11繪示每單元三個位元(TLC)儲存方案的臨限電壓Vt分佈，其包括八個總資料狀態，亦即，經抹除狀態(Er)及七個程式化資料狀態（S1、S2、S3、S4、S5、S6、及S7）。每一程式化資料狀態(S1至S7)與驗證電壓(Vv1至Vv7)相關聯，在程式化操作之驗證部分期間採用該驗證電壓。圖12描繪每單元四個位元(QLC)儲存方案的臨限電壓Vt分佈，其包括十六個總資料狀態，亦即，經抹除狀態(Er)及十五個程式化資料狀態（S1至S15）。其他儲存方案亦可用，諸如具有四個資料狀態的每單元兩個位元(MLC)，或具有三十二個資料狀態的每個單元五個位元(PLC)。
在一些記憶體晶粒中，記憶體區塊可經組態以操作於多個儲存方案模式中，例如，SLC模式及TLC模式，或SLC模式及QLC模式。然後，記憶體裝置可經組態以最初寫入資料至操作於SLC模式中的記憶體區塊，其提供高效能。接著，在效能不重要的背景操作中，記憶體裝置可將資料程式化至每記憶體單元多位元的格式以供長期儲存。
根據本揭露之一態樣，提供一種記憶體晶粒，其可經組態以操作於具有1 Tb之二進制容量的一QLC模式中、及具有683 Gb之非二進制容量的一TLC模式中，其中可操作於該QLC模式及該TLC模式中的記憶體晶粒之間僅有零或最小差異。因此，因為在QLC及TLC操作模式兩者皆有用，所以記憶體區塊可在具有不同目的的不同產品中採用，且可大量製造且透過規模經濟以每記憶體晶粒較低成本製造。如本文所使用之用語「二進制容量(binary capacity)」意指等於2 nGb、Tb等或GB、TB等的資料容量，其中n係零或正整數。
雖然683 Gb係非二進制資料容量，但具有此特定非二進制容量的多個記憶體區塊可被封裝在一起至具有二進制容量的單一記憶體產品中。例如，在圖13A的實施例中，經組態以操作於TLC模式中且各具有683 Gb容量的三個記憶體晶粒1300被封裝在一起，以形成具有256 GB容量的TLC記憶體產品1302。在圖13B的實施例中，各具有683 Gb之容量的六個記憶體晶粒1300被封裝在一起以形成具有512 GB容量的TLC記憶體產品1304。此模式可向上按比例調整。舉例而言，具有2 Tb容量之記憶體產品可藉由將二十四(24)個683 Gb之記憶體晶粒封裝在一起而製成，或具有4 TB容量之記憶體產品可藉由將四十八(48)個683 Gb記憶體晶粒封裝在一起而製成。
參考圖14，當記憶體晶粒1400操作於QLC模式中時，約百分之九十(90%)的記憶體區塊係主區塊1402，及百分之十(10%)的記憶體區塊係延伸區塊1404，以提供具有1 Tb資料容量的記憶體晶粒1400。在記憶體晶粒1400包括五百零七(507)個記憶體區塊的實例中，當操作於QLC模式中時，四百五十六(456)個記憶體區塊係主區塊1402，且五十一(51)個記憶體區塊係延伸區塊1404。現轉向圖15，當記憶體晶粒1400處於具有683 Gb資料容量的TLC模式中時，約百分之八十(80%)的記憶體區塊係主區塊1402，且約百分之二十(20%)的記憶體區塊係延伸區塊1404。在實例實施例中，四百零六(406)個記憶體區塊係主區塊1402，且一百零一個(101)個記憶體區塊係延伸區塊1404。延伸區塊1404可用以藉由取代可能變得不良且無法修復的主區塊1402中之任何者來儲存資料。延伸區塊1404亦可用以在記憶體晶粒1400的某些操作期間暫時儲存資料（不將該資料計入資料容量）。藉由在記憶體晶粒1400操作於TLC模式中時在其中具有如此大量的延伸區塊1404，記憶體晶粒1400之效能高且在其操作壽命期間保持為高。
在一些實施例中，當操作於TLC模式中時，記憶體晶粒可具有等於或約等於683 Gb之任何倍數的容量，例如，1.33 Tb、2.67 Tb、3.33 Tb、4.67 Tb、5.34 Tb等。
本文中使用各種用語以指稱特定系統組件。不同公司可用不同名稱指稱相同或類似組件，此敘述並非意圖在名稱不同而非功能不同的組件之間做出區分。在以下揭露中描述的各種功能單元係稱為「模組」的情況下，此類表徵意欲不過度限制可能的實施方案機制的範圍。例如，「模組」可實施為硬體電路，其包括客製的超大型積體(very-large-scale integration, VLSI)電路或閘陣列，或包括邏輯晶片、電晶體或其他離散組件的現成半導體。在另一個實例中，模組亦可以實施在可程式化硬體裝置中，諸如現場可程式化閘陣列(field programmable gate array, FPGA)、可程式化陣列邏輯、可程式化邏輯裝置、或類似者。此外，模組亦可至少部分地藉由各種類型的處理器執行的軟體來實施現。例如，模組可以包括一段可執行碼，該段可執行碼構成轉換成物件、程序、或功能之電腦指令之一或多個實體或邏輯區塊。再者，不需要此類模組的可執行部分在實體上定位在一起，而是可包含儲存在不同位置的不同指令，當一起執行時，這些指令包含所識別的模組並達成該模組的指定目的。可執行碼可僅包含單個指令或多個指令之一集合，並且可分布在不同的碼段上，或者分布在不同的程式間，或者分布跨數個記憶體裝置等。在軟體或部分軟體、模組實施方案中，軟體部分可以儲存在一或多個電腦可讀及/或可執行儲存媒體上，其包括但不限於電子、磁、光、電磁、紅外線、或基於半導體的系統、設備、或裝置、或其任何適當的組合。大致上，為了本揭露的目的，電腦可讀及/或可執行儲存媒體可包含任何有形及/或非暫時性媒體，其能夠含有及/或儲存程式，以供指令執行系統、設備、處理器、或裝置使用或與之關聯。
類似地，為了本揭露的目的，用語「組件(component)」可以包含任何有形的、物理的、及非暫時性的裝置。例如，組件可以是硬體邏輯電路的形式，該硬體邏輯電路包含客製的VLSI電路、閘陣列、或其他積體電路，或者包含現成的半導體，其包括邏輯晶片、電晶體、或其他離散組件、或任何其他合適的機械及/或電子裝置。額外地，組件亦可以可程式化硬體裝置實施，諸如現場可程式化閘陣列(FPGA)、可程式化陣列邏輯、可程式化邏輯裝置等。此外，組件可包含一或多個矽基積體電路裝置（諸如晶片、晶粒、晶粒平面、及封裝、或其他離散的電氣裝置），其係經由例如印刷電路板(printed circuit board, PCB)或類似者的導電體與一或多個其他組件之電氣通信組態。據此，如上定義的模組在某些實施例中可以由組件體現或實施為組件，並且在某些例子中，用語模組(module)及組件(component)可互換使用。
本文使用的用語「電路」，其包括一或多個電氣及/或電子組件，其等構成一或多個允許電流流動的導電通路。電路可係閉環組態或開環組態的形式。在閉環組態中，電路組件可為對電流提供返回通路。相比之下，在開環組態中，儘管不包括電流的返回通路，但其中的電路組件仍可係視為形成電路。例如，積體電路係稱為電路，無論該積體電路是否耦接到接地（作為電流的返回通路）。在某些例示性實施例中，電路可以包括積體電路之一集合、單一積體電路、或積體電路之一部分。例如，電路可以包括客製的VLSI電路、閘陣列、邏輯電路、及/或其他形式的積體電路，亦可以包括現成的半導體，諸如邏輯晶片、電晶體、或其他離散裝置。在另一實例中，電路可包含一或多個矽基的積體電路裝置（諸如晶片、晶粒、晶粒平面、及封裝、或其他離散的電氣裝置），其係經由例如印刷電路板(PCB)的導電體與一或多個其他組件之電氣通信組態。電路亦可以作為相對於可程式化硬體裝置（諸如現場可程式化閘陣列(FPGA)、可程式化陣列邏輯、及/或可程式化邏輯裝置等）的合成電路實施。在其他例示性實施例中，電路可包含非整合式電氣及/或電子組件（具有或不具有積體電路裝置）的網路。據此，如上定義的模組可在某些實施例中由電路體現或實施為電路。
應理解，本文揭示的實例實施例可包含一或多個微處理器及特定的儲存電腦程式指令，這些指令控制一或多個微處理器與某些非處理器電路及其他元件一起實施本文揭示的一些、大多數、或所有功能。替代地，一些或全部功能可由沒有儲存程式指令的狀態機實施，亦可以一或多個特定應用積體電路(application-specific integrated circuit, ASIC)或現場可程式化閘陣列(FPGA)實施，其中各功能或某些功能的一些組合作為客製邏輯實施。亦可使用這些方法的組合。進一步，下文對「控制器」的參照應定義為包含個別電路元件、特定應用積體電路(ASIC)、具有控制軟體的微控制器、數位信號處理器(digital signal processor, DSP)、現場可程式化閘陣列(FPGA)、及/或具有控制軟體的處理器、或其組合。
額外地，本文可使用的用語「耦接(couple/coupled/couples)」意欲意指直接或間接連接。因此，如果第一裝置耦接或經耦接到第二裝置，該連接可係透過直接連接或透過經由其他裝置（或組件）及連接的間接連接。
關於本文使用諸如「一實施例(an embodiment)」、「一個實施例(one embodiment)」、「例示性實施例(exemplary embodiment)」、「特定實施例(particular embodiment)」、或其他類似術語的用語，這些用語意欲表示在本揭露的至少一個實施例中可找到結合實施例描述的特定特徵、結構、功能、操作、或特性。因此，除非另外明確指定，否則諸如「在一個實施例中」、「一實施例中」、「在例示性實施例中」等片語的出現可（但非必然）均係指相同實施例，而是意指「一或多個但不是所有實施例」。進一步，用語「包含(comprising)」、「具有(having)」、「包括(including)」、及其變化，以開放的方式使用，因此，應解釋為意指「包括但不限於…」，除非另外明確指定。再者，在沒有更多限制的情況下，在前加上「包含…一」的元素不排除在包括該元素的主體程序、方法、系統、物品、或設備中存在額外的相同元素。
除非另外明確指定，否則用語「一(a/an)」、及「該(the)」亦係指「一或多個」。額外地，本文及/或以下請求項中可使用的片語「A及B中的至少一個(at least one of A and B)」，藉此A及B係指示特定物件或屬性的變數，指示A或B、或A及B二者的選擇，類似於片語「及/或(and/or)」。其中一個此類片語中存在多於兩個的變數，此片語特此定義為僅包括變數中的一者、變數中的任何一者、變數中的任何者的任何組合（或子組合）、以及變數中的所有者。
進一步，其中在本文中使用，用語「約(about)」或「大約(approximately)」施加至所有數值，無論是否明確指示。這些用語大致係指所屬技術領域中具有通常知識者認為與所列舉的值等效的數值範圍（例如，具有相同的功能或結果）。在某些例項中，這些用語可包括四捨五入到最近有效數字的數值。
額外地，除非另外明確指定，否則本文列出的任何項目列表並不暗示著列出的任何或所有項目相互排斥及/或相互包含。進一步，根據集合論，除非另外明確指定，否則本文使用的用語「集合(set)」應解釋為意指「一或多個(one or more)」，用語「多個集合(sets)」應解釋為「一或多個(one or more/ones or more/ones or mores)」。
上述實施方式已為了說明及描述的目的提供。其未意圖窮舉或限制在所揭示的精確形式。鑑於上述說明，許多修改及變化係可行的。所描述之實施例經選取以最佳解說本技術之原理及其實務應用，以藉此使所屬技術領域中具有通常知識者在各種實施例中能夠最佳利用本技術，並且設想適合該特定用途的各種修改。本技術之範圍由隨附的申請專利範圍定義。
100:記憶體裝置 108:記憶體晶粒 110:控制電路系統 112:狀態機 113:儲存區域 114:晶片上位址解碼器；解碼器 116:電力控制模組 118:線 120:資料匯流排 122:控制器；晶片外控制器 122a:ROM；儲存裝置 122b:RAM；儲存裝置 122c:處理器 124:列解碼器；解碼器 126:記憶體結構；記憶體陣列；記憶體單元陣列 126a:儲存裝置 128:讀取/寫入電路 132:行解碼器；解碼器 140:主機 150:控制電路 151:程式化電路 152:計數電路 153:判定電路 200:區塊 210:區塊 220:共同源極線 245:錯誤校正碼引擎 300:浮動閘記憶體單元；記憶體單元 302:控制閘；浮閘 304:浮閘 305:穿隧氧化物層 306:通道區域 310:浮動閘記憶體單元；記憶體單元；單元 312:控制閘；浮閘 314:浮閘 315:穿隧氧化物層 316:通道區域 320:浮動閘記憶體單元；記憶體單元；單元 321:浮閘 322:控制閘；浮閘 324:字線 325:穿隧氧化物層 326:通道區域 328:多晶矽層間介電層；IPD層 329:接觸線連接器 400:平坦或平面記憶體單元；電荷捕捉記憶體單元；記憶體單元 402:控制閘 404:電荷捕捉層 405:多晶矽層 406:通道區域 407:穿隧層 408:穿隧層 409:穿隧層 410:平坦或平面記憶體單元；電荷捕捉記憶體單元；記憶體單元 412:控制閘 414:電荷捕捉層 415:多晶矽層 416:通道區域 420:平坦或平面記憶體單元；電荷捕捉記憶體單元；記憶體單元 421:電荷捕捉層 422:控制閘 424:字線 425:多晶矽層 426:通道區域 428:電荷儲存層；IPD層 429:接觸線連接器 430:NAND串 431:SGS電晶體 433:記憶體單元 434:記憶體單元 435:記憶體單元 436:SGD電晶體 455:p型基材區域 456:n型井 457:p型井 550a, 551a, 552a, 553a:感測電路 550b, 551b, 552b, 553b:資料鎖存器；鎖存器 560:感測電路控制器 561:預充電電路 562:記憶體 563:處理器 600:區塊 601:基材 602:中間區域 603:上部區域 604:周圍區 605:電壓驅動器 610:堆疊 611:基材 612:絕緣膜 613:源極端 614:堆疊之底部 615:汲極端 616:頂部 617:接觸線連接器 618:記憶體孔 619:記憶體孔 620:接觸線連接器 621:導電通孔 622:區域 630:記憶體孔 660:阻隔氧化物/阻隔高k材料 661:金屬障壁 662:導電金屬 663:電荷捕捉層或膜 664:穿隧層 665:多晶矽主體或通道 666:介電核心 680:SGD電晶體 681:SGD電晶體 682:虛置記憶體單元 683:虛置記憶體單元 690:控制閘 691:控制閘 692:控制閘 693:控制閘 694:控制閘 701:接觸線連接器 702:接觸線連接器 703:接觸線連接器 704:接觸線連接器 710:記憶體孔 711:記憶體孔 712:接觸線 713:接觸線 714:記憶體孔 715:記憶體孔 716:記憶體孔 717:記憶體孔 718:記憶體孔 719:記憶體孔 720:記憶體單元 721:記憶體單元 724:記憶體單元 725:記憶體單元 726:記憶體單元 727:記憶體單元 728:記憶體單元 729:記憶體單元 800:CMOS晶圓 802:陣列晶圓 804:平面 806:平面 808:平面 810:平面 900:周邊半導體裝置 902:記憶體陣列區域；區域 904W:字線 906:記憶體開口填充結構 908:驅動器電路電晶體 910:閘極電極結構 912:主動區域 914:半導體通道 916:較低層級介電材料層 918:較低層級金屬互連結構 920:周邊區域接觸通孔結構 922:區域 924:貫穿記憶體區域通孔結構 926:互連線結構 928:位元線 930:互連層級介電層 932:接觸通孔結構 934:水平源極線 936:導電板 1300:記憶體晶粒 1302:TLC記憶體產品 1304:TLC記憶體產品 1400:記憶體晶粒 1402:主區塊 1404:延伸區塊 AA:主動區 BLK0, BLK1, BLK2, BLK3:區塊 BL0~BL23:位元線 DL0~DL116:介電層 DL116a, DL116b, DL116c, DL116d:區域 DWLD0, DWLD1, DWLS0, DWLS1:虛置字線層 Er:經抹除狀態 MC:資料記憶體單元 NS0_SBa, NS1_SBb, NS2_SBc, NS3_SBd, NS4_SBe:NAND串 NS1:NAND串 NS2:NAND串 S1~S15:程式化資料狀態 SB1, SB2,... , SBp:感測區塊（感測電路系統） SBa, SBb, SBc, SBd:子區塊 sd1, sd2, sd3, sd4, sd5, sd6, sd7:N型源極/汲極擴散區域 SGD:汲極側選擇閘 SGS:源極側選擇閘 SGD0, SGD1, SGD2, SGD3:SGD線/控制閘 SL:源極線 SW:側壁 Vch:通道電壓 Vt:臨限電壓 Vv1~Vv7:驗證電壓 WL0~WL111:字線；資料字線層；字線層 WL0a, WL0b, WL0c, WL0d:區域 WLL0:字線層 wMH:寬度 x:方向 y:方向 z:方向 z0~z111:高度
下文參照附圖中所繪示的實例實施例進行更詳細的描述。理解此等圖式僅描繪本揭露之實例實施例且因此不被視為限制其範圍。本揭露係透過使用隨附附圖來描述及解釋，並增加特異性及細節，其中： 〔圖1A〕係一實例記憶體裝置的方塊圖； 〔圖1B〕係一實例控制電路的方塊圖； 〔圖2〕描繪圖1A之記憶體陣列的實例二維組態中的記憶體單元的區塊； 〔圖3A〕及〔圖3B〕描繪NAND串中之實例浮閘記憶體單元的截面圖； 〔圖4A〕及〔圖4B〕描繪NAND串中之實例電荷捕捉記憶體單元的截面圖； 〔圖5〕描繪圖1的感測區塊SB1之實例方塊圖； 〔圖6A〕係圖1之記憶體陣列的實例三維組態中的一區塊集合的透視圖； 〔圖6B〕描繪圖6A的區塊之一者之一部分的實例截面圖； 〔圖6C〕描繪圖6B之堆疊中之記憶體孔徑的圖； 〔圖6D〕描繪圖6B之堆疊之區域622的特寫圖； 〔圖7A〕描繪圖6B之堆疊之實例字線層WLL0的俯視圖； 〔圖7B〕描繪圖6B之堆疊之實例頂部介電層DL116的俯視圖； 〔圖8〕係具有CMOS層及陣列層的實例記憶體晶粒的透視圖； 〔圖9〕係具有陣列下晶片(chip under array, CUA)構造之實例記憶體晶粒的截面圖； 〔圖10〕描繪程式化至每記憶體單元一個位元(SLC)的記憶體單元群組的臨限電壓分布； 〔圖11〕描繪程式化至每記憶體單元三個位元(TLC)的記憶體單元群組的臨限電壓分布； 〔圖12〕描繪程式化至每記憶體單元四個位元(QLC)的記憶體單元群組的臨限電壓分布； 〔圖13A〕係具有256 GB之資料容量且包括三個記憶體晶粒之第一記憶體裝置的示意圖，各記憶體晶粒具有683 Gb之資料容量； 〔圖13B〕係具有512 GB之資料容量且包括六個記憶體晶粒之第一記憶體裝置的示意圖，各記憶體晶粒具有683 Gb之資料容量； 〔圖14〕係繪示當實例記憶體晶粒操作於QLC（每記憶體單元四個位元）操作方案中時，在該記憶體晶粒中的哪些記憶體區塊係主區塊及哪些記憶體區塊係延伸區塊的圖；及 〔圖15〕係繪示當實例記憶體晶粒操作於TLC（每記憶體單元三個位元）操作方案中時，在該記憶體晶粒中的哪些記憶體區塊係主區塊及哪些記憶體區塊係延伸區塊的圖。
100:記憶體裝置
108:記憶體晶粒
110:控制電路系統
112:狀態機
113:儲存區域
114:晶片上位址解碼器；解碼器
116:電力控制模組
118:線
120:資料匯流排
122:控制器；晶片外控制器
122a:ROM；儲存裝置
122b:RAM；儲存裝置
122c:處理器
124:列解碼器；解碼器
126:記憶體結構；記憶體陣列；記憶體單元陣列
126a:儲存裝置
128:讀取/寫入電路
132:行解碼器；解碼器
140:主機
245:錯誤校正碼引擎
SB1,SB2,...,SBp:感測區塊(感測電路系統)

Claims (30)

  1. 一種記憶體晶粒，其包含： 複數個記憶體區塊，各記憶體區塊包括複數個記憶體單元，該複數個記憶體單元經組態以當該記憶體晶粒處於一TLC操作模式中時在各記憶體單元中儲存三個位元的資料；且 當操作於該TLC操作模式中時，該記憶體晶粒具有非二進制資料容量。
  2. 如請求項1之記憶體晶粒，其中當操作於該TLC操作模式中時，該記憶體晶粒之該非二進制資料容量係六千八百三十億位元(683 Gb)之倍數。
  3. 如請求項2之記憶體晶粒，其中當操作於該TLC操作模式中時，該記憶體晶粒之該非二進制資料容量係六千八百三十億位元(683 Gb)。
  4. 如請求項2之記憶體晶粒，其中該複數個記憶體區塊包括：主區塊，當操作於該TLC操作模式中時，該等主區塊促成該記憶體晶粒之該非二進制資料容量；及延伸區塊，當操作於該TLC操作模式中時，該等延伸區塊不促成該記憶體晶粒之該非二進制資料容量。
  5. 如請求項2之記憶體晶粒，其中該記憶體晶粒可經組態用於操作於一QLC操作模式中，且其中當操作於該QLC操作模式中時，該記憶體晶粒具有二進制資料容量。
  6. 如請求項2之記憶體晶粒，其中當該記憶體晶粒處於該TLC操作模式中時，該複數個記憶體區塊包括促成該非二進制資料容量的第一複數個主區塊及不促成該非二進制資料容量的複數個延伸區塊， 其中當該記憶體晶粒處於該QLC操作模式中時，該複數個記憶體區塊包括促成該二進制資料容量的第二複數個主區塊，且 其中該第二複數個主區塊大於該第一複數個主區塊。
  7. 如請求項6之記憶體晶粒，其中該第一複數個主區塊不大於該複數個記憶體區塊的百分之八十。
  8. 如請求項1之記憶體晶粒，其進一步包括與包括該複數個記憶體區塊的一陣列層重疊的一CMOS層。
  9. 一種記憶體裝置，其包含： 複數個記憶體晶粒，該等記憶體晶粒包括複數個記憶體區塊，且該等記憶體區塊包括複數個記憶體單元，該複數個記憶體單元經組態以當該等記憶體晶粒操作於一TLC操作模式中時在各記憶體單元中儲存三個位元的資料；且 當該等記憶體晶粒操作於該TLC操作模式中時，該等記憶體晶粒之各者具有非二進制資料容量，且該等記憶體晶粒組合以使該記憶體裝置具備二進制資料容量。
  10. 如請求項9之記憶體裝置，其中當操作於該TLC操作模式中時，該等記憶體晶粒之該非二進制資料容量係六千八百三十億位元(683 Gb)之倍數。
  11. 如請求項10之記憶體裝置，其中當操作於該TLC操作模式中時，該等記憶體晶粒之該非二進制資料容量係六千八百三十億位元(683 Gb)。
  12. 如請求項10之記憶體裝置，其中該等記憶體晶粒中之各者中的該複數個記憶體區塊包括：主區塊，當操作於該TLC操作模式中時，該等主區塊促成該記憶體晶粒之該非二進制資料容量；及延伸區塊，當操作於該TLC操作模式中時，該等延伸區塊不促成該記憶體晶粒之該非二進制資料容量。
  13. 如請求項10之記憶體裝置，其中該等記憶體晶粒可經組態用於操作於一QLC操作模式中，且其中當操作於該QLC操作模式中時，該等記憶體晶粒具有二進制資料容量。
  14. 如請求項10之記憶體裝置，其中當該等記憶體晶粒處於該TLC操作模式中時，該複數個記憶體區塊包括促成該非二進制資料容量的一第一組主區塊， 其中當該等記憶體晶粒處於該QLC操作模式中時，該複數個記憶體區塊包括促成該二進制資料容量的一第二組主區塊；且 其中該第二複數個主區塊大於該第一複數個主區塊。
  15. 如請求項14之記憶體裝置，其中該第一複數個主區塊不大於該複數個記憶體區塊的百分之八十。
  16. 如請求項9之記憶體裝置，其中該等記憶體晶粒之各者包括具有該複數個記憶體區塊的一陣列層及與該陣列層重疊的一CMOS層。
  17. 一種製造複數個記憶體裝置之方法，其包含以下步驟： 形成複數個陣列層，該複數個陣列層之各者包括經配置於複數個記憶體區塊中之複數個記憶體單元； 使該等陣列層與複數個CMOS層接合以形成複數個記憶體晶粒，該複數個CMOS層包括用於程式化、讀取、及抹除該複數個記憶體單元的電組件； 組態該複數個記憶體晶粒之一第一組以操作於一TLC操作模式中且具有非二進制資料容量；及 組態該複數個記憶體晶粒之一第二組以操作於一QLC操作模式中且具有二進制資料容量。
  18. 如請求項17之方法，其中該第一組記憶體晶粒之各記憶體晶粒之該非二進制資料容量係683 Gb之倍數。
  19. 如請求項18之方法，其中該第一組記憶體晶粒之各記憶體晶粒之該非二進制資料容量係683 Gb。
  20. 如請求項18之方法，其中該第二組記憶體晶粒之各記憶體晶粒之該二進制資料容量係1 Tb。
  21. 如請求項17之方法，其進一步包括將該第一組記憶體晶粒的複數個記憶體晶粒組合成具有二進制資料容量的一單一記憶體裝置的步驟。
  22. 一種記憶體晶粒，其包含： 複數個記憶體區塊，各記憶體區塊包括複數個記憶體單元； 該複數個記憶體區塊包括促成該記憶體晶粒之一資料容量的複數個主記憶體區塊、及不促成該等記憶體區塊之該資料容量的複數個延伸區塊；且 該記憶體晶粒之該資料容量係非二進制量。
  23. 如請求項22之記憶體晶粒，其中該複數個記憶體單元經組態以儲存每記憶體單元三個位元的資料。
  24. 如請求項23之記憶體晶粒，其中該記憶體晶粒之該非二進制資料容量係683 Gb之倍數。
  25. 如請求項24之記憶體晶粒，其中該記憶體晶粒之該非二進制資料容量係683 Gb。
  26. 一種操作一記憶體裝置之方法，其包含以下步驟： 製備包括至少一個記憶體晶粒之一記憶體裝置，該記憶體晶粒包括複數個記憶體區塊且具有非二進制量的一最大資料容量；及 程式化該記憶體晶粒之該等記憶體單元至該最大資料容量。
  27. 如請求項26之方法，其中該複數個記憶體單元經組態以儲存每記憶體單元三個位元的資料。
  28. 如請求項27之方法，其中該最大資料容量係683 Gb之倍數。
  29. 如請求項28之方法，其中該最大資料容量係683 Gb。
  30. 一種記憶體晶粒，其包含： 複數個記憶體區塊，各記憶體區塊包括複數個記憶體單元，該複數個記憶體單元經組態以當該記憶體晶粒處於一TLC操作模式中時在各記憶體單元中儲存三個位元的資料；且 當操作於該TLC操作模式中時，該記憶體晶粒具有683 Gb之一資料容量。
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