TW202316437A - 用於補償由於半圓sgd之抹除速度變化之系統及方法 - Google Patents

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Abstract

揭示的是非揮發性記憶體系統。該等記憶體系統包括記憶體孔FC-SGD及SC-SGD之列，後者可以通過SHE切割操作來產生。SC-SGD包括比FC-SGD抹除速度慢的抹除速度。為了克服抹除速度差異，與FC-SGD相比，SC-SGD經程式化為更高的Vt。通過將SC-SGD程式化為更高的Vt，抹除速度增加並匹配FC-SGD的抹除速度。進一步，不同的SC-SGD經切割為不同的量，而在SC-SGD之間產生不同的抹除速度。與切割程度/量較小的SC-SGD相比，切割程度/量較大的SC-SGD具有較慢的抹除速度。然而，SC-SGD之間驗證位準可以不同，以生產具有Vt的SC-SGD，使得其等的抹除速度彼此匹配以及與FC-SGD匹配。

Description

用於補償由於半圓SGD之抹除速度變化之系統及方法
本申請係關於利用邊緣經切割/改變的記憶體孔，因此定義半圓記憶體孔。具體而言，本申請係關於使用不同的臨限電壓將全圓（即未切割/未改變的）記憶體孔及半圓記憶體孔程式化。這些不同的臨限電壓允許全圓記憶體孔及半圓記憶體孔達到相似的抹除速度。
半圓汲極側選擇閘(semi-circle drain side select gate，「SC-SGD」)記憶體技術提供多種優勢，包括減小晶粒尺寸。為了生產SC-SGD，蝕刻技術用以切割記憶體孔，因此給予其等半圓形形狀，並將一區塊或列分成數個串。根據用以形成SC-SGD的程序，可能出現某些無效率的情況。例如，如果記憶體孔未適當切割，可能使得其等變得無用，即在抹除操作期間無法使用。額外地，在提供列的兩個區域之間的非功能緩衝的記憶體裝置中經常可以找到虛置孔。
SC-SGD沿著全圓汲極側選擇閘(full circle drain side select gate，「FC-SGD」)的邊形成，據此，區塊可包括FC-SGD及SC-SGD兩者。然而，FC-SGD及SC-SGD各別抹除速度是不同的。例如，FC-SGD抹除速度快於SC-SGD抹除速度。在SC-SGD抹除速度太慢的情況下，SC-SGD記憶體技術無法實施。在此方面，即使當SC-SGD記憶體孔係有功能的（即，能夠儲存一些使用者資料）時，諸如相對抹除速度的其他問題仍然是一個問題。
本揭露的一態樣關於一種用於將一記憶體裝置程式化的方法。該方法包括將一第一列記憶體孔的一或多個選擇閘程式化到一第一臨限電壓。該第一列記憶體孔的該一或多個選擇閘定義定義全圓汲極側選擇閘(FC-SGD)。該方法繼續：基於該第一臨限電壓，使該第一列記憶體孔的該一或多個選擇閘包括一第一抹除速度。該方法繼續：將一第二列記憶體孔的一或多個選擇閘程式化至不同於該第一臨限電壓的一第二臨限電壓。該第二列記憶體孔之該一或多個選擇閘定義半圓汲極側選擇閘(SC-SGD)。該方法繼續：基於該第二臨限電壓，使該第二列記憶體孔的該一或多個選擇閘包括至少在該第一抹除速度的一臨限抹除速度內的一第二抹除速度。
在一實施例中，該第二抹除速度匹配該第一抹除速度。
在一實施例中，該方法繼續：將該第一列記憶體孔的該一或多個選擇閘程式化包括施加一第一程式化電壓。該方法繼續：將該第二列記憶體孔的該一或多個選擇閘程式化包括施加大於該第一程式化電壓的一第二程式化電壓。
在一實施例中，在將該第一列的該一或多個選擇閘及該第二列的該一或多個選擇閘程式化之前，該方法繼續：判定該第二列記憶體孔的該一或多個選擇閘是否定義該SC-SGD。該方法繼續：基於一預定驗證位準將該第二列記憶體孔的該一或多個選擇閘程式化。
在一實施例中，在將該第一列記憶體孔的該一或多個選擇閘及該第二列記憶體孔的該一或多個選擇閘程式化之前，該方法繼續：向該第一列記憶體孔的一或多個選擇閘及該第二列記憶體孔的該一或多個選擇閘提供一抹除脈衝。該方法繼續：基於該抹除脈衝判定該第一列記憶體孔的該一或多個選擇閘的一第一抹除速度，及該第二列記憶體孔的該一或多個選擇閘的一第二抹除速度。
在一實施例中，當該第一抹除速度快於該第二抹除速度時，該方法繼續：將該第二臨限電壓設置為高於該第一臨限電壓。
在一實施例中，該第一列記憶體孔的該一或多個選擇閘位於該記憶體裝置的一記憶體區塊的一第一列中，且該第二列記憶體孔的該一或多個選擇閘位於該記憶體區塊的一第二列中。
根據本揭露的另一態樣，一記憶體系統包括一記憶體裝置。該記憶體系統包括可操作地耦接到該記憶體裝置的一控制器。該控制器經組態以將一第一列記憶體孔的一或多個選擇閘程式化到一第一臨限電壓。該第一列記憶體孔的該一或多個選擇閘定義定義全圓汲極側選擇閘(FC-SGD)。該控制器進一步經組態以基於該第一臨限電壓，使該第一列記憶體孔的該一或多個選擇閘包括一第一抹除速度。該控制器進一步經組態以將一第二列記憶體孔的一或多個選擇閘程式化至不同於該第一臨限電壓的一第二臨限電壓。該第二列記憶體孔之該一或多個選擇閘定義半圓汲極側選擇閘(SC-SGD)。該控制器進一步經組態以基於該第二臨限電壓，使該第二列記憶體孔的該一或多個選擇閘包括至少在該第一抹除速度的一臨限抹除速度內的一第二抹除速度。
在一實施例中，該第二抹除速度匹配該第一抹除速度。
在一實施例中，該控制器進一步經組態以將該第一列記憶體孔的該一或多個選擇閘程式化包括施加一第一程式化電壓。該控制器進一步經組態以將該第二列記憶體孔的該一或多個選擇閘程式化包括施加大於該第一程式化電壓的一第二程式化電壓。
在一實施例中，在將該第一列的該一或多個選擇閘及該第二列的該一或多個選擇閘程式化之前，該控制器進一步經組態以判定該第二列記憶體孔的該一或多個選擇閘是否定義該SC-SGD。該控制器進一步經組態以基於一預定驗證位準將該第二列記憶體孔的該一或多個選擇閘程式化。
在一實施例中，在將該第一列記憶體孔的該一或多個選擇閘及該第二列記憶體孔的該一或多個選擇閘程式化之前，該控制器進一步經組態以向該第一列記憶體孔的一或多個選擇閘及該第二列記憶體孔的該一或多個選擇閘提供一抹除脈衝。該控制器進一步經組態以基於該抹除脈衝判定該第一列記憶體孔的該一或多個選擇閘的一第一抹除速度，及該第二列記憶體孔的該一或多個選擇閘的一第二抹除速度。
在一實施例中，當該第一抹除速度快於該第二抹除速度時，控制器進一步經組態以將該第二臨限電壓設置為高於該第一臨限電壓。
在一實施例中，該第一列記憶體孔的該一或多個選擇閘位於該記憶體裝置的一記憶體區塊的一第一列中，且該第二列記憶體孔的該一或多個選擇閘位於該記憶體區塊的一第二列中。
根據本揭露的另一態樣，一種非暫時性電腦可讀儲存媒體，其經組態以儲存指令，當該等指令由一記憶體系統之一控制器所包括的一處理器執行時，使該記憶體系統實行以下步驟：將一第一列記憶體孔的一或多個選擇閘程式化到一第一臨限電壓。該第一列記憶體孔的該一或多個選擇閘定義定義全圓汲極側選擇閘(FC-SGD)。該等指令進一步使該記憶體系統實行以下步驟：基於該第一臨限電壓，使該第一列記憶體孔的該一或多個選擇閘包括一第一抹除速度。該等指令進一步使該記憶體系統實行以下步驟：將一第二列記憶體孔的一或多個選擇閘程式化至不同於該第一臨限電壓的一第二臨限電壓。該第二列記憶體孔定義半圓汲極側選擇閘(SC-SGD)。該等指令進一步使該記憶體系統基於該第二臨限電壓，使該第二列記憶體孔的該一或多個選擇閘包括至少在該第一抹除速度的一臨限抹除速度內的一第二抹除速度。
在一實施例中，該第二抹除速度匹配該第一抹除速度。
在一實施例中，該等指令進一步使該記憶體系統將該第一列記憶體孔的該一或多個選擇閘程式化包括施加一第一程式化電壓。該等指令進一步使該記憶體系統將該第二列記憶體孔的該一或多個選擇閘程式化包括施加大於該第一程式化電壓的一第二程式化電壓。
在一實施例中，在將該第一列的該一或多個選擇閘及該第二列的該一或多個選擇閘程式化之前，該等指令進一步使該記憶體系統判定該第二列記憶體孔的該一或多個選擇閘是否定義該SC-SGD。該等指令進一步使該記憶體系統基於一預定驗證位準將該第二列記憶體孔的該一或多個選擇閘程式化。
在一實施例中，在將該第一列記憶體孔的該一或多個選擇閘及該第二列記憶體孔的該一或多個選擇閘程式化之前，該等指令進一步使該記憶體系統進一步經組態以向該第一列記憶體孔的一或多個選擇閘及該第二列記憶體孔的該一或多個選擇閘提供一抹除脈衝。該等指令進一步使該記憶體系統基於該抹除脈衝判定該第一列記憶體孔的該一或多個選擇閘的一第一抹除速度，及該第二列記憶體孔的該一或多個選擇閘的一第二抹除速度。
在一實施例中，該等指令進一步使該記憶體系統當該第一抹除速度快於該第二抹除速度時，將該第二臨限電壓設置為高於該第一臨限電壓。
下文的描述係關於本揭露的各種例示性實施例。雖然這些實施例的一或多者可係較佳的，但所揭示之實施例不應解讀（或以其他方式使用）為限制本揭露（包括申請專利範圍）之範圍。此外，所屬技術領域中具有通常知識者將理解，以下描述具有廣泛的應用，且任何特定實施例的詳細解釋僅意欲為該實施例之例示性，並不意欲暗示本揭露之範圍（包括申請專利範圍）限於該特定實施例。
本揭露關於修改半圓汲極側選擇閘(「SC-SGD」)記憶體技術以增強性能。為了形成SC-SGD，可以採用淺孔蝕刻(shallow hole etch,「SHE」)操作。SHE切割可以將一個區塊（在記憶體中）劃分為區塊中的多個串。雖然SHE可以形成/定義串，但SHE切割可以進一步分離串，即，將串中的邊緣記憶體孔切成半（或大約相等的兩個半部）。在此方面，SGD及通道兩者係分開的。
額外地，本揭露關於利用沿著全圓汲極側選擇閘(「FC-SGD」)的邊之SC-SGD，後者包括未切割/未改變的記憶體孔。當測量抹除速度時，已經顯示FC-SGD的抹除速度快於SC-SGD。例如，由於頂層SGD或SGDT（連同SC-SGD）下的通道面積減小（用以控制GIDL注入，從而作用為控制抹除速度的旋鈕），閘極誘導汲極漏電流(gate induced drain leakage，「GIDL」)注入較低，導致GIDL抹除速度變慢。這可能會導致數個問題。首先，當抹除操作由於SC-SGD抹除時間增加而變得太慢時，記憶體區塊的整體性能下降。額外地，即使管理抹除速度，FC-SGD與SC-SGD抹除速度之間的不匹配仍導致不同的抹除位準。例如，為了通過抹除驗證位準，FC-SGD及SC-SGD的抹除次數比單獨使用FC-SGD所需的次數多，以解釋較慢的SC-SGD抹除速度。然而，這導致針對FC-SGD之更深的抹除操作，其可導致可靠性問題。
在本揭露中，儘管從SHE切割中分離出來，但最佳化具有SC-SGD的記憶體孔。傳統的記憶體區塊包括虛置記憶體孔，其中SGD及頂層SGD (SGD and top layer SGD，「SGDT」)下的通道經過SHE切割。大致不使用虛置記憶體孔，本質上係「犧牲的」。結果，記憶體裝置不利用虛置記憶體孔來儲存資料，據此未經程式化或讀取。然而，該等虛置孔佔據區塊內的空間。本揭露的實施例包括消除其中的虛置孔的記憶體區塊。作為這些增強的結果，可以減小（承載區塊）晶粒的大小，或者替代地可以保持相同的大小，但具有更多的記憶體孔，這兩者大致都是所欲的。額外地，為了克服不同的抹除速度，用不同的臨限電壓(Vt)將FC-SGD及SC-SGD（包括SGDT）程式化。例如，在一些實施例中，SC-SGD上的SGDT經程式化為較高的Vt（與FC-SGD者相比），而導致SGDT的抹除速度較低。此外，所選擇的（較高）Vt經設計以使SC-SGD上的SGDT的抹除速度匹配FC-SGD的抹除速度，或者至少在臨限抹除速度臨限內。換句話說，所選擇的（較高）Vt經設計以使SC-SGD上的SGDT抹除速度匹配FC-SGD的抹除速度，或者至少在臨限抹除速度內。
本文所示及描述的其他實施例包括匹配抹除速度的替代方式。例如，如果SC-SGD記憶體孔上的抹除速度限於可以藉由增加其等之SGDT Vt來可靠地達到的程度，則FC-SGD記憶體孔上的SGDT可以經程式化以降低Vt以與SC-SGD記憶體孔匹配抹除速度。進一步，如果SGDT Vt固定，使得抹除速度可接受地較低，則FC-SGD記憶體孔上的SGDT可經程式化至甚至更低的Vt，以匹配SC-SGD記憶體孔的抹除速度。更進一步，在一些實施例中，可使用針對SC-SGD上SGDT的增加Vt程式化及FC-SGD上SGDT的減少Vt程式化的一些組合。
使用SHE切割操作，切割的程度/數量/百分比可不同。結果，SC-SGD上的一些SGDT經切割的程度比其他的更大。換言之，從一些SC-SGD記憶體孔移除的材料量可大於從其他者移除的量。SC-SGD記憶體孔經切割的程度與SC-SGD記憶體孔的抹除速度成反比。據此，對於經切割成比低度偏移(undershifted)的SC-SGD記憶體孔（即移除的材料相對較少的記憶體孔）更大程度的過度偏移(overshifted)的SC-SGD記憶體孔（即移除相對較多的材料），過度偏移的SC-SGD記憶體孔的抹除速度比低度偏移的SC-SGD記憶體孔的抹除速度慢。然而，SC-SGD上的不同SGDT可經程式化至不同的Vt。例如，與切割較少的SC-SGD相比，經切割到較大程度並因此具有較慢抹除速度的SC-SGD記憶體孔可以經程式化到較高的Vt，而導致SC-SGD記憶體孔具有相同的抹除速度，或者至少在彼此的臨限抹除速度內，並且亦匹配FC-SGD抹除速度。
應注意，記憶體孔具有不同的選擇閘、虛置字線、及資料字線。此詳細描述描述施加至SGDT的修改。然而，在一些實施例中，記憶體系統可能不包括SGDT。在這些實施例中，SGD用作抹除操作的選擇閘，並且針對SGDT描述的修改可施加至SGD。
本揭露的數個態樣可以設備、系統、方法、或電腦程式程序的形式來體現。因此，本揭露的態樣可以完全係硬體實施例或軟體實施例（包括但不限於韌體、常駐軟體、微代碼、或類似者）的形式，或者可係硬體組件及軟體組件的組合，該組合可大致統稱為「電路」、「模組」、「設備」或「系統」。進一步，本揭露的各種態樣可係體現電腦程式程序的形式，例如，以儲存電腦可讀及/或可執行的程式碼之一或多個非暫時性電腦可讀儲存媒體。
額外地，本文使用各種用語來指稱特定的系統組件。不同公司可用不同名稱指稱相同或類似組件，此敘述並非意圖在名稱不同而非功能不同的組件之間做出區分。在以下揭露中描述的各種功能單元係稱為「模組」的情況下，此類表徵意欲不過度限制可能的實施方案機制的範圍。例如，「模組」可實施為硬體電路，其包括客製的超大型積體(very-large-scale integration, VLSI)電路或閘陣列，或包括邏輯晶片、電晶體或其他離散組件的現成半導體。在另一個實例中，模組亦可以實施在可程式化硬體裝置中，諸如現場可程式化閘陣列(field programmable gate array, FPGA)、可程式化陣列邏輯、可程式化邏輯裝置、或類似者。此外，模組亦可至少部分地藉由各種類型的處理器執行的軟體來實施現。例如，模組可以包括一段可執行碼，該段可執行碼構成轉換成物件、程序、或功能之電腦指令之一或多個實體或邏輯區塊。再者，不需要此類模組的可執行部分在實體上定位在一起，而是可包含儲存在不同位置的不同指令，當一起執行時，這些指令包含所識別的模組並達成該模組的指定目的。可執行碼可僅包含單個指令或多個指令之一集合，並且可分布在不同的碼段上，或者分布在不同的程式間，或者分布跨數個記憶體裝置等。在軟體或部分軟體、模組實施方案中，軟體部分可以儲存在一或多個電腦可讀及/或可執行儲存媒體上，其包括但不限於電子、磁、光、電磁、紅外線、或基於半導體的系統、設備、或裝置、或其任何適當的組合。大致上，為了本揭露的目的，電腦可讀及/或可執行儲存媒體可包含任何有形及/或非暫時性媒體，其能夠含有及/或儲存程式，以供指令執行系統、設備、處理器、或裝置使用或與之關聯。
類似地，為了本揭露的目的，用語「組件(component)」可以包含任何有形的、物理的、及非暫時性的裝置。例如，組件可以是硬體邏輯電路的形式，該硬體邏輯電路包含客製的VLSI電路、閘陣列、或其他積體電路，或者包含現成的半導體，其包括邏輯晶片、電晶體、或其他離散組件、或任何其他合適的機械及/或電子裝置。額外地，組件亦可以可程式化硬體裝置實施，諸如現場可程式化閘陣列(FPGA)、可程式化陣列邏輯、可程式化邏輯裝置等。此外，組件可包含一或多個矽基積體電路裝置（諸如晶片、晶粒、晶粒平面、及封裝、或其他離散的電氣裝置），其係經由例如印刷電路板(printed circuit board, PCB)或類似者的導電體與一或多個其他組件之電氣通信組態。據此，如上定義的模組在某些實施例中可以由組件體現或實施為組件，並且在某些例子中，用語模組(module)及組件(component)可互換使用。
本文使用的用語「電路」，其包括一或多個電氣及/或電子組件，其等構成一或多個允許電流流動的導電通路。電路可係閉環組態或開環組態的形式。在閉環組態中，電路組件可為對電流提供返回通路。相比之下，在開環組態中，儘管不包括電流的返回通路，但其中的電路組件仍可係視為形成電路。例如，積體電路係稱為電路，無論該積體電路是否耦接到接地（作為電流的返回通路）。在某些例示性實施例中，電路可以包括積體電路之一集合、單一積體電路、或積體電路之一部分。例如，電路可以包括客製的VLSI電路、閘陣列、邏輯電路、及/或其他形式的積體電路，亦可以包括現成的半導體，諸如邏輯晶片、電晶體、或其他離散裝置。在另一實例中，電路可包含一或多個矽基的積體電路裝置（諸如晶片、晶粒、晶粒平面、及封裝、或其他離散的電氣裝置），其係經由例如印刷電路板(PCB)的導電體與一或多個其他組件之電氣通信組態。電路亦可以作為相對於可程式化硬體裝置（諸如現場可程式化閘陣列(FPGA)、可程式化陣列邏輯、及/或可程式化邏輯裝置等）的合成電路實施。在其他例示性實施例中，電路可包含非整合式電氣及/或電子組件（具有或不具有積體電路裝置）的網路。據此，如上定義的模組可在某些實施例中由電路體現或實施為電路。
應理解，本文揭示的實例實施例可包含一或多個微處理器及特定的儲存電腦程式指令，這些指令控制一或多個微處理器與某些非處理器電路及其他元件一起實施本文揭示的一些、大多數、或所有功能。替代地，一些或全部功能可由沒有儲存程式指令的狀態機實施，亦可以一或多個特定應用積體電路(application-specific integrated circuit, ASIC)或現場可程式化閘陣列(FPGA)實施，其中各功能或某些功能的一些組合作為客製邏輯實施。亦可使用這些方法的組合。進一步，下文對「控制器」的參照應定義為包含個別電路元件、特定應用積體電路(ASIC)、具有控制軟體的微控制器、數位信號處理器(digital signal processor, DSP)、現場可程式化閘陣列(fFPGA)、及/或具有控制軟體的處理器、或其組合。
進一步，本文可能使用的用語「程式(program)」、「軟體(software)」、「軟體應用程式(software application)」及類似者係指設計用於在電腦實施的系統上執行的指令序列。據此，「程式」、「軟體」、「應用程式」、「電腦程式」或「軟體應用程式」可包括子常式、功能、程序、物件方法、物件實施方案、可執行應用程式、小型應用程式、小服務程式、原始碼、目標碼、分享程式庫/動態負載程式庫、及/或設計用於在電腦系統上執行的其他特定指令序列。
額外地，本文可使用的用語「耦接(couple/coupled/couples)」意欲意指直接或間接連接。因此，如果第一裝置耦接或經耦接到第二裝置，該連接可係透過直接連接或透過經由其他裝置（或組件）及連接的間接連接。
關於本文使用諸如「一實施例(an embodiment)」、「一個實施例(one embodiment)」、「例示性實施例(exemplary embodiment)」、「特定實施例(particular embodiment)」、或其他類似術語的用語，這些用語意欲表示在本揭露的至少一個實施例中可找到結合實施例描述的特定特徵、結構、功能、操作、或特性。因此，除非另外明確指定，否則諸如「在一個實施例中」、「一實施例中」、「在例示性實施例中」等片語的出現可（但非必然）均係指相同實施例，而是意指「一或多個但不是所有實施例」。進一步，用語「包含(comprising)」、「具有(having)」、「包括(including)」、及其變化，以開放的方式使用，因此，應解釋為意指「包括但不限於…」，除非另外明確指定。再者，在沒有更多限制的情況下，在前加上「包含…一」的元素不排除在包括該元素的主體程序、方法、系統、物品、或設備中存在額外的相同元素。
除非另外明確指定，否則用語「一(a/an)」、及「該(the)」亦係指「一或多個」。額外地，本文及/或以下請求項中可使用的片語「A及B中的至少一個(at least one of A and B)」，藉此A及B係指示特定物件或屬性的變數，指示A或B、或A及B二者的選擇，類似於片語「及/或(and/or)」。其中一個此類片語中存在多於兩個的變數，此片語特此定義為僅包括變數中的一者、變數中的任何一者、變數中的任何者的任何組合（或子組合）、以及變數中的所有者。
進一步，其中在本文中使用，用語「約(about)」或「大約(approximately)」施加至所有數值，無論是否明確指示。這些用語大致係指所屬技術領域中具有通常知識者認為與所列舉的值等效的數值範圍（例如，具有相同的功能或結果）。在某些例項中，這些用語可包括四捨五入到最近有效數字的數值。
額外地，除非另外明確指定，否則本文列出的任何項目列表並不暗示著列出的任何或所有項目相互排斥及/或相互包含。進一步，根據集合論，除非另外明確指定，否則本文使用的用語「集合(set)」應解釋為意指「一或多個(one or more)」，用語「多個集合(sets)」應解釋為「一或多個(one or more/ones or more/ones or mores)」。
在下面的詳細描述中，參考形成其一部分的附圖。理解到，上述概述僅是說明性的，並不意欲以任何方式進行限制。除了上述說明性態樣、實例實施例及特徵之外，額外的態樣、例示性實施例、及特徵將藉由參考附圖及下文的詳細描述而變得顯而易見。各圖中元件的描述可參考前面各圖的元件。相似的元件符號可係指圖中相似的元件，包括相似元件的替代例示性實施例。
圖1A係一實例記憶體裝置的方塊圖。記憶體裝置100可包括一或多個記憶體晶粒108。記憶體晶粒108包括記憶體單元的記憶體結構126，諸如記憶體單元陣列、控制電路系統110、及讀取/寫入電路128。記憶體結構126可經由列解碼器124藉由字線及經由行解碼器132藉由位元線而定址。讀取/寫入電路128包括多個感測區塊SB1、SB2、…SBp（感測電路系統），並允許記憶體單元的一頁平行地讀取或程式化。一般而言，控制器122係與一或多個記憶體晶粒108包括在相同記憶體裝置100（例如，可移除式儲存卡）中。經由資料匯流排120在主機140及控制器122之間轉移命令與資料，且經由線118在控制器及一或多個記憶體晶粒108之間轉移命令與資料。
記憶體結構126可係二維的或三維的。記憶體結構126可包含記憶體單元的一或多個陣列，包括三維陣列。記憶體結構126可包含一單塊三維記憶體結構，其中多個記憶體層級形成於單一基材（諸如晶圓）上方（且不在單一基材中），而沒有中介的基材。記憶體結構126可包含任何類型的非揮發性記憶體，其單塊地形成於記憶體單元陣列的一或多個實體層級中，該等記憶體單元具有設置於矽基材上方之主動區。記憶體結構126可係在非揮發性記憶體裝置中，該非揮發性記憶體裝置具有與記憶體單元之操作相關之電路系統，無論相關之電路系統在基材上方或基材內。
控制電路系統110與讀取/寫入電路128協作以在記憶體結構126上執行記憶體操作，且包括狀態機112、晶片上位址解碼器114、及電力控制模組116。狀態機112提供記憶體操作的晶片級控制。
例如，可針對程式化參數提供儲存區域113。程式化參數可包括一程式化電壓、一程式化電壓偏壓、位置參數（指示記憶體單元之位置）、接觸線連接器厚度參數、驗證電壓、及/或類似者。該等位置參數可指示NAND串之整個陣列內的一記憶體單元的一位置、特定NAND串群組內的一記憶體單元的一位置、特定平面上之一記憶體單元的一位置、及/或類似者。該等接觸線連接器厚度參數可指示一接觸線連接器之一厚度、該接觸線連接器所被包含的一基材或材料、及/或類似者。
晶片上位址解碼器114提供一位址介面，該位址介面在該主機或一記憶體控制器使用者及解碼器124與132使用的硬體位址之間。電力控制模組116在記憶體操作期間控制供應給字線及位元線的電力及電壓。其可包括用於字線、SGS及SGD電晶體、及源極線的驅動器。在一種方法中，該等感測區塊可包括位元線驅動器。SGS電晶體係在NAND串之一源極端處的選擇閘電晶體，且SGD電晶體係在NAND串之一汲極端處的選擇閘電晶體。
在一些實施例中，可組合一些組件。在各種設計中，除了記憶體結構126以外的一或多個組件（單獨或組合）可被視為經組態以執行本文所述之動作的至少一控制電路。例如，控制電路可包括控制電路系統110、狀態機112、解碼器114/132、電力控制模組116、感測區塊SBb、SB2、…、SBp、讀取/寫入電路128、控制器122等之任何一者或一組合。
該等控制電路可包括一程式化電路，其經組態以針對記憶體單元之一集合執行一程式化及驗證操作，其中記憶體單元之該集合包含經指派以表示複數個資料狀態中的一資料狀態之記憶體單元及經指派以表示複數個資料狀態中的另一資料狀態之記憶體單元；該程式化及驗證操作包含複數個程式化及驗證迭代；且在各程式化及驗證迭代中，該程式化電路針對一字線執行程式化，其後該程式化電路將一驗證信號施加至該一字線。該等控制電路亦可包括一計數電路，該計數電路經組態以獲得通過針對該一資料狀態的驗證測試之記憶體單元的一計數。該等控制電路亦可包括一判定電路，該判定電路經組態以基於該計數超過一臨限的一數量判定複數個程式化及驗證迭代中的一特定程式化及驗證迭代，其中執行針對經指派以表示另一資料狀態之該等記憶體單元的另一資料狀態之驗證測試。
例如，圖1B係一實例控制電路150的方塊圖，其包含一程式化電路151、一計數電路152及一判定電路153。
該晶片外控制器122可包含一處理器122c、儲存裝置（記憶體，諸如ROM 122a及RAM 122b）、及一錯誤校正碼(error-correction code, ECC)引擎245。ECC引擎可校正多個讀取錯誤，其等係在Vth分布的右尾(upper tail)變得太高時所造成。然而，在一些情況中可能存在不可校正的錯誤。本文所提供的技術減少不可校正的錯誤的可能性。
（多個）儲存裝置122a、122b包含碼（諸如指令集），且處理器122c可操作以執行該指令集以提供本文所述之功能。替代地或額外地，處理器122c可存取來自記憶體結構126之一儲存裝置126a的碼，諸如一或多個字線中之記憶體單元的保留區。例如，碼可由控制器122使用來存取記憶體結構126，諸如用於程式化、讀取、及抹除操作。碼可包括啟動碼及控制碼（例如，指令集）。啟動碼係軟體，其在啟動或起動程序期間起始控制器122且使控制器122能夠存取記憶體結構126。該碼可由控制器122使用以控制一或多個記憶體結構126。在電力開啟後，處理器122c從ROM 122a或儲存裝置126a提取啟動碼以用於執行，且啟動碼起始系統組件並將控制碼載入至RAM 122b中。當將控制碼載入RAM 122b中，其便由處理器122c執行。該控制碼包括用以執行基本任務之驅動器，諸如控制及分配記憶體、將指令的處理排定優先順序、及控制輸入及輸出埠。
大致上，該控制碼可包括執行本文所述之功能的指令，包括下文進一步討論之流程圖的步驟，並提供包括下文進一步討論的電壓波形。
在一實施例中，主機係一運算裝置（例如，膝上型電腦、桌上型電腦、智慧型手機、平板電腦、數位相機），其包括一或多個處理器、一或多個處理器可讀儲存裝置（RAM、ROM、快閃記憶體、硬碟機、固態記憶體），其儲存處理器可讀碼（例如，軟體），以用於程式化一或多個處理器以執行本文所述之方法。主機亦可包括額外的系統記憶體、一或多個輸入/輸出介面、及/或與該一或多個處理器通訊之一或多個輸入/輸出裝置。
除了NAND快閃記憶體之外，亦可使用其他類型的非揮發性記憶體。
半導體記憶體裝置包括揮發性記憶體裝置，諸如動態隨機存取記憶體(dynamic random access memory，「DRAM」)或靜態隨機存取記憶體(static random access memory，「SRAM」)裝置、非揮發性記憶體裝置，諸如電阻式隨機存取記憶體(resistive random access memory，「ReRAM」)、電可抹除可程式化唯讀記憶體(electrically erasable programmable read only memory，「EEPROM」)、快閃記憶體（其亦可被視為EEPROM之一子集）、鐵電式隨機存取記憶體(ferroelectric random access memory，「FRAM」)、及磁阻式隨機存取記憶體(magnetoresistive random access memory，「MRAM」)、及其他能夠儲存資訊的半導體元件。各類型的記憶體裝置可具有不同組態。例如，快閃記憶體裝置可經組態為一NAND或一NOR組態。
在任何組合中，記憶體裝置可由被動元件及/或主動元件形成。藉由非限制實例，被動半導體記憶體元件包括ReRAM裝置元件，在一些實施例中，其包括一電阻率切換儲存元件，諸如一反熔絲或相變材料，以及可選地引導元件（諸如二極體或電晶體）。進一步，藉由非限制實例，主動半導體記憶體元件包括EEPROM及快閃記憶體裝置元件，其在一些實施例中包括含有一電荷儲存區域的元件，諸如一浮閘、導電奈米粒子、或一電荷儲存介電材料。
多個記憶體元件可經組態使得其等串聯連接或使得各元件可個別存取。藉由非限制的實例，在一NAND組態中的快閃記憶體裝置（NAND記憶體）一般含有串聯連接的記憶體元件。一NAND串係一組串聯連接的電晶體的一實例，其包含記憶體單元及SG電晶體。
一NAND記憶體陣列可經組態使得該陣列包含多個記憶體串，其中一串包含共用一單一位元線且作為一群組存取的多個記憶體元件。替代地，記憶體元件可經組態使得各元件可個別存取，例如一NOR記憶體陣列。NAND及NOR記憶體組態係實例，且記憶體元件可以其他方式組態。位於基材內及/或基材上方的半導體記憶體元件可配置成二維或三維，諸如二維記憶體結構或三維記憶體結構。
在二維記憶體結構中，該等半導體記憶體元件係配置在一單一平面或一單一記憶體裝置層級中。一般而言，在二維記憶體結構中，記憶體元件係配置於一平面上（例如，在xy方向平面上），該平面實質上平行於支撐該等記憶體元件之一基材之一主表面延伸。基材可係晶圓，該晶圓上方或其中形成該等記憶體元件之層，或其可係一載體基材，其在其等形成之後附接至記憶體元件。作為一非限制性實例，該基材可包括一半導體，諸如矽。
該等記憶體元件可依一有序陣列（諸如複數個列及/或行）配置在單一記憶體裝置層級中。然而，該等記憶體元件可依非規則或非正交組態的方式成為陣列。記憶體元件可各自具有二或更多個電極或接觸線，諸如位元線及字線。
三維記憶體陣列經配置使得記憶體元件佔據多個平面或多個記憶體裝置層級，藉此在三維上（亦即，在x、y、及z方向上）形成一結構，其中z方向係實質上垂直，且x方向及y方向實質上平行於基材的主表面）。
作為一非限制性實例，三維記憶體結構可垂直配置為多個二維記憶體裝置層級的堆疊。作為另一非限制性的實例，三維記憶體陣列可經配置為多個垂直行（例如，實質上垂直於基材主表面延伸的行，亦即，在y方向上），其中各行具有多個記憶體元件。該等行可配置成二維組態（例如在xy平面中），導致具有多個垂直堆疊記憶體平面上之元件的記憶體元件之三維配置。三維中的記憶體元件的其他組態亦可構成三維記憶體陣列。
藉由非限制的實例，在NAND串之三維陣列中，該等記憶體元件可經耦接在一起以在單一水平（例如xy）記憶體裝置層級內形成一NAND串。替代地，該等記憶體元件可經耦接在一起以形成橫越跨多個水平記憶體裝置層級的垂直NAND串。可預想其他三維組態，其中一些NAND串含有單一記憶體層級中的記憶體元件，而其他串含有跨越多個記憶體層級的記憶體元件。三維記憶體陣列亦可設計成一NOR組態及一ReRAM組態。
一般而言，在單塊三維記憶體陣列中，一或多個記憶體裝置層級係形成於一單一基材上方。可選地，該單塊三維記憶體陣列亦可具有至少部分地在該單一基材內之一或多個記憶體層。作為一非限制性實例，該基材可包括一半導體，諸如矽。在單塊三維陣列中，構成該陣列之各記憶體裝置層級的該等層一般係形成在該陣列之下層的記憶體裝置層級的層上。然而，單塊三維記憶體陣列之相鄰記憶體裝置層級的層可共用或具有介於記憶體裝置層級之間的中介層。
再次，二維陣列可係分開形成，然後封裝在一起以形成具有多層記憶體之一非單塊記憶體裝置。例如，非單塊堆疊記憶體可藉由在分開的基材上形成記憶體層級，然後將記憶體層級堆疊在彼此頂上而建構。基材可在堆疊之前薄化或自記憶體裝置層級移除，但因為記憶體裝置層級初始形成於分開的基材上方，所得的記憶體陣列不是單塊的三維記憶體陣列。進一步，多個二維記憶體陣列或三維記憶體陣列（單塊或非單塊）可形成在分開的晶片上，然後封裝在一起以形成一堆疊晶片記憶體裝置。
圖2繪示三種利用交錯記憶體串的記憶體架構的示意圖。例如，元件符號201顯示第一實例記憶體架構的示意圖，元件符號203顯示第二實例記憶體架構的示意圖，且元件符號205顯示第三實例記憶體架構的示意圖。在一些實施例中，如所示，記憶體架構可包括交錯NAND串的陣列。
圖2繪示圖1之記憶體陣列126的實例二維組態中的記憶體單元的區塊200、210。記憶體陣列126可包括多個此類的區塊200、210。各實例區塊200、210包括數個NAND串及各別位元線（例如，BL0、BL1…），其係在該等區塊中共用。各NAND串在一端處連接至一汲極側選擇閘(SGD)，且該等汲極選擇閘之該等控制閘經由一共同的SGD線連接。該等NAND串在其等另一端處連接至一源極側選擇閘(SGS)，其繼而連接至一共同源極線220。例如，十六條字線WL0至WL15延伸在SGS與SGD之間。在一些情況中，虛置字線（其不含有使用者資料）亦可用於相鄰於選擇閘電晶體的記憶體陣列中。此類虛置字線可屏蔽邊緣資料字線免於某些邊緣效應。
可提供在記憶體陣列中的一種類型的非揮發性記憶體係一浮閘記憶體，諸如圖3A及圖3B中所示的類型。然而，亦可以使用其他類型的非揮發性記憶體。如下文進一步詳細討論的，在圖4A及圖4B所示的另一實例中，電荷捕捉記憶體單元使用非導電介電材料代替導電浮閘以非揮發性方式儲存電荷。氧化矽、氮化矽及氧化矽(「ONO」)形成之三層介電質係夾置於一導電控制閘與該記憶體單元通道上方的一半導電基材之一表面之間。該單元係藉由將電子從單元通道注入至氮化物中來程式化，其中該等電子被捕捉並儲存在受限區域中。此經儲存的電荷接著以可偵測的方式改變該單元的該通道之一部分之臨限電壓。該單元係藉由將熱電洞注入至氮化物中來抹除。一類似單元可設置在一分離閘組態中，其中經摻雜多晶矽閘延伸於該記憶體單元通道之一部分上方，以形成一分開之選擇電晶體。
在另一方法中，使用NROM單元。例如，兩個位元係儲存於各NROM單元中，其中一ONO介電層跨源極與汲極擴散之間的該通道延伸。一資料位元之電荷係集中在相鄰於該汲極之該介電層中，且另一資料位元之電荷係集中在相鄰於該源極之該介電層中。多狀態資料儲存係藉由分開讀取介電質內空間上分開的電荷儲存區域之二元狀態而獲得。其他類型的非揮發性記憶體亦係已知的。
圖3A繪示NAND串中之實例浮動閘記憶體單元300、310、320的剖面圖。在此圖中，一位元線或NAND串方向進入該頁中，且字線方向從左行進至右。作為一實例，字線324延伸跨包括各別通道區域306、316及326的NAND串。記憶體單元300包括一控制閘302、一浮閘304、一穿隧氧化物層305、及通道區域306。記憶體單元310包括一控制閘312、一浮閘314、一穿隧氧化物層315、及通道區域316。記憶體單元320包括一控制閘322、一浮閘321、一穿隧氧化物層325、及通道區域326。各記憶體單元300、310、320係在不同的各別NAND串中。亦繪示一多晶矽層間介電(inter-poly dielectric, IPD)層328。控制閘302、312、322係該字線之部分。在圖3B中提供沿著接觸線連接器329的剖面圖。
控制閘302、312、322包覆圍繞浮閘304、314、321，而增加控制閘302、312、322與浮閘304、314、321之間的表面接觸面積。這導致較高的IPD電容，導致更高的耦接比，其使得程式化及抹除更容易。然而，隨著NAND記憶體裝置縮小，鄰近單元300、310、320之間的間距變得較小，因此兩個相鄰浮閘302、312、322之間幾乎沒有空間用於控制閘302、312、322及IPD層328。
作為一替代方案，如圖4A與圖4B所示，已發展出平坦或平面記憶體單元400、410、420，其中控制閘402、412、422係平坦的或平面的；亦即，其不包覆圍繞浮閘，且其僅在其上方與電荷儲存層428接觸。在此情況中，具有高浮閘沒有優點。而是，將浮閘製作得更薄。此外，浮閘可用以儲存電荷，或薄電荷捕捉層可用以捕捉電荷。此方法可避免彈道式電子傳輸（其中電子在程式化期間穿隧通過穿隧氧化物之後可行進通過浮閘）的問題。
圖4A繪示NAND串中之實例電荷捕捉記憶體單元400、410、420的剖面圖。該視圖係在記憶體單元400、410、420之字線方向上，該等記憶體單元包含平坦控制閘及電荷捕捉區域，其作為圖1的記憶體單元陣列126中的記憶體單元400、410、420的二維實例。電荷捕捉記憶體可用於NOR及NAND快閃記憶體裝置中。與使用諸如摻雜多晶矽之導體來儲存電子的浮閘MOSFET技術相比，該技術使用絕緣體（諸如SiN膜）來儲存電子。作為一實例，字線424延伸跨包括各別通道區域406、416及426的NAND串。字線的部分提供控制閘402、412、422。字線下方係IPD層428、電荷捕捉層404、414、421、多晶矽層405、415、425、及穿隧層409、407、408。各電荷捕捉層404、414、421在各別NAND串中連續延伸。控制閘的平坦組態可製成比浮閘更薄。額外地，記憶體單元可以更緊密地放置在一起。
圖4B繪示沿著接觸線連接器429之圖4A之結構的剖面圖。NAND串430包括一SGS電晶體431、實例記憶體單元400、433、…、435、及一SGD電晶體436。在SGS及SGD電晶體431、436中之IPD層428中的通道允許控制閘層402及浮閘層連通。控制閘402及浮閘層可係多晶矽，且穿隧氧化物層例如可係氧化矽。IPD層428可係氮化物(N)及氧化物(O)之一堆疊，諸如N—O—N—O—N組態。
該NAND串可形成於一基材上，該基材包含一p型基材區域455、一n型井456及一p型井457。在p型井中形成N型源極/汲極擴散區域sd1、sd2、sd3、sd4、sd5、sd6、及sd7。可將通道電壓Vch直接施加至基材的通道區域。
圖5繪示圖1的感測區塊SB1之實例方塊圖。在一種方法中，一感測區塊包含多個感測電路。各感測電路係與資料鎖存器相關。例如，實例感測電路550a、551a、552a、及553a分別與資料鎖存器550b、551b、552b、及553b相關。在一種方法中，可使用不同的各別感測區塊來感測位元線的不同子集。此允許與感測電路相關的處理負載被分開且藉由各感測區塊中之一各別處理器處理。例如，SB1中的感測電路控制器560可與該集合之感測電路及鎖存器通訊。該感測電路控制器560可包括一預充電電路561，其提供一電壓至各感測電路以用於設定一預充電電壓。在一可能的方法中，將該電壓獨立地提供至各感測電路，例如經由資料匯流排及區域匯流排。在另一可能的方法中，一共同電壓被同時提供至各感測電路。感測電路控制器560亦可包括預充電電路561、記憶體562、及處理器563。記憶體562可儲存碼，其可由處理器執行以執行本文所述之功能。這些功能可包括讀取與感測電路550a、551a、552a、553a相關之鎖存器550b、551b、552b、553b、設定在鎖存器中的位元值、及提供用於設定在感測電路550a、551a、552a、553a之感測節點中的預充電位準的電壓。下文提供感測電路控制器560及感測電路550a、551a、552a、553a的進一步實例細節。
在一些實施例中，一記憶體單元可包括一旗標暫存器，該旗標暫存器包括儲存旗標位元之鎖存器之一集合。在一些實施例中，旗標暫存器的數量可對應於資料狀態的數量。在一些實施例中，當驗證記憶體單元時，一或多個旗標暫存器可用以控制所使用的驗證技術類型。在一些實施例中，一旗標位元的輸出可修改該裝置（例如，位址解碼電路系統）的相關邏輯，使得單元的一特定區塊被選取。可使用旗標暫存器中設定的旗標，或旗標暫存器與位址暫存器之組合（如在隱含定址中），或替代地藉由單獨利用位址暫存器的直接定址，來實行成批操作（例如一抹除操作等）。
圖6A係圖1之記憶體陣列126的實例三維組態中的區塊600之一集合的透視圖。在基材上係記憶體單元（儲存元件）之實例區塊BLK0、BLK1、BLK2、及BLK3以及周圍區604，該周圍區具有由區塊BLK0、BLK1、BLK2、BLK3所使用的電路系統。例如，電路系統可包括電壓驅動器605，其可連接至區塊BLK0、BLK1、BLK2、BLK3的控制閘層。在一種方法中，在區塊BLK0、BLK1、BLK2、BLK3中的共同高度處的控制閘層係共同地驅動。基材601亦可承載在區塊BLK0、BLK1、BLK2、BLK3下的電路系統，連同一或多個下部金屬層，其係經圖案化成導電路徑以承載電路系統之信號。區塊BLK0、BLK1、BLK2、BLK3形成在記憶體裝置的中間區域602中。在該記憶體裝置之一上部區域603中，一或多個上部金屬層經圖案化成導電路徑以承載電路系統之信號。各區塊BLK0、BLK1、BLK2、BLK3包含記憶體單元之堆疊區，其中堆疊之交替層級表示字線。在一種可能的方法中，各區塊BLK0、BLK1、BLK2、BLK3具有相對分層側，垂直接觸件從該等相對分層側向上延伸至上部金屬層，以形成至導電路徑的連接。雖然四個區塊BLK0、BLK1、BLK2、BLK3係繪示為一實例，但可使用二或更多個區塊，延伸在x方向及/或y方向上。
在一種可行的方法中，平面之長度（在x方向上）表示在該一或多個上部金屬層中信號路徑延伸至字線之方向（字線或SGD線方向），且該平面之寬度（在y方向上）表示在該一或多個上部金屬層中信號路徑延伸至位元線之方向（位元線方向）。z方向表示記憶體裝置的高度。
圖6B繪示圖6A中區塊BLK0、BLK1、BLK2、BLK3之一者之一部分的實例剖面圖。該區塊包含交替的導電層及介電層之一堆疊610。在此實例中，除了資料字線層（字線）WLL0至WLL10之外，導電層包含兩個SGD層、兩個SGS層、及四個虛置字線層DWLD0、DWLD1、DWLS0及DWLS1。該等介電層係標示為DL0至DL19。此外，繪示包含NAND串NS1及NS2之堆疊610的區域。各NAND串包含一記憶體孔618、619，該記憶體孔填充有形成相鄰於該等字線之記憶體單元的材料。堆疊610的區域622在圖6D中更詳細地顯示，並在下面更詳細地討論。
610堆疊包括一基材611、基材611上的一絕緣膜612、及一源極線SL之一部分。NS1在堆疊之底部614處具有源極端613，且在堆疊610之頂部616處具有汲極端615。接觸線連接器（例如，間隙(slit)，諸如金屬填充間隙）617、620可週期性地跨堆疊610提供，作為延伸穿過堆疊610的互連，諸如將源極線連接至堆疊610上方的特定接觸線。接觸線連接器617、620可在形成字線期間使用，且隨後以金屬填充。亦繪示一位元線BL0的一部分。一導電通孔621將汲極端615連接至BL0。
圖6C繪示圖6B之堆疊中之記憶體孔徑的圖。垂直軸與圖6B之堆疊對齊並繪示記憶體孔618及619之寬度(wMH)，例如直徑。圖6A的字線層WLL0至WLL10係重複作為一實例，且在堆疊中之各別高度z0至z10處。在此類記憶體裝置中，蝕刻通過該堆疊之該等記憶體孔具有非常高的高寬比。例如，約25至30的深度對直徑比係常見的。該等記憶體孔可具有一圓形剖面。由於蝕刻程序，記憶體孔寬度可沿該孔之長度變化。一般而言，直徑從記憶體孔的頂部至底部逐步變小。亦即，記憶體孔在堆疊之底部處漸縮、窄縮。在一些情況中，稍微的窄縮發生在接近選擇閘之孔頂部處，使得直徑在從記憶體孔的頂部至底部逐步變小之前變得稍微較寬。
由於記憶體孔之寬度的不平均，程式化速度（包括程式化斜率及記憶體單元的抹除速度）可基於其等沿記憶體孔的位置而變化，例如基於其等在堆疊中的高度。在一較小直徑記憶孔情況中，跨該穿隧氧化物之電場係相對較強，使得程式化及抹除速度相對較高。一種方法係界定相鄰字線之群組，其中記憶體孔徑係相似的，例如在一界定之直徑範圍內，且針對群組中之各字線施加一最佳化驗證方案。不同的群組可具有不同的最佳化驗證方案。
圖6D繪示圖6B中堆疊610之區域622的特寫圖。記憶體單元係形成在一字線層與一記憶體孔之相交處之該堆疊之不同層級處。在此實例中，在虛置記憶體單元682、683及一資料記憶體單元MC上方提供SGD電晶體680、681。可例如使用原子層沉積沿著記憶體孔630之側壁(SW)及/或在各字線層內沉積多個層。例如，各行（例如，由在一記憶體孔630內之材料所形成之支柱）可包括一電荷捕捉層或膜663（諸如SiN或其他氮化物）、穿隧層664、多晶矽主體或通道665、及介電核心666。字線層可包括阻隔氧化物/阻隔高k材料660、金屬障壁661、及導電金屬662，諸如作為控制閘的鎢。例如，提供控制閘690、691、692、693、及694。在此實例中，除了金屬之外，所有層係提供於記憶體孔630中。在其他方法中，一些層可在控制閘層中。在不同記憶體孔中相似地形成額外支柱。一支柱可形成一NAND串之一行主動區(active area, AA)。
當一資料記憶體單元MC經程式化時，電子係儲存於與記憶體單元MC相關之電荷捕捉層663的一部分中。這些電子從通道665汲取到電荷捕捉層663，並通過穿隧層664。記憶體單元MC的Vth與所儲存電荷量成比例地增加。在一抹除操作期間，電子返回至通道665。
記憶體孔630之各者可填充有複數個環狀層，該等環狀層包含一阻隔氧化物層、一電荷捕捉層663、一穿隧層664、及一通道層665。記憶體孔630之各者的一核心區域填充有一主體材料，且該複數個環狀層係在記憶體孔630之各者中的該核心區域與該字線之間。
該NAND串可被視為具有一浮動本體通道665，因為通道665之長度並未形成於一基材上。此外，該NAND串係藉由在一堆疊中之在彼此之上的複數個字線層提供，且藉由介電層彼此分隔。
圖7A顯示具有複數個記憶體孔722（其可係如本文所述的垂直記憶體單元束(memory cell strand)）及複數個虛置孔705（其不需要一個完整的記憶體結構）的記憶體陣列700的示意平面圖。淺溝槽蝕刻或淺蝕刻特徵(SHE) 710延伸穿過複數條字線（例如，五條），但不完全穿過晶片，以將相鄰串彼此電隔離。SHE直接延伸穿過一組對齊的虛置孔705，從而防止該等虛置孔705儲存資料或以其他方式成為功能性記憶體單元。
現參照圖8A及圖8B，沒有虛置孔。與圖7A及圖7B的記憶體結構700不同，SHE 810位於兩相鄰列的記憶體單元825之間的間隙中，並與記憶體孔825重疊，從而產生一個工作束，該工作束具有向下蝕刻在工作記憶體束頂部處的至少SGD開關之一側中的溝槽，此處顯示為記憶體孔825。由於記憶體孔822、825全部均係功能性（亦即浪費較少的記憶體孔），因此此組態實質上改善產率及記憶體密度。
與全圓形記憶體孔822不同，由SHE 810部分切割的記憶體孔825及SGD開關具有半圓形的形狀，其可係半圓，或可係多於或少於半圓。在一些情況下，記憶體孔825及SGD開關可以在SHE 810的一側上少於半圓，並且在SHE 810的另一側上多於半圓。
記憶體孔822、825與複數條位元線830（在圖8A中標記為位元線0至7）連接。為了簡便說明，僅顯示八條位元線830。位元線830延伸到記憶體孔上方，並經由連接點連接，以選擇記憶體孔。各串區中的記憶體孔亦在一端處連接到SGD開關，並在另一端處連接到SGS開關。SHE溝槽810可係蝕刻到SGD開關的一部分中。
現在參考圖9，由於製造操作中的變化及缺陷，SHE可非中心地位於相鄰列的記憶體孔之間。發生這種情況時，SHE溝槽一側上的半圓形SGD在尺寸上可比SHE溝槽另一側上的半圓形SGD大。包括尺寸較大的SGD的記憶體孔在下文稱為「低度偏移SGD (undershifted SGD)」，而包括尺寸較小的SGD的記憶體孔在下文稱為「過度偏移記憶體孔(overshifted memory hole)」。如圖所示，各串具有一列低度偏移半圓形SGD、兩列全圓SGD、及一列過度偏移半圓形SGD。參照串1，列0包括過度偏移半圓SGD 925b；列1及列2包括全圓SGD 922；且列3包括低度偏移半圓SGD 925a。
圖10繪示根據一些所述實施例的不同記憶體孔的SGDT的Vt分布圖1050。應注意，在一些實施例中，記憶體系統可能不包括SGDT。在這些實施例中，SGD用作抹除操作的選擇閘，並且針對SGDT描述的修改可施加至SGD。曲線1052a、1052b、及1052c（或圖）表示記憶體孔之程式化Vt的分布。曲線1052a顯示包括FC-SGD的一列記憶體孔的Vt分布。曲線1052b包括SC-SGD記憶體孔的一列記憶體孔的Vt分布，其中通過SHE切割操作從各記憶體孔切除第一量。曲線1052c顯示包括SC-SGD記憶體孔的一列記憶體孔的Vt分布，其中通過SHE切割操作從各記憶體孔切除第二量。該第二量不同於該第一量。此外，該第二量大於該第一量。由於SHE切割操作，與FC-SGD相比，SC-SGD包括較慢的抹除速度。此外，對SC-SGD的切割（或自其移除的材料）量與抹除速度成反比。據此，移除相對較多材料的SC-SGD將具有較慢的抹除速度。
如所示，FC-SGD經程式化至最低的Vt。作為一實例，曲線1052a的中心點（最高機率）係大約2.7伏特(「V」)。再者，曲線1052b及1052c（表示SC-SGD）指示與FC-SGD相比，SC-SGD各經程式化至更高的Vt。此外，曲線1052c（其表示SC-SGD具有相對較高的材料切割量）指示與具有相對較低材料切割量的SC-SGD相比，SC-SGD經程式化至更高的Vt。作為一實例，曲線1052b的中心點（最高機率）係大約4.4V，且曲線1052b的中心點（最高機率）係大約4.8V。已知SC-SGD技術減慢抹除速度，並據此使抹除速度小於FC-SGD的抹除速度。然而，SC-SGD的所選程式化電壓（高於FC-SGD的程式化電壓）將使SC-SGD記憶體孔的抹除速度增加及匹配FC-SGD的抹除速度，或者至少在臨限抹除速度內。
所揭示的電壓係例示性的，並且在其他實施例中可能不同。然而，大致上，FC-SGD經程式化至最低Vt，而SC-SGD經程式化至更高的Vt，且此外，Vt與SC-SGD的切割程度成比例。雖然圖10中描述的實施例顯示SC-SGD的更高程式化，但對FC-SGD的調整可係程式化至甚至更低的Vt以匹配SC-SGD的抹除速度。更進一步，在一些實施例中，SC-SGD的Vt程式化增加及FC-SGD的Vt程式化減少的某一組合可用以匹配FC-SGD與SC-SGD（包括具有不同切割位準的SC-SGD）間的抹除速度。
圖11繪示顯示SC-SGD與FC-SGD之間抹除速度匹配的圖1150。圖1150顯示中位數抹除右尾(median erase upper tail) +3　（單位V）相對於抹除電壓Verase (「VERA」)。在圖1150中，表示FC-SGD的曲線1152a經程式化至大約2.75 V。再者，表示由SC-SGD模擬的SGDT的曲線1152b（虛線）經程式化至大約2.75 V。最後，表示由SC-SGD模擬的SGDT之曲線1152c（虛線）經程式化至大約4.40 V。此等電壓係例示性的，且其他電壓係可能的。圖1150繪示當FC-SGD與SC-SGD兩者均經程式化到相同電壓時，FC-SGD具有比SC-SGD更高的抹除速度。然而，藉由增加SC-SGD上的電壓，汲極與通道之間的電場增加，從而增加電洞注入。SC-SGD上從2.75 V處的曲線1152b到4.40 V處的曲線1152c的偏移顯示增加的Vt使抹除速度增加，因為增加的負斜率對應於較快的抹除速度。據此，電洞注入操作針對增加的Vt而增加，並且SC-SGD抹除速度可增加以匹配FC-SGD的抹除速度。
圖12A及圖12B繪示顯示從FC-SGD下降到SC-SGD的抹除速度的圖1250及1260。圖1250及1260顯示中位數抹除右尾+3　（單位V）與相對於抹除電壓Verase (「VERA」)。在圖12A的圖1250中，曲線1252a、1252b、及1252c表示三列FC-SGD記憶體孔。當程式化至相同的Vt時，曲線1252a、1252b、及1252c繪示三列將具有相同（或大約相同）的抹除速度。
圖12B中的圖1260顯示曲線1262a、1262b、及1252c表示三列SC-SGD記憶體孔。此外，三個SC-SGD的切割程度或量都不同。當程式化至相同的Vt時，曲線1262a、1262b、及1262c繪示三列將各具有不同的抹除速度。曲線1262a表示切割程度/量最小的列，而曲線1262c表示切割程度/量最大的列。曲線1262b表示具有曲線1262a所表示的列與曲線1262c所表示的列之間的切割程度/量的列。在給定VERA處的抹除右尾Vt的減少及增加的負斜率對應於較快的抹除速度，據此，曲線1262a表示具有最快抹除速度（及最小切割量/程度）的一列SC-SGD，曲線1262c表示具有最慢抹除速度（及最多切割量/程度）的一列SC-SGD，且曲線1262b表示在抹除速度及切割量/程度方面位於中間的一列SC-SGD。
圖12B中的曲線1262a、1262b、及1262c表示程式化至大約相同Vt的三列。參照圖12A及圖12B，圖12B中的曲線1262a、1262b、及1262c可對不同的Vt進行獨立程式化，使得其等各別的抹除速度可匹配，或者大約匹配到預定臨限內。使用獨立Vt，可以改變圖12B中的曲線1262a、1262b、及1262c，以分別匹配圖12A中的曲線1252a、1252b、及1252c。因此，記憶體區塊的多個列可經獨立程式化至不同的Vt，以生成匹配的抹除速度。
存在數種方法來判定用以將各種列及串程式化的Vt。例如，一旦執行SHE切割操作，就可判定哪些記憶體孔係全圓(FC-SGD)及半圓(SC-SGD)。然後，可隨後判定關於哪些串及位元線具有帶有該串中之SC-SGD的記憶體孔。例如，這可藉由所準備的查找表或固定輸入輸出(I/O)來執行。一旦識別出具有SC-SGD記憶體孔的位元線或串，就可施加程式化電壓。例如，可以對FC-SGD及SC-SGD兩者上的SGDT進行逐脈衝程式化操作，其中各程式化脈衝接著一驗證程序，該驗證程序包括驗證各記憶體孔(「MH」)的SGDT Vt位準是否已經越過其預定的驗證位準。FC-SGD的預定驗證位準低於SC-SGD的預定驗證位準。逐脈衝程式化操作可繼續直到目前Vt位準至少在預定的驗證位準。預定的驗證位準亦可含在查找表中，或者替代地，通過有線或無線通訊通道提供。如前所述，FC-SGD的Vt小於SC-SGD的Vt。選擇各別Vt並因此選擇預定的驗證位準以匹配FC-SGD及SC-SGD的抹除速度。此外，可額外判定記憶體孔SC-SGD經切割的量/程度。例如，當判定一個具有SC-SDG的一串記憶體孔的切割程度大於另一串時，可將切割程度較大的該串程式化（並驗證）至比另一串更高的Vt。選擇各別Vt以匹配具有SC-SGD的串的抹除速度，以及匹配FC-SGD的抹除速度。再者，在一些實施例中，FC-SGD及SC-SGD的Vt（包括對SC-SGD的多個不同切割）經調整以產生具有相似抹除速度的串（並最終產生區塊）。替代地，FC-SGD及SC-SGD可以一個接一個地分開程式化至使用不同驗證位準的不同Vt。
此外，在一些實施例中，一旦執行SHE切割操作，就可判定哪些記憶體孔係全圓(FC-SGD)及半圓(SC-SGD)。可藉由執行抹除脈衝並計數快位元及慢位元，或計數一區塊中該等串的抹除速度，並儲存此資訊來進行判定。然後，該資訊可經檢索該資訊及用以判定程式化電壓。例如，FC-SGD上的SGDT可經程式化至相對較低的Vt，而SC-SGD上的SGDT可以基於其等判定的抹除速度來程式化至不同的Vt，其中判定的抹除速度係從儲存的資訊檢索。
上述討論意在說明本發明的原理及各種實施例。一旦上述揭露受到充分理解，許多變化及修改對於所屬技術領域中具有通常知識者來說將變得顯而易見，並且可以在不偏離本揭露之範圍的情況下使用，僅受限於與所描述裝置的材料及物理原理相關的任何實際限制。意欲將以下請求項解釋為包含所有此類變化及修改。
0~7:位元線 100:記憶體裝置 108:記憶體晶粒 110:控制電路系統 112:狀態機 113:儲存區域 114:解碼器 116:電力控制模組 118:線 120:資料匯流排 122:控制器 122a:儲存裝置；ROM 122b:儲存裝置；RAM 122c:處理器 124:解碼器 126:記憶體結構；記憶體陣列；記憶體單元陣列 126a:儲存裝置 128:讀取/寫入電路 132:解碼器 140:主機 150:控制電路 151:程式化電路 152:計數電路 153:判定電路 200:區塊 201:記憶體架構 203:記憶體架構 205:記憶體架構 210:區塊 220:共同源極線 245:錯誤校正碼引擎 300:記憶體單元；單元 302:控制閘；浮閘 304:浮閘 305:穿隧氧化物層 306:通道區域 310:記憶體單元；單元 312:控制閘；浮閘 314:浮閘 315:穿隧氧化物層 316:通道區域 320:記憶體單元；單元 321:浮閘 322:控制閘；浮閘 324:字線 325:穿隧氧化物層 326:通道區域 328:多晶矽層間介電層；IPD層 329:接觸線連接器 400:記憶體單元 402:控制閘；控制閘層 404:電荷捕捉層 405:多晶矽層 406:通道區域 407:穿隧層 408:穿隧層 409:穿隧層 410:記憶體單元 412:控制閘 414:電荷捕捉層 415:多晶矽層 416:通道區域 420:記憶體單元 421:電荷捕捉層 422:控制閘 424:字線 425:多晶矽層 426:通道區域 428:電荷儲存層；IPD層 429:接觸線連接器 430:NAND串 431:SGS電晶體 433:記憶體單元 435:記憶體單元 436:SGD電晶體 455:p型基材區域 456:n型井 457:p型井 550a:感測電路 550b:鎖存器 551a:感測電路 551b:鎖存器 552a:感測電路 552b:鎖存器 553a:感測電路 553b:鎖存器 560:感測電路控制器 561:預充電電路 562:記憶體 563:處理器 600:區塊 601:基材 602:中間區域 603:上部區域 604:周圍區 605:電壓驅動器 610:堆疊 611:基材 612:絕緣膜 613:源極端 614:底部 615:汲極端 616:頂部 617:接觸線連接器 618:記憶體孔 619:記憶體孔 620:接觸線連接器 621:導電通孔 622:區域 630:記憶體孔 660:阻隔氧化物；阻隔高k材料 661:金屬障壁 662:導電金屬 663:電荷捕捉層或膜 664:穿隧層 665:多晶矽主體或通道；通道層 666:介電核心 680:SGD電晶體 681:SGD電晶體 682:虛置記憶體單元 683:虛置記憶體單元 690:控制閘 691:控制閘 692:控制閘 693:控制閘 694:控制閘 700:記憶體陣列；記憶體結構 705:虛置孔 710:淺溝槽蝕刻或淺蝕刻特徵(SHE) 722:記憶體孔 810:SHE；SHE溝槽 822:記憶體孔 825:記憶體孔；記憶體單元 830:位元線 922:全圓SGD 925a:半圓SGD 925b:半圓SGD 1050:圖 1052a:曲線 1052b:曲線 1052c:曲線 1150:圖 1152a:曲線 1152b:曲線 1152c:曲線 1250:圖 1252a:曲線 1252b:曲線 1252c:曲線 1260:圖 1262a:曲線 1262b:曲線 1262c:曲線 AA:行主動區 BL0,BL1:位元線 BLK0,BLK1,BLK2,BLK3:區塊 DL0~DL19:介電層 DWLD0:虛置字線層 DWLD1:虛置字線層 DWLS0:虛置字線層 DWLS1:虛置字線層 MC:記憶體單元 NS1:NAND串 NS2:NAND串 SB1:感測區塊 SB2:感測區塊 SBp:感測區塊 sd1~sd7:N型源極/汲極擴散區域 SL:源極線 SW:側壁 V CH:通道電壓 WL0~WL15:字線 WLL0~WLL10:字線層 wMH:寬度 z0~z10:高度
下文參照附圖中所繪示的實例實施例進行更詳細的描述。理解這些圖僅繪示本揭露的實例實施例，因此不被認為係對其範圍的限制，通過使用附圖來更具體及詳細地描述及解釋本揭露，其中： 〔圖1A〕係一實例記憶體裝置的方塊圖； 〔圖1B〕係一實例控制電路的方塊圖，其包括程式化電路、計數電路、及判定電路； 〔圖2〕繪示三種利用交錯記憶體串的記憶體架構的示意圖； 〔圖3A〕繪示NAND串中之實例浮閘記憶體單元的剖面圖； 〔圖3B〕繪示沿圖3A中所示的接觸線的剖面圖； 〔圖4A〕及〔圖4B〕繪示非揮發性記憶體，其中電荷捕捉記憶體單元使用非導電介電材料代替導電浮閘以非揮發性方式儲存電荷； 〔圖5〕繪示圖1的感測區塊的實例方塊圖； 〔圖6A〕係圖1之記憶體陣列的實例三維組態中的一區塊集合的透視圖； 〔圖6B〕繪示圖6A的區塊之一者之一部分的實例剖面圖； 〔圖6C〕繪示圖6B之堆疊中之記憶體孔徑的圖； 〔圖6D〕繪示圖6B的堆疊區域的特寫圖； 〔圖7A〕繪示具有複數個記憶體孔的記憶體陣列的示意平面圖； 〔圖7B〕繪示記憶體陣列的剖面圖； 〔圖8A〕及〔圖8B〕繪示沒有虛置孔的替代記憶體結構； 〔圖9〕繪示基於SHE切割操作的具有切割為不同大小的記憶體孔的記憶體陣列的實施例； 〔圖10〕繪示顯示根據一些所述實施例的不同記憶體孔的SGDT的Vt分布圖； 〔圖11〕繪示顯示SC-SGD與FC-SGD之間抹除速度匹配的圖；且 〔圖12A〕及〔圖12B〕繪示顯示從FC-SGD下降到SC-SGD的抹除速度的圖。
100:記憶體裝置
108:記憶體晶粒
110:控制電路系統
112:狀態機
113:儲存區域
114:解碼器
116:電力控制模組
118:線
120:資料匯流排
122:控制器
122a:儲存裝置；ROM
122b:儲存裝置；RAM
122c:處理器
124:解碼器
126:記憶體結構；記憶體陣列；記憶體單元陣列
126a:儲存裝置
128:讀取/寫入電路
132:解碼器
140:主機
245:錯誤校正碼引擎
SB1:感測區塊
SB2:感測區塊
SBp:感測區塊

Claims (20)

  1. 一種用於對一記憶體裝置進行程式化的方法，該方法包含： 將一第一列記憶體孔的一或多個選擇閘程式化至一第一臨限電壓，其中該第一列記憶體孔的該一或多個選擇閘定義定義全圓汲極側選擇閘(FC-SGD)； 基於該第一臨限電壓，使該第一列記憶體孔的該一或多個選擇閘包括一第一抹除速度； 將一第二列記憶體孔的一或多個選擇閘程式化至不同於該第一臨限電壓的一第二臨限電壓，其中該第二列記憶體孔的該一或多個選擇閘定義半圓汲極側選擇閘(SC-SGD)；及 基於該第二臨限電壓，使該第二列記憶體孔的該一或多個選擇閘包括至少在該第一抹除速度的一臨限抹除速度內的一第二抹除速度。
  2. 如請求項1之方法，其中該第二抹除速度匹配該第一抹除速度。
  3. 如請求項1之方法，其中： 將該第一列記憶體孔的該一或多個選擇閘程式化包含施加一第一程式化電壓，及 將該第二列記憶體孔的該一或多個選擇閘程式化包含施加大於該第一程式化電壓的一第二程式化電壓。
  4. 如請求項1之方法，其進一步包含在將該第一列的該一或多個選擇閘及該第二列的該一或多個選擇閘程式化之前： 判定該第二列記憶體孔的該一或多個選擇閘是否定義該SC-SGD；及 基於一預定驗證位準將該第二列記憶體孔的該一或多個選擇閘程式化。
  5. 如請求項1之方法，其進一步包含在將該第一列記憶體孔的該一或多個選擇閘及該第二列記憶體孔的該一或多個選擇閘程式化之前： 向該第一列記憶體孔的一或多個選擇閘及該第二列記憶體孔的該一或多個選擇閘提供一抹除脈衝；及 基於該抹除脈衝判定該第一列記憶體孔的該一或多個選擇閘的一第一抹除速度，及該第二列記憶體孔的該一或多個選擇閘的一第二抹除速度。
  6. 如請求項5之方法，其進一步包括當該第一抹除速度快於該第二抹除速度時，將該第二臨限電壓設置為高於該第一臨限電壓。
  7. 如請求項1之方法，其中： 該第一列記憶體孔的該一或多個選擇閘位於該記憶體裝置的一記憶體區塊的一第一列中，且 該第二列記憶體孔的該一或多個選擇閘位於該記憶體區塊的一第二列中。
  8. 一種記憶體系統，其包含： 一記憶體裝置；及 一控制器，可操作地耦接至該記憶體裝置，該控制器經組態以： 將一第一列記憶體孔的一或多個選擇閘程式化至一第一臨限電壓，其中該第一列記憶體孔定義定義全圓汲極側選擇閘(FC-SGD)； 基於該第一臨限電壓，使該第一列記憶體孔包括一第一抹除速度； 將一第二列記憶體孔的一或多個選擇閘程式化至不同於該第一臨限電壓的一第二臨限電壓，其中該第二列記憶體孔定義半圓汲極側選擇閘(SC-SGD)；及 基於該第二臨限電壓，使該第二列記憶體孔包括至少在該第一抹除速度的一臨限抹除速度內的一第二抹除速度。
  9. 如請求項8之記憶體系統，其中該第二抹除速度匹配該第一抹除速度。
  10. 如請求項8之記憶體系統，其中該控制器進一步經組態以： 將該第一列記憶體孔的該一或多個選擇閘程式化包含施加一第一程式化電壓，及 將該第二列記憶體孔的該一或多個選擇閘程式化包含施加大於該第一程式化電壓的一第二程式化電壓。
  11. 如請求項8之記憶體系統，其中該控制器進一步經組態以在將該第一列及該第二列程式化之前： 判定該第二列記憶體孔的該一或多個選擇閘是否定義該SC-SGD；及 基於一預定驗證位準將該第二列記憶體孔的該一或多個選擇閘程式化。
  12. 如請求項8之記憶體系統，其中該控制器進一步經組態以在將該第一列及該第二列程式化之前： 向該第一列記憶體孔的一或多個選擇閘及該第二列記憶體孔的該一或多個選擇閘提供一抹除脈衝；及 基於該抹除脈衝判定該第一列記憶體孔的該一或多個選擇閘的一第一抹除速度，及該第二列記憶體孔的該一或多個選擇閘的一第二抹除速度。
  13. 如請求項12之記憶體系統，其中該控制器進一步經組態以當該第一抹除速度快於該第二抹除速度時，將該第二臨限電壓設置為高於該第一臨限電壓。
  14. 如請求項8之記憶體系統，其中： 該第一列記憶體孔的該一或多個選擇閘位於該記憶體裝置的一記憶體區塊的一第一列中，且 該第二列記憶體孔的該一或多個選擇閘位於該記憶體區塊的一第二列中。
  15. 一種非暫時性電腦可讀儲存媒體，其經組態以儲存指令，當該等指令由一記憶體系統之一控制器所包括的一處理器執行時，使該記憶體系統實行以下步驟： 將一第一列記憶體孔的一或多個選擇閘程式化至一第一臨限電壓，其中該第一列記憶體孔定義定義全圓汲極側選擇閘(FC-SGD)； 基於該第一臨限電壓，使該第一列記憶體孔包括一第一抹除速度； 將一第二列記憶體孔的一或多個選擇閘程式化至不同於該第一臨限電壓的一第二臨限電壓，其中該第二列記憶體孔定義半圓汲極側選擇閘(SC-SGD)；及 基於該第二臨限電壓，使該第二列記憶體孔包括至少在該第一抹除速度的一臨限抹除速度內的一第二抹除速度。
  16. 如請求項15之非暫時性電腦可讀儲存媒體，其中該第二抹除速度匹配該第一抹除速度。
  17. 如請求項15之非暫時性電腦可讀儲存媒體，其中該等指令進一步使該記憶體系統實行以下步驟： 將該第一列記憶體孔的該一或多個選擇閘程式化包含施加一第一程式化電壓，及 將該第二列記憶體孔的該一或多個選擇閘程式化包含施加大於該第一程式化電壓的一第二程式化電壓。
  18. 如請求項15之非暫時性電腦可讀儲存媒體，其中該等指令進一步使該記憶體系統在將該第一列及該第二列程式化之前實行以下步驟： 判定該第二列記憶體孔的該一或多個選擇閘是否定義該SC-SGD；及 基於一預定驗證位準將該第二列記憶體孔的該一或多個選擇閘程式化。
  19. 如請求項18之非暫時性電腦可讀儲存媒體，其中該等指令進一步使該記憶體系統在將該第一列及該第二列程式化之前實行以下步驟： 向該第一列記憶體孔的該一或多個選擇閘及該第二列記憶體孔的該一或多個選擇閘提供一抹除脈衝；及 基於該抹除脈衝判定該第一列記憶體孔的該一或多個選擇閘的一第一抹除速度，及該第二列記憶體孔的該一或多個選擇閘的一第二抹除速度。
  20. 如請求項19之非暫時性電腦可讀儲存媒體，其中該等指令進一步使該記憶體系統實行步驟，以當該第一抹除速度快於該第二抹除速度時，將該第二臨限電壓設置為高於該第一臨限電壓。
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