JP2023003379A - 半円ｓｇｄによる消去速度変動を補正するためのシステム及び方法 - Google Patents

Abstract

【課題】半円メモリホールを画定するメモリホールを利用する不揮発性メモリシステムを提供する。【解決手段】複数のビット線８３０は、接続されるメモリホールＦＣ－ＳＧＤ８２２及びＳＣ－ＳＧＤ８２５の行を含む。ＳＣ－ＳＧＤは、ＳＨＥ切断動作によって作製される。消去速度の不同を克服するために、ＳＣ－ＳＧＤは、ＦＣ－ＳＧＤと比較してより高いＶｔにプログラムされる。ＳＣ－ＳＧＤをより高いＶｔにプログラムすることによって、消去速度は増加し、ＦＣ－ＳＧＤの消去速度と一致する。更に、異なるＳＣ－ＳＧＤは異なる量に切断され、ＳＣ－ＳＧＤ間で異なる消去速度が生じる。より大きい切断の程度／量を有するＳＣ－ＳＧＤは、より小さい切断の程度／量を有するＳＣ－ＳＧＤと比較して、より遅い消去速度を有する。しかしながら、ＳＣ－ＳＧＤ間の検証レベルは、それらの消去速度が互いに一致するＳＣ－ＳＧＤを生成するために異なり得る。【選択図】図８Ａ

Description

本出願は、エッジが切断／変更され、ゆえに半円メモリホールを画定するメモリホールを利用することを対象とする。特に、本出願は、異なる閾値電圧を使用して、全円（すなわち、切断されていない／変更されていない）メモリホール及び半円メモリホールの両方をプログラムすることを対象とする。これらの異なる閾値電圧は、全円メモリホール及び半円メモリホールが同様の消去速度を達成することを可能にする。

半円ドレイン側選択ゲート（「ＳＣ－ＳＧＤ」）メモリ技術は、ダイサイズの減少を含むいくつかの利点をもたらす。ＳＣ－ＳＧＤを生成するために、エッチング技術を使用してメモリホールを切断し、それにより、メモリホールを半円形状にし、ブロック又は行をいくつかのストリングに分離する。ＳＣ－ＳＧＤを形成するために使用されるプロセスによっては、ある種の非効率性が生じ得る。例えば、メモリホールが不適切に切断されると、それらのメモリホールが無用になる、すなわち、消去操作中に使用することができなくなり得る。更に、ダミーホールは、多くの場合、行の２つの領域間に非機能バッファを提供するメモリデバイスに見られる。

ＳＣ－ＳＧＤは、全円ドレイン側選択ゲート（「ＦＣ－ＳＧＤ」）と共に形成され、したがって、ブロックは、ＦＣ－ＳＧＤ及びＳＣ－ＳＧＤの両方を含み得る。しかしながら、ＦＣ－ＳＧＤ及びＳＣ－ＳＧＤのそれぞれの消去速度は異なる。例えば、ＦＣ－ＳＧＤの消去速度は、ＳＣ－ＳＧＤの消去速度より速い。ＳＣ－ＳＧＤの消去速度が遅すぎる状況では、ＳＣ－ＳＧＤメモリ技術を実装することができない。これに関して、ＳＣ－ＳＧＤメモリホールが機能的である（すなわち、一部のユーザデータを記憶することができる）場合でも、相対的な消去速度などの他の事項が依然として問題となっている。

本開示の態様は、メモリデバイスをプログラムするための方法に関する。この方法は、第１のメモリホールの行の１つ以上の選択ゲートを第１の閾値電圧にプログラムすることを含む。第１のメモリホールの行の１つ以上の選択ゲートは、全円ドレイン側選択ゲート（ＦＣ－ＳＧＤ）を画定する。この方法は、第１の閾値電圧に基づいて、第１のメモリホールの行の１つ以上の選択ゲートに第１の消去速度を含ませることに続く。この方法は、第２のメモリホールの行の１つ以上の選択ゲートを、第１の閾値電圧とは異なる第２の閾値電圧にプログラムすることに続く。第２のメモリホールの行の１つ以上の選択ゲートは、半円ドレイン側選択ゲート（ＳＣ－ＳＧＤ）を画定する。この方法は、第２の閾値電圧に基づいて、第２のメモリホールの行の１つ以上の選択ゲートに、第１の消去速度の少なくとも閾値消去速度内である第２の消去速度を含ませることに続く。

一実施形態では、第２の消去速度は、第１の消去速度と一致する。

一実施形態では、この方法は、第１のメモリホールの行の１つ以上の選択ゲートをプログラムすることであって、第１のプログラミング電圧を印加することを含む、ことに続く。この方法は、第２のメモリホールの行の１つ以上の選択ゲートをプログラムすることであって、第１のプログラミング電圧より大きい第２のプログラミング電圧を印加することを含む、ことに続く。

一実施形態では、第１の行の１つ以上の選択ゲート及び第２の行の１つ以上の選択ゲートをプログラムする前に、この方法は、第２のメモリホールの行の１つ以上の選択ゲートがＳＣ－ＳＧＤを画定するかどうかを決定することに続く。この方法は、所定の検証レベルに基づいて、第２のメモリホールの行の１つ以上の選択ゲートをプログラムすることに続く。

一実施形態では、第１のメモリホールの行の１つ以上の選択ゲート及び第２のメモリホールの行の１つ以上の選択ゲートをプログラムする前に、この方法は、第１のメモリホールの行の１つ以上の選択ゲート及び第２のメモリホールの行の１つ以上の選択ゲートに消去パルスを提供することに続く。この方法は、消去パルスに基づいて、第１のメモリホールの行の１つ以上の選択ゲートの第１の消去速度と、第２のメモリホールの行の１つ以上の選択ゲートの第２の消去速度とを決定することに続く。

一実施形態では、第１の消去速度が第２の消去速度より速いとき、この方法は、第２の閾値電圧を第１の閾値電圧より高く設定することに続く。

一実施形態では、第１のメモリホールの行の１つ以上の選択ゲートは、メモリデバイスのメモリブロックの第１の行に位置し、第２のメモリホールの行の１つ以上の選択ゲートは、メモリブロックの第２の行に位置する。

本開示の別の態様によれば、メモリシステムはメモリデバイスを含む。メモリシステムは、メモリデバイスに動作可能に結合されたコントローラを含む。コントローラは、第１のメモリホールの行の１つ以上の選択ゲートを第１の閾値電圧にプログラムするように構成されている。第１のメモリホールの行の１つ以上の選択ゲートは、全円ドレイン側選択ゲート（ＦＣ－ＳＧＤ）を画定する。コントローラは、第１の閾値電圧に基づいて、第１のメモリホールの行の１つ以上の選択ゲートに第１の消去速度を含ませるように更に構成されている。コントローラは、第２のメモリホールの行の１つ以上の選択ゲートを、第１の閾値電圧とは異なる第２の閾値電圧にプログラムするように更に構成されている。第２のメモリホールの行の１つ以上の選択ゲートは、半円ドレイン側選択ゲート（ＳＣ－ＳＧＤ）を画定する。コントローラは、第２の閾値電圧に基づいて、第２のメモリホールの行の１つ以上の選択ゲートに、第１の消去速度の少なくとも閾値消去速度内である第２の消去速度を含ませるように更に構成されている。

一実施形態では、第２の消去速度は、第１の消去速度と一致する。

一実施形態では、コントローラは、第１のメモリホールの行の１つ以上の選択ゲートをプログラムすることであって、第１のプログラミング電圧を印加することを含む、ことを行うように更に構成されている。コントローラは、第２のメモリホールの行の１つ以上の選択ゲートをプログラムすることであって、第１のプログラミング電圧より大きい第２のプログラミング電圧を印加することを含む、ことを行うように更に構成されている。

一実施形態では、第１の行の１つ以上の選択ゲート及び第２の行の１つ以上の選択ゲートをプログラムする前に、コントローラは、第２のメモリホールの行の１つ以上の選択ゲートがＳＣ－ＳＧＤを画定するかどうかを決定するように更に構成されている。コントローラは、所定の検証レベルに基づいて、第２のメモリホールの行の１つ以上の選択ゲートをプログラムするように更に構成されている。

一実施形態では、第１のメモリホールの行の１つ以上の選択ゲート及び第２のメモリホールの行の１つ以上の選択ゲートをプログラムする前に、コントローラは、第１のメモリホールの行の１つ以上の選択ゲート及び第２のメモリホールの行の１つ以上の選択ゲートに消去パルスを提供するように更に構成されている。コントローラは、消去パルスに基づいて、第１のメモリホールの行の１つ以上の選択ゲートの第１の消去速度と、第２のメモリホールの行の１つ以上の選択ゲートの第２の消去速度とを決定するように更に構成されている。

一実施形態では、第１の消去速度が第２の消去速度より速いとき、コントローラは、第２の閾値電圧を第１の閾値電圧より高く設定するように更に構成されている。

一実施形態では、第１のメモリホールの行の１つ以上の選択ゲートは、メモリデバイスのメモリブロックの第１の行に位置し、第２のメモリホールの行の１つ以上の選択ゲートは、メモリブロックの第２の行に位置する。

本開示の別の態様によれば、非一時的コンピュータ可読記憶媒体は、命令を記憶するように構成されており、命令は、メモリシステムのコントローラに含まれるプロセッサによって実行されると、メモリシステムに、第１のメモリホールの行の１つ以上の選択ゲートを第１の閾値電圧にプログラムする工程を実行させる。第１のメモリホールの行の１つ以上の選択ゲートは、全円ドレイン側選択ゲート（ＦＣ－ＳＧＤ）を画定する。命令は更に、メモリシステムに、第１の閾値電圧に基づいて、第１のメモリホールの行の１つ以上の選択ゲートに第１の消去速度を含ませる工程を実行させる。命令は更に、メモリシステムに、第２のメモリホールの行の１つ以上の選択ゲートを、第１の閾値電圧とは異なる第２の閾値電圧にプログラムする工程を実行させる。第２のメモリホールの行は、半円ドレイン側選択ゲート（ＳＣ－ＳＧＤ）を画定する。命令は更に、メモリシステムに、第２の閾値電圧に基づいて、第２のメモリホールの行の１つ以上の選択ゲートに、第１の消去速度の少なくとも閾値消去速度内である第２の閾値消去速度を含ませるようにさせる。

一実施形態では、第２の消去速度は、第１の消去速度と一致する。

一実施形態では、命令は更に、メモリシステムに、第１のメモリホールの行の１つ以上の選択ゲートをプログラムすることであって、第１のプログラミング電圧を印加することを含む、ことをさせる。命令は更に、メモリシステムに、第２のメモリホールの行の１つ以上の選択ゲートをプログラムすることであって、第１のプログラミング電圧より大きい第２のプログラミング電圧を印加することを含む、ことをさせる。

一実施形態では、第１の行の１つ以上の選択ゲート及び第２の行の１つ以上の選択ゲートをプログラムする前に、命令は更に、メモリシステムに、第２のメモリホールの行の１つ以上の選択ゲートがＳＣ－ＳＧＤを画定するかどうかを決定させる。命令は更に、メモリシステムに、所定の検証レベルに基づいて、第２のメモリホールの行の１つ以上の選択ゲートをプログラムさせる。

一実施形態では、第１のメモリホールの行の１つ以上の選択ゲート及び第２のメモリホールの行の１つ以上の選択ゲートをプログラムする前に、命令は更に、メモリシステムに、第１のメモリホールの行の１つ以上の選択ゲート及び第２のメモリホールの行の１つ以上の選択ゲートに消去パルスを提供させるように構成される。命令は更に、メモリシステムに、消去パルスに基づいて、第１のメモリホールの行の１つ以上の選択ゲートの第１の消去速度と、第２のメモリホールの行の１つ以上の選択ゲートの第２の消去速度とを決定させる。

一実施形態では、命令は更に、メモリシステムに、第１の消去速度が第２の消去速度より速いとき、第２の閾値電圧を第１の閾値電圧より高く設定させる。

添付の図に示される例示的な実施形態を参照して、より詳細な説明を以下に記載する。これらの図は本開示の例示的な実施形態のみを示し、したがってその範囲を限定するものとして見なされるべきではないと理解した上で、以下の添付図面を使用して、付加的な特殊性及び詳細を伴って本開示を記述し説明する。

例示的なメモリデバイスのブロック図である。

プログラミング回路、カウント回路、及び決定回路を含む例示的な制御回路のブロック図である。

千鳥状のメモリストリングを利用する３つのタイプのメモリアーキテクチャの概略図を示す。

ＮＡＮＤストリングにおける例示的な浮遊ゲートメモリセルの断面図を示す。

図３Ａに示された接触線に沿った断面図を示す。

電荷トラップメモリセルが、導電性浮遊ゲートの代わりに非導電性誘電体材料を使用して、不揮発的に電荷を蓄積する不揮発性メモリを示す。 電荷トラップメモリセルが、導電性浮遊ゲートの代わりに非導電性誘電体材料を使用して、不揮発的に電荷を蓄積する不揮発性メモリを示す。

図１の感知ブロックの例示的なブロック図を示す。

図１のメモリアレイの例示的な三次元構成における１組のブロックの斜視図である。

図６Ａのブロックのうちの１つの一部分の例示的な断面図を示す。

図６Ｂのスタックのメモリホール直径のプロットを示す。

図６Ｂのスタックの領域の拡大図を示す。

複数のメモリホールを有するメモリアレイの概略平面図を示す。

メモリアレイの断面図を示す。

ダミーホールを有さない代替メモリ構造を示す。 ダミーホールを有さない代替メモリ構造を示す。

ＳＨＥ切断動作に基づいて異なるサイズに切断されたメモリホールを有するメモリアレイの一実施形態を示す。

いくつかの記載の実施形態による、異なるメモリホールのＳＧＤＴのＶｔ分布を示すグラフを示す。

ＳＣ－ＳＧＤとＦＣ－ＳＧＤとの間の消去速度の一致を示すグラフを示す。

ＦＣ－ＳＧＤからＳＣ－ＳＧＤに減少する消去速度を示すグラフを示す。 ＦＣ－ＳＧＤからＳＣ－ＳＧＤに減少する消去速度を示すグラフを示す。

以下の説明は、本開示の様々な例示的な実施形態を対象とする。これらの実施形態のうちの１つ以上が好ましい場合があるが、開示される実施形態は、特許請求の範囲を含む本開示の範囲を限定するものとして解釈されるか、ないしは別の方法で使用されるべきではない。加えて、当業者は、以下の説明が広範な用途を有し、任意の特定の実施形態の詳細な説明は、その実施形態の例示であることのみを意味し、特許請求の範囲を含む本開示の範囲が特定の実施形態に限定されることを示唆することを意図するものではないことを理解するであろう。

以下の開示は、性能を強化させるために、半円ドレイン側選択ゲート（「ＳＣ－ＳＧＤ」）メモリ技術を修正することに関する。ＳＣ－ＳＧＤを形成するために、シャローホールエッチング（shallow hole etch、「ＳＨＥ」）動作を用いることができる。ＳＨＥ切断は、ブロック（メモリ内）をブロック内の複数のストリングに分割することができる。ＳＨＥは、ストリングを形成／画定することができる一方、ＳＨＥ切断は、ストリングを更に分離する、すなわち、ストリングのエッジメモリホールを半分（又は約２等分）に切断することができる。これに関して、ＳＧＤ及びチャネルの両方が分割される。

更に、以下の開示は、全円ドレイン側選択ゲート（「ＦＣ－ＳＧＤ」）と共にＳＣ－ＳＧＤを利用することを対象とし、ＦＣ－ＳＧＤは、未切断／未変更のメモリホールを含む。消去速度を測定すると、ＦＣ－ＳＧＤ消去速度はＳＣ－ＳＧＤより速いことが示されている。例えば、ＳＣ－ＳＧＤでは、最上層のＳＧＤ、すなわちＳＧＤＴ（ＧＩＤＬ注入を制御するために使用され、それによって消去速度を制御するためのつまみとして作用する）下のチャネル面積が減少するため、ゲート誘導ドレイン漏れ電流（gate induced drain leakage、「ＧＩＤＬ」）注入量が減少し、ＧＩＤＬ消去速度が遅くなる。これは、いくつかの問題につながり得る。最初に、ＳＣ－ＳＧＤ消去時間の増加に起因して、消去動作が遅くなりすぎると、メモリブロックの全体的な性能が低下する。更に、消去速度が管理されている場合でも、ＦＣ－ＳＧＤの消去速度とＳＣ－ＳＧＤの消去速度との間の不一致は、異なる消去レベルを引き起こす。例えば、消去検証レベルに合格するために、ＦＣ－ＳＧＤ及びＳＣ－ＳＧＤは、より遅いＳＣ－ＳＧＤの消去速度を考慮して、ＦＣ－ＳＧＤのみに必要とされる消去回数より多く消去される。しかしながら、これは、ＦＣ－ＳＧＤに対してより深い消去動作をもたらし、信頼性の問題につながり得る。

本開示では、ＳＣ－ＳＧＤを有するメモリホールは、ＳＨＥ切断による分割にもかかわらず最適化される。従来のメモリのブロックは、ＳＧＤ及び最上層のＳＧＤ（「ＳＧＤＴ」）下のチャネルがＳＨＥ切断を受けるダミーメモリホールを含む。ダミーメモリホールは一般に利用されず、本質的に「犠牲」である。結果として、ダミーメモリホールは、メモリデバイスによってデータを記憶するためには利用されず、したがって、プログラムされず、読み出しもされない。しかしながら、ダミーホールはブロック内の空間を占める。本開示の実施形態は、ダミーホールが排除されるメモリブロックを含む。これらの強化の結果として、ダイ（ブロックを搭載する）は、サイズが低減されるか、あるいは同じサイズを維持するがより多くのメモリホールを有し得るかのいずれかであり得、いずれも一般に望ましい。加えて、異なる消去速度を克服するために、ＦＣ－ＳＧＤ及びＳＣ－ＳＧＤ（ＳＧＤＴを含む）は、異なる閾値電圧（Ｖｔ）でプログラムされる。例えば、いくつかの実施形態では、ＳＣ－ＳＧＤのＳＧＤＴは、より高いＶｔ（ＦＣ－ＳＧＤのＶｔと比較して）にプログラムされ、その結果、ＳＧＤＴの消去速度は低下する。更に、選択された（より高い）Ｖｔは、ＳＣ－ＳＧＤのＳＧＤＴの消去速度をＦＣ－ＳＧＤの消去速度に、又は少なくとも閾値消去速度閾値内の消去速度に一致させるように設計される。言い換えれば、選択された（より高い）Ｖｔは、ＳＣ－ＳＧＤのＳＧＤＴの消去速度をＦＣ－ＳＧＤの消去速度に、又は少なくとも閾値消去速度内の消去速度に一致させるように設計される。

本明細書に示され、説明される他の実施形態は、消去速度を一致させるための代替的な方法を含む。例えば、ＳＣ－ＳＧＤのメモリホールでの消去速度が、ＳＧＤＴのＶｔを増加させることによって確実に到達し得る程度に制限される場合、ＦＣ－ＳＧＤのＳＧＤＴのメモリホールは、ＳＣ－ＳＧＤのメモリホールと消去速度を一致させるため、より低いＶｔにプログラムされ得る。更に、ＳＧＤＴのＶｔが固定され、消去速度を許容可能に低下させている場合、ＦＣ－ＳＧＤのＳＧＤＴのメモリホールは、ＳＣ－ＳＧＤのメモリホールの消去速度と一致させるため、更に低いＶｔにプログラムされ得る。なお更に、いくつかの実施形態では、ＳＣ－ＳＧＤのＳＧＤＴに対して増加させたＶｔプログラミングと、ＦＣ－ＳＧＤのＳＧＤＴに対して減少させたＶｔプログラミングとの一部の組み合わせを使用することができる。

ＳＨＥ切断動作を使用すると、切断の程度／量／パーセンテージは変化し得る。結果として、一部のＳＣ－ＳＧＤのＳＧＤＴは、他のＳＣ－ＳＧＤのＳＧＤＴより大きい程度に切断される。言い換えれば、いくつかのＳＣ－ＳＧＤのメモリホールから除去された材料の量は、他のＳＣ－ＳＧＤのメモリホールから除去された量より大きくなり得る。ＳＣ－ＳＧＤのメモリホールが切断される程度は、ＳＣ－ＳＧＤのメモリホールの消去速度に反比例する。したがって、アンダーシフトのＳＣ－ＳＧＤメモリホール（すなわち、比較的少ない材料が除去されたメモリホール）より大きい程度に切断（すなわち、比較的多くの材料が除去された）オーバーシフトのＳＣ－ＳＧＤメモリホールの場合、オーバーシフトのＳＣ－ＳＧＤメモリホールの消去速度は、アンダーシフトのＳＣ－ＳＧＤメモリホールの消去速度より遅い。しかしながら、異なるＳＣ－ＳＧＤのＳＧＤＴは、異なるＶｔにプログラムされ得る。例えば、より大きい程度に切断され、ゆえにより遅い消去速度を有するＳＣ－ＳＧＤのメモリホールは、切断の少ないＳＣ－ＳＧＤと比較して高いＶｔにプログラムされ得、その結果、ＳＣ－ＳＧＤのメモリホールは、互いに、同じ消去速度を有するか又は少なくとも閾値消去速度以内の消去速度を有し、ＦＣ－ＳＧＤ消去速度とも一致する。

メモリホールは、異なる選択ゲート、ダミーワード線、及びデータワード線を有することに留意されたい。この詳細な説明は、ＳＧＤＴに適用される修正を説明する。しかしながら、いくつかの実施形態では、メモリシステムはＳＧＤＴを含まなくてもよい。これらの実施形態では、ＳＧＤが消去動作のための選択ゲートとして使用され、ＳＧＤＴについて記載された修正は、ＳＧＤに適用され得る。

本開示のいくつかの態様は、装置、システム、方法、又はコンピュータプログラムプロセスの形態で具現化され得る。したがって、本開示の態様は、完全にハードウェア実施形態又はソフトウェア実施形態（ファームウェア、常駐ソフトウェア、マイクロコードなどを含むが、これらに限定されない）の形態であってもよく、又は一般に「回路」、「モジュール」、「装置」、若しくは「システム」と総称され得るハードウェア構成要素及びソフトウェア構成要素の両方の組み合わせであってもよい。更に、本開示の様々な態様は、コンピュータ可読及び／又は実行可能プログラムコードを記憶する１つ以上の非一時的コンピュータ可読記憶媒体において具現化されるコンピュータプログラムプロセスの形態であってもよい。

加えて、本明細書では、特定のシステム構成要素を指すために、様々な用語が使用される。異なる会社は、異なる名前によって同じ又は類似の構成要素を指す場合があり、本説明は、名前が異なるが機能では異ならない構成要素間を区別することを意図しない。以下の開示に記載される様々な機能単位が「モジュール」と称される限りにおいて、そのような特徴付けは、潜在的な実装機構の範囲を過度に制限しないことを意図する。例えば、「モジュール」は、カスタム超大規模集積（ＶＬＳＩ）回路若しくはゲートアレイ、又は、ロジックチップ、トランジスタ、若しくは他のディスクリート構成要素を含む市販の半導体を含むハードウェア回路として実装され得る。更なる実施例では、モジュールはまた、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブルアレイロジック、プログラマブルロジックデバイスなどの、プログラム可能なハードウェアデバイスに実装されてもよい。更に、モジュールはまた、様々なタイプのプロセッサによって実行されるソフトウェアによって、少なくとも部分的に実装され得る。例えば、モジュールは、オブジェクト、プロセス、又は機能に翻訳するコンピュータ命令の１つ以上の物理的又は論理的ブロックを構成する実行可能コードのセグメントを含み得る。また、そのようなモジュールの実行可能な部分は、物理的に一緒に位置する必要はなく、むしろ、異なる場所に記憶された別個の命令を含み、別個の命令は、一緒に実行されたときに、識別されたモジュールを含み、そのモジュールの記載された目的を達成する。実行可能コードは、単一の命令のみ又は複数の命令のセットを含んでもよく、同様に、異なるコードセグメントにわたって、又は異なるプログラム間に、又はいくつかのメモリデバイス間などに分散されてもよい。ソフトウェア又は部分的なソフトウェアのモジュール実装では、ソフトウェア部分は、電子、磁気、光学、電磁、赤外線、又は半導体ベースのシステム、装置、若しくはデバイス、又はそれらの任意の好適な組み合わせを含むがこれらに限定されない、１つ以上のコンピュータ可読及び／又は実行可能記憶媒体に記憶されてもよい。概して、本開示の目的のため、コンピュータ可読及び／又は実行可能記憶媒体は、命令実行システム、装置、プロセッサ、又はデバイスによって又はそれらと関連して使用されるプログラムを含む及び／又は記憶することができる任意の有形及び／又は非一時的媒体で構成されてもよい。

同様に、本開示の目的のため、「構成要素」という用語は、任意の有形、物理的、及び非一時的デバイスで構成されてもよい。例えば、構成要素は、カスタムＶＬＳＩ回路、ゲートアレイ、又は他の集積回路で構成されたハードウェア論理回路の形態であってもよく、あるいはロジックチップ、トランジスタ、若しくは他のディスクリート構成要素、又は任意の他の好適な機械的及び／若しくは電子的デバイスを含む市販の半導体で構成されたハードウェア論理回路の形態であってもよい。加えて、構成要素はまた、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブルアレイロジック、プログラマブルロジックデバイスなどのプログラム可能なプログラム可能なハードウェアデバイスに実装され得る。更に、構成要素は、例えば、プリント回路基板（ＰＣＢ）などの導電体を介した１つ以上の他の構成要素との電気通信構成において、チップ、ダイ、ダイ平面、及びパッケージ、又は他のディスクリート電気デバイスなどの１つ以上のシリコンベースの集積回路デバイスで構成されてもよい。したがって、上記に定義されているように、モジュールは、特定の実施形態では、構成要素によって具現化されるか又は構成要素として実装されてもよく、場合によっては、モジュール及び構成要素という用語は、互換的に使用されてもよい。

本明細書で使用される場合、「回路」という用語は、電流が流れることを可能にする１つ以上の導電経路を構成する１つ以上の電気的及び／又は電子的構成要素を含む。回路は、閉ループ構成又は開ループ構成の形態であり得る。閉ループ構成では、回路構成要素は、電流のための戻り経路を提供し得る。対照的に、開ループ構成では、その中の回路構成要素は、電流の戻り経路を含まないにもかかわらず、依然として回路を形成すると見なされ得る。例えば、集積回路が（電流のための戻り経路として）接地に結合されているかどうかにかかわらず、集積回路は回路と称される。特定の例示的な実施形態では、回路は、集積回路のセット、単一の集積回路、又は集積回路の一部分を含み得る。例えば、回路は、カスタムＶＬＳＩ回路、ゲートアレイ、論理回路、及び／又は他の形式の集積回路を含み得、同様にロジックチップ、トランジスタ、又は他のディスクリートデバイスなどの市販の半導体を含み得る。更なる実施例では、回路は、例えば、プリント回路基板（ＰＣＢ）の伝導体を介した１つ以上の他の構成要素との電気的通信構成において、チップ、ダイ、ダイプレーン、及びパッケージ、又は他のディスクリート電気デバイスなど、１つ以上のシリコンベース集積回路デバイスを含み得る。回路はまた、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブルアレイロジック、及び／又はプログラマブルロジックデバイスなどのプログラム可能なハードウェアデバイスに関して合成回路として実装され得る。他の例示的な実施形態では、回路は、（集積回路デバイスを有する又は有しない）非集積電気及び／又は電子部品のネットワークを含み得る。したがって、上記に定義されているように、モジュールは、特定の実施形態では、回路によって具現化されてもよく又は回路として実装されてもよい。

本明細書に開示される例示的な実施形態は、１つ以上のマイクロプロセッサと、特定の非プロセッサ回路及び他の要素と共に、本明細書に開示されるいくつか、ほとんど、又は全ての機能を実装するように１つ以上のマイクロプロセッサを制御する、特定の記憶されたコンピュータプログラム命令とで構成され得ることが理解されよう。あるいは、いくつか又は全ての機能は、記憶されたプログラム命令を有さないステートマシンによって実装されるか、又は１つ以上の特定用途向け集積回路（ＡＳＩＣ）若しくはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）に実装され得、それぞれの機能又は特定の機能のいくつかの組み合わせは、カスタムロジックとして実装される。これらのアプローチの組み合わせも使用され得る。更に、以下の「コントローラ」への言及は、個々の回路構成要素、特定用途向け集積回路（ＡＳＩＣ）、制御ソフトウェアを有するマイクロコントローラ、デジタル信号プロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、及び／又は制御ソフトウェアを有するプロセッサ、又はそれらの組み合わせを含むものとして定義されるべきである。

更に、本明細書で使用され得る「プログラム」、「ソフトウェア」、「ソフトウェアアプリケーション」などの用語は、コンピュータ実装システム上での実行のために設計された命令のシーケンスを指す。したがって、「プログラム」、「ソフトウェア」、「アプリケーション」、「コンピュータプログラム」、又は「ソフトウェアアプリケーション」は、サブルーチン、関数、手順、オブジェクト方法、オブジェクト実装、実行可能アプリケーション、アプレット、サーブレット、ソースコード、オブジェクトコード、共有ライブラリ／ダイナミックロードライブラリ、及び／又はコンピュータシステム上での実行のために設計された特定の命令の他のシーケンスを含み得る。

加えて、本明細書で使用され得る「結合」、「結合された」、又は「結合する」という用語は、直接的又は間接的な接続のいずれかを意味することが意図される。したがって、第１のデバイスが第２のデバイスを結合するか、又は第２のデバイスに結合された場合、その接続は、直接接続によるものであるか、又は他のデバイス（若しくは構成要素）及び接続を介した間接接続を介するものであり得る。

「一実施形態（an embodiment）」、「一実施形態（one embodiment）」、「例示的な実施形態」、「特定の実施形態」、又は他の同様の専門用語などの用語の本明細書における使用に関して、これらの用語は、実施形態に関連して説明される特定の特徴、構造、機能、動作、又は特性が、本開示の少なくとも１つの実施形態に見られることを示すことを意図する。したがって、「一実施形態では（in one embodiment）」、「一実施形態では（in an embodiment）」、「例示的な実施形態では」などの語句の表記は、必ずしも全て同一の実施形態を指すものではなく、むしろ、特に明示しない限り「１つ以上ではあるが全てではない実施形態」を意味し得る。更に、「含む、備える（comprising）」、「有する」、及び「含む（including）」という用語並びにそれらの変形は、自由な様式で使用され、したがって、特に明示しない限り、「．．．を含むが、これに限定されない」を意味すると解釈されるべきである。また、「．．．を含む」が先行する要素は、それ以上の制約なしに、当要素を含む主題のプロセス、方法、システム、物品、又は装置における追加の同一要素の存在を排除するものではない。

「ａ」、「ａｎ」、及び「ｔｈｅ」はまた、特に明示しない限り、「１つ以上」を表す。更に、本明細書及び／又は以下の請求項の範囲で使用され得る「Ａ及びＢのうちの少なくとも１つ」（Ａ及びＢは、特定の物体又は属性を示す変数である）という語句は、「及び／又は」という語句と同様に、Ａ若しくはＢの選択、又はＡ及びＢの両方を示す。このような語句に３つ以上の変数が存在する場合、この句は、変数のうちの１つのみ、変数のうちのいずれか１つ、変数のうちのいずれかの任意の組み合わせ（又は部分的組み合わせ）、及び変数の全てを含むものとして本明細書に定義される。

更に、本明細書で使用される場合、「約」又は「およそ」という用語は、明示的に示されているかどうかにかかわらず、全ての数値に適用される。これらの用語は、一般に、当業者が列挙された値と同等である（例えば、同じ関数又は結果を有する）と考える数値の範囲を指す。特定の場合には、これらの用語は、最も近い有効数字に丸められる数値を含み得る。

加えて、本明細書に記載される任意の列挙された項目の一覧は、特に明示しない限り、一覧にある項目のいずれか又は全てが相互に排他的及び／又は相互に包括的であることを暗に意味するものではない。更に、本明細書で使用されるとき、「セット（set）」という用語は、「１つ以上」を意味すると解釈されるべきであり、「セット（sets）」の場合、特に明記しない限り、集合論に従って「１つ以上（ｏｎｅ ｏｒ ｍｏｒｅ、ｏｎｅｓ ｏｒ ｍｏｒｅ、及びｏｎｅｓ ｏｒ ｍｏｒｅｓ）」の倍数（又は複数）を意味するものと解釈されるべきである。

以下の詳細な説明では、その一部をなす添付図面を参照する。前述の概要は、単に例示的なものであり、いかなる意味においても限定することを意図するものではないことが認識される。図示の態様、例示的実施形態、及び上述の特徴に加えて、更なる態様、例示的実施形態、及び特徴を、以下の図面及び「発明を実施するための形態」を参照することにより明らかにする。各図における要素の説明は、先の図の要素を参照し得る。同じ参照番号は、図において同じ要素を参照する場合があり、それは同じ要素の代替の例示的な実施形態を含む。

図１Ａは、例示的なメモリデバイスのブロック図である。メモリデバイス１００は、１つ以上のメモリダイ１０８を含み得る。メモリダイ１０８は、メモリセルのアレイなどのメモリセルのメモリ構造１２６、制御回路１１０及び読み出し／書き込み回路１２８を含む。メモリ構造１２６は、行デコーダ１２４を介してワード線によりアドレス指定可能であり、行デコーダ１３２を介してビット線によりアドレス指定可能である。読み出し／書き込み回路１２８は、複数の感知ブロックＳＢ１、ＳＢ２、．．．ＳＢｐ（感知回路）を含み、メモリセルのページを並列に読み出すか又はプログラムすることを可能にする。典型的には、コントローラ１２２は、１つ以上のメモリダイ１０８と同じメモリデバイス１００（例えば、リムーバブル記憶カード）に含まれる。コマンド及びデータは、データバス１２０を介してホスト１４０とコントローラ１２２との間で転送され、線１１８を介してコントローラと１つ以上のメモリダイ１０８との間で転送される。

メモリ構造１２６は、二次元又は三次元であり得る。メモリ構造１２６は、三次元アレイを含むメモリセルの１つ以上のアレイを含み得る。メモリ構造１２６は、複数のメモリレベルが、介在する基板なしでウェハなどの単一の基板の上方に形成された（かつ、基板内には形成されない）モノリシック三次元メモリ構造を含み得る。メモリ構造１２６は、シリコン基板の上方に配置されたアクティブ領域を有するメモリセルのアレイの１つ以上の物理レベルでモノリシックに形成された任意の種類の不揮発性メモリを含み得る。メモリ構造１２６は、関連する回路が基板の上方又は内部にあるかどうかに関わらず、メモリセルの動作に関連する回路を有する不揮発性メモリデバイスにあり得る。

制御回路１１０は、読み出し／書き込み回路１２８と協働して、メモリ構造１２６でメモリ動作を実行し、ステートマシン１１２、オンチップアドレスデコーダ１１４及び電力制御モジュール１１６を含む。ステートマシン１１２は、メモリ動作のチップレベル制御を提供する。

記憶領域１１３は、例えば、プログラミングパラメータのために提供され得る。プログラミングパラメータとしては、プログラム電圧、プログラム電圧バイアス、メモリセルの位置を示す位置パラメータ、接触線コネクタの厚さパラメータ、検証電圧などが挙げられ得る。位置パラメータは、ＮＡＮＤストリングのアレイ全体内のメモリセルの位置、特定のＮＡＮＤストリンググループにおけるメモリセルの位置、特定の平面上のメモリセルの位置などを示し得る。接触線コネクタの厚さパラメータは、接触線コネクタ、基板、又は接触線コネクタが構成されている材料などの厚さを示し得る。

オンチップアドレスデコーダ１１４は、ホスト又はメモリコントローラによって使用されるものと、デコーダ１２４及び１３２によって使用されるハードウェアアドレスとの間のアドレスインターフェースを提供する。電力制御モジュール１１６は、メモリ動作中にワード線及びビット線に供給される電力及び電圧を制御する。これは、ワード線、ＳＧＳ及びＳＧＤトランジスタ、並びにソース線のためのドライバを含むことができる。感知ブロックは、１つのアプローチにおいて、ビット線ドライバを含むことができる。ＳＧＳトランジスタは、ＮＡＮＤストリングのソース端での選択ゲートトランジスタであり、ＳＧＤトランジスタは、ＮＡＮＤストリングのドレイン端での選択ゲートトランジスタである。

いくつかの実施形態では、構成要素の一部を組み合わせることができる。様々な設計において、メモリ構造１２６以外の構成要素のうちの１つ以上（単独で又は組み合わせて）は、本明細書で説明される活動を実行するように構成されている少なくとも１つの制御回路と考えることができる。例えば、制御回路は、制御回路１１０、ステートマシン１１２、デコーダ１１４／１３２、電力制御モジュール１１６、感知ブロックＳＢｂ、ＳＢ２、．．．、ＳＢｐ、読み出し／書き込み回路１２８、コントローラ１２２などのうちのいずれか１つ又はそれらの組み合わせを含むことができる。

制御回路は、メモリセルの１つのセットに対してプログラム及び検証動作を実行するように構成されたプログラミング回路を含むことができ、メモリセルの１つのセットは、複数のデータ状態の中の１つのデータ状態を表すように割り当てられたメモリセルと、複数のデータ状態間の別のデータ状態を表すように割り当てられたメモリセルと、を含み、プログラム及び検証動作は、複数のプログラム及び検証の反復を含み、それぞれのプログラム及び検証の反復では、プログラミング回路は、１つのワード線のプログラミングを実行し、その後、プログラミング回路は、１つのワード線に検証信号を適用する。制御回路はまた、１つのデータ状態の検証試験に合格するメモリセルのカウントを取得するように構成されたカウント回路を含み得る。制御回路はまた、カウントが閾値を超える量に基づいて、複数のプログラム及び検証の反復の中で、別のデータ状態を表すために割り当てられたメモリセルに対して別のデータ状態の検証試験を実行する特定のプログラム及び検証の反復を決定するように構成された決定回路を含み得る。

例えば、図１Ｂは、プログラミング回路１５１、カウント回路１５２、及び決定回路１５３を含む例示的な制御回路１５０のブロック図である。

オフチップコントローラ１２２は、プロセッサ１２２ｃ、ＲＯＭ１２２ａ及びＲＡＭ１２２ｂなどの記憶デバイス（メモリ）、並びにエラー訂正コード（ＥＣＣ）エンジン２４５を含み得る。ＥＣＣエンジンは、Ｖｔｈ分布の上部テールが高くなりすぎたときに生じる数々の読み出しエラーを訂正し得る。しかしながら、場合によっては、訂正不可能なエラーが存在し得る。本明細書で提供される技術は、訂正不可能なエラーが発生する可能性を低減する。

記憶デバイス１２２ａ、１２２ｂは、命令のセットなどのコードを含み、プロセッサ１２２ｃは、この命令のセットを実行して本明細書に記載される機能を提供するように動作可能である。代替的に又は追加的に、プロセッサ１２２ｃは、１つ以上のワード線内のメモリセルの予約領域など、メモリ構造１２６の記憶デバイス１２６ａからコードにアクセスし得る。例えば、コードは、プログラミング、読み出し、及び消去動作などのために、メモリ構造１２６にアクセスするために、コントローラ１２２によって使用され得る。コードは、起動コード及び制御コード（例えば、命令のセット）を含み得る。起動コードは、起動又はスタートアッププロセス中にコントローラ１２２を初期化し、コントローラ１２２がメモリ構造１２６にアクセスできるようにするソフトウェアである。コードは、１つ以上のメモリ構造１２６を制御するためにコントローラ１２２によって使用され得る。電源投入されると、プロセッサ１２２ｃは、実行のためにＲＯＭ１２２ａ又は記憶デバイス１２６ａから起動コードをフェッチし、起動コードは、システム構成要素を初期化し、制御コードをＲＡＭ１２２ｂにロードする。制御コードがＲＡＭ１２２ｂにロードされると、制御コードはプロセッサ１２２ｃによって実行される。制御コードは、メモリの制御及び割り当て、命令の処理の優先順位付け、並びに入力及び出力ポートの制御などの基本タスクを実施するためのドライバを含む。

一般に、制御コードは、以下で更に考察されるフロー図の工程を含む、本明細書に記載される機能を実施する命令を含むことができ、以下で更に考察されるものを含む電圧波形を提供することができる。

一実施形態では、ホストは、本明細書に記載される方法を実施するために、１つ以上のプロセッサと、１つ上のプロセッサをプログラムするためのプロセッサ可読コード（例えば、ソフトウェア）を記憶する１つ以上のプロセッサ可読記憶デバイス（ＲＡＭ、ＲＯＭ、フラッシュメモリ、ハードディスクドライブ、ソリッドステートメモリ）と、を含むコンピューティングデバイス（例えば、ノートブック、デスクトップ、スマートフォン、タブレット、デジタルカメラ）である。ホストはまた、１つ以上のプロセッサと通信する、追加のシステムメモリ、１つ以上の入力／出力インターフェース、及び／又は１つ以上の入力／出力デバイスを含み得る。

ＮＡＮＤフラッシュメモリに加えて、他の種類の不揮発性メモリを使用することもできる。

半導体メモリデバイスは、ダイナミックランダムアクセスメモリ（dynamic random access memory、「ＤＲＡＭ」）、スタティックランダムアクセスメモリ（static random access memory、「ＳＲＡＭ」）デバイス等の揮発性メモリデバイス、抵抗ランダムアクセスメモリ（resistive random access memory、「ＲｅＲＡＭ」）、電気的消去可能プログラム可能読み出し専用メモリ（electrically erasable programmable read only memory、「ＥＥＰＲＯＭ」）、フラッシュメモリ（ＥＥＰＲＯＭのサブセットと見なすこともできる）、強誘電性ランダムアクセスメモリ（ferroelectric random access memory、「ＦＲＡＭ」）、磁気抵抗ランダムアクセスメモリ（magnetoresistive random access memory、「ＭＲＡＭ」）等の不揮発性メモリデバイス及び情報を記憶する能力がある他の半導体素子を含む。各種類のメモリデバイスは、異なる構成を有してもよい。例えば、フラッシュメモリデバイスは、ＮＡＮＤ又はＮＯＲ構成で構成され得る。

メモリデバイスは、受動及び／又は能動素子から、任意の組み合わせで形成することができる。非限定的な例として、受動半導体メモリ素子は、ＲｅＲＡＭデバイス素子を含み、これは一部の実施形態では、アンチヒューズ、相変化材料等の抵抗率スイッチング記憶素子、及び任意選択的にダイオード、トランジスタ等のステアリング素子を含む。更に非限定的な例として、能動半導体メモリ素子は、ＥＥＰＲＯＭ及びフラッシュメモリデバイス素子を含み、これは一部の実施形態では、浮遊ゲート、導電性ナノ粒子、電荷蓄積誘電材料等の電荷蓄積領域を含有する素子を含む。

複数のメモリ素子は、直列に接続されるように、あるいは各要素が個別にアクセス可能であるように構成され得る。非限定的な例として、ＮＡＮＤ構成（ＮＡＮＤメモリ）内のフラッシュメモリデバイスは、典型的には、直列に接続されたメモリ素子を含む。ＮＡＮＤストリングは、メモリセル及びＳＧトランジスタを含む直列接続トランジスタのセットの例である。

ＮＡＮＤメモリアレイは、ストリングが、単一のビット線を共有しグループとしてアクセスされる複数のメモリ素子で構成される、複数のメモリストリングからアレイが構成されるように構成され得る。代替的に、メモリ素子は、各要素が個別にアクセス可能、例えば、ＮＯＲメモリアレイであるように構成され得る。ＮＡＮＤ及びＮＯＲメモリ構成は例示的であり、メモリ素子は、別の方法で構成され得る。基板内及び／又は基板の上に位置する半導体メモリ素子は、二次元メモリ構造、三次元メモリ構造などの二次元又は三次元で配置され得る。

二次元メモリ構造では、半導体メモリ素子は、単一の平面又は単一のメモリデバイスレベルに配置される。典型的には、二次元メモリ構造では、メモリ素子は、メモリ素子を支持する基板の主表面に実質的に平行に延在する平面（例えば、ｘｙ方向平面）に配置される。基板は、ウェハであり、ウェハの上又はウェハ内にメモリ素子の層が形成されるウェハであってもよく、あるいはメモリ素子が形成された後にメモリ素子に取り付けられるキャリア基板であってもよい。非限定的な例として、基板は、シリコンなどの半導体を含み得る。

メモリ素子は、複数の行及び／又は列などの順序付きアレイにおいて単一のメモリデバイスレベルに配置され得る。しかしながら、メモリ素子は非規則的又は非直交構成で配列され得る。メモリ素子は各々２つ以上の電極又はビット線、ワード線等の接触線を有し得る。

三次元メモリアレイは、メモリ素子が複数の平面又は複数のメモリデバイスレベルを占有するように配置され、それによって、三次元（すなわち、ｘ、ｙ、及びｚ方向であり、ｚ方向は基板の主表面に実質的に垂直であり、ｘ及びｙ方向は基板の主表面に実質的に平行である）の構造を形成する。

非限定的な例として、三次元メモリ構造は、複数の二次元メモリデバイスレベルの積層体として垂直に配置され得る。別の非限定的な例として、三次元メモリアレイは、それぞれの列が複数のメモリ素子を有する複数の垂直列（例えば、基板の主表面に対して実質的に垂直、すなわちｙ方向に延在する列）として配置され得る。列は、二次元構成、例えば、ｘｙ平面に配置されてもよく、複数の垂直に積層されたメモリ面に素子があるメモリ素子の三次元配置をもたらす。三次元のメモリ素子の他の構成が、三次元メモリアレイを構成することもできる。

非限定的な例として、ＮＡＮＤストリングの三次元アレイでは、メモリ素子は、単一の水平（例えば、ｘｙ）メモリデバイスレベル内にＮＡＮＤストリングを形成するようにまとめて結合され得る。代替的に、メモリ素子は、複数の水平メモリデバイスレベルにわたって横断する垂直なＮＡＮＤストリングを形成するようにまとめて結合され得る。いくつかのＮＡＮＤストリングが単一のメモリレベルでメモリ素子を含有し、他のストリングが複数のメモリレベルにわたるメモリ素子を含有する、他の三次元構成を想定することができる。三次元メモリアレイはまた、ＮＯＲ構成及びＲｅＲＡＭ構成で設計されてもよい。

典型的には、モノリシック三次元メモリアレイでは、１つ以上のメモリデバイスレベルが単一の基板の上方に形成される。任意選択的に、モノリシック三次元メモリアレイは、単一の基板内に少なくとも部分的に１つ以上のメモリ層も有し得る。非限定的な例として、基板は、シリコンなどの半導体を含み得る。モノリシック三次元アレイでは、アレイのそれぞれのメモリデバイスレベルを構成する層は、典型的には、アレイの下方のメモリデバイスレベルの層上に形成される。しかしながら、モノリシック三次元メモリアレイの隣接するメモリデバイスレベルの層は、共有されてもよいか、又はメモリデバイスレベル間に介在する層を有してもよい。

別の観点から、二次元アレイが別個に形成され、次いでまとめてパッケージ化されて、複数のメモリ層を有する非モノリシックメモリデバイスを形成してもよい。例えば、非モノリシック積層メモリは、別個の基板上にメモリレベルを形成し、次いで、メモリレベルを互いの上に積層することによって構築することができる。基板は、積層前にメモリデバイスレベルから薄くされるか、又は除去され得るが、メモリデバイスレベルが別個の基板にわたって最初に形成されるため、結果として得られるメモリアレイはモノリシック三次元メモリアレイではない。更に、複数の二次元メモリアレイ又は三次元メモリアレイ（モノリシック又は非モノリシック）は、別個のチップ上に形成され、次いでまとめてパッケージ化されて積層チップメモリデバイスを形成してもよい。

図２は、千鳥状のメモリストリングを利用する３つのタイプのメモリアーキテクチャの概略図を示す。例えば、参照番号２０１は、第１の例示的なメモリアーキテクチャの概略図を示し、参照番号２０３は、第２の例示的なメモリアーキテクチャの概略図を示し、参照番号２０５は、第３の例示的なメモリアーキテクチャの概略図を示す。いくつかの実施形態では、示されるように、メモリアーキテクチャは、千鳥状のＮＡＮＤストリングのアレイを含み得る。

図２は、図１のメモリアレイ１２６の例示的な二次元構成におけるメモリセルのブロック２００、２１０を示す。メモリアレイ１２６は、多くのそのようなブロック２００、２１０を含み得る。それぞれの例示的なブロック２００、２１０は、数々のＮＡＮＤストリングと、ブロック間で共有される対応のビット線、例えば、ＢＬ０、ＢＬ１、．．．とを含む。それぞれのＮＡＮＤストリングは、一端でドレイン側選択ゲート（ＳＧＤ）に接続され、ドレイン選択ゲートの制御ゲートは、共通のＳＧＤ線を介して接続される。ＮＡＮＤストリングは、それらの他端でソース側選択ゲート（ＳＧＳ）に接続され、次に、共通のソース線２２０に接続される。１６個のワード線、例えばＷＬ０～ＷＬ１５は、ＳＧＳとＳＧＤとの間に延在する。場合によっては、ユーザデータを含まないダミーワード線も、選択ゲートトランジスタに隣接するメモリアレイに使用され得る。そのようなダミーワード線は、エッジデータワード線を特定のエッジ効果から遮蔽し得る。

メモリアレイに提供され得る不揮発性メモリの１つのタイプは、図３Ａ及び図３Ｂに示されるタイプのような浮遊ゲートメモリである。しかしながら、他のタイプの不揮発性メモリを使用することもできる。以下で更に詳細に考察されるように、図４Ａ及び図４Ｂに示される別の実施例では、電荷トラップメモリセルは、導電性浮遊ゲートの代わりに非導電性誘電体材料を使用して、不揮発的に電荷を蓄積する。酸化ケイ素、窒化ケイ素、及び酸化ケイ素（「ＯＮＯ」）から形成された三層誘電体は、導電性制御ゲートとメモリセルチャネルの上の半導電性基板の表面との間に挟まれる。セルは、セルチャネルから窒化物に電子を注入することによってプログラムされ、それらの電子は補足され、限られた領域に蓄積される。次いで、この蓄積電荷は、検出可能な方法で、セルのチャネルの一部分の閾値電圧を変化させる。セルは、ホットホールを窒化物に注入することによって消去される。同様のセルは、ドープポリシリコンゲートがメモリセルチャネルの一部分上に延在して別個の選択トランジスタを形成するスプリットゲート構成で提供され得る。

別のアプローチでは、ＮＲＯＭセルが使用される。例えば、２ビットがそれぞれのＮＲＯＭセルに記憶され、ＯＮＯ誘電体層は、ソース拡散とドレイン拡散との間のチャネルを横切って延在する。一方のデータビットの電荷は、ドレインに隣接する誘電体層に局在し、他方のデータビットの電荷は、ソースに隣接する誘電体層に局在する。多状態のデータ記憶は、絶縁体内の空間的に分離された電荷蓄積領域のバイナリ状態を別々に読み出すことによって取得される。他のタイプの不揮発性メモリも既知である。

図３Ａは、ＮＡＮＤストリングにおける例示的な浮遊ゲートメモリセル３００、３１０、３２０の断面図を示す。この図では、ビット線又はＮＡＮＤストリング方向はページに入り、ワード線方向は左から右に進む。一例として、ワード線３２４は、対応のチャネル領域３０６、３１６、及び３２６を含むＮＡＮＤストリングを横切って延在する。メモリセル３００は、制御ゲート３０２、浮遊ゲート３０４、トンネル酸化物層３０５、及びチャネル領域３０６を含む。メモリセル３１０は、制御ゲート３１２、浮遊ゲート３１４、トンネル酸化物層３１５、及びチャネル領域３１６を含む。メモリセル３２０は、制御ゲート３２２、浮遊ゲート３２１、トンネル酸化物層３２５、及びチャネル領域３２６を含む。それぞれのメモリセル３００、３１０、３２０は、異なる対応のＮＡＮＤストリング内にある。インターポリ誘電体（inter-poly dielectric、ＩＰＤ）層３２８も示されている。制御ゲート３０２、３１２、３２２は、ワード線の部分である。接触線コネクタ３２９に沿った断面図を図３Ｂに示す。

制御ゲート３０２、３１２、３２２は、浮遊ゲート３０４、３１４、３２１を包み込み、制御ゲート３０２、３１２、３２２と浮遊ゲート３０４、３１４、３２１との間の表面接触領域を増加させる。これにより、ＩＰＤ静電容量が高くなり、より高い結合比につながり、プログラミング及び消去を容易にする。しかしながら、ＮＡＮＤメモリデバイスが縮小されると、隣接するセル３００、３１０、３２０間の間隔はより小さくなるため、２つの隣接する浮動ゲート３０２、３１２、３２２間に制御ゲート３０２、３１２、３２２及びＩＰＤ層３２８のための空間はほとんどない。

代替として、図４Ａ及び図４Ｂに示されるように、制御ゲート４０２、４１２、４２２が平坦又は平面である平坦又は平面メモリセル４００、４１０、４２０が開発された。すなわち、制御ゲートはフローティングゲートを包み込まず、電荷蓄積層４２８とのその接触は、その上方からのみである。この場合、高い浮遊ゲートを有することに利点はない。代わりに、浮遊ゲートはかなり薄くなる。更に、浮遊ゲートを使用して、電荷を蓄積することができ、又は薄い電荷トラップ層を使用して、電荷をトラップすることができる。このアプローチは、プログラミング中にトンネル酸化物を通るトンネリング後に電子が浮遊ゲートを通って移動し得る、電子の弾道性伝導の問題を回避することができる。

図４Ａは、ＮＡＮＤストリングにおける例示的な電荷トラップメモリセル４００、４１０、４２０の断面図を示す。図は、図１のメモリセルアレイ１２６内のメモリセル４００、４１０、４２０の二次元例として、平坦制御ゲート及び電荷トラップ領域を含むメモリセル４００、４１０、４２０のワード線方向にある。電荷トラップメモリは、ＮＯＲ及びＮＡＮＤフラッシュメモリデバイスで使用され得る。この技術は、電子を蓄積するためにドープ多結晶シリコンなどの導体を使用する浮遊ゲートＭＯＳＦＥＴ技術とは対照的に、電子を蓄積するためにＳｉＮフィルムなどの絶縁体を使用する。一例として、ワード線４２４は、対応のチャネル領域４０６、４１６、４２６を含むＮＡＮＤストリングを横切って延在する。ワード線の部分は、制御ゲート４０２、４１２、４２２を提供する。ワード線の下は、ＩＰＤ層４２８、電荷トラップ層４０４、４１４、４２１、ポリシリコン層４０５、４１５、４２５、及びトンネル層４０９、４０７、４０８がある。それぞれの電荷トラップ層４０４、４１４、４２１は、対応のＮＡＮＤストリング内で連続的に延在する。制御ゲートの平坦な構成は、浮遊ゲートより薄くすることができる。加えて、メモリセルを互いに近づけることができる。

図４Ｂは、接触線コネクタ４２９に沿った図４Ａの構造の断面図を示す。ＮＡＮＤストリング４３０は、ＳＧＳトランジスタ４３１、例示的なメモリセル４００、４３３、．．．４３５、及びＳＧＤトランジスタ４３６を含む。ＳＧＳ及びＳＧＤトランジスタ４３１、４３６内のＩＰＤ層４２８内の通路は、制御ゲート層４０２及び浮遊ゲート層が通信することを可能にする。例えば、制御ゲート４０２及び浮遊ゲート層は、ポリシリコンであってもよく、トンネル酸化物層は、酸化ケイ素であってもよい。ＩＰＤ層４２８は、Ｎ－Ｏ－Ｎ－Ｏ－Ｎ構成のように、窒化物（Ｎ）及び酸化物（Ｏ）のスタックであり得る。

ＮＡＮＤストリングは、ｐ型基板領域４５５、ｎ型ウェル４５６、及びｐ型ウェル４５７を含む基板上に形成されてもよい。Ｎ型ソース／ドレイン拡散領域ｓｄ１、ｓｄ２、ｓｄ３、ｓｄ４、ｓｄ５、ｓｄ６、及びｓｄ７は、ｐ型ウェル内に形成される。チャネル電圧Ｖｃｈは、基板のチャネル領域に直接適用されてもよい。

図５は、図１の感知ブロックＳＢ１の例示的なブロック図を示す。１つのアプローチでは、感知ブロックは複数の感知回路を含む。それぞれの感知回路は、データラッチに関連付けられる。例えば、例示的な感知回路５５０ａ、５５１ａ、５５２ａ、及び５５３ａは、それぞれデータラッチ５５０ｂ、５５１ｂ、５５２ｂ、及び５５３ｂに関連付けられる。１つのアプローチでは、ビット線の異なるサブセットは、異なる対応の感知ブロックを使用して感知され得る。これにより、感知回路に関連付けられた処理負荷を分割し、それぞれの感知ブロック内の対応のプロセッサによって処理することが可能になる。例えば、ＳＢ１の感知回路コントローラ５６０は、感知回路及びラッチのセットと通信し得る。感知回路コントローラ５６０は、再充電電圧を設定するためのそれぞれの感知回路に電圧を提供する、再充電回路５６１を含んでもよい。１つの可能なアプローチでは、例えば、データバス及びローカルバスを介して、それぞれの感知回路に電圧が独立して提供される。別の可能なアプローチでは、共通の電圧が、それぞれの感知回路に同時に提供される。感知回路コントローラ５６０はまた、再充電回路５６１、メモリ５６２、及びプロセッサ５６３を含み得る。メモリ５６２は、本明細書に記載の機能を実行するようにプロセッサによって実行可能なコードを記憶し得る。これらの機能は、感知回路５５０ａ、５５１ａ、５５２ａ、５５３ａに関連付けられたラッチ５５０ｂ、５５１ｂ、５５２ｂ、５５３ｂを読み出し、ラッチ内のビット値を設定し、感知回路５５０ａ、５５１ａ、５５２ａ、５５３ａの感知ノードに再充電レベルを設定するための電圧を提供することを含み得る。感知回路コントローラ５６０及び感知回路５５０ａ、５５１ａ、５５２ａ、５５３ａの更なる例示的な詳細を以下に示す。

いくつかの実施形態では、メモリセルは、フラグビットを記憶するラッチのセットを含むフラグレジスタを含み得る。いくつかの実施形態では、フラグレジスタの量は、データ状態の量に対応し得る。いくつかの実施形態では、１つ以上のフラグレジスタを使用して、メモリセルを検証するときに使用される検証技術のタイプを制御し得る。いくつかの実施形態では、フラグビットの出力は、特定のセルのブロックが選択されるように、デバイスの関連付けられたロジック、例えば、アドレス復号化回路を修正し得る。バルク操作（例えば、消去動作など）は、フラグレジスタに設定されたフラグを使用するか、又は暗黙アドレッシングなどでフラグレジスタとアドレスレジスタとの組み合わせを使用するか、又は代替的にアドレスレジスタのみを用いたストレートアドレッシングによって実行され得る。

図６Ａは、図１のメモリアレイ１２６の例示的な三次元構成におけるブロックのセット６００の斜視図である。基板上には、メモリセル（記憶素子）のブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３、並びにブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３によって使用される回路を有する周辺領域６０４がある。例えば、回路は、ブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、ＢＬＫ３の制御ゲート層に接続され得る電圧ドライバ６０５を含み得る。１つのアプローチでは、ブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３内の共通の高さの制御ゲート層が一般的に駆動される。基板６０１はまた、回路の信号を搬送するために導電路内でパターン化された１つ以上の下部金属層と共に、ブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３の下に回路を搬送し得る。ブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３は、メモリデバイスの中間領域６０２に形成される。メモリデバイスの上部領域６０３において、１つ以上の上部金属層は、回路の信号を搬送するために導電路内でパターン化される。それぞれのブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３は、メモリセルのスタック領域を含み、スタックの交互レベルはワード線を表す。１つの可能なアプローチでは、それぞれのブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３は、垂直接点が上方金属層まで上方に延在して導電路への接続を形成する、対向する階層側面を有する。４つのブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３が例として示されているが、ｘ方向及び／又はｙ方向に延在する２つ以上のブロックを使用することができる。

１つの可能なアプローチでは、ｘ方向の平面の長さは、ワード線への信号経路が１つ以上の上部金属層に延在する方向（ワード線又はＳＧＤ線方向）を表し、また、ｙ方向の平面の幅は、ビット線への信号経路が１つ以上の上部金属層内に延在する方向（ビット線方向）を表す。Ｚ方向は、メモリデバイスの高さを表す。

図６Ｂは、図６ＡのブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、ＢＬＫ３のうちの１つの一部分の例示的な断面図を示す。ブロックは、交互の導電層及び誘電体層のスタック６１０を含む。この例では、導電層は、データワード線層（又はワード線）ＷＬＬ０～ＷＬＬ１０に加えて、２のＳＧＤ層、２つのＳＧＳ層、及び４つのダミーワード線層ＤＷＬＤ０、ＤＷＬＤ１、ＤＷＬＳ０、及びＤＷＬＳ１を含む。誘電体層をＤＬ０～ＤＬ１９とラベル付けする。更に、ＮＡＮＤストリングＮＳ１及びＮＳ２を含むスタック６１０の領域が示されている。それぞれのＮＡＮＤストリングは、ワード線に隣接するメモリセルを形成する材料で充填されたメモリホール６１８、６１９を包含する。スタック６１０の領域６２２は、図６Ｄにより詳細に示されており、以下で更に詳細に考察される。

スタック６１０は、基板６１１と、基板６１１上の絶縁フィルム６１２と、ソース線ＳＬの一部分とを含む。ＮＳ１は、スタックの底部６１４にソース端６１３を有し、スタック６１０の上部６１６にドレイン端６１５を有する。接触線コネクタ（例えば、金属充填スリットなどのスリット）６１７、６２０は、ソース線をスタック６１０の上方にある特定の接触線に接続するように、スタック６１０を通って延在する相互接続として、スタック６１０にわたって周期的に設けられてもよい。接触線コネクタ６１７、６２０は、ワード線の形成中に使用され、続いて金属で充填されてもよい。ビット線ＢＬ０の一部分も示されている。導電ビア６２１は、ドレイン端６１５をＢＬ０に接続する。

図６Ｃは、図６Ｂのスタックのメモリホール直径のプロットを示す。垂直軸は、図６Ｂのスタックと整列し、メモリホール６１８及び６１９の幅（ｗＭＨ）、例えば直径を示す。図６Ａのワード線層ＷＬＬ０～ＷＬＬ１０は、一例として繰り返され、スタック内の対応の高さｚ０～ｚ１０にある。そのようなメモリデバイスでは、スタックを介してエッチングされるメモリホールは、非常に高いアスペクト比を有する。例えば、約２５～３０の深さ対直径比が一般的である。メモリホールは、円形断面を有してもよい。エッチングプロセスにより、メモリホール幅は、ホールの長さに沿って変化し得る。典型的には、直径は、メモリホールの上部から底部へと徐々に小さくなる。すなわち、メモリホールは、テーパ状であり、スタックの底部で狭くなる。場合によっては、選択ゲートの近くのホールの上部にわずかな狭まりが生じ、それにより、直径は、メモリホールの上部から底部までわずかに幅広になってから徐々に小さくなる。

メモリホールの幅の不均一性により、メモリセルのプログラム傾斜及び消去速度を含むプログラミング速度は、メモリホールに沿ったそれらの位置に基づいて、例えば、スタック内のそれらの高さに基づいて変化し得る。メモリホールの直径が小さいほど、トンネル酸化物を横切る電場は比較的強くなるため、プログラミング及び消去速度は比較的高くなる。１つのアプローチは、メモリホール直径が同様である、例えば、規定の直径範囲内にある、隣接するワード線のグループを定義することであり、グループ内のワード線ごとに最適化された検証スキームを適用することである。異なるグループは、最適化された異なる検証スキームを有し得る。

図６Ｄは、図６Ｂのスタック６１０の領域６２２の拡大図を示す。メモリセルは、スタックの異なるレベルでワード線層とメモリホールとの交点に形成される。この例では、ＳＧＤトランジスタ６８０、６８１は、ダミーメモリセル６８２、６８３、及びデータメモリセルＭＣの上に提供される。いくつかの層は、例えば、原子層堆積を使用して、メモリホール６３０の側壁（ＳＷ）に沿って、及び／又はそれぞれのワード線層内に堆積され得る。例えば、それぞれの列（例えば、メモリホール６３０内の材料によって形成されるピラー）は、ＳｉＮ又は他の窒化物などの電荷トラップ層又はフィルム６６３、トンネル層６６４、ポリシリコン本体又はチャネル６６５、及び誘電体コア６６６を含み得る。ワード線層は、制御ゲートとして遮断酸化物／遮断高ｋ材料６６０、金属障壁６６１、及びタングステンなどの導電性金属６６２を含み得る。例えば、制御ゲート６９０、６９１、６９２、６９３、及び６９４が提供される。この実施例では、金属を除く全ての層が、メモリホール６３０内に提供される。他のアプローチでは、層のいくつかは制御ゲート層内にあり得る。追加のピラーは、異なるメモリホール内に同様に形成される。ピラーは、ＮＡＮＤストリングの柱状活性領域（active area、ＡＡ）を形成することができる。

データメモリセルＭＣがプログラムされるとき、電子は、メモリセルＭＣに関連する電荷トラップ層６６３の一部分に蓄積される。これらの電子は、チャネル６６５からトンネル層６６４を通って電荷トラップ層６６３に引き込まれる。メモリセルＭＣのＶｔｈは、蓄積電荷量に比例して増加する。消去動作中、電子はチャネル６６５に戻る。

メモリホール６３０のそれぞれは、遮断酸化物層、電荷トラップ層６６３、トンネリング層６６４、及びチャネル層６６５を含む複数の環状層で充填され得る。メモリホール６３０のそれぞれのコア領域は、本体材料で充填され、複数の環状層は、メモリホール６３０のそれぞれのコア領域とワード線との間にある。

ＮＡＮＤストリングは、チャネル６６５の長さが基板上に形成されないため、浮遊体チャネル６６５を有すると見なすことができる。更に、ＮＡＮＤストリングは、スタック内で互いに上方に複数のワード線層によって提供され、誘電体層によって互いに分離される。

図７Ａは、本明細書に記載の垂直メモリセルストランドであり得る複数のメモリホール７２２と、完全なメモリ構造である必要はない複数のダミーホール７０５とを有するメモリアレイ７００の概略平面図を示す。シャロートレンチエッチ又はシャローエッチング特徴部（ＳＨＥ）７１０は、隣接するストリングを互いに電気的に絶縁するために、複数のワード線（例えば、５つ）を通って延在するが、チップを完全に通過しない。ＳＨＥは、整列したダミーホール７０５のグループを直接通って延在し、それによって、それらのダミーホール７０５がデータを記憶するか、ないしは別の方法で機能的メモリセルとなることを防止する。

ここで図８Ａ及び図８Ｂを参照すると、ダミーホールは存在しない。図７Ａ及び図７Ｂのメモリ構造７００とは異なり、ＳＨＥ８１０は、メモリセル８２５の２つの隣接する行の間の間隙に位置し、メモリホール８２５と重なり、それによって、ここではメモリホール８２５として示される作業用メモリストランドの上部の少なくともＳＧＤスイッチの側面にトレンチがエッチングされている作業用ストランドが作製される。この構成は、全てのメモリホール８２２、８２５が機能的であるため、収量及びメモリ密度を実質的に改善する。すなわち、無駄になるメモリホールは少なくなる。

完全に円形のメモリホール８２２とは異なり、ＳＨＥ８１０によって部分的に切断されるメモリホール８２５及びＳＧＤスイッチは半円形状を有し、この形状は、円の半分であるか又は円の半分より大きい若しくは小さいかのいずれかであり得る。場合によっては、メモリホール８２５及びＳＧＤスイッチは、ＳＨＥ８１０の一方の側の円の半分より小さく、ＳＨＥ８１０の他方の側の円の半分より大きくなり得る。

メモリホール８２２、８２５は、複数のビット線８３０（図８Ａのビット線０～７としてラベル付けされている）と接続される。説明を容易にするために、８つのビット線８３０のみが示されている。ビット線８３０は、メモリホールの上に延在し、接続点を介してメモリホールを選択するように接続される。それぞれのストリング領域のメモリホールはまた、一方の端部でＳＧＤスイッチに、他方の端部でＳＧＳスイッチに接続される。ＳＨＥトレンチ８１０は、ＳＧＤスイッチの一部分にエッチングされ得る。

ここで図９を参照すると、製造工程におけるばらつき及び欠陥により、ＳＨＥは、メモリホールの隣接する行の間で中央に位置しない場合がある。この場合、ＳＨＥトレンチの一方の側の半円形ＳＧＤは、ＳＨＥトレンチの他方の側の半円形ＳＧＤより寸法的に大きくなり得る。寸法的に大きいＳＧＤを含むメモリホールを、以下「アンダーシフトＳＧＤ」と呼び、寸法的に小さいＳＧＤを含むメモリホールを、以下「オーバーシフトメモリホール」と呼ぶ。図示したように、それぞれのストリングは、１行のアンダーシフトの半円ＳＧＤと、２行の全円ＳＧＤと、１行のオーバーシフトの半円ＳＧＤとを有する。ストリング１を参照すると、行０は、オーバーシフトの半円形ＳＧＤ９２５ｂを含み、行１及び行２は、全円ＳＧＤ９２２を含み、行３は、アンダーシフトの半円ＳＧＤ９２５ａを含む。

図１０は、いくつかの記載される実施形態による、異なるメモリホールのＳＧＤＴのＶｔ分布を示すグラフ１０５０を示す。いくつかの実施形態では、メモリシステムはＳＧＤＴを含まなくてもよいことに留意されたい。これらの実施形態では、ＳＧＤは、消去動作のための選択ゲートとして使用され、ＳＧＤＴについて説明された修正は、ＳＧＤに適用され得る。曲線１０５２ａ、１０５２ｂ、及び１０５２ｃ（又はプロット）は、メモリホールに対してプログラムされたＶｔの分布を表す。曲線１０５２ａは、ＦＣ－ＳＧＤを含むメモリホールの行のＶｔ分布を示す。曲線１０５２ｂは、ＳＨＥ切断動作を介してそれぞれのメモリホールから切り離された第１の量のＳＣ－ＳＧＤメモリホールを含むメモリホールの行のＶｔ分布を示す。曲線１０５２ｃは、ＳＨＥ切断動作を介してそれぞれのメモリホールから切り離された第２の量のＳＣ－ＳＧＤメモリホールを含むメモリホールの行のＶｔ分布を示す。第２の量は、第１の量とは異なる。更に、第２の量は、第１の量より大きい。ＳＨＥ切断動作により、ＳＣ－ＳＧＤは、ＦＣ－ＳＧＤと比較して、より遅い消去速度を含む。更に、ＳＣ－ＳＧＤに対する切断（又はＳＣ－ＳＧＤから除去された材料）の量は、消去速度に反比例する。したがって、比較的多くの材料が除去されたＳＣ－ＳＧＤは、より遅い消去速度を有することになる。

示されるように、ＦＣ－ＳＧＤは最低Ｖｔにプログラムされている。一例として、曲線１０５２ａの中心点（最高確率）は、約２．７ボルト（「Ｖ」）である。また、曲線１０５２ｂ及び１０５２ｃ（ＳＣ－ＳＧＤを表す）は、ＳＣ－ＳＧＤが、ＦＣ－ＳＧＤと比較して、それぞれより高いＶｔにプログラムされていることを示す。更に、比較的材料切断量の大きいＳＣ－ＳＧＤを表す曲線１０５２ｃは、ＳＣ－ＳＧＤが、比較的材料切断量の小さいＳＣ－ＳＧＤと比較してより高いＶｔにプログラムされていることを示す。一例として、曲線１０５２ｂの中心点（最高確率）は約４．４Ｖであり、曲線１０５２ｂの中心点（最高確率）は約４．８Ｖである。ＳＣ－ＳＧＤ技術は、消去速度を遅くし、したがって、消去速度をＦＣ－ＳＧＤの消去速度より小さくすることが知られている。しかしながら、ＦＣ－ＳＧＤの選択されたプログラミング電圧より高い、ＳＣ－ＳＧＤの選択されたプログラミング電圧は、ＳＣ－ＳＧＤメモリホールの消去速度を増加させ、ＦＣ－ＳＧＤの消去速度又は少なくとも閾値消去速度内の消去速度と一致させることになる。

開示された電圧は例示的であり、他の実施形態では異なり得る。しかしながら、一般に、ＦＣ－ＳＧＤは最低Ｖｔにプログラムされ、ＳＣ－ＳＧＤはより高いＶｔにプログラムされ、更にＶｔはＳＣ－ＳＧＤの切断の程度に比例する。図１０に記載の実施形態は、ＳＣ－ＳＧＤのより高いプログラミングを示しているが、ＦＣ－ＳＧＤへの調整は、ＳＣ－ＳＧＤの消去速度に一致するように更に低いＶｔにプログラムされ得る。なお更に、いくつかの実施形態では、ＳＣ－ＳＧＤに対するＶｔプログラミングの増加及びＦＣ－ＳＧＤに対するＶｔプログラミングの減少の一部の組み合わせを使用して、ＦＣ－ＳＧＤと、異なる切断レベルのＳＣ－ＳＧＤを含むＳＣ－ＳＧＤとの間で消去速度を一致させることができる。

図１１は、ＳＣ－ＳＧＤとＦＣ－ＳＧＤとの間の消去速度の一致を示すグラフ１１５０を示す。グラフ１１５０は、中央値消去上方テール＋３σ（Ｖ単位）対消去電圧Ｖｅｒａｓｅ（「ＶＥＲＡ」）を示す。グラフ１１５０において、ＦＣ－ＳＧＤを表す曲線１１５２は、２．７５Ｖに近似してプログラムされている。また、ＳＣ－ＳＧＤによってエミュレートされるＳＧＤＴを表す曲線１１５２ｂ（点線）は、約２．７５Ｖにプログラムされる。最後に、ＳＣ－ＳＧＤによってエミュレートされるＳＧＤＴを表す曲線１１５２ｃ（点線）は、約４．４０Ｖにプログラムされる。これらの電圧は例示的であり、他の電圧も可能である。グラフ１１５０は、両方が同じ電圧にプログラムされている場合、ＦＣ－ＳＧＤがＳＣ－ＳＧＤより高い消去速度を有することを示す。しかしながら、ＳＣ－ＳＧＤ上の電圧を増加させることにより、ドレインとチャネルとの間の電場が増加し、それによってホール注入が増加する。２．７５Ｖでの曲線１１５２ｂから４．４０Ｖでの曲線１１５２ｃへのＳＣ－ＳＧＤのシフトは、増加した負の傾斜がより速い消去速度に対応することから、増加したＶｔは消去速度を増加させることを示す。したがって、増加したＶｔに対してホール注入動作が増加され、ＳＣ－ＳＧＤ消去速度は、ＦＣ－ＳＧＤの消去速度と一致するように増加し得る。

図１２Ａ及び図１２Ｂは、ＦＣ－ＳＧＤからＳＣ－ＳＧＤに減少する消去速度を示すグラフ１２５０及び１２６０を示す。グラフ１２５０及び１２６０は、中央値消去上方テール＋３σ（Ｖ単位）対消去電圧Ｖｅｒａｓｅ（「ＶＥＲＡ」）を示す。図１２Ａのグラフ１２５０では、曲線１２５２ａ、１２５２ｂ、及び１２５２ｃは、ＦＣ－ＳＧＤメモリホールの３つの行を表す。同じＶｔにプログラムされると、曲線１２５２ａ、１２５２ｂ、及び１２５２ｃは、３つの行が同じ又はほぼ同じ消去速度を有することを示す。

図１２Ｂのグラフ１２６０は、ＳＣ－ＳＧＤメモリホールの３つの行を表す曲線１２６２ａ、１２６２ｂ、及び１２５２ｃを示す。更に、３つのＳＣ－ＳＧＤが切断される程度又は量は、全て異なる。同じＶｔにプログラムされると、曲線１２６２ａ、１２６２ｂ、及び１２６２ｃは、３つの行がそれぞれ異なる消去速度を有することを示す。曲線１２６２ａは、最も小さい切断の程度／量を有する行を表し、曲線１２６２ｃは、最も大きい切断の程度／量を有する行を表す。曲線１２６２ｂは、曲線１２６２ａで表される行と曲線１２６２ｃで表される行との間の切断の程度／量を有する行を表す。所与のＶＥＲＡでの消去上方テールＶｔの減少及び増加する負の傾斜は、より速い消去速度に対応し、したがって、曲線１２６２ａは、最も速い消去速度（及び最も小さい切断の量／程度）を有するＳＣ－ＳＧＤの行を表し、曲線１２６２ｃは、最も遅い消去速度（及び最も大きい切断の量／程度）を有するＳＣ－ＳＧＤの行を表し、曲線１２６２ｂは、消去速度及び切断の量／程度に関して中間にあるＳＣ－ＳＧＤの行を表す。

図１２Ｂの曲線１２６２ａ、１２６２ｂ、及び１２６２ｃは、ほぼ同じＶｔにプログラムされた３つの行を表す。図１２Ａ及び図１２Ｂを参照すると、図１２Ｂの曲線１２６２ａ、１２６２ｂ、及び１２６２ｃは、それらの対応の消去速度が所定の閾値内で一致するか、又はほぼ一致し得るように、独立して異なるＶｔにプログラムすることができる。独立したＶｔを使用して、図１２Ｂの曲線１２６２ａ、１２６２ｂ、及び１２６２ｃは、図１２Ａの曲線１２５２ａ、１２５２ｂ、及び１２５２ｃにそれぞれ一致するように変更され得る。このようにして、メモリブロックの複数の行は、一致する消去速度を生成するために独立して異なるＶｔにプログラムされ得る。

様々な行及びストリングをプログラムするために使用されるＶｔを決定するためのいくつかの方法がある。例えば、ＳＨＥ切断動作が実行されると、どのメモリホールが全円（ＦＣ－ＳＧＤ）であり、半円（ＳＣ－ＳＧＤ）であるかに関する決定が行われ得る。次いで、どのストリング及びビット線が、ストリング内にＳＣ－ＳＧＤを伴うメモリホールを有するかに関するその後の決定が行われ得る。これは、例えば、調製されたルックアップテーブル又は固定の入出力（Ｉ／Ｏ）によって実行され得る。ＳＣ－ＳＧＤメモリホールを有するビット線又はストリングが識別されると、プログラミング電圧が印加され得る。例えば、パルスごとのプログラミング動作は、ＦＣ－ＳＧＤ及びＳＣ－ＳＧＤの両方のＳＧＤＴに適用することができ、それぞれのプログラミングパルスに続いて、それぞれのメモリホール（「ＭＨ」）のＳＧＤＴ Ｖｔレベルがその所定の検証レベルを超えているかどうかを検証することを含む検証プロセスが実施される。ＦＣ－ＳＧＤの所定の検証レベルは、ＳＣ－ＳＧＤの検証レベルより小さい。パルスごとのプログラミング動作は、電流Ｖｔレベルが少なくとも所定の検証レベルになるまで継続し得る。所定の検証レベルはまた、ルックアップテーブルに含まれてもよく、あるいは、有線又は無線通信チャネルを介して提供されてもよい。前述のように、ＦＣ－ＳＧＤのＶｔはＳＣ－ＳＧＤのＶｔより小さい。対応のＶｔ、ひいては所定の検証レベルが、ＦＣ－ＳＧＤ及びＳＣ－ＳＧＤの消去速度を一致させるように選択される。更に、メモリホールＳＣ－ＳＧＤが切断される量／程度に関して追加の決定が行われ得る。例えば、ＳＣ－ＳＤＧを有するメモリホールの１つのストリングが別のストリングより大きい程度に切断されるという決定が行われた場合、より大きい程度に切断されるストリングは、他のストリングと比較してより高いＶｔにプログラム（及び検証）され得る。対応のＶｔは、ＳＣ－ＳＧＤを有するストリングの消去速度を一致させ、同様にＦＣ－ＳＧＤの消去速度を一致させるように選択される。また、いくつかの実施形態では、ＦＣ－ＳＧＤ及びＳＣ－ＳＧＤ（ＳＣ－ＳＧＤに対する複数の異なる切断を含む）のＶｔは、同様の消去速度でストリング（最終的にはブロック）を作製するように調整される。あるいは、ＦＣ－ＳＧＤ及びＳＣ－ＳＧＤは、異なる検証レベルを使用して、別個に１つずつ、異なるＶｔに別個にプログラムされ得る。

更に、いくつかの実施形態では、ＳＨＥ切断動作が実行されると、どのメモリホールが全円（ＦＣ－ＳＧＤ）であり、半円（ＳＣ－ＳＧＤ）であるかに関する決定が行われ得る。この決定は、消去パルスを実行し、高速ビット及び低速ビットをカウントするか、又はブロック内のストリングの消去速度をカウントし、この情報を記憶することによって行われ得る。次いで、この情報が取り出され、プログラミング電圧を決定するために使用され得る。例えば、ＦＣ－ＳＧＤのＳＧＤＴは、比較的低いＶｔにプログラムされ得、ＳＣ－ＳＧＤのＳＧＤＴは、それらの決定された消去速度に基づいて異なるＶｔにプログラムされ得、決定された消去速度は、記憶された情報から取り出される。

上記の考察は、本発明の原理及び様々な実施形態を例示することを意味する。上記の開示が完全に理解されると、当業者には多くの変形及び修正が明らかになり、本開示の範囲から逸脱することなく、記載されるデバイスの材料及び物理的原理に関連する任意の実際的な制限によってのみ制限され、採用され得る。以下の特許請求の範囲は、そのような全ての変形及び修正を包含すると解釈されることが意図される。

Claims (20)

1. メモリデバイスをプログラムするための方法であって、前記方法は、
   第１のメモリホールの行の１つ以上の選択ゲートを第１の閾値電圧にプログラムすることであって、前記第１のメモリホールの行の前記１つ以上の選択ゲートは、全円ドレイン側選択ゲート（ＦＣ－ＳＧＤ）を画定する、ことと、
   前記第１の閾値電圧に基づいて、前記第１のメモリホールの行の前記１つ以上の選択ゲートに第１の消去速度を含ませることと、
   第２のメモリホールの行の１つ以上の選択ゲートを、前記第１の閾値電圧とは異なる第２の閾値電圧にプログラムすることであって、前記第２のメモリホールの行の前記１つ以上の選択ゲートは、半円ドレイン側選択ゲート（ＳＣ－ＳＧＤ）を画定する、ことと、
   前記第２の閾値電圧に基づいて、前記第２のメモリホールの行の前記１つ以上の選択ゲートに、前記第１の消去速度の少なくとも閾値消去速度内である第２の消去速度を含ませることと、を含む、方法。
2. 前記第２の消去速度は、前記第１の消去速度と一致する、請求項１に記載の方法。
3. 前記第１のメモリホールの行の前記１つ以上の選択ゲートをプログラムすることは、第１のプログラミング電圧を印加することを含み、
   前記第２のメモリホールの行の前記１つ以上の選択ゲートをプログラムすることは、前記第１のプログラミング電圧より大きい第２のプログラミング電圧を印加することを含む、請求項１に記載の方法。
4. 前記第１の行の前記１つ以上の選択ゲート及び前記第２の行の前記１つ以上の選択ゲートをプログラムする前に、
   前記第２のメモリホールの行の前記１つ以上の選択ゲートが、前記ＳＣ－ＳＧＤを画定するかどうかを決定することと、
   所定の検証レベルに基づいて、前記第２のメモリホールの行の前記１つ以上の選択ゲートをプログラムすることと、を更に含む、請求項１に記載の方法。
5. 前記第１のメモリホールの行の前記１つ以上の選択ゲート及び前記第２のメモリホールの行の前記１つ以上の選択ゲートをプログラムする前に、
   前記第１のメモリホールの行の１つ以上の選択ゲート及び前記第２のメモリホールの行の前記１つ以上の選択ゲートに消去パルスを提供することと、
   前記消去パルスに基づいて、前記第１のメモリホールの行の前記１つ以上の選択ゲートの第１の消去速度と、前記第２のメモリホールの行の前記１つ以上の選択ゲートの第２の消去速度とを決定することと、を更に含む、請求項１に記載の方法。
6. 前記第１の消去速度が前記第２の消去速度より速いとき、前記第２の閾値電圧を前記第１の閾値電圧より高く設定することを更に含む、請求項５に記載の方法。
7. 前記第１のメモリホールの行の前記１つ以上の選択ゲートは、前記メモリデバイスのメモリブロックの第１の行に位置し、
   前記第２のメモリホールの行の前記１つ以上の選択ゲートは、前記メモリブロックの第２の行に位置する、請求項１に記載の方法。
8. メモリシステムであって、
   メモリデバイスと、
   前記メモリデバイスに動作可能に結合されたコントローラであって、前記コントローラは、
   第１のメモリホールの行の１つ以上の選択ゲートを第１の閾値電圧にプログラムすることであって、前記第１のメモリホールの行は、全円ドレイン側選択ゲート（ＦＣ－ＳＧＤ）を画定する、ことと、
   前記第１の閾値電圧に基づいて、前記第１のメモリホールの行に第１の消去速度を含ませることと、
   第２のメモリホールの行の１つ以上の選択ゲートを、前記第１の閾値電圧とは異なる第２の閾値電圧にプログラムすることであって、前記第２のメモリホールの行は、半円ドレイン側選択ゲート（ＳＣ－ＳＧＤ）を画定する、ことと、
   前記第２の閾値電圧に基づいて、前記第２のメモリホールの行に、前記第１の消去速度の少なくとも閾値消去速度内である第２の消去速度を含ませることと、を行うように構成されている、コントローラと、を備える、メモリシステム。
9. 前記第２の消去速度は、前記第１の消去速度と一致する、請求項８に記載のメモリシステム。
10. 前記コントローラは、
    前記第１のメモリホールの行の前記１つ以上の選択ゲートをプログラムすることであって、第１のプログラミング電圧を印加することを含む、ことと、
    前記第２のメモリホールの行の前記１つ以上の選択ゲートをプログラムすることであって、前記第１のプログラミング電圧より大きい第２のプログラミング電圧を印加することを含む、ことと、を行うように更に構成されている、請求項８に記載のメモリシステム。
11. 前記コントローラは、前記第１の行及び前記第２の行をプログラムする前に、
    前記第２のメモリホールの行の前記１つ以上の選択ゲートが、前記ＳＣ－ＳＧＤを画定するかどうかを決定することと、
    所定の検証レベルに基づいて、前記第２のメモリホールの行の前記１つ以上の選択ゲートをプログラムすることと、を行うように更に構成されている、請求項８に記載のメモリシステム。
12. 前記コントローラは、前記第１の行及び前記第２の行をプログラムする前に、
    前記第１のメモリホールの行の１つ以上の選択ゲート及び前記第２のメモリホールの行の前記１つ以上の選択ゲートに消去パルスを提供することと、
    前記消去パルスに基づいて、前記第１のメモリホールの行の前記１つ以上の選択ゲートの第１の消去速度と、前記第２のメモリホールの行の前記１つ以上の選択ゲートの第２の消去速度とを決定することと、を行うように更に構成されている、請求項８に記載のメモリシステム。
13. 前記コントローラは、前記第１の消去速度が前記第２の消去速度より速いとき、前記第２の閾値電圧を前記第１の閾値電圧より高く設定するように更に構成されている、請求項１２に記載のメモリシステム。
14. 前記第１のメモリホールの行の前記１つ以上の選択ゲートは、前記メモリデバイスのメモリブロックの第１の行に位置し、
    前記第２のメモリホールの行の前記１つ以上の選択ゲートは、前記メモリブロックの第２の行に位置する、請求項８に記載のメモリシステム。
15. 命令を記憶するように構成された非一時的コンピュータ可読記憶媒体であって、前記命令は、メモリシステムのコントローラに含まれるプロセッサによって実行されると、前記メモリシステムに、
    第１のメモリホールの行の１つ以上の選択ゲートを第１の閾値電圧にプログラムするステップであって、前記第１のメモリホールの行は、全円ドレイン側選択ゲート（ＦＣ－ＳＧＤ）を画定する、ステップと、
    前記第１の閾値電圧に基づいて、前記第１のメモリホールの行に第１の消去速度を含ませるステップと、
    第２のメモリホールの行の１つ以上の選択ゲートを、前記第１の閾値電圧とは異なる第２の閾値電圧にプログラムするステップであって、前記第２のメモリホールの行は、半円ドレイン側選択ゲート（ＳＣ－ＳＧＤ）を画定する、ステップと、
    前記第２の閾値電圧に基づいて、前記第２のメモリホールの行に、前記第１の消去速度の少なくとも閾値消去速度内である第２の消去速度を含ませるステップと、を実行させる、非一時的コンピュータ可読記憶媒体。
16. 前記第２の消去速度は、前記第１の消去速度と一致する、請求項１５に記載の非一時的コンピュータ可読記憶媒体。
17. 前記命令は、前記メモリシステムに、
    前記第１のメモリホールの行の前記１つ以上の選択ゲートをプログラムするステップであって、第１のプログラミング電圧を印加することを含む、ステップと、
    前記第２のメモリホールの行の前記１つ以上の選択ゲートをプログラムするステップであって、前記第１のプログラミング電圧より大きい第２のプログラミング電圧を印加することを含む、ステップと、を更に実行させる、請求項１５に記載の非一時的コンピュータ可読記憶媒体。
18. 前記命令は、前記メモリシステムに、前記第１の行及び前記第２の行をプログラムする前に、
    前記第２のメモリホールの行の前記１つ以上の選択ゲートが、前記ＳＣ－ＳＧＤを画定するかどうかを決定するステップと、
    所定の検証レベルに基づいて、前記第２のメモリホールの行の前記１つ以上の選択ゲートをプログラムするステップと、を更に実行させる、請求項１５に記載の非一時的コンピュータ可読記憶媒体。
19. 前記命令は、前記メモリシステムに、前記第１の行及び前記第２の行をプログラムする前に、
    前記第１のメモリホールの行の前記１つ以上の選択ゲート及び前記第２のメモリホールの行の前記１つ以上の選択ゲートに消去パルスを提供するステップと、
    前記消去パルスに基づいて、前記第１のメモリホールの行の前記１つ以上の選択ゲートの第１の消去速度と、前記第２のメモリホールの行の前記１つ以上の選択ゲートの第２の消去速度とを決定するステップと、を更に実行させる、請求項１８に記載の非一時的コンピュータ可読記憶媒体。
20. 前記命令は、前記メモリシステムに、前記第１の消去速度が前記第２の消去速度より速いとき、前記第２の閾値電圧を前記第１の閾値電圧より高く設定するステップを更に実行させる、請求項１９に記載の非一時的コンピュータ可読記憶媒体。
    
    

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