KR20220170735A - 반원 sgd로 인한 소거 속도 변동들을 보상하기 위한 시스템들 및 방법들 - Google Patents

반원 sgd로 인한 소거 속도 변동들을 보상하기 위한 시스템들 및 방법들 Download PDF

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KR20220170735A
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프라카시 압히지스
양 시앙
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샌디스크 테크놀로지스 엘엘씨
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Abstract

비휘발성 메모리 시스템들이 개시된다. 메모리 시스템들은 메모리 홀들, 즉 FC-SGD 및 SC-SGD의 행들을 포함하며, SC-SGD는 SHE 절단 동작에 의해 생성될 수 있다. SC-SGD는 FC-SGD의 소거 속도들보다 느린 소거 속도들을 포함한다. 소거 속도 불일치들을 극복하기 위해, SC-SGD는 FC-SGD와 비교하여 더 높은 Vt로 프로그래밍된다. SC-SGD를 더 높은 Vt로 프로그래밍함으로써, 소거 속도는 증가하고 FC-SGD의 소거 속도와 매칭된다. 추가로, 상이한 SC-SGD들은 상이한 양들로 절단되어, SC-SGD 사이에서 상이한 소거 속도들을 생성한다. 절단의 더 큰 정도/양을 갖는 SC-SGD들은 절단의 더 적은 정도/양을 갖는 SC-SGD들과 비교하여 더 느린 소거 속도들을 갖는다. 그러나, SC-SGD들 사이의 검증 레벨들은 그들의 소거 속도들이 서로 뿐만 아니라 FC-SGD와 매칭되도록 Vt들로 SC-SGD들을 생성하기 위해 상이할 수 있다.

Description

반원 SGD로 인한 소거 속도 변동들을 보상하기 위한 시스템들 및 방법들{SYSTEMS AND METHODS FOR COMPENSATING FOR ERASE SPEED VARIATIONS DUE TO SEMI-CIRCLE SGD}
본 출원은 에지들이 절단/변경되는 메모리 홀들을 이용하여, 그에 따라, 반원 메모리 홀들을 정의하는 것에 관한 것이다. 특히, 본 출원은 상이한 임계 전압들을 사용하여 전체 원(즉, 절단되지 않은/변경되지 않은) 메모리 홀들 및 반원 메모리 홀들 둘 모두를 프로그래밍하는 것에 관한 것이다. 이러한 상이한 임계 전압들은 전체 원과 반원 메모리 홀들이 유사한 소거 속도들을 달성하게 허용한다.
반원 드레인 측 선택 게이트(semi-circle drain side select gate, "SC-SGD") 메모리 기술은 감소된 다이 크기를 포함하는 여러가지 장점들을 제공한다. SC-SGD를 생성하기 위해, 메모리 홀들을 절단하여, 그에 따라, 그 메모리 홀들에 반원형 형상을 제공하고, 블록 또는 행(row)을 여러 개의 스트링들로 분리하는 데 에칭 기술이 사용된다. SC-SGD를 형성하는 데 사용되는 프로세스에 의존하여, 소정의 비효율성들이 발생할 수 있다. 예를 들어, 메모리 홀들이 부적절하게 절단되면, 이들은 쓸모없이 렌더링될 수 있으며, 즉, 소거 동작들 동안 사용될 수 없다. 부가적으로, 더미 홀(dummy hole)들이 종종, 행의 2개의 구역들 사이에 비기능 버퍼를 제공하는 메모리 디바이스들에서 발견된다.
SC-SGD는 전체 원 드레인 측 선택 게이트 (full circle drain side select gate, "FC-SGD")와 함께 형성되고, 따라서, 블록은 FC-SGD 및 SC-SGD 둘 모두를 포함할 수 있다. 그러나, FC-SGD 및 SC-SGD의 개개의 소거 속도들은 상이하다. 예를 들어, FC-SGD 소거 속도가 SC-SGD 소거 속도보다 빠르다. SC-SGD 소거 속도가 너무 느린 상황들에서, SC-SGD 메모리 기술이 구현될 수 없다. 이와 관련하여, SC-SGD 메모리 홀들이 기능적(즉, 일부 사용자 데이터를 저장할 수 있음)일 때에도, 상대적인 소거 속도와 같은 다른 문제들이 문제로 남아있다.
본 개시내용의 일 태양은 메모리 디바이스를 프로그래밍하기 위한 방법에 관한 것이다. 방법은 메모리 홀들의 제1 행의 하나 이상의 선택 게이트들을 제1 임계 전압으로 프로그래밍하는 단계를 포함한다. 메모리 홀들의 제1 행의 하나 이상의 선택 게이트들은 전체 원 드레인 측 선택 게이트(FC-SGD)를 정의한다. 방법은 제1 임계 전압에 기초하여, 메모리 홀들의 제1 행의 하나 이상의 선택 게이트들이 제1 소거 속도를 포함하게 하는 것으로 계속된다. 방법은 메모리 홀들의 제2 행의 하나 이상의 선택 게이트들을 제1 임계 전압과 상이한 제2 임계 전압으로 프로그래밍하는 것으로 계속된다. 메모리 홀들의 제2 행의 하나 이상의 선택 게이트들은 반원 드레인 측 선택 게이트(SC-SGD)를 정의한다. 방법은 제2 임계 전압에 기초하여, 메모리 홀들의 제2 행의 하나 이상의 선택 게이트들이 적어도 제1 소거 속도의 임계 소거 속도 내에 있는 제2 소거 속도를 포함하게 하는 것으로 계속된다.
일 실시예에서, 제2 소거 속도는 제1 소거 속도와 매칭된다.
일 실시예에서, 방법은, 메모리 홀들의 제1 행의 하나 이상의 선택 게이트들을 프로그래밍하는 것이 제1 프로그래밍 전압을 인가하는 것을 포함하는 것으로 계속된다. 방법은, 메모리 홀들의 제2 행의 하나 이상의 선택 게이트들을 프로그래밍하는 것이 제1 프로그래밍 전압보다 큰 제2 프로그래밍 전압을 인가하는 것을 포함하는 것으로 계속된다.
일 실시예에서, 제1 행의 하나 이상의 선택 게이트들 및 제2 행의 하나 이상의 선택 게이트들을 프로그래밍하기 전에, 방법은 메모리 홀들의 제2 행의 하나 이상의 선택 게이트들이 SC-SGD를 정의하는지 여부를 결정하는 것으로 계속된다. 방법은 미리 결정된 검증 레벨에 기초하여 메모리 홀들의 제2 행의 하나 이상의 선택 게이트들을 프로그래밍하는 것으로 계속된다.
일 실시예에서, 메모리 홀들의 제1 행의 하나 이상의 선택 게이트들 및 메모리 홀들의 제2 행의 하나 이상의 선택 게이트들을 프로그래밍하기 전에, 방법은 메모리 홀들의 제1 행의 하나 이상의 선택 게이트들 및 메모리 홀들의 제2 행의 하나 이상의 선택 게이트들에 소거 펄스를 제공하는 것으로 계속된다. 방법은 소거 펄스에 기초하여, 메모리 홀들의 제1 행의 하나 이상의 선택 게이트들의 제1 소거 속도 및 메모리 홀들의 제2 행의 하나 이상의 선택 게이트들의 제2 소거 속도를 결정하는 것으로 계속된다.
일 실시예에서, 제1 소거 속도가 제2 소거 속도보다 빠를 때, 방법은 제1 임계 전압보다 높게 제2 임계 전압을 설정하는 것으로 계속된다.
일 실시예에서, 메모리 홀들의 제1 행의 하나 이상의 선택 게이트들은 메모리 디바이스의 메모리 블록의 제1 행에 위치되고, 메모리 홀들의 제2 행의 하나 이상의 선택 게이트들은 메모리 블록의 제2 행에 위치된다.
본 개시내용의 다른 태양에 따르면, 메모리 시스템은 메모리 디바이스를 포함한다. 메모리 시스템은 메모리 디바이스에 동작가능하게 커플링된 제어기를 포함한다. 제어기는 메모리 홀들의 제1 행의 하나 이상의 선택 게이트들을 제1 임계 전압으로 프로그래밍하도록 구성된다. 메모리 홀들의 제1 행의 하나 이상의 선택 게이트들은 전체 원 드레인 측 선택 게이트(FC-SGD)를 정의한다. 제어기는 제1 임계 전압에 기초하여, 메모리 홀들의 제1 행의 하나 이상의 선택 게이트들이 제1 소거 속도를 포함하게 하도록 추가로 구성된다. 제어기는 메모리 홀들의 제2 행의 하나 이상의 선택 게이트들을 제1 임계 전압과 상이한 제2 임계 전압으로 프로그래밍하도록 추가로 구성된다. 메모리 홀들의 제2 행의 하나 이상의 선택 게이트들은 반원 드레인 측 선택 게이트(SC-SGD)를 정의한다. 제어기는 제2 임계 전압에 기초하여, 메모리 홀들의 제2 행의 하나 이상의 선택 게이트들이 적어도 제1 소거 속도의 임계 소거 속도 내에 있는 제2 소거 속도를 포함하게 하도록 추가로 구성된다.
일 실시예에서, 제2 소거 속도는 제1 소거 속도와 매칭된다.
일 실시예에서, 제어기는 메모리 홀들의 제1 행의 하나 이상의 선택 게이트들을 프로그래밍하도록 추가로 구성되며, 프로그래밍하는 것은 제1 프로그래밍 전압을 인가하는 것을 포함한다. 제어기는 메모리 홀들의 제2 행의 하나 이상의 선택 게이트들을 프로그래밍하도록 추가로 구성되며, 프로그래밍하는 것은 제1 프로그래밍 전압보다 큰 제2 프로그래밍 전압을 인가하는 것을 포함한다.
일 실시예에서, 제1 행의 하나 이상의 선택 게이트들 및 제2 행의 하나 이상의 선택 게이트들을 프로그래밍하기 전에, 제어기는 메모리 홀들의 제2 행의 하나 이상의 선택 게이트들이 SC-SGD를 정의하는지 여부를 결정하도록 추가로 구성된다. 제어기는 미리 결정된 검증 레벨에 기초하여 메모리 홀들의 제2 행의 하나 이상의 선택 게이트들을 프로그래밍하도록 추가로 구성된다.
일 실시예에서, 메모리 홀들의 제1 행의 하나 이상의 선택 게이트들 및 메모리 홀들의 제2 행의 하나 이상의 선택 게이트들을 프로그래밍하기 전에, 제어기는 메모리 홀들의 제1 행의 하나 이상의 선택 게이트들 및 메모리 홀들의 제2 행의 하나 이상의 선택 게이트들에 소거 펄스를 제공하도록 추가로 구성된다. 제어기는 소거 펄스에 기초하여, 메모리 홀들의 제1 행의 하나 이상의 선택 게이트들의 제1 소거 속도 및 메모리 홀들의 제2 행의 하나 이상의 선택 게이트들의 제2 소거 속도를 결정하도록 추가로 구성된다.
일 실시예에서, 제1 소거 속도가 제2 소거 속도보다 빠를 때, 제어기는 제1 임계 전압보다 높게 제2 임계 전압을 설정하도록 추가로 구성된다.
일 실시예에서, 메모리 홀들의 제1 행의 하나 이상의 선택 게이트들은 메모리 디바이스의 메모리 블록의 제1 행에 위치되고, 메모리 홀들의 제2 행의 하나 이상의 선택 게이트들은 메모리 블록의 제2 행에 위치된다.
본 개시내용의 다른 태양에 따르면, 비일시적 컴퓨터 판독가능 저장 매체는 명령어들을 저장하도록 구성되며, 그 명령어들은, 메모리 시스템의 제어기에 포함된 프로세서에 의해 실행될 때, 메모리 시스템으로 하여금, 메모리 홀들의 제1 행의 하나 이상의 선택 게이트들을 제1 임계 전압으로 프로그래밍하기 위한 단계들을 수행하게 한다. 메모리 홀들의 제1 행의 하나 이상의 선택 게이트들은 전체 원 드레인 측 선택 게이트(FC-SGD)를 정의한다. 명령어들은 추가로, 메모리 시스템으로 하여금, 제1 임계 전압에 기초하여, 메모리 홀들의 제1 행의 하나 이상의 선택 게이트들이 제1 소거 속도를 포함하게 하기 위한 단계들을 수행하게 한다. 명령어들은 추가로, 메모리 시스템으로 하여금, 메모리 홀들의 제2 행의 하나 이상의 선택 게이트들을 제1 임계 전압과 상이한 제2 임계 전압으로 프로그래밍하기 위한 단계들을 수행하게 한다. 메모리 홀들의 제2 행은 반원 드레인 측 선택 게이트(SC-SGD)를 정의한다. 명령어들은 추가로, 메모리 시스템으로 하여금, 제2 임계 전압에 기초하여, 메모리 홀들의 제2 행의 하나 이상의 선택 게이트들이 적어도 제1 소거 속도의 임계 소거 속도 내에 있는 제2 소거 속도를 포함하게 야기한다.
일 실시예에서, 제2 소거 속도는 제1 소거 속도와 매칭된다.
일 실시예에서, 명령어들은 추가로, 메모리 시스템으로 하여금, 메모리 홀들의 제1 행의 하나 이상의 선택 게이트들을 프로그래밍하게 하며, 프로그래밍하는 것은 제1 프로그래밍 전압을 인가하는 것을 포함한다. 명령어들은 추가로, 메모리 시스템으로 하여금, 메모리 홀들의 제2 행의 하나 이상의 선택 게이트들을 프로그래밍하게 하며, 프로그래밍하는 것은 제1 프로그래밍 전압보다 큰 제2 프로그래밍 전압을 인가하는 것을 포함한다.
일 실시예에서, 제1 행의 하나 이상의 선택 게이트들 및 제2 행의 하나 이상의 선택 게이트들을 프로그래밍하기 전에, 명령어들은 추가로, 메모리 시스템으로 하여금, 메모리 홀들의 제2 행의 하나 이상의 선택 게이트들이 SC-SGD를 정의하는지 여부를 결정하게 한다. 명령어들은 추가로, 메모리 시스템으로 하여금, 미리 결정된 검증 레벨에 기초하여 메모리 홀들의 제2 행의 하나 이상의 선택 게이트들을 프로그래밍하게 한다.
일 실시예에서, 메모리 홀들의 제1 행의 하나 이상의 선택 게이트들 및 메모리 홀들의 제2 행의 하나 이상의 선택 게이트들을 프로그래밍하기 전에, 명령어들은 추가로, 메모리 시스템으로 하여금, 메모리 홀들의 제1 행의 하나 이상의 선택 게이트들 및 메모리 홀들의 제2 행의 하나 이상의 선택 게이트들에 소거 펄스를 제공하게 한다. 명령어들은 추가로, 메모리 시스템으로 하여금, 소거 펄스에 기초하여, 메모리 홀들의 제1 행의 하나 이상의 선택 게이트들의 제1 소거 속도 및 메모리 홀들의 제2 행의 하나 이상의 선택 게이트들의 제2 소거 속도를 결정하게 한다.
일 실시예에서, 명령어들은 추가로, 메모리 시스템으로 하여금, 제1 소거 속도가 제2 소거 속도보다 빠를 때, 제1 임계 전압보다 높게 제2 임계 전압을 설정하게 한다.
더 상세한 설명이 첨부 도면들에 도시된 예시적인 실시예들을 참조하여 아래에 기재된다. 이러한 도면들이 본 개시내용의 예시적인 실시예들만을 도시하고 그에 따라 본 개시내용의 범위의 제한인 것으로 고려되지 않아야 한다는 것을 이해하면서, 본 개시내용은 첨부 도면들의 사용을 통해, 추가된 특이성 및 세부사항으로 기술되고 설명된다.
도 1a는 예시적인 메모리 디바이스의 블록도이다.
도 1b는 프로그래밍 회로, 카운팅 회로, 및 결정 회로를 포함하는 예시적인 제어 회로의 블록도이다.
도 2는 스태거링된(staggered) 메모리 스트링들을 이용하는 3개의 유형들의 메모리 아키텍처들의 개략도들을 예시한다.
도 3a는 NAND 스트링들에서의 예시적인 플로팅(floating) 게이트 메모리 셀들의 단면도를 예시한다.
도 3b는 도 3a에 도시된 콘택 라인(contact line)을 따른 단면도를 예시한다.
도 4a 및 도 4b는, 전하 트래핑 메모리 셀(charge-trapping memory cell)이 비휘발성 방식으로 전하를 저장하기 위해 전도성 플로팅 게이트 대신에 비전도성 유전체 재료를 사용하는 비휘발성 메모리를 예시한다.
도 5는 도 1의 감지 블록의 예시적인 블록도를 예시한다.
도 6a는 도 1의 메모리 어레이의 예시적인 3차원 구성에서의 블록들의 세트의 사시도이다.
도 6b는 도 6a의 블록들 중 하나의 블록의 일부의 예시적인 단면도를 예시한다.
도 6c는 도 6b의 스택에서의 메모리 홀 직경의 플롯을 예시한다.
도 6d는 도 6b의 스택의 구역의 확대도를 예시한다.
도 7a는 복수의 메모리 홀들을 갖는 메모리 어레이의 개략적인 평면도를 예시한다.
도 7b는 메모리 어레이의 단면도를 예시한다.
도 8a 및 도 8b는 더미 홀들이 없는 대안적인 메모리 구조물을 예시한다.
도 9는 SHE 절단 동작에 기초하여 상이한 크기들로 절단된 메모리 홀들을 갖는 메모리 어레이의 일 실시예를 예시한다.
도 10은 일부 설명된 실시예들에 따른, 상이한 메모리 홀들의 SGDT들에 대한 Vt 분포들을 도시하는 그래프를 예시한다.
도 11은 SC-SGD와 FC-SGD 사이의 소거 속도 매칭을 도시하는 그래프를 예시한다.
도 12a 및 도 12b는 그래프들을 예시하며, 소거 속도들이 FC-SGD로부터 SC-SGD로 감소하는 것을 도시한다.
다음의 설명은 본 개시내용의 다양한 예시적인 실시예들에 관한 것이다. 이들 실시예들 중 하나 이상이 바람직할 수 있지만, 개시된 실시예들은 청구범위를 포함한 본 개시내용의 범위를 제한하는 것으로 해석되거나 달리 사용되어서는 안된다. 부가적으로, 당업자는 다음의 설명이 광범위한 응용을 가지며, 임의의 특정 실시예의 상세한 설명이 단지 그 실시예를 예시하는 것으로만 의도되고, 청구범위를 포함한 본 개시내용의 범위가 그 특정 실시예로 제한된다고 제안하도록 의도되지 않는다는 것을 이해할 것이다.
다음의 개시내용은 성능을 향상시키기 위해 반원 드레인 측 선택 게이트("SC-SGD") 메모리 기술을 수정하는 것에 관한 것이다. SC-SGD를 형성하기 위해, 얕은 홀 에칭(shallow hole etch, "SHE") 동작이 이용될 수 있다. SHE 절단은 (메모리 내의) 블록을 블록 내의 다수의 스트링들로 분할할 수 있다. SHE가 스트링들을 형성/정의할 수 있지만, SHE 절단은 스트링을 추가로 분리할 수 있으며, 즉 스트링 내의 에지 메모리 홀을 절반(또는 대략 2개의 동일한 절반들)으로 절단할 수 있다. 이와 관련하여, SGD 및 채널 둘 모두가 분할된다.
부가적으로, 다음의 개시내용은 전체 원 드레인 측 선택 게이트("FC-SGD")와 함께 SC-SGD를 이용하는 것에 관한 것이며, 전체 원 드레인 측 선택 게이트는 절단되지 않은/변경되지 않은 메모리 홀들을 포함한다. 소거 속도들을 측정할 때, FC-SGD 소거 속도들이 SC-SGD보다 빠르다는 것이 밝혀졌다. 예를 들어, SC-SGD와 함께 상단 층 SGD 또는 SGDT(GIDL 주입을 제어하는 데 사용되어, 그에 의해, 소거 속도를 제어하는 노브(knob)로서 작용함) 아래의 채널 영역의 감소로 인해, 게이트 유도 드레인 누설(gate induced drain leakage, "GIDL") 주입이 낮아져서, 더 느린 GIDL 소거 속도로 이어진다. 이는 여러가지 문제들을 유발할 수 있다. 먼저, 소거 동작이 증가된 SC-SGD 소거 시간들로 인해 너무 느려질 때, 메모리 블록의 전체 성능이 감소한다. 부가적으로, 소거 속도가 관리되더라도, FC-SGD와 SC-SGD 소거 속도들 사이의 미스매치가 상이한 소거 레벨들을 야기한다. 예를 들어, 소거 검증 레벨을 통과하기 위해, FC-SGD 및 SC-SGD는 더 느린 SC-SGD 소거 속도들을 고려하기 위해 FC-SGD를 단독으로 사용하는 경우에 대해 요구되는 것보다 더 많은 횟수들로 소거된다. 그러나, 이는 FC-SGD에 대한 더 깊은 소거 동작을 초래하며, 이는 신뢰성 문제들을 유발할 수 있다.
본 개시내용에서, SC-SGD를 갖는 메모리 홀들은 SHE 절단으로부터의 분할에도 불구하고 최적화된다. 메모리의 전통적인 블록들은, SGD 및 상단 층 SGD("SGDT") 아래의 채널이 SHE 절단을 겪는 더미 메모리 홀들을 포함한다. 더미 메모리 홀들은 일반적으로 이용되지 않으며, 본질적으로 "희생적"이다. 그 결과, 더미 메모리 홀들은 데이터를 저장하기 위해 메모리 디바이스에 의해 이용되지 않으며, 따라서 프로그래밍 또는 판독되지 않는다. 그러나, 더미 홀은 블록 내의 공간을 점유한다. 본 개시내용의 실시예들은 더미 홀들이 제거된 메모리 블록들을 포함한다. 이러한 향상들의 결과로서, 다이(블록을 운반함)는 크기가 감소될 수 있거나 또는 대안적으로 동일한 크기를 유지하지만 더 많은 메모리 홀들을 가질 수 있으며, 이들 둘 모두는 일반적으로 바람직하다. 부가적으로, 상이한 소거 속도들을 극복하기 위해, FC-SGD 및 SC-SGD(SGDT를 포함함)가 상이한 임계 전압(Vt)으로 프로그래밍된다. 예를 들어, 일부 실시예들에서, SC-SGD 상의 SGDT들은 (FC-SGD의 것과 비교하여) 더 높은 Vt로 프로그래밍되어, SGDT들에 대해 더 낮은 소거 속도들을 초래한다. 게다가, 선택된(더 높은) Vt는 SC-SGD 소거 속도에 대한 SGDT들이 FC-SGD의 소거 속도와 매칭되게 하거나 또는 적어도 임계 소거 속도 임계치 내에 있게 하도록 설계된다. 달리 말하면, 선택된(더 높은) Vt는 SC-SGD 소거 속도에 대한 SGDT들이 FC-SGD의 소거 속도와 매칭되게 하거나 또는 적어도 임계 소거 속도 내에 있게 하도록 설계된다.
본 명세서에 도시되고 설명된 다른 실시예들은 소거 속도들과 매칭되기 위한 대안적인 방식들을 포함한다. 예를 들어, SC-SGD 메모리 홀들 상의 소거 속도가 그들의 SGDT Vt들을 증가시킴으로써 신뢰가능하게 도달될 수 있게 하는 정도로 제한되면, FC-SGD 메모리 홀들 상의 SGDT들은 SC-SGD 메모리 홀들과 소거 속도를 매칭시키도록 더 낮은 Vt로 프로그래밍될 수 있다. 추가로, SGDT Vt가 고정되어 소거 속도를 허용가능하게 낮게 만들면, FC-SGD 메모리 홀들 상의 SGDT들은 SC-SGD 메모리 홀들의 소거 속도와 매칭되도록 훨씬 더 낮은 Vt들로 프로그래밍될 수 있다. 더 추가적으로, 일부 실시예들에서, SC-SGD 상의 SGDT들에 대한 증가된 Vt 프로그래밍 및 FC-SGD 상의 SGDT들에 대한 감소된 Vt 프로그래밍의 일부 조합이 사용될 수 있다.
SHE 절단 작업을 사용하여, 절단의 정도/양/백분율이 달라질 수 있다. 그 결과, SC-SGD 상의 일부 SGDT들은 다른 것들보다 더 큰 정도로 절단된다. 다시 말하면, 일부 SC-SGD 메모리 홀들로부터 제거되는 재료의 양은 다른 것들로부터 제거되는 양보다 클 수 있다. SC-SGD 메모리 홀이 절단되는 정도는 SC-SGD 메모리 홀의 소거 속도에 반비례한다. 따라서, 언더시프트된(undershifted) SC-SGD 메모리 홀(즉, 상대적으로 더 적은 재료가 제거된 메모리 홀)보다 더 큰 정도(즉, 상대적으로 더 많은 재료가 제거됨)로 절단되는 오버시프트된(overshifted) SC-SGD 메모리 홀의 경우, 오버시프트된 SC-SGD 메모리 홀에 대한 소거 속도는 언더시프트된 SC-SGD 메모리 홀의 소거 속도보다 느리다. 그러나, SC-SGD 상의 상이한 SGDT들이 상이한 Vt들로 프로그래밍될 수 있다. 예를 들어, 더 큰 정도로 절단되고 따라서 더 느린 소거 속도를 갖는 SC-SGD 메모리 홀은 덜 절단된 SC-SGD와 비교하여 더 높은 Vt로 프로그래밍될 수 있으며, 이는, SC-SGD 메모리 홀들이 동일한 소거 속도를 갖거나 또는 적어도, 서로의 임계 소거 속도 내에 있고, 또한 FC-SGD 소거 속도와 매칭되는 것을 초래한다.
메모리 홀이 상이한 선택 게이트들, 더미 워드 라인들 및 데이터 워드 라인들을 갖는다는 것을 유의해야 한다. 이러한 상세한 설명은 SGDT들에 적용된 수정들을 설명한다. 그러나, 일부 실시예들에서, 메모리 시스템은 SGDT들을 포함하지 않을 수 있다. 이러한 실시예들에서, SGD는 소거 동작들을 위한 선택 게이트로서 사용되고, SGDT들에 대해 설명된 수정들이 SGD에 적용될 수 있다.
본 개시내용의 여러가지 태양들은 장치, 시스템, 방법, 또는 컴퓨터 프로그램 프로세스의 형태로 구체화될 수 있다. 따라서, 본 개시내용의 태양들은 전적으로 하드웨어 실시예 또는 소프트웨어 실시예(펌웨어, 상주 소프트웨어, 마이크로-코드 등을 포함하지만 이에 제한되지 않음)의 형태로 이루어질 수 있거나, 또는 집합적으로 "회로", "모듈", "장치", 또는 "시스템"으로 일반적으로 지칭될 수 있는 하드웨어 및 소프트웨어 컴포넌트들 둘 모두의 조합일 수 있다. 추가로, 본 개시내용의 다양한 태양들은, 예를 들어 컴퓨터 판독가능 및/또는 실행가능 프로그램 코드를 저장하는 하나 이상의 비일시적 컴퓨터 판독가능 저장 매체들로 구체화되는 컴퓨터 프로그램 프로세스의 형태로 이루어질 수 있다.
부가적으로, 다양한 용어들이 특정 시스템 컴포넌트들을 지칭하기 위해 본 명세서에서 사용된다. 상이한 회사들이 상이한 이름들로 동일하거나 유사한 컴포넌트를 지칭할 수 있으며, 이러한 설명은 이름만 상이하고 기능은 상이하지 않은 컴포넌트들을 구별하도록 의도하지 않는다. 다음의 개시내용에 설명되는 다양한 기능 단위들이 "모듈들"로 지칭되는 경우, 그러한 특성화는 잠재적인 구현 메커니즘들의 범위를 과도하게 제한하지 않도록 의도된다. 예를 들어, "모듈"은 맞춤형 VLSI(very-large-scale integration) 회로들 또는 게이트 어레이들, 또는 로직 칩들, 트랜지스터들, 또는 다른 별개의 컴포넌트들을 포함하는 기성(off-the-shelf) 반도체들을 포함하는 하드웨어 회로로서 구현될 수 있다. 추가적인 예에서, 모듈은 또한, 프로그래밍가능 하드웨어 디바이스, 예컨대 필드 프로그래밍가능 게이트 어레이(FPGA), 프로그래밍가능 어레이 로직, 프로그래밍가능 로직 디바이스 등으로 구현될 수 있다. 더욱이, 모듈은 또한, 적어도 부분적으로, 다양한 유형들의 프로세서들에 의해 실행되는 소프트웨어에 의해 구현될 수 있다. 예를 들어, 모듈은 객체, 프로세스, 또는 기능으로 변환되는 컴퓨터 명령어들의 하나 이상의 물리적 또는 논리적 블록들을 구성하는 실행가능 코드의 세그먼트를 포함할 수 있다. 또한, 그러한 모듈의 실행가능 부분들이 물리적으로 함께 위치되는 것이 요구되는 것이 아니라, 오히려 상이한 위치들에 저장되며, 함께 실행될 때, 식별된 모듈을 포함하고 그 모듈의 언급된 목적을 달성하는 별개의 명령어들을 포함할 수 있는 것이 요구된다. 실행가능 코드는 단지 단일 명령어 또는 다수의 명령어들의 세트를 포함할 수 있을 뿐만 아니라, 상이한 코드 세그먼트들에 걸쳐, 또는 상이한 프로그램들 사이에, 또는 여러 개의 메모리 디바이스들에 걸쳐 등의 방식으로 분산될 수 있다. 소프트웨어 또는 부분 소프트웨어 모듈 구현에서, 소프트웨어 부분들은, 전자, 자기, 광학, 전자기, 적외선, 또는 반도체-기반 시스템, 장치, 또는 디바이스, 또는 이들의 임의의 적합한 조합을 포함하지만 이에 제한되지 않는 하나 이상의 컴퓨터 판독가능 및/또는 실행가능 저장 매체들 상에 저장될 수 있다. 일반적으로, 본 개시내용의 목적들을 위해, 컴퓨터 판독가능 및/또는 실행가능 저장 매체는 명령어 실행 시스템, 장치, 프로세서, 또는 디바이스에 의한 또는 그들과 관련된 사용을 위한 프로그램을 포함 및/또는 저장할 수 있는 임의의 유형적(tangible) 및/또는 비일시적 매체로 구성될 수 있다.
유사하게, 본 개시내용의 목적들을 위해, 용어 "컴포넌트"는 임의의 유형적, 물리적, 및 비일시적 디바이스로 구성될 수 있다. 예를 들어, 컴포넌트는, 맞춤형 VLSI 회로들, 게이트 어레이들, 또는 다른 집적 회로들로 구성되거나 또는 로직 칩들, 트랜지스터들, 또는 다른 별개의 컴포넌트들, 또는 임의의 다른 적합한 기계적 및/또는 전기 디바이스들을 포함하는 기성 반도체들로 구성된 하드웨어 로직 회로의 형태로 이루어질 수 있다. 부가적으로, 컴포넌트는 또한, 필드 프로그래밍가능 게이트 어레이(FPGA), 프로그래밍가능 어레이 로직, 프로그래밍가능 로직 디바이스들 등과 같은 프로그래밍가능 하드웨어 디바이스들에서 구현될 수 있다. 더욱이, 컴포넌트는, 예를 들어 인쇄 회로 보드(PCB) 등의 전기 전도체들을 통한 하나 이상의 다른 컴포넌트들과의 전기 통신 구성에 있는 칩들, 다이, 다이 평면들, 및 패키지들, 또는 다른 별개의 전기 디바이스들과 같은 하나 이상의 실리콘-기반 집적 회로 디바이스들로 구성될 수 있다. 따라서, 위에서 정의된 바와 같은 모듈은, 소정의 실시예들에서, 컴포넌트에 의해 구체화되거나 컴포넌트로서 구현될 수 있으며, 일부 예시들에서, 용어들 모듈 및 컴포넌트는 상호교환가능하게 사용될 수 있다.
용어 "회로"가 본 명세서에서 사용되는 경우, 그것은 전류가 흐르게 허용하는 하나 이상의 전도성 경로들을 구성하는 하나 이상의 전기 및/또는 전자 컴포넌트들을 포함한다. 회로는 폐쇄-루프 구성 또는 개방-루프 구성의 형태로 이루어질 수 있다. 폐쇄-루프 구성에서, 회로 컴포넌트들은 전류에 대한 복귀 경로를 제공할 수 있다. 대조적으로, 개방-루프형 구성에서, 본 명세서의 회로 컴포넌트들은 전류에 대한 복귀 경로를 포함하지 않음에도 불구하고 회로를 형성하는 것으로 여전히 간주될 수 있다. 예를 들어, 집적 회로는 집적 회로가 (전류에 대한 복귀 경로로서) 접지에 커플링되는지 여부에 관계없이 회로로 지칭된다. 소정의 예시적인 실시예들에서, 회로는 집적 회로들의 세트, 단독의 집적 회로, 또는 집적 회로의 일부를 포함할 수 있다. 예를 들어, 회로는 맞춤형 VLSI 회로들, 게이트 어레이들, 로직 회로들, 및/또는 다른 형태들의 집적 회로들을 포함할 수 있을 뿐만 아니라, 로직 칩들, 트랜지스터들, 또는 다른 별개의 디바이스들과 같은 기성 반도체를 포함할 수 있다. 추가적인 예에서, 회로는, 예를 들어 인쇄 회로 보드(PCB)의 전기 전도체들을 통한 하나 이상의 다른 컴포넌트들과의 전기 통신 구성에 있는 칩들, 다이, 다이 평면들, 및 패키지들, 또는 다른 별개의 전기 디바이스들과 같은 하나 이상의 실리콘-기반 집적 회로 디바이스들을 포함할 수 있다. 회로는 또한, 필드 프로그래밍가능 게이트 어레이(FPGA), 프로그래밍가능 어레이 로직, 및/또는 프로그래밍가능 로직 디바이스들 등과 같은 프로그래밍가능 하드웨어 디바이스에 대한 합성된 회로로서 구현될 수 있다. 다른 예시적인 실시예들에서, 회로는 (집적 회로 디바이스들을 갖거나 갖지 않는) 집적되지 않은 전기 및/또는 전자 컴포넌트들의 네트워크를 포함할 수 있다. 따라서, 위에서 정의된 바와 같은 모듈은, 소정의 실시예들에서, 회로에 의해 구체화되거나 또는 회로로서 구현될 수 있다.
본 명세서에 개시된 예시적인 실시예들이 하나 이상의 마이크로프로세서들, 및 본 명세서에 개시된 기능들 중 일부, 대부분, 또는 전부를 소정의 비-프로세서 회로들 및 다른 요소들과 함께 구현하도록 하나 이상의 마이크로프로세서들을 제어하는 특정 저장된 컴퓨터 프로그램 명령어들로 구성될 수 있다는 것이 인식될 것이다. 대안적으로, 일부 또는 모든 기능들은 저장된 프로그램 명령어들을 갖지 않는 상태 머신에 의해, 또는 하나 이상의 주문형 집적 회로(ASIC)들 또는 필드 프로그래밍가능 게이트 어레이(FPGA)들로 구현될 수 있으며, 여기서 각각의 기능 또는 기능들 중 소정의 기능들의 일부 조합들은 맞춤형 로직으로서 구현된다. 이들 접근법들의 조합이 또한 사용될 수 있다. 추가로, "제어기"에 대한 아래의 참조들은 개별 회로 컴포넌트들, 주문형 집적 회로(ASIC), 제어 소프트웨어를 갖는 마이크로제어기, 디지털 신호 프로세서(DSP), 필드 프로그래밍가능 게이트 어레이(FPGA), 및/또는 제어 소프트웨어를 갖는 프로세서, 또는 이들의 조합을 포함하는 것으로 정의되어야 한다.
추가로, 본 명세서에 사용될 수 있는 바와 같은 용어들 "프로그램", "소프트웨어", "소프트웨어 애플리케이션" 등은 컴퓨터 구현된 시스템 상에서의 실행을 위해 설계된 명령어들의 시퀀스를 지칭한다. 따라서, "프로그램", "소프트웨어", "애플리케이션", "컴퓨터 프로그램", 또는 "소프트웨어 애플리케이션"은 서브루틴, 기능, 절차, 객체 방법, 객체 구현, 실행가능 애플리케이션, 애플릿, 서블릿(servlet), 소스 코드, 객체 코드, 공유 라이브러리/동적 부하 라이브러리 및/또는 컴퓨터 시스템 상에서의 실행을 위해 설계된 특정 명령어들의 다른 시퀀스를 포함할 수 있다.
부가적으로, 용어들 "커플링", "커플링된", 또는 "커플링한"은 본 명세서에서 사용될 수 있는 경우, 직접 또는 간접 연결 중 어느 하나를 의미하도록 의도된다. 따라서, 제1 디바이스가 제2 디바이스와 커플링하거나 그에 커플링되면, 그 연결은 직접 연결에 의해 또는 다른 디바이스들(또는 컴포넌트들) 및 연결부들을 통한 간접 연결을 통해 이루어질 수 있다.
"일 실시예", "하나의 실시예", "예시적인 실시예", "특정 실시예", 또는 다른 유사한 용어와 같은 용어들의 본 명세서에서의 사용에 관해, 이들 용어들은 실시예와 관련하여 설명되는 특정 특징, 구조, 기능, 동작, 또는 특성이 본 개시내용의 적어도 하나의 실시예에서 발견된다는 것을 표시하도록 의도된다. 따라서, "하나의 실시예에서", "일 실시예에서", "예시적인 실시예에서" 등과 같은 문구들의 등장들은 모두 동일한 실시예를 지칭할 수 있지만 반드시 그러한 것은 아니며, 오히려, 명시적으로 달리 특정되지 않는 한 "모든 실시예들이 아니라 하나 이상의 실시예들"을 의미할 수 있다. 추가로, 용어들 "포함하는(comprising)", "갖는(having)", "포함하는(including)" 및 이들의 변형들은 개방형 방식으로 사용되며, 따라서 명시적으로 달리 특정되지 않는 한, "포함하지만 이에 제한되지 않는"을 의미하는 것으로 해석되어야 한다. 또한, "포함하는"에 선행되는 요소는, 더 많은 제약들 없이, 대상 프로세스, 방법, 시스템, 물품, 또는 요소를 포함하는 장치에서 부가적인 동일한 요소들의 존재를 배제하지 않는다.
단수형("a", "an", 및 "the")의 용어들은 또한, 명시적으로 달리 특정되지 않는 한, "하나 이상"을 지칭한다. 부가적으로, 본 명세서에서 그리고/또는 다음의 청구범위에서 사용될 수 있는 바와 같은 문구 "A 및 B 중 적어도 하나"(그에 의해, A 및 B는 특정 객체 또는 속성을 표시하는 변수들임)는 문구 "및/또는"과 유사하게 A 또는 B, 또는 A 및 B 둘 모두의 선택을 표시한다. 2개 초과의 변수들이 그러한 문구에 존재하는 경우, 이러한 문구는 이에 의해, 변수들 중 오직 하나, 변수들 중 임의의 하나, 변수들 중 임의의 변수들의 임의의 조합(또는 하위-조합), 및 변수들 모두를 포함하는 것으로 정의된다.
추가로, 본 명세서에서 사용되는 경우, 용어 "약" 또는 "대략"은 명시적으로 표시되든지 표시되지 않든지 간에 모든 수치 값들에 적용된다. 이들 용어들은 일반적으로, 당업자가 언급된 값들(예를 들어, 동일한 기능 또는 결과를 가짐)과 등가인 것으로 고려할 수치 값들의 범위를 지칭한다. 소정의 예시들에서, 이들 용어들은 가장 가까운 유효 숫자로 반올림된 수치 값들을 포함할 수 있다.
부가적으로, 본 명세서에 기재된 아이템들의 임의의 열거된 목록은 명시적으로 달리 특정되지 않는 한, 아이템들 중 임의의 것 또는 전부가 서로 상호 배타적이고 그리고/또는 서로 상호 포괄적이라는 것을 암시하지 않는다. 추가로, 본 명세서에 사용되는 바와 같은 용어 "세트"는 "하나 이상"을 의미하는 것으로 해석되어야 하며, "세트들"의 경우에는, 명시적으로 달리 특정되지 않는 한, 집합론에 따라 하나 이상들("one or more," "ones or more," 및/또는 "ones or mores")의 배수들(또는 복수의 하나 이상들)을 의미하는 것으로 해석되어야 한다.
후속하는 상세한 설명에서, 그의 일부를 형성하는 첨부 도면들을 참조한다. 전술한 발명의 내용이 단지 예시적인 것이며, 어떠한 방식으로든 제한하는 것으로 의도되지 않는다는 것이 인식된다. 위에서 설명된 예시적인 태양들, 예시적인 실시예들, 및 특징들에 부가하여, 부가적인 태양들, 예시적인 실시예들, 및 특징들이 도면들 및 아래의 상세한 설명을 참조하여 명백해질 것이다. 각각의 도면에서의 요소들의 설명은 선행 도면들의 요소들을 지칭할 수 있다. 유사한 도면 부호들은 유사한 요소들의 대안적인 예시적인 실시예들을 포함하여, 도면들 내의 유사한 요소들을 지칭할 수 있다.
도 1a는 예시적인 메모리 디바이스의 블록도이다. 메모리 디바이스(100)는 하나 이상의 메모리 다이(108)를 포함할 수 있다. 메모리 다이(108)는 메모리 셀들의 메모리 구조물(126), 예컨대, 메모리 셀들의 어레이, 제어 회로부(110), 및 판독/기입 회로들(128)을 포함한다. 메모리 구조물(126)은 행 디코더(124)를 통해 워드 라인들에 의해 그리고 열(column) 디코더(132)를 통해 비트 라인들에 의해 어드레싱가능하다. 판독/기입 회로들(128)은 다수의 감지 블록들(SB1, SB2,. . . SBp)(감지 회로부)을 포함하고, 메모리 셀들의 일 페이지가 병렬로 판독되거나 프로그래밍되게 허용한다. 전형적으로, 제어기(122)는 하나 이상의 메모리 다이(108)와 동일한 메모리 디바이스(100)(예를 들어, 착탈식 저장 카드)에 포함된다. 커맨드들 및 데이터가 데이터 버스(120)를 통하여 호스트(140)와 제어기(122) 사이에서 전달되고, 라인들(118)을 통하여 제어기와 하나 이상의 메모리 다이(108) 사이에서 전달된다.
메모리 구조물(126)은 2차원 또는 3차원일 수 있다. 메모리 구조물(126)은 3차원 어레이를 포함하는 메모리 셀들의 하나 이상의 어레이를 포함할 수 있다. 메모리 구조물(126)은 다수의 메모리 레벨들이, 개재된 기판들 없이, 웨이퍼와 같은 단일 기판 위에 형성되는 (그리고 그 내에는 형성되지 않는) 모놀리식 3차원 메모리 구조물을 포함할 수 있다. 메모리 구조물(126)은 실리콘 기판 위에 배치된 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 이상의 물리적 레벨들에 모놀리식으로 형성된 임의의 유형의 비휘발성 메모리를 포함할 수 있다. 메모리 구조물(126)은, 연관된 회로부가 기판 위에 있든지 또는 기판 내에 있든지 간에, 메모리 셀들의 동작과 연관된 회로부를 갖는 비휘발성 메모리 디바이스 내에 있을 수 있다.
제어 회로부(110)는 판독/기입 회로들(128)과 협력하여 메모리 구조물(126)에 대한 메모리 동작들을 수행하며, 상태 머신(112), 온-칩 어드레스 디코더(114), 및 전력 제어 모듈(116)을 포함한다. 상태 머신(112)은 메모리 동작들의 칩-레벨 제어를 제공한다.
저장 구역(113)은, 예를 들어 프로그래밍 파라미터들을 위해 제공될 수 있다. 프로그래밍 파라미터들은 프로그램 전압, 프로그램 전압 바이어스, 메모리 셀들의 포지션들을 표시하는 포지션 파라미터들, 콘택 라인 커넥터 두께 파라미터들, 검증 전압 등을 포함할 수 있다. 포지션 파라미터들은 NAND 스트링들의 전체 어레이 내의 메모리 셀의 포지션, 특정 NAND 스트링 그룹 내에 있을 때의 메모리 셀의 포지션, 특정 평면 상의 메모리 셀의 포지션 등을 표시할 수 있다. 콘택 라인 커넥터 두께 파라미터들은 콘택 라인 커넥터의 두께, 콘택 라인 커넥터를 구성하는 기판 또는 재료 등을 표시할 수 있다.
온-칩 어드레스 디코더(114)는 호스트 또는 메모리 제어기에 의해 사용되는 것과 디코더들(124, 132)에 의해 사용되는 하드웨어 어드레스 사이에 어드레스 인터페이스를 제공한다. 전력 제어 모듈(116)은 메모리 동작들 동안 워드 라인들 및 비트 라인들에 공급되는 전력 및 전압들을 제어한다. 그것은 워드 라인들, SGS 및 SGD 트랜지스터들 및 소스 라인들을 위한 드라이버들을 포함할 수 있다. 감지 블록들은 하나의 접근법에서 비트 라인 드라이버들을 포함할 수 있다. SGS 트랜지스터는 NAND 스트링의 소스 단부에 있는 선택 게이트 트랜지스터이고, SGD 트랜지스터는 NAND 스트링의 드레인 단부에 있는 선택 게이트 트랜지스터이다.
일부 구현예들에서, 컴포넌트들 중 일부가 조합될 수 있다. 다양한 설계들에서, 메모리 구조물(126) 이외의 컴포넌트들 중 하나 이상은 (단독으로 또는 조합하여) 본 명세서에 설명된 동작들을 수행하도록 구성된 적어도 하나의 제어 회로로 고려될 수 있다. 예를 들어, 제어 회로는 제어 회로부(110), 상태 머신(112), 디코더들(114/132), 전력 제어 모듈(116), 감지 블록들(SBb, SB2,. . ., SBp), 판독/기입 회로들(128), 제어기(122) 등 중 임의의 하나 또는 이들의 조합을 포함할 수 있다.
제어 회로들은 메모리 셀들의 하나의 세트에 대한 프로그램 및 검증 동작을 수행하도록 구성된 프로그래밍 회로를 포함할 수 있으며, 여기서, 메모리 셀들의 하나의 세트는 복수의 데이터 상태들 중에서 하나의 데이터 상태를 표현하도록 할당된 메모리 셀들 및 복수의 데이터 상태들 중에서 다른 데이터 상태를 표현하도록 할당된 메모리 셀들을 포함하고; 프로그램 및 검증 동작은 복수의 프로그램 및 검증 반복들을 포함하고; 각각의 프로그램 및 검증 반복에서, 프로그래밍 회로는 하나의 워드 라인에 대한 프로그래밍을 수행하고, 그 후, 프로그래밍 회로는 하나의 워드 라인에 검증 신호를 인가한다. 제어 회로들은 또한 하나의 데이터 상태에 대한 검증 테스트를 통과하는 메모리 셀들의 카운트를 획득하도록 구성된 카운팅 회로를 포함할 수 있다. 제어 회로들은 또한, 카운트가 임계치를 초과하는 양에 기초하여, 다른 데이터 상태를 표현하도록 할당된 메모리 셀들에 대한 다른 데이터 상태에 대해 검증 테스트를 수행하기 위한 복수의 프로그램 및 검증 반복들 중에서 특정 프로그램 및 검증 반복을 결정하도록 구성된 결정 회로를 포함할 수 있다.
예를 들어, 도 1b는 프로그래밍 회로(151), 카운팅 회로(152), 및 결정 회로(153)를 포함하는 예시적인 제어 회로(150)의 블록도이다.
오프-칩 제어기(122)는 프로세서(122c), ROM(122a) 및 RAM(122b)과 같은 저장 디바이스들(메모리), 및 에러 정정 코드(ECC) 엔진(245)을 포함할 수 있다. ECC 엔진은 Vth 분포의 상부 테일(tail)이 너무 높게 될 때 야기되는 다수의 판독 오류들을 정정할 수 있다. 그러나, 정정불가능 오류(uncorrectable error)들이 일부 경우들에 존재할 수 있다. 본 명세서에 제공된 기법들은 정정불가능 오류들의 가능성을 감소시킨다.
저장 디바이스(들)(122a, 122b)는 명령어들의 세트와 같은 코드를 포함하고, 프로세서(122c)는 본 명세서에서 설명되는 기능을 제공하기 위해 명령어들의 세트를 실행하도록 동작가능하다. 대안적으로 또는 부가적으로, 프로세서(122c)는 하나 이상의 워드 라인들에서의 메모리 셀들의 예약된 영역과 같은 메모리 구조물(126)의 저장 디바이스(126a)로부터의 코드에 액세스할 수 있다. 예를 들어, 코드는, 예컨대, 프로그래밍, 판독, 및 소거 동작들을 위해 메모리 구조물(126)에 액세스하도록 제어기(122)에 의해 사용될 수 있다. 코드는 부트 코드 및 제어 코드(예를 들어, 명령어들의 세트)를 포함할 수 있다. 부트 코드는, 부팅 또는 시동 프로세스 동안 제어기(122)를 초기화하고 제어기(122)가 메모리 구조물(126)에 액세스할 수 있게 하는 소프트웨어이다. 코드는 하나 이상의 메모리 구조물들(126)을 제어하기 위해 제어기(122)에 의해 사용될 수 있다. 전력공급 시, 프로세서(122c)는 실행을 위해 ROM(122a) 또는 저장 디바이스(126a)로부터 부트 코드를 페치(fetch)하고, 부트 코드는 시스템 컴포넌트들을 초기화하고 제어 코드를 RAM(122b)에 로딩한다. 일단 제어 코드가 RAM(122b)에 로딩되면, 그것은 프로세서(122c)에 의해 실행된다. 제어 코드는 메모리의 제어 및 할당, 명령어들의 프로세싱의 우선순위화, 및 입력 및 출력 포트들의 제어와 같은 기본 작업들을 수행하기 위한 드라이버들을 포함한다.
일반적으로, 제어 코드는, 아래에서 추가로 논의되는 흐름도들의 단계들을 포함하는 본 명세서에서 설명되는 기능들을 수행하고, 아래에서 추가로 논의되는 것들을 포함하는 전압 파형들을 제공하기 위한 명령어들을 포함할 수 있다.
일 실시예에서, 호스트는 하나 이상의 프로세서들, 본 명세서에 설명되는 방법들을 수행하도록 하나 이상의 프로세서들을 프로그래밍하기 위한 프로세서 판독가능 코드(예컨대, 소프트웨어)를 저장하는 하나 이상의 프로세서 판독가능 저장 디바이스들(RAM, ROM, 플래시 메모리, 하드 디스크 드라이브, 솔리드 스테이트 메모리)을 포함하는 컴퓨팅 디바이스(예를 들어, 랩톱, 데스크톱, 스마트폰, 태블릿, 디지털 카메라)이다. 호스트는 또한, 하나 이상의 프로세서들과 통신하는 부가적인 시스템 메모리, 하나 이상의 입력/출력 인터페이스들 및/또는 하나 이상의 입력/출력 디바이스들을 포함할 수 있다.
NAND 플래시 메모리에 부가하여 다른 유형들의 비휘발성 메모리가 또한 사용될 수 있다.
반도체 메모리 디바이스들은 "DRAM"(dynamic random access memory) 또는 "SRAM"(static random access memory) 디바이스들과 같은 휘발성 메모리 디바이스들, "ReRAM"(resistive random access memory), "EEPROM"(electrically erasable programmable read only memory), 플래시 메모리(이는 또한 EEPROM의 서브세트로 간주될 수 있음), "FRAM"(ferroelectric random access memory), 및 "MRAM"(magnetoresistive random access memory)과 같은 비휘발성 메모리 디바이스들, 및 정보를 저장할 수 있는 다른 반도체 요소들을 포함한다. 메모리 디바이스의 각각의 유형은 상이한 구성들을 가질 수 있다. 예를 들어, 플래시 메모리 디바이스들은 NAND 또는 NOR 구성으로 구성될 수 있다.
메모리 디바이스들은 수동 및/또는 능동 요소들로부터, 임의의 조합들로 형성될 수 있다. 비제한적인 예로서, 수동 반도체 메모리 요소들은 ReRAM 디바이스 요소들을 포함하며, 이들은 일부 실시예들에서, 안티-퓨즈(anti-fuse) 또는 상변화 재료와 같은 저항성 스위칭 저장 요소, 및 선택적으로, 다이오드 또는 트랜지스터와 같은 스티어링 요소(steering element)를 포함한다. 추가로, 비제한적인 예로서, 능동 반도체 메모리 요소들은 EEPROM 및 플래시 메모리 디바이스 요소들을 포함하며, 이들은 일부 실시예들에서, 플로팅 게이트, 전도성 나노입자들, 또는 전하 저장 유전체 재료와 같은 전하 저장 구역을 포함하는 요소들을 포함한다.
다수의 메모리 요소들은 그들이 직렬로 연결되도록 또는 각각의 요소가 개별적으로 액세스가능하도록 구성될 수 있다. 비제한적인 예로서, NAND 구성의 플래시 메모리 디바이스들(NAND 메모리)은 전형적으로 직렬로 연결된 메모리 요소들을 포함한다. NAND 스트링은, SG 트랜지스터들 및 메모리 셀들을 포함하는 직렬로 연결된 트랜지스터들의 세트의 일 예이다.
NAND 메모리 어레이는 어레이가 다수의 메모리 스트링들 - 그들 중 하나의 스트링은, 단일 비트 라인을 공유하고 그룹으로서 액세스되는 다수의 메모리 요소들로 구성됨 - 로 구성되도록 구성될 수 있다. 대안적으로, 메모리 요소들은 각각의 요소가 개별적으로 액세스가능하도록 구성될 수 있다 - 예를 들어, NOR 메모리 어레이. NAND 및 NOR 메모리 구성들은 예들이고, 메모리 요소들은 달리 구성될 수 있다. 기판 내에 그리고/또는 기판 위에 위치된 반도체 메모리 요소들은 2차원 메모리 구조물 또는 3차원 메모리 구조물과 같이, 2차원 또는 3차원으로 배열될 수 있다.
2차원 메모리 구조물에서, 반도체 메모리 요소들은 단일 평면 또는 단일 메모리 디바이스 레벨로 배열된다. 전형적으로, 2차원 메모리 구조물에서, 메모리 요소들은, 메모리 요소들을 지지하는 기판의 주 표면에 실질적으로 평행하게 연장되는 평면(예를 들어, x-y 방향 평면) 내에 배열된다. 기판은 메모리 요소들의 층이 상부에 또는 내부에 형성되는 웨이퍼일 수 있거나, 또는 그것은 메모리 요소들이 형성된 이후 메모리 요소들에 부착되는 캐리어 기판일 수 있다. 비제한적인 예로서, 기판은 실리콘과 같은 반도체를 포함할 수 있다.
메모리 요소들은, 복수의 행들 및/또는 열들에서와 같이, 순서화된 어레이에서의 단일 메모리 디바이스 레벨로 배열될 수 있다. 그러나, 메모리 요소들은 규칙적이지 않은(non-regular) 또는 직교하지 않는(non-orthogonal) 구성들로 배열될 수 있다. 메모리 요소들은 각각 비트 라인들 및 워드 라인들과 같은 2개 이상의 전극들 또는 콘택 라인들을 가질 수 있다.
3차원 메모리 어레이는 메모리 요소들이 다수의 평면들 또는 다수의 메모리 디바이스 레벨들을 차지하도록 배열되고, 그에 의해 구조물을 3차원들로 (즉, x, y 및 z 방향들로 - 여기서, z 방향은 기판의 주 표면에 실질적으로 수직이고, x 및 y 방향들은 기판의 주 표면에 실질적으로 평행함) 형성한다.
비제한적인 예로서, 3차원 메모리 구조물은 다수의 2차원 메모리 디바이스 레벨들의 스택으로서 수직으로 배열될 수 있다. 다른 비제한적인 예로서, 3차원 메모리 어레이는 각각의 컬럼이 다수의 메모리 요소들을 갖는 다수의 수직 열들(예를 들어, 기판의 주 표면에 실질적으로 수직으로, 즉, y 방향으로 연장된 열들)로서 배열될 수 있다. 열들은 2차원 구성으로, 예를 들어, x-y 평면 내에 배열될 수 있어서, 요소들이 다수의 수직으로 적층된 메모리 평면들 상에 있는, 메모리 요소들의 3차원 배열을 초래할 수 있다. 3차원의 메모리 요소들의 다른 구성들이 또한 3차원 메모리 어레이를 구성할 수 있다.
비제한적인 예로서, NAND 스트링들의 3차원 어레이에서, 메모리 요소들은 함께 커플링되어, 단일 수평(예를 들어, x-y) 메모리 디바이스 레벨 내의 NAND 스트링을 형성할 수 있다. 대안적으로, 메모리 요소들은 함께 커플링되어, 다수의 수평 메모리 디바이스 레벨들을 횡단하는 수직 NAND 스트링을 형성할 수 있다. 일부 NAND 스트링들이 메모리 요소들을 단일 메모리 레벨로 포함하는 한편 다른 스트링들은 다수의 메모리 레벨들을 통하여 걸쳐 있는 메모리 요소들을 포함하는 다른 3차원 구성들이 구상될 수 있다. 3차원 메모리 어레이들은 또한 NOR 구성으로 그리고 ReRAM 구성으로 설계될 수 있다.
전형적으로, 모놀리식 3차원 메모리 어레이에서, 하나 이상의 메모리 디바이스 레벨들이 단일 기판 위에 형성된다. 선택적으로, 모놀리식 3차원 메모리 어레이는 또한, 적어도 부분적으로 단일 기판 내에 하나 이상의 메모리 층들을 가질 수 있다. 비제한적인 예로서, 기판은 실리콘과 같은 반도체를 포함할 수 있다. 모놀리식 3차원 어레이에서, 어레이의 각각의 메모리 디바이스 레벨을 구성하는 층들은 전형적으로 어레이의 하부 메모리 디바이스 레벨들의 층들 상에 형성된다. 그러나, 모놀리식 3차원 메모리 어레이의 인접한 메모리 디바이스 레벨들의 층들은 공유될 수 있거나 또는 메모리 디바이스 레벨들 사이에 개재하는 층들을 가질 수 있다.
또 한편으로는, 2차원 어레이들은 별도로 형성되고 이어서 함께 패키징되어 다수의 메모리 층들을 갖는 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 비모놀리식 적층된 메모리들은, 별개의 기판들 상에 메모리 레벨들을 형성하고 이어서 메모리 레벨들을 서로 맨 위에 적층함으로써 구성될 수 있다. 기판들은 적층 이전에 메모리 디바이스 레벨들로부터 박화되거나 제거될 수 있지만, 메모리 디바이스 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 생성된 메모리 어레이들은 모놀리식 3차원 메모리 어레이들이 아니다. 추가로, 다수의 2차원 메모리 어레이들 또는 3차원 메모리 어레이들(모놀리식 또는 비모놀리식)이 별개의 칩들 상에 형성되고, 이어서 함께 패키징되어 적층형 칩 메모리 디바이스를 형성할 수 있다.
도 2는 스태거링된 메모리 스트링들을 이용하는 3개의 유형들의 메모리 아키텍처들의 개략도들을 예시한다. 예를 들어, 도면 부호(201)는 제1 예시적인 메모리 아키텍처의 개략도를 보여주고, 도면 부호(203)는 제2 예시적인 메모리 아키텍처의 개략도를 보여주고, 도면 부호(205)는 제3 예시적인 메모리 아키텍처의 개략도를 보여준다. 일부 실시예들에서, 도시된 바와 같이, 메모리 아키텍처는 스태거링된 NAND 스트링들의 어레이를 포함할 수 있다.
도 2는 도 1의 메모리 어레이(126)의 예시적인 2차원 구성의 메모리 셀들의 블록들(200, 210)을 예시한다. 메모리 어레이(126)는 많은 그러한 블록들(200, 210)을 포함할 수 있다. 각각의 예시적인 블록(200, 210)은 다수의 NAND 스트링들 및 개개의 비트 라인들(예를 들어, BL0, BL1, .. .)을 포함하는데, 이들은 블록들 사이에서 공유된다. 각각의 NAND 스트링은 일 단부에서 드레인 측 선택 게이트(SGD)에 연결되고, 드레인 선택 게이트들의 제어 게이트들은 공통 SGD 라인을 통해 연결된다. NAND 스트링들은 그들의 다른 단부에서 소스 측 선택 게이트(SGS)에 연결되는데, 이는 이어서 공통 소스 라인(220)에 연결된다. 16개의 워드 라인들, 예를 들어, WL0 내지 WL15가 SGS들과 SGD들 사이에서 연장된다. 일부 경우들에서, 어떠한 사용자 데이터도 포함하지 않는 더미 워드 라인들이 또한 선택 게이트 트랜지스터들에 인접한 메모리 어레이에 사용될 수 있다. 그러한 더미 워드 라인들은 소정의 에지 효과들로부터 에지 데이터 워드 라인을 차폐할 수 있다.
메모리 어레이에 제공될 수 있는 비휘발성 메모리의 일 유형은 플로팅 게이트 메모리, 예컨대 도 3a 및 도 3b에 도시된 유형의 플로팅 게이트 메모리이다. 그러나, 다른 유형들의 비휘발성 메모리들이 또한 사용될 수 있다. 아래에서 더 상세히 논의되는 바와 같이, 도 4a 및 도 4b에 도시된 다른 예에서, 전하 트래핑 메모리 셀이 비휘발성 방식으로 전하를 저장하기 위해 전도성 플로팅 게이트 대신에 비전도성 유전체 재료를 사용한다. 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물("ONO")로 형성된 삼중 층 유전체가 전도성 제어 게이트와, 메모리 셀 채널 위의 반전도성 기판의 표면 사이에 개재된다. 셀은 셀 채널로부터 질화물 내로 전자들을 주입함으로써 프로그래밍되고, 여기서 그들은 제한된 구역에 트래핑되고 저장된다. 이어서, 이러한 저장된 전하는 검출가능 방식으로 셀의 채널의 일부의 임계 전압을 변화시킨다. 셀은 질화물 내로 고온 홀(hot hole)들을 주입함으로써 소거된다. 유사한 셀이 분할-게이트 구성으로 제공될 수 있으며, 여기서 도핑된 폴리실리콘 게이트는 별개의 선택 트랜지스터를 형성하기 위해 메모리 셀 채널의 일부 위로 연장된다.
다른 접근법에서, NROM 셀들이 사용된다. 예를 들어, 2개의 비트들이 각각의 NROM 셀에 저장되고, 여기서 ONO 유전체 층은 소스 확산부와 드레인 확산부 사이의 채널에 걸쳐 연장된다. 하나의 데이터 비트에 대한 전하는 드레인에 인접한 유전체 층에 국부화되고, 다른 데이터 비트에 대한 전하는 소스에 인접한 유전체 층에 국부화된다. 유전체 내의 공간적으로 분리된 전하 저장 구역들의 이진 상태들을 개별적으로 판독함으로써 다중-상태 데이터 저장이 획득된다. 다른 유형들의 비휘발성 메모리들이 또한 알려져 있다.
도 3a는 NAND 스트링들에서의 예시적인 플로팅 게이트 메모리 셀들(300, 310, 320)의 단면도를 예시한다. 이러한 도면에서, 비트 라인 또는 NAND 스트링 방향은 페이지로 들어가고, 워드 라인 방향은 좌측으로부터 우측으로 간다. 일 예로서, 워드 라인(324)은 개개의 채널 구역들(306, 316, 326)을 포함하는 NAND 스트링들에 걸쳐 연장된다. 메모리 셀(300)은 제어 게이트(302), 플로팅 게이트(304), 터널 산화물 층(305) 및 채널 구역(306)을 포함한다. 메모리 셀(310)은 제어 게이트(312), 플로팅 게이트(314), 터널 산화물 층(315) 및 채널 구역(316)을 포함한다. 메모리 셀(320)은 제어 게이트(322), 플로팅 게이트(321), 터널 산화물 층(325) 및 채널 구역(326)을 포함한다. 각각의 메모리 셀(300, 310, 320)은 상이한 개개의 NAND 스트링에 있다. 인터폴리 유전체(inter-poly dielectric, IPD) 층(328)이 또한 예시되어 있다. 제어 게이트들(302, 312, 322)은 워드 라인의 일부들이다. 콘택 라인 커넥터(329)를 따른 단면도가 도 3b에서 제공된다.
제어 게이트(302, 312, 322)는 플로팅 게이트(304, 314, 321) 주위를 감싸서, 제어 게이트(302, 312, 322)와 플로팅 게이트(304, 314, 321) 사이의 표면 콘택 영역을 증가시킨다. 이것은 더 높은 IPD 커패시턴스를 초래하여, 더 높은 커플링 비(coupling ratio)로 이어지며, 이는 프로그래밍 및 소거를 더 용이하게 한다. 그러나, NAND 메모리 디바이스들이 축소됨에 따라, 이웃한 셀들(300, 310, 320) 사이의 간격이 더 작아지므로, 2개의 인접한 플로팅 게이트들(302, 312, 322) 사이에 제어 게이트(302, 312, 322) 및 IPD 층(328)에 대한 공간이 거의 없다.
대안으로서, 도 4a 및 도 4b에 도시된 바와 같이, 제어 게이트(402, 412, 422)가 평탄하거나 평면형인 평탄한 또는 평면형 메모리 셀(400, 410, 420)이 개발되었고; 즉, 제어 게이트가 플로팅 게이트 주위를 감싸지 않고, 그것의 전하 저장 층(428)과의 콘택만이 플로팅 게이트 위에 있다. 이러한 경우, 높은 플로팅 게이트를 갖는다는 점에서 장점이 없다. 대신에, 플로팅 게이트는 훨씬 더 얇게 제조된다. 추가로, 플로팅 게이트는 전하를 저장하는 데 사용될 수 있거나, 또는 얇은 전하 트랩 층이 전하를 트래핑하는 데 사용될 수 있다. 이러한 접근법은 탄도 전자 트랜스포트(ballistic electron transport)의 문제를 회피할 수 있고, 여기서 전자는 프로그래밍 동안 터널 산화물을 통해 터널링한 후에 플로팅 게이트를 통해 이동할 수 있다.
도 4a는 NAND 스트링들에서의 예시적인 전하 트래핑 메모리 셀들(400, 410, 420)의 단면도를 도시한다. 그 도면은, 도 1의 메모리 셀 어레이(126) 내의 메모리 셀들(400, 410, 420)의 2차원 예로서 평탄한 제어 게이트 및 전하 트래핑 구역들을 포함하는 메모리 셀들(400, 410, 420)의 워드 라인 방향으로 이루어진다 전하 트래핑 메모리는 NOR 및 NAND 플래시 메모리 디바이스에서 사용될 수 있다. 이러한 기술은, 전자들을 저장하기 위해 도핑된 다결정질 실리콘과 같은 전도체를 사용하는 플로팅 게이트 MOSFET 기술과는 대조적으로, 전자들을 저장하기 위해 SiN 필름과 같은 절연체를 사용한다. 일 예로서, 워드 라인(424)은 개개의 채널 구역들(406, 416, 426)을 포함하는 NAND 스트링들에 걸쳐 연장된다. 워드 라인의 부분들은 제어 게이트들(402, 412, 422)을 제공한다. 워드 라인 아래에는 IPD 층(428), 전하 트래핑 층들(404, 414, 421), 폴리실리콘 층들(405, 415, 425), 및 터널링 층들(409, 407, 408)이 있다. 각각의 전하 트래핑 층(404, 414, 421)은 개개의 NAND 스트링에서 연속적으로 연장된다. 제어 게이트의 평탄한 구성은 플로팅 게이트보다 더 얇게 만들어질 수 있다. 부가적으로, 메모리 셀들은 서로 더 가까이 배치될 수 있다.
도 4b는 콘택 라인 커넥터(429)를 따른 도 4a의 구조물의 단면도를 예시한다. NAND 스트링(430)은 SGS 트랜지스터(431), 예시적인 메모리 셀들(400, 433,. . . 435), 및 SGD 트랜지스터(436)를 포함한다. SGS 및 SGD 트랜지스터들(431, 436)에서 IPD 층(428) 내의 통로들은 제어 게이트 층들(402) 및 플로팅 게이트 층들이 통신하게 허용한다. 제어 게이트(402) 및 플로팅 게이트 층들은 폴리실리콘일 수 있고, 터널 산화물 층은, 예를 들어 실리콘 산화물일 수 있다. IPD 층(428)은 질화물들(N) 및 산화물들(O)의 스택, 예컨대 N-O-N-O-N 구성일 수 있다.
NAND 스트링은 p형 기판 구역(455), n형 웰(well)(456) 및 p형 웰(457)을 포함하는 기판 상에 형성될 수 있다. N형 소스/드레인 확산 구역들(sd1, sd2, sd3, sd4, sd5, sd6, sd7)이 p형 웰 내에 형성된다. 채널 전압(Vch)이 기판의 채널 구역에 직접 인가될 수 있다.
도 5는 도 1의 감지 블록(SB1)의 예시적인 블록도를 예시한다. 하나의 접근법에서, 감지 블록은 다수의 감지 회로들을 포함한다. 각각의 감지 회로는 데이터 래치들과 연관된다. 예를 들어, 예시적인 감지 회로들(550a, 551a, 552a, 553a)은 데이터 래치들(550b, 551b, 552b, 553b)과 각각 연관된다. 하나의 접근법에서, 비트 라인들의 상이한 서브세트들이 상이한 개개의 감지 블록들을 사용하여 감지될 수 있다. 이것은 감지 회로들과 연관되는 프로세싱 부하가 각각의 감지 블록 내의 개개의 프로세서에 의해 분할되고 핸들링되게 허용한다. 예를 들어, SB1 내의 감지 회로 제어기(560)는 감지 회로들 및 래치들의 세트와 통신할 수 있다. 감지 회로 제어기(560)는 사전충전 전압을 설정하기 위해 전압을 각각의 감지 회로에 제공하는 사전충전 회로(561)를 포함할 수 있다. 하나의 가능한 접근법에서, 전압은, 예를 들어, 데이터 버스 및 로컬 버스를 통해, 각각의 감지 회로에 독립적으로 제공된다. 다른 가능한 접근법에서, 공통 전압이 각각의 감지 회로에 동시에 제공된다. 감지 회로 제어기(560)는 또한 사전충전 회로(561), 메모리(562) 및 프로세서(563)를 포함할 수 있다. 메모리(562)는 본 명세서에 설명된 기능들을 수행하기 위해 프로세서에 의해 실행가능한 코드를 저장할 수 있다. 이들 기능들은 감지 회로들(550a, 551a, 552a, 553a)과 연관되는 래치들(550b, 551b, 552b, 553b)을 판독하는 것, 래치들 내의 비트 값들을 설정하는 것, 및 감지 회로들(550a, 551a, 552a, 553a)의 감지 노드들에서 사전충전 레벨들을 설정하기 위한 전압들을 제공하는 것을 포함할 수 있다. 감지 회로 제어기(560) 및 감지 회로들(550a, 551a, 552a, 553a)의 추가적인 예시적인 세부사항들이 아래에서 제공된다.
일부 실시예들에서, 메모리 셀은 플래그 비트들을 저장하는 래치들의 세트를 포함하는 플래그 레지스터를 포함할 수 있다. 일부 실시예들에서, 플래그 레지스터들의 양은 데이터 상태들의 양에 대응할 수 있다. 일부 실시예들에서, 메모리 셀들을 검증할 때 사용되는 검증 기법의 유형을 제어하기 위해 하나 이상의 플래그 레지스터들이 사용될 수 있다. 일부 실시예들에서, 플래그 비트의 출력이 디바이스의 연관된 로직, 예를 들어 어드레스 디코딩 회로부를 수정하여, 셀들의 특정된 블록이 선택되게 할 수 있다. 벌크 동작(예를 들어, 소거 동작 등)은 플래그 레지스터에 설정된 플래그들, 또는 암시된 어드레싱에서와 같이 어드레스 레지스터와 플래그 레지스터의 조합을 사용하여, 또는 대안적으로 어드레스 레지스터만으로 직접 어드레싱함으로써 수행될 수 있다.
도 6a는 도 1의 메모리 어레이(126)의 예시적인 3차원 구성에서의 블록들(600)의 세트의 사시도이다. 기판 상에는, 메모리 셀들(저장 요소들)의 예시적인 블록들(BLK0, BLK1, BLK2, BLK3), 및 블록들(BLK0, BLK1, BLK2, BLK3)에 의한 사용을 위한 회로부를 갖는 주변 영역(604)이 있다. 예를 들어, 회로부는 블록들(BLK0, BLK1, BLK2, BLK3)의 제어 게이트 층들에 연결될 수 있는 전압 드라이버들(605)을 포함할 수 있다. 하나의 접근법에서, 블록들(BLK0, BLK1, BLK2, BLK3) 내의 공통 높이에 있는 제어 게이트 층들이 공통적으로 구동된다. 기판(601)은 또한, 회로부의 신호들을 반송하기 위한 전도성 경로들로 패턴화되는 하나 이상의 하부 금속 층들과 함께 블록들(BLK0, BLK1, BLK2, BLK3) 아래의 회로부를 지지할 수 있다. 블록들(BLK0, BLK1, BLK2, BLK3)은 메모리 디바이스의 중간 구역(602)에 형성된다. 메모리 디바이스의 상부 구역(603)에서, 하나 이상의 상부 금속 층들은 회로부의 신호들을 반송하기 위한 전도성 경로들로 패턴화된다. 각각의 블록(BLK0, BLK1, BLK2, BLK3)은 메모리 셀들의 적층된 영역을 포함하며, 여기서 스택의 교번하는 레벨들은 워드 라인들을 표현한다. 하나의 가능한 접근법에서, 각각의 블록(BLK0, BLK1, BLK2, BLK3)은 대향하는 층형(tiered) 측면들을 가지며, 이로부터 수직 콘택들이 상부 금속 층으로 상방으로 연장되어 전도성 경로들에 대한 연결부들을 형성한다. 4개의 블록들(BLK0, BLK1, BLK2, BLK3)이 일 예로서 예시되어 있지만, 2개 이상의 블록들이 사용되어, x-방향 및/또는 y-방향으로 연장될 수 있다.
하나의 가능한 접근법에서, x-방향에서의 평면의 길이는 워드 라인들로의 신호 경로들이 하나 이상의 상부 금속 층들로 연장되는 방향(워드 라인 또는 SGD 라인 방향)을 표현하고, y-방향에서의 평면의 폭은 비트 라인들로의 신호 경로들이 하나 이상의 상부 금속 층들로 연장되는 방향(비트 라인 방향)을 표현한다. z-방향은 메모리 디바이스의 높이를 표현한다.
도 6b는 도 6a의 블록들(BLK0, BLK1, BLK2, BLK3) 중 하나의 블록의 일부의 예시적인 단면도를 예시한다. 블록은 교번하는 전도성 층들 및 유전체 층들의 스택(610)을 포함한다. 이러한 예에서, 전도성 층들은 데이터 워드 라인 층들(워드 라인들)(WLL0 내지 WLL10)에 부가하여, 2개의 SGD 층들, 2개의 SGS 층들 및 4개의 더미 워드 라인 층들(DWLD0, DWLD1, DWLS0, DWLS1)을 포함한다. 유전체 층들은 DL0 내지 DL19로 라벨링된다. 추가로, NAND 스트링들(NS1, NS2)을 포함하는 스택(610)의 구역들이 예시되어 있다. 각각의 NAND 스트링은 메모리 홀(618, 619)을 포함하고, 이는 워드 라인들에 인접한 메모리 셀들을 형성하는 재료들로 충전된다. 스택(610)의 구역(622)은 도 6d에 더 상세히 도시되어 있으며 아래에서 더 상세히 논의된다.
스택(610)은 기판(611), 기판(611) 상의 절연 필름(612), 및 소스 라인(SL)의 일부를 포함한다. NS1은 스택(610)의 하단(614)에 소스 단부(613)를, 그리고 스택의 상단(616)에 드레인 단부(615)를 갖는다. 콘택 라인 커넥터들(예를 들어, 금속 충전 슬릿들과 같은 슬릿들)(617, 620)이 스택(610)에 걸쳐 상호연결부들로서 주기적으로 제공될 수 있으며, 이들은 스택(610)을 관통하여 연장되어, 예컨대 소스 라인을 스택(610) 위의 특정 콘택 라인에 연결시킨다. 콘택 라인 커넥터들(617, 620)은 워드 라인들의 형성 동안 사용될 수 있고, 후속하여 금속으로 충전될 수 있다. 비트 라인(BL0)의 일부가 또한 예시되어 있다. 전도성 비아(621)가 드레인 단부(615)를 BL0에 연결시킨다.
도 6c는 도 6b의 스택에서의 메모리 홀 직경의 플롯을 예시한다. 수직 축은 도 6b의 스택과 정렬되고, 메모리 홀들(618, 619)의 폭(wMH), 예를 들어 직경을 예시한다. 도 6a의 워드 라인 층들(WLL0 내지 WLL10)은 일 예로서 반복되고, 스택 내의 개개의 높이들(z0 내지 z10)에 있다. 그러한 메모리 디바이스에서, 스택을 통해 에칭되는 메모리 홀들은 매우 높은 종횡비를 갖는다. 예를 들어, 약 25 내지 30의 깊이 대 직경 비가 통상적이다. 메모리 홀들은 원형 단면을 가질 수 있다. 에칭 프로세스로 인해, 메모리 홀의 폭은 홀의 길이를 따라 변할 수 있다. 전형적으로, 직경은 메모리 홀의 상단으로부터 하단까지 점진적으로 더 작아진다. 즉, 메모리 홀들은 테이퍼링되어, 스택의 하단에서 좁아진다. 일부 경우들에서, 약간 좁아지는 것이 선택 게이트 근처의 홀의 상단에서 발생하여, 직경이 메모리 홀의 상단으로부터 하단으로 점진적으로 더 작아지기 전에 약간 더 넓어지게 한다.
메모리 홀의 폭에서의 불균일성으로 인해, 메모리 셀들의 프로그램 경사를 포함하는 프로그래밍 속도 및 소거 속도는 메모리 홀을 따른 그들의 포지션에 기초하여, 예를 들어 스택 내의 그들의 높이에 기초하여 변할 수 있다. 더 작은 직경의 메모리 홀에 의해, 터널링 산화물에 걸친 전기장은 상대적으로 더 강해져서, 프로그래밍 및 소거 속도가 상대적으로 더 높아지게 한다. 하나의 접근법은, 메모리 홀 직경이 유사한, 예를 들어, 정의된 직경 범위 내에 있는 인접한 워드 라인들의 그룹들을 정의하고, 그룹 내의 각각의 워드 라인에 대해 최적화된 검증 스킴을 적용하는 것이다. 상이한 그룹들은 상이한 최적화된 검증 스킴들을 가질 수 있다.
도 6d는 도 6b의 스택(610)의 구역(622)의 확대도를 예시한다. 메모리 셀들은 워드 라인 층과 메모리 홀의 교점에 스택의 상이한 레벨들에서 형성된다. 이러한 예에서, SGD 트랜지스터들(680, 681)이 더미 메모리 셀들(682, 683) 및 데이터 메모리 셀(MC) 위에 제공된다. 다수의 층들이, 예를 들어 원자층 증착을 사용하여, 메모리 홀(630)의 측벽(SW)을 따라 그리고/또는 각각의 워드 라인 층 내에 증착될 수 있다. 예를 들어, 각각의 열(예를 들어, 재료들에 의해 메모리 홀(630) 내에 형성되는 필러(pillar))은 SiN 또는 다른 질화물과 같은 전하 트래핑 층 또는 필름(663), 터널링 층(664), 폴리실리콘 바디 또는 채널(665), 및 유전체 코어(666)를 포함할 수 있다. 워드 라인 층은 차단 산화물(blocking oxide)/블록 하이-k 재료(660), 금속 배리어(barrier)(661), 및 제어 게이트로서 텅스텐과 같은 전도성 금속(662)을 포함할 수 있다. 예를 들어, 제어 게이트들(690, 691, 692, 693, 694)이 제공된다. 이러한 예에서, 금속을 제외한 층들 모두가 메모리 홀(630)에 제공된다. 다른 접근법들에서, 층들 중 일부는 제어 게이트 층 내에 있을 수 있다. 부가적인 필러들이 상이한 메모리 홀들에 유사하게 형성된다. 필러는 NAND 스트링의 열 활성 영역(active area, AA)을 형성할 수 있다.
데이터 메모리 셀(MC)이 프로그래밍될 때, 전자들은 메모리 셀(MC)과 연관된 전하 트래핑 층(663)의 일부에 저장된다. 이러한 전자들은 채널(665)로부터 전하 트래핑 층(663) 내로, 그리고 터널링 층(664)을 통해 인출된다. 메모리 셀(MC)의 Vth는 저장된 전하의 양에 비례하여 증가된다. 소거 동작 동안, 전자들이 채널(665)로 복귀한다.
메모리 홀들(630) 각각은 차단 산화물 층, 전하 트래핑 층(663), 터널링 층(664) 및 채널 층(665)을 포함하는 복수의 환형(annular) 층들로 충전될 수 있다. 메모리 홀들(630) 각각의 코어 구역은 바디 재료로 충전되고, 복수의 환형 층들은 메모리 홀들(630) 각각에서 코어 구역과 워드 라인 사이에 있다.
NAND 스트링은 일정 길이의 채널(665)이 기판 상에 형성되지 않기 때문에 플로팅 바디 채널(665)을 갖는 것으로 간주될 수 있다. 추가로, NAND 스트링은 복수의 워드 라인 층들에 의해 스택에서 서로의 위에 제공되고, 유전체 층들에 의해 서로로부터 분리된다.
도 7a는 본 명세서에 설명된 바와 같은 수직 메모리 셀 스트랜드(strand)들일 수 있는 복수의 메모리 홀들(722), 및 하나의 완전한 메모리 구조물들을 필요로 하지 않는 복수의 더미 홀들(705)을 갖는 메모리 어레이(700)의 개략적인 평면도를 도시한다. 얕은 트렌치 에칭 또는 얕은 에칭 특징부(SHE)(710)는 인접한 스트링들을 서로 전기적으로 격리시키기 위해 복수(예를 들어, 5개)의 워드 라인들을 통해 연장되지만, 칩을 완전히 관통하지는 않는다. SHE는 정렬된 더미 홀들(705)의 그룹을 통해 직접 연장되며, 그에 의해, 이러한 더미 홀들(705)이 데이터를 저장하거나 또는 그렇지 않으면 기능적 메모리 셀들인 것을 방지한다.
이제 도 8a 및 도 8b를 참조하면, 더미 홀들이 없다. 도 7a 및 도 7b의 메모리 구조물(700)과는 달리, SHE(810)는 메모리 셀들(825)의 2개의 인접한 행들 사이의 갭에 위치되고 메모리 홀들(825)과 중첩되며, 그에 의해, 메모리 홀들(825)로서 본 명세서에 도시된 작업 메모리 스트랜드의 상단에서 적어도 SGD 스위치의 측면 내로 아래로 에칭된 트렌치를 갖는 작업 스트랜드를 생성한다. 이러한 구성은 메모리 홀들(822, 825) 전부가 기능적이므로 수율 및 메모리 밀도를 실질적으로 개선시키며, 즉 더 적은 메모리 홀들이 낭비된다.
완전 원형 메모리 홀들(822)과는 달리, SHE(810)에 의해 부분적으로 절단되는 메모리 홀들(825) 및 SGD 스위치들은 반원형 형상을 가지며, 이는 반원일 수 있거나 또는 반원보다 더 크거나 더 작을 수 있다. 일부 경우들에서, 메모리 홀들(825) 및 SGD 스위치들은 SHE(810)의 일측 상에서 반원들보다 작고, SHE(810)의 다른 측 상에서 반원들보다 클 수 있다.
메모리 홀들(822, 825)은 복수의 비트 라인들(830)(도 8a에서 비트 라인들(0 내지 7)로 라벨링됨)과 연결된다. 예시의 편의를 위해, 8개의 비트 라인들(830)만이 도시되어 있다. 비트 라인들(830)은 메모리 홀들 위로 연장되고, 연결 지점들을 통해 선택 메모리 홀들에 연결된다. 각각의 스트링 영역 내의 메모리 홀들은 또한 하나의 단부에서 SGD 스위치에 연결되고 다른 단부에서 SGS 스위치에 연결된다. SHE 트렌치(810)는 SGD 스위치의 일부 내로 에칭될 수 있다.
이제 도 9를 참조하면, 제조 동작의 변동들 및 결함들로 인해, SHE는 메모리 홀들의 인접한 행들 사이에서 중앙에 위치되지 않을 수 있다. 이것이 발생할 때, SHE 트렌치의 일측 상의 반원형 SGD들은 SHE 트렌치의 다른 측 상의 반원형 SGD들보다 치수적으로 더 클 수 있다. 치수적으로 더 큰 SGD들을 포함하는 메모리 홀들은 이하에서 "언더시프트된 SGD들"로 지칭되고, 치수적으로 더 작은 SGD들을 포함하는 메모리 홀들은 이하에서 "오버시프트된 메모리 홀들"로 지칭된다. 예시된 바와 같이, 각각의 스트링은 언더시프트된 반원형 SGD들의 하나의 행, 전체-원 SGD들의 2개의 행들, 및 오버시프트된 반원형 SGD들의 하나의 행을 갖는다. 스트링 1을 참조하면, 행 0은 오버시프트된 반원 SGD들(925b)을 포함하고; 행들 1 및 2는 전체 원 SGD들(922)을 포함하며; 행 3은 언더시프트된 반원 SGD들(925a)을 포함한다.
도 10은 일부 설명된 실시예들에 따른, 상이한 메모리 홀들의 SGDT들에 대한 Vt 분포들을 도시하는 그래프(1050)를 예시한다. 일부 실시예들에서, 메모리 시스템은 SGDT들을 포함하지 않을 수 있다는 것을 유의해야 한다. 이러한 실시예들에서, SGD는 소거 동작들을 위한 선택 게이트로서 사용되고, SGDT들에 대해 설명된 수정들이 SGD에 적용될 수 있다. 곡선들(1052a, 1052b, 1052c)(또는 플롯들)은 메모리 홀들에 대한 프로그래밍된 Vt의 분포를 표현한다. 곡선(1052a)은 FC-SGD를 포함하는 메모리 홀들의 행에 대한 Vt 분포를 도시한다. 곡선(1052b)은 SHE 절단 동작을 통해 각각의 메모리 홀로부터 멀리 절단된 제1 양을 갖는 SC-SGD 메모리 홀들을 포함하는 메모리 홀들의 행에 대한 Vt 분포를 도시한다. 곡선(1052c)은 SHE 절단 동작을 통해 각각의 메모리 홀로부터 멀리 절단된 제2 양을 갖는 SC-SGD 메모리 홀들을 포함하는 메모리 홀들의 행에 대한 Vt 분포를 도시한다. 제2 양은 제1 양과 상이하다. 게다가, 제2 양은 제1 양보다 크다. SHE 절단 동작들로 인해, SC-SGD는 FC-SGD와 비교하여 느린 소거 속도를 포함한다. 추가로, SC-SGD에 대한 절단(또는 SC-SGD로부터 제거된 재료)의 양은 소거 속도에 반비례한다. 따라서, 상대적으로 더 많은 재료가 제거되어 있는 SC-SGD는 더 느린 소거 속도를 가질 것이다.
도시된 바와 같이, FC-SGD는 가장 낮은 Vt로 프로그래밍된다. 일 예로서, 곡선(1052a)의 중심점(가장 높은 확률)은 대략 2.7 볼트("V")이다. 또한, (SC-SGD를 표현하는) 곡선들(1052b, 1052c)은, SC-SGD들이 각각 FC-SGD와 비교하여 더 높은 Vt로 프로그래밍된다는 것을 표시한다. 게다가, 상대적으로 더 높은 양의 재료 절단을 갖는 SC-SGD를 표현하는 곡선(1052c)은, 상대적으로 더 낮은 양의 재료 절단을 갖는 SC-SGD와 비교하여 SC-SGD가 더 높은 Vt로 프로그래밍된다는 것을 표시한다. 일 예로서, 곡선(1052b)의 중심점(가장 높은 확률)은 대략 4.4 V이고, 곡선(1052b)의 중심점(가장 높은 확률)은 대략 4.8 V이다. SC-SGD 기술은 느린 소거 속도로 알려져 있으며, 따라서 소거 속도들이 FC-SGD의 소거 속도보다 작게 한다. 그러나, SC-SGD에 대한 선택된 프로그래밍 전압들이 FC-SGD의 프로그래밍 전압보다 더 높다는 것은 SC-SGD 메모리 홀들의 소거 속도들이 FC-SGD의 소거 속도를 증가시키고 그와 매칭되게 하거나, 또는 적어도 임계 소거 속도 내에 있게 할 것이다.
개시된 전압들은 예시적이며 다른 실시예들에서 상이할 수 있다. 그러나, 일반적으로, FC-SGD는 가장 낮은 Vt로 프로그래밍되는 반면, SC-SGD들은 더 높은 Vt로 프로그래밍되며, 추가로, Vt는 SC-SGD의 절단 정도에 비례한다. 도 10에 설명된 실시예가 SC-SGD에 대한 더 높은 프로그래밍을 도시하지만, FC-SGD에 대한 조정들은 SC-SGD의 소거 속도들과 매칭되도록 훨씬 더 낮은 Vt들로 프로그래밍될 수 있다. 더 추가적으로, 일부 실시예들에서, SC-SGD에 대한 증가된 Vt 프로그래밍 및 FC-SGD에 대한 감소된 Vt 프로그래밍의 일부 조합은 상이한 절단 레벨들을 갖는 SC-SGD들을 포함하여, FC-SGD 및 SC-SGD들 사이의 소거 속도들과 매칭되는 데 사용될 수 있다.
도 11은 SC-SGD와 FC-SGD 사이의 소거 속도 매칭을 도시하는 그래프(1150)를 예시한다. 그래프(1150)는 중앙값 소거 상부 테일 +3σ(V 단위) 대 소거 전압(Verase)("VERA")을 도시한다. 그래프(1150)에서, FC-SGD를 표현하는 곡선(1152a)은 2.75 V로 대략적으로 프로그래밍된다. 또한, SC-SGD에 의해 모방되는 SGDT를 표현하는 곡선(1152b)(점선)은 2.75 V로 대략적으로 프로그래밍된다. 마지막으로, SC-SGD에 의해 모방되는 SGDT를 표현하는 곡선(1152c)(점선)은 4.40 V로 대략적으로 프로그래밍된다. 이들 전압들은 예시적이고, 다른 전압들이 가능하다. 그래프(1150)는, FC-SGD 및 SC-SGD 둘 모두가 동일한 전압으로 프로그래밍될 때, FC-SGD가 SC-SGD보다 높은 소거 속도를 갖는다는 것을 예시한다. 그러나, SC-SGD 상의 전압을 증가시킴으로써, 드레인과 채널 사이의 전기장이 증가하고, 그에 의해, 홀 주입을 증가시킨다. 2.75 V의 곡선(1152b)으로부터 4.40 V의 곡선(1152c)으로의 SC-SGD 상에서의 시프트는, 증가하는 음의 기울기가 더 빠른 소거 속도에 대응하므로, 증가된 Vt가 소거 속도로 하여금 증가하게 한다는 것을 보여준다. 따라서, 홀 주입 동작은 증가된 Vt에 대해 증가되고, SC-SGD 소거 속도는 FC-SGD의 소거 속도와 매칭되도록 증가할 수 있다.
도 12a 및 도 12b는 그래프들(1250, 1260)을 예시하며, 소거 속도들이 FC-SGD로부터 SC-SGD로 감소하는 것을 도시한다. 그래프들(1250, 1260)은 중앙값 소거 상부 테일 +3σ(V 단위) 대 소거 전압(Verase)("VERA")을 도시한다. 도 12a의 그래프(1250)에서, 곡선들(1252a, 1252b, 1252c)은 FC-SGD 메모리 홀들의 3개의 행들을 표현한다. 동일한 Vt로 프로그래밍될 때, 곡선들(1252a, 1252b, 1252c)은 3개의 행이 동일하거나 대략 동일한 소거 속도를 가질 것이라는 것을 예시한다.
도 12b의 그래프(1260)는 곡선들(1262a, 1262b, 1252c)이 SC-SGD 메모리 홀들의 3개의 행들을 표현한다는 것을 도시한다. 게다가, 3개의 SC-SGD들이 절단되는 정도 또는 양은 모두 상이하다. 동일한 Vt로 프로그래밍될 때, 곡선들(1262a, 1262b, 1262c)은 3개의 행이 각각 상이한 소거 속도를 가질 것이라는 것을 예시한다. 곡선(1262a)은 절단의 최소 정도/양을 갖는 행을 표현하는 반면, 곡선(1262c)은 절단의 최대 정도/양을 갖는 행을 표현한다. 곡선(1262b)은 곡선(1262a)에 의해 표현된 행과 곡선(1262c)에 의해 표현된 행 사이에서 절단의 정도/양을 갖는 행을 표현한다. 주어진 VERA에서의 소거 상부 테일 Vt의 감소, 및 증가하는 음의 기울기는 더 빠른 소거 속도에 대응하며, 따라서, 곡선(1262a)은 가장 빠른 소거 속도(및 절단의 최소 양/정도)를 갖는 SC-SGD의 행을 표현하고, 곡선(1262c)은 가장 느린 소거 속도(및 절단의 대부분의 양/정도)를 갖는 SC-SGD의 행을 표현하고, 곡선(1262b)은 소거 속도 및 절단의 양/정도의 관점에서 중간에 있는 SC-SGD의 행을 표현한다.
도 12b의 곡선들(1262a, 1262b, 1262c)은 동일한 Vt로 대략적으로 프로그래밍된 3개의 행들을 표현한다. 도 12a 및 도 12b를 참조하면, 도 12b의 곡선들(1262a, 1262b, 1262c)은, 그들 개개의 소거 속도들이 미리 결정된 임계치와 매칭되거나 또는 미리 결정된 임계치 내에서 대략적으로 매칭될 수 있도록 상이한 Vt들로의 독립적인 프로그래밍을 겪을 수 있다. 독립적인 Vt들을 사용하여, 도 12b의 곡선들(1262a, 1262b, 1262c)은 도 12a의 곡선들(1252a, 1252b, 1252c)과 각각 매칭되도록 변경될 수 있다. 따라서, 메모리 블록의 다수의 행들은 매칭되는 소거 속도들을 생성하기 위해 상이한 Vt들로 독립적으로 프로그래밍될 수 있다.
다양한 행들 및 스트링들을 프로그래밍하는 데 사용되는 Vt를 결정하기 위한 여러가지 방식들이 존재한다. 예를 들어, 일단 SHE 절단 동작이 수행되면, 어느 메모리 홀들이 전체 원(FC-SGD)이고 반원(SC-SGD)인지에 대한 결정이 이루어질 수 있다. 이어서, 어느 스트링들 및 비트 라인들이 스트링에서 SC-SGD를 갖는 메모리 홀들을 갖는지에 대한 후속 결정이 이루어질 수 있다. 이는, 예를 들어, 준비된 룩업 테이블 또는 고정 입력-출력(I/O)에 의해 수행될 수 있다. 일단 SC-SGD 메모리 홀들을 갖는 비트 라인들 또는 스트링들이 식별되면, 프로그래밍 전압이 인가될 수 있다. 예를 들어, 펄스별 프로그래밍 동작은 FC-SGD들 및 SC-SGD들 둘 모두 상의 SGDT들에 함께 인가될 수 있으며, 여기서 각각의 프로그래밍 펄스에는, 각각의 메모리 홀("MH")의 SGDT Vt 레벨이 그의 미리 결정된 검증 레벨을 교차하는지 여부를 검증하는 것을 포함하는 검증 프로세스가 뒤따른다. FC-SGD들에 대한 미리 결정된 검증 레벨은 SC-SGD들에 대한 것보다 작다. 펄스별 프로그래밍 동작은 현재 Vt 레벨이 적어도 미리 결정된 검증 레벨에 있을 때까지 계속될 수 있다. 미리 결정된 검증 레벨은 또한 룩업 테이블에 포함될 수 있거나, 또는 대안적으로 유선 또는 무선 통신 채널을 통해 제공될 수 있다. 앞서 언급된 바와 같이, FC-SGD에 대한 Vt는 SC-SGD에 대한 Vt보다 작다. 개개의 Vt들 및 그에 따른 미리 결정된 검증 레벨들은 FC-SGD 및 SC-SGD에 대한 소거 속도들과 매칭되도록 선택된다. 게다가, SC-SGD를 갖는 메모리 홀들이 절단되는 양/정도에 대한 부가적인 결정이 이루어질 수 있다. 예를 들어, SC-SDG를 갖는 메모리 홀들의 하나의 스트링이 다른 스트링보다 더 큰 정도로 절단된다는 결정이 이루어질 때, 더 큰 정도로 절단된 스트링은 다른 스트링과 비교하여 더 높은 Vt로 프로그래밍(및 검증)될 수 있다. 개개의 Vt들은, SC-SGD를 갖는 스트링에 대한 소거 속도들과 매칭되고, 또한 FC-SGD에 대한 소거 속도와 매칭되도록 선택된다. 또한, 일부 실시예들에서, FC-SGD 및 SC-SGD(SC-SGD에 대한 다수의 상이한 절단들을 포함함)에 대한 Vt는 유사한 소거 속도들로 스트링들(및 궁극적으로는 블록들)을 생성하도록 조정된다. 대안적으로, FC-SGD들 및 SC-SGD들은 상이한 검증 레벨들을 사용하여 상이한 Vt로 별개로 하나씩 차례로 프로그래밍될 수 있다.
추가로, 일부 실시예들에서, 일단 SHE 절단 동작이 수행되면, 어느 메모리 홀들이 전체 원(FC-SGD)이고 반원(SC-SGD)인지에 대한 결정이 이루어질 수 있다. 결정은, 소거 펄스를 수행하고 빠르고 느린 비트들을 카운팅하거나, 또는 블록 내의 스트링들에 대한 소거 속도들을 카운팅하고 이러한 정보를 저장함으로써 이루어질 수 있다. 이어서, 정보가 검색되고 사용되어 프로그래밍 전압을 결정할 수 있다. 예를 들어, FC-SGD 상의 SGDT는 상대적으로 낮은 Vt로 프로그래밍될 수 있는 반면, SC-SGD 상의 SGDT는 상이한 Vt들로 프로그래밍될 수 있으며, 이는 이들의 결정된 소거 속도에 기초하여 이루어지고, 이때, 결정된 소거 속도는 저장된 정보로부터 검색된다.
위의 논의는 본 발명의 원리들 및 다양한 실시예들의 예시임을 의미한다. 일단 위의 개시내용이 완전히 이해되면, 많은 변형들 및 수정들은 당업자들에게 명백해질 것이며, 설명된 디바이스들의 재료들 및 물리적 원리들에 관련된 임의의 실제 제한들에 의해서만 제한되는 본 개시내용의 범위를 벗어나지 않으면서 이용될 수 있다. 다음의 청구범위는 모든 그러한 변형들 및 수정들을 망라하는 것으로 해석되도록 의도된다.

Claims (20)

  1. 메모리 디바이스를 프로그래밍하기 위한 방법으로서,
    메모리 홀들의 제1 행(row)의 하나 이상의 선택 게이트들을 제1 임계 전압으로 프로그래밍하는 단계 - 상기 메모리 홀들의 제1 행의 상기 하나 이상의 선택 게이트들은 전체 원 드레인 측 선택 게이트(full circle drain side select gate, FC-SGD)를 정의함 -;
    상기 제1 임계 전압에 기초하여, 상기 메모리 홀들의 제1 행의 상기 하나 이상의 선택 게이트들이 제1 소거 속도를 포함하게 하는 단계;
    메모리 홀들의 제2 행의 하나 이상의 선택 게이트들을 상기 제1 임계 전압과 상이한 제2 임계 전압으로 프로그래밍하는 단계 - 상기 메모리 홀들의 제2 행의 상기 하나 이상의 선택 게이트들은 반원 드레인 측 선택 게이트(semi-circle drain side select gate, SC-SGD)를 정의함 -; 및
    상기 제2 임계 전압에 기초하여, 상기 메모리 홀들의 제2 행의 상기 하나 이상의 선택 게이트들이 적어도 상기 제1 소거 속도의 임계 소거 속도 내에 있는 제2 소거 속도를 포함하게 하는 단계를 포함하는, 메모리 디바이스를 프로그래밍하기 위한 방법.
  2. 제1항에 있어서,
    상기 제2 소거 속도는 상기 제1 소거 속도와 매칭되는, 메모리 디바이스를 프로그래밍하기 위한 방법.
  3. 제1항에 있어서,
    상기 메모리 홀들의 제1 행의 상기 하나 이상의 선택 게이트들을 프로그래밍하는 단계는 제1 프로그래밍 전압을 인가하는 단계를 포함하고,
    상기 메모리 홀들의 제2 행의 상기 하나 이상의 선택 게이트들을 프로그래밍하는 단계는 상기 제1 프로그래밍 전압보다 큰 제2 프로그래밍 전압을 인가하는 단계를 포함하는, 메모리 디바이스를 프로그래밍하기 위한 방법.
  4. 제1항에 있어서,
    상기 제1 행의 상기 하나 이상의 선택 게이트들 및 상기 제2 행의 상기 하나 이상의 선택 게이트들을 프로그래밍하기 전에,
    상기 메모리 홀들의 제2 행의 상기 하나 이상의 선택 게이트들이 상기 SC-SGD를 정의하는지 여부를 결정하는 단계; 및
    미리 결정된 검증 레벨에 기초하여 상기 메모리 홀들의 제2 행의 상기 하나 이상의 선택 게이트들을 프로그래밍하는 단계를 더 포함하는, 메모리 디바이스를 프로그래밍하기 위한 방법.
  5. 제1항에 있어서,
    상기 메모리 홀들의 제1 행의 상기 하나 이상의 선택 게이트들 및 상기 메모리 홀들의 제2 행의 상기 하나 이상의 선택 게이트들을 프로그래밍하기 전에,
    상기 메모리 홀들의 제1 행의 하나 이상의 선택 게이트들 및 상기 메모리 홀들의 제2 행의 상기 하나 이상의 선택 게이트들에 소거 펄스를 제공하는 단계; 및
    상기 소거 펄스에 기초하여, 상기 메모리 홀들의 제1 행의 상기 하나 이상의 선택 게이트들의 제1 소거 속도 및 상기 메모리 홀들의 제2 행의 상기 하나 이상의 선택 게이트들의 제2 소거 속도를 결정하는 단계를 더 포함하는, 메모리 디바이스를 프로그래밍하기 위한 방법.
  6. 제5항에 있어서,
    상기 제1 소거 속도가 상기 제2 소거 속도보다 빠를 때, 상기 제1 임계 전압보다 높게 상기 제2 임계 전압을 설정하는 단계를 더 포함하는, 메모리 디바이스를 프로그래밍하기 위한 방법.
  7. 제1항에 있어서,
    상기 메모리 홀들의 제1 행의 상기 하나 이상의 선택 게이트들은 상기 메모리 디바이스의 메모리 블록의 제1 행에 위치되고,
    상기 메모리 홀들의 제2 행의 상기 하나 이상의 선택 게이트들은 상기 메모리 블록의 제2 행에 위치되는, 메모리 디바이스를 프로그래밍하기 위한 방법.
  8. 메모리 시스템으로서,
    메모리 디바이스; 및
    상기 메모리 디바이스에 동작가능하게 커플링된 제어기를 포함하며,
    상기 제어기는,
    메모리 홀들의 제1 행의 하나 이상의 선택 게이트들을 제1 임계 전압으로 프로그래밍하고 - 상기 메모리 홀들의 제1 행은 전체 원 드레인 측 선택 게이트(FC-SGD)를 정의함 -;
    상기 제1 임계 전압에 기초하여, 상기 메모리 홀들의 제1 행이 제1 소거 속도를 포함하게 하고;
    메모리 홀들의 제2 행의 하나 이상의 선택 게이트들을 상기 제1 임계 전압과 상이한 제2 임계 전압으로 프로그래밍하고 - 상기 메모리 홀들의 제2 행은 반원 드레인 측 선택 게이트(SC-SGD)를 정의함 -; 그리고,
    상기 제2 임계 전압에 기초하여, 상기 메모리 홀들의 제2 행이 적어도 상기 제1 소거 속도의 임계 소거 속도 내에 있는 제2 소거 속도를 포함하게 하도록
    구성되는, 메모리 시스템.
  9. 제8항에 있어서,
    상기 제2 소거 속도는 상기 제1 소거 속도와 매칭되는, 메모리 시스템.
  10. 제8항에 있어서,
    상기 제어기는,
    상기 메모리 홀들의 제1 행의 상기 하나 이상의 선택 게이트들을 프로그래밍하고 - 상기 프로그래밍하는 것은 제1 프로그래밍 전압을 인가하는 것을 포함함 -; 그리고
    상기 메모리 홀들의 제2 행의 상기 하나 이상의 선택 게이트들을 프로그래밍하도록 - 상기 프로그래밍하는 것은 상기 제1 프로그래밍 전압보다 큰 제2 프로그래밍 전압을 인가하는 것을 포함함 -
    추가로 구성되는, 메모리 시스템.
  11. 제8항에 있어서,
    상기 제어기는, 상기 제1 행 및 상기 제2 행을 프로그래밍하기 전에,
    상기 메모리 홀들의 제2 행의 상기 하나 이상의 선택 게이트들이 상기 SC-SGD를 정의하는지 여부를 결정하고; 그리고
    미리 결정된 검증 레벨에 기초하여 상기 메모리 홀들의 제2 행의 상기 하나 이상의 선택 게이트들을 프로그래밍하도록
    추가로 구성되는, 메모리 시스템.
  12. 제8항에 있어서,
    상기 제어기는, 상기 제1 행 및 상기 제2 행을 프로그래밍하기 전에,
    상기 메모리 홀들의 제1 행의 하나 이상의 선택 게이트들 및 상기 메모리 홀들의 제2 행의 상기 하나 이상의 선택 게이트들에 소거 펄스를 제공하고; 그리고
    상기 소거 펄스에 기초하여, 상기 메모리 홀들의 제1 행의 상기 하나 이상의 선택 게이트들의 제1 소거 속도 및 상기 메모리 홀들의 제2 행의 상기 하나 이상의 선택 게이트들의 제2 소거 속도를 결정하도록
    추가로 구성되는, 메모리 시스템.
  13. 제12항에 있어서,
    상기 제어기는, 상기 제1 소거 속도가 상기 제2 소거 속도보다 빠를 때, 상기 제1 임계 전압보다 높게 상기 제2 임계 전압을 설정하도록 추가로 구성되는, 메모리 시스템.
  14. 제8항에 있어서,
    상기 메모리 홀들의 제1 행의 상기 하나 이상의 선택 게이트들은 상기 메모리 디바이스의 메모리 블록의 제1 행에 위치되고,
    상기 메모리 홀들의 제2 행의 상기 하나 이상의 선택 게이트들은 상기 메모리 블록의 제2 행에 위치되는, 메모리 시스템.
  15. 명령어들을 저장하도록 구성된 비일시적 컴퓨터 판독가능 저장 매체로서,
    상기 명령어들은, 메모리 시스템의 제어기에 포함된 프로세서에 의해 실행될 때, 상기 메모리 시스템으로 하여금,
    메모리 홀들의 제1 행의 하나 이상의 선택 게이트들을 제1 임계 전압으로 프로그래밍하고 - 상기 메모리 홀들의 제1 행은 전체 원 드레인 측 선택 게이트(FC-SGD)를 정의함 -;
    상기 제1 임계 전압에 기초하여, 상기 메모리 홀들의 제1 행이 제1 소거 속도를 포함하게 하고;
    메모리 홀들의 제2 행의 하나 이상의 선택 게이트들을 상기 제1 임계 전압과 상이한 제2 임계 전압으로 프로그래밍하고 - 상기 메모리 홀들의 제2 행은 반원 드레인 측 선택 게이트(SC-SGD)를 정의함 -; 그리고,
    상기 제2 임계 전압에 기초하여, 상기 메모리 홀들의 제2 행이 적어도 상기 제1 소거 속도의 임계 소거 속도 내에 있는 제2 소거 속도를 포함하게 하기 위한
    단계들을 수행하게 하는, 비일시적 컴퓨터 판독가능 저장 매체.
  16. 제15항에 있어서,
    상기 제2 소거 속도는 상기 제1 소거 속도와 매칭되는, 비일시적 컴퓨터 판독가능 저장 매체.
  17. 제15항에 있어서,
    상기 명령어들은 추가로, 상기 메모리 시스템으로 하여금,
    상기 메모리 홀들의 제1 행의 상기 하나 이상의 선택 게이트들을 프로그래밍하고 - 상기 프로그래밍하는 것은 제1 프로그래밍 전압을 인가하는 것을 포함함 -; 그리고
    상기 메모리 홀들의 제2 행의 상기 하나 이상의 선택 게이트들을 프로그래밍하기 위한 - 상기 프로그래밍하는 것은 상기 제1 프로그래밍 전압보다 큰 제2 프로그래밍 전압을 인가하는 것을 포함함 -
    단계들을 수행하게 하는, 비일시적 컴퓨터 판독가능 저장 매체.
  18. 제15항에 있어서,
    상기 명령어들은 추가로, 상기 메모리 시스템으로 하여금, 상기 제1 행 및 상기 제2 행을 프로그래밍하기 전에,
    상기 메모리 홀들의 제2 행의 상기 하나 이상의 선택 게이트들이 상기 SC-SGD를 정의하는지 여부를 결정하고; 그리고
    미리 결정된 검증 레벨에 기초하여 상기 메모리 홀들의 제2 행의 상기 하나 이상의 선택 게이트들을 프로그래밍하기 위한
    단계들을 수행하게 하는, 비일시적 컴퓨터 판독가능 저장 매체.
  19. 제18항에 있어서,
    상기 명령어들은 추가로, 상기 메모리 시스템으로 하여금, 상기 제1 행 및 상기 제2 행을 프로그래밍하기 전에,
    상기 메모리 홀들의 제1 행의 상기 하나 이상의 선택 게이트들 및 상기 메모리 홀들의 제2 행의 상기 하나 이상의 선택 게이트들에 소거 펄스를 제공하고; 그리고
    상기 소거 펄스에 기초하여, 상기 메모리 홀들의 제1 행의 상기 하나 이상의 선택 게이트들의 제1 소거 속도 및 상기 메모리 홀들의 제2 행의 상기 하나 이상의 선택 게이트들의 제2 소거 속도를 결정하기 위한
    단계들을 수행하게 하는, 비일시적 컴퓨터 판독가능 저장 매체.
  20. 제19항에 있어서,
    상기 명령어들은 추가로, 상기 메모리 시스템으로 하여금, 상기 제1 소거 속도가 상기 제2 소거 속도보다 빠를 때, 상기 제1 임계 전압보다 높게 상기 제2 임계 전압을 설정하기 위한 단계들을 수행하게 하는, 비일시적 컴퓨터 판독가능 저장 매체.
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