JP7220817B2 - 半円sgdによる消去速度変動を補正するためのシステム及び方法 - Google Patents
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Description
Claims (20)
- メモリデバイスをプログラムするための方法であって、前記方法は、
第1のメモリホールの行の1つ以上の選択ゲートを第1の閾値電圧にプログラムすることであって、前記第1のメモリホールの行の前記1つ以上の選択ゲートは、全円ドレイン側選択ゲート(FC-SGD)を画定する、ことと、
前記第1の閾値電圧に基づいて、前記第1のメモリホールの行の前記1つ以上の選択ゲートに第1の消去速度を含ませることと、
第2のメモリホールの行の1つ以上の選択ゲートを、前記第1の閾値電圧とは異なる第2の閾値電圧にプログラムすることであって、前記第2のメモリホールの行の前記1つ以上の選択ゲートは、半円ドレイン側選択ゲート(SC-SGD)を画定する、ことと、
前記第2の閾値電圧に基づいて、前記第2のメモリホールの行の前記1つ以上の選択ゲートに、前記第1の消去速度の少なくとも閾値消去速度内である第2の消去速度を含ませることと、を含む、方法。 - 前記第2の消去速度は、前記第1の消去速度と一致する、請求項1に記載の方法。
- 前記第1のメモリホールの行の前記1つ以上の選択ゲートをプログラムすることは、第1のプログラミング電圧を印加することを含み、
前記第2のメモリホールの行の前記1つ以上の選択ゲートをプログラムすることは、前記第1のプログラミング電圧より大きい第2のプログラミング電圧を印加することを含む、請求項1に記載の方法。 - 前記第1の行の前記1つ以上の選択ゲート及び前記第2の行の前記1つ以上の選択ゲートをプログラムする前に、
前記第2のメモリホールの行の前記1つ以上の選択ゲートが、前記SC-SGDを画定するかどうかを決定することと、
所定の検証レベルに基づいて、前記第2のメモリホールの行の前記1つ以上の選択ゲートをプログラムすることと、を更に含む、請求項1に記載の方法。 - 前記第1のメモリホールの行の前記1つ以上の選択ゲート及び前記第2のメモリホールの行の前記1つ以上の選択ゲートをプログラムする前に、
前記第1のメモリホールの行の1つ以上の選択ゲート及び前記第2のメモリホールの行の前記1つ以上の選択ゲートに消去パルスを提供することと、
前記消去パルスに基づいて、前記第1のメモリホールの行の前記1つ以上の選択ゲートの第1の消去速度と、前記第2のメモリホールの行の前記1つ以上の選択ゲートの第2の消去速度とを決定することと、を更に含む、請求項1に記載の方法。 - 前記第1の消去速度が前記第2の消去速度より速いとき、前記第2の閾値電圧を前記第1の閾値電圧より高く設定することを更に含む、請求項5に記載の方法。
- 前記第1のメモリホールの行の前記1つ以上の選択ゲートは、前記メモリデバイスのメモリブロックの第1の行に位置し、
前記第2のメモリホールの行の前記1つ以上の選択ゲートは、前記メモリブロックの第2の行に位置する、請求項1に記載の方法。 - メモリシステムであって、
メモリデバイスと、
前記メモリデバイスに動作可能に結合されたコントローラであって、前記コントローラは、
第1のメモリホールの行の1つ以上の選択ゲートを第1の閾値電圧にプログラムすることであって、前記第1のメモリホールの行は、全円ドレイン側選択ゲート(FC-SGD)を画定する、ことと、
前記第1の閾値電圧に基づいて、前記第1のメモリホールの行に第1の消去速度を含ませることと、
第2のメモリホールの行の1つ以上の選択ゲートを、前記第1の閾値電圧とは異なる第2の閾値電圧にプログラムすることであって、前記第2のメモリホールの行は、半円ドレイン側選択ゲート(SC-SGD)を画定する、ことと、
前記第2の閾値電圧に基づいて、前記第2のメモリホールの行に、前記第1の消去速度の少なくとも閾値消去速度内である第2の消去速度を含ませることと、を行うように構成されている、コントローラと、を備える、メモリシステム。 - 前記第2の消去速度は、前記第1の消去速度と一致する、請求項8に記載のメモリシステム。
- 前記コントローラは、
前記第1のメモリホールの行の前記1つ以上の選択ゲートをプログラムすることであって、第1のプログラミング電圧を印加することを含む、ことと、
前記第2のメモリホールの行の前記1つ以上の選択ゲートをプログラムすることであって、前記第1のプログラミング電圧より大きい第2のプログラミング電圧を印加することを含む、ことと、を行うように更に構成されている、請求項8に記載のメモリシステム。 - 前記コントローラは、前記第1の行及び前記第2の行をプログラムする前に、
前記第2のメモリホールの行の前記1つ以上の選択ゲートが、前記SC-SGDを画定するかどうかを決定することと、
所定の検証レベルに基づいて、前記第2のメモリホールの行の前記1つ以上の選択ゲートをプログラムすることと、を行うように更に構成されている、請求項8に記載のメモリシステム。 - 前記コントローラは、前記第1の行及び前記第2の行をプログラムする前に、
前記第1のメモリホールの行の1つ以上の選択ゲート及び前記第2のメモリホールの行の前記1つ以上の選択ゲートに消去パルスを提供することと、
前記消去パルスに基づいて、前記第1のメモリホールの行の前記1つ以上の選択ゲートの第1の消去速度と、前記第2のメモリホールの行の前記1つ以上の選択ゲートの第2の消去速度とを決定することと、を行うように更に構成されている、請求項8に記載のメモリシステム。 - 前記コントローラは、前記第1の消去速度が前記第2の消去速度より速いとき、前記第2の閾値電圧を前記第1の閾値電圧より高く設定するように更に構成されている、請求項12に記載のメモリシステム。
- 前記第1のメモリホールの行の前記1つ以上の選択ゲートは、前記メモリデバイスのメモリブロックの第1の行に位置し、
前記第2のメモリホールの行の前記1つ以上の選択ゲートは、前記メモリブロックの第2の行に位置する、請求項8に記載のメモリシステム。 - 命令を記憶するように構成された非一時的コンピュータ可読記憶媒体であって、前記命令は、メモリシステムのコントローラに含まれるプロセッサによって実行されると、前記メモリシステムに、
第1のメモリホールの行の1つ以上の選択ゲートを第1の閾値電圧にプログラムするステップであって、前記第1のメモリホールの行は、全円ドレイン側選択ゲート(FC-SGD)を画定する、ステップと、
前記第1の閾値電圧に基づいて、前記第1のメモリホールの行に第1の消去速度を含ませるステップと、
第2のメモリホールの行の1つ以上の選択ゲートを、前記第1の閾値電圧とは異なる第2の閾値電圧にプログラムするステップであって、前記第2のメモリホールの行は、半円ドレイン側選択ゲート(SC-SGD)を画定する、ステップと、
前記第2の閾値電圧に基づいて、前記第2のメモリホールの行に、前記第1の消去速度の少なくとも閾値消去速度内である第2の消去速度を含ませるステップと、を実行させる、非一時的コンピュータ可読記憶媒体。 - 前記第2の消去速度は、前記第1の消去速度と一致する、請求項15に記載の非一時的コンピュータ可読記憶媒体。
- 前記命令は、前記メモリシステムに、
前記第1のメモリホールの行の前記1つ以上の選択ゲートをプログラムするステップであって、第1のプログラミング電圧を印加することを含む、ステップと、
前記第2のメモリホールの行の前記1つ以上の選択ゲートをプログラムするステップであって、前記第1のプログラミング電圧より大きい第2のプログラミング電圧を印加することを含む、ステップと、を更に実行させる、請求項15に記載の非一時的コンピュータ可読記憶媒体。 - 前記命令は、前記メモリシステムに、前記第1の行及び前記第2の行をプログラムする前に、
前記第2のメモリホールの行の前記1つ以上の選択ゲートが、前記SC-SGDを画定するかどうかを決定するステップと、
所定の検証レベルに基づいて、前記第2のメモリホールの行の前記1つ以上の選択ゲートをプログラムするステップと、を更に実行させる、請求項15に記載の非一時的コンピュータ可読記憶媒体。 - 前記命令は、前記メモリシステムに、前記第1の行及び前記第2の行をプログラムする前に、
前記第1のメモリホールの行の前記1つ以上の選択ゲート及び前記第2のメモリホールの行の前記1つ以上の選択ゲートに消去パルスを提供するステップと、
前記消去パルスに基づいて、前記第1のメモリホールの行の前記1つ以上の選択ゲートの第1の消去速度と、前記第2のメモリホールの行の前記1つ以上の選択ゲートの第2の消去速度とを決定するステップと、を更に実行させる、請求項18に記載の非一時的コンピュータ可読記憶媒体。 - 前記命令は、前記メモリシステムに、前記第1の消去速度が前記第2の消去速度より速いとき、前記第2の閾値電圧を前記第1の閾値電圧より高く設定するステップを更に実行させる、請求項19に記載の非一時的コンピュータ可読記憶媒体。
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