JP2020096165A - チャンネル構造体を有する半導体素子 - Google Patents

チャンネル構造体を有する半導体素子 Download PDF

Info

Publication number
JP2020096165A
JP2020096165A JP2019150415A JP2019150415A JP2020096165A JP 2020096165 A JP2020096165 A JP 2020096165A JP 2019150415 A JP2019150415 A JP 2019150415A JP 2019150415 A JP2019150415 A JP 2019150415A JP 2020096165 A JP2020096165 A JP 2020096165A
Authority
JP
Japan
Prior art keywords
dummy
ghost
layer
cell
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2019150415A
Other languages
English (en)
Inventor
侖 煥 孫
Yoon Hwan Son
侖 煥 孫
石 千 白
Seok Cheon Baek
石 千 白
志 成 千
Ji Sung Cheon
志 成 千
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2020096165A publication Critical patent/JP2020096165A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】高集積化に有利な半導体素子を提供する。【解決手段】本発明の半導体素子は、基板上に複数の絶縁層と複数の配線層とが交互に積層された積層構造体と、積層構造体を第１方向に横切る分離領域と、第１方向に垂直な第２方向に積層構造体内に延びる複数の第１チャンネル構造体と、分離領域内に配置され、第２方向に積層構造体内に延びる複数の第１パターンと、を備え、複数の第１パターンの底は、複数の第１チャンネル構造体の底よりも基板の上面から第２方向に更に遠く離れるように配置される。【選択図】図１

Description

本発明は、半導体素子に関する。
半導体素子の高集積化に伴って、チャンネルホールのアスペクト比は徐々に増加している。アスペクト比の増加は、チャンネルホールの垂直形成を難しくする。セルブロックの端に配置されたチャンネルホールは、曲げ（ｂｅｎｄｉｎｇ）及び／又はオープン不良（ｎｏｔ ｏｐｅｎｉｎｇ）などの工程不良に脆弱な傾向にある。
米国特許第９，５７６，９７３号明細書
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、高集積化に有利な半導体素子を提供することにある。
上記目的を達成するためになされた本発明の一態様による半導体素子は、基板上に複数の絶縁層と複数の配線層とが交互に積層された積層構造体と、前記積層構造体を第１方向に横切る分離領域と、前記第１方向に垂直な第２方向に前記積層構造体内に延びる複数の第１チャンネル構造体と、前記分離領域内に配置され、前記第２方向に前記積層構造体内に延びる複数の第１パターンと、を備え、前記複数の第１パターンの底は、前記複数の第１チャンネル構造体の底よりも前記基板の上面から前記第２方向に更に遠く離れるように配置される。
上記目的を達成するためになされた本発明の他の態様による半導体素子は、第１領域及び前記第１領域に隣接する第２領域を有する基板と、前記基板上の前記第２領域内に複数の絶縁層と複数のダミー層とが交互に積層された第１積層構造体と、前記第１積層構造体を第１方向に横切る分離領域と、前記第１積層構造体内に前記第１方向に垂直な第１方向に延びる複数のダミーチャンネル構造体と、前記分離領域内に配置され、前記第１積層構造体内に前記第２方向に延びる複数のダミーパターンと、を備え、前記複数のダミーパターンの底は、前記複数のダミーチャンネル構造体の底よりも前記基板の上面から前記第２方向に更に遠く離れるように配置される。
上記目的を達成するためになされた本発明の更に他の態様による半導体素子は、基板上に複数の下部絶縁層と複数の下部配線層とが交互に積層された下部積層構造体と、前記下部積層構造体上に複数の上部絶縁層と複数の上部配線層とが交互に積層された上部積層構造体と、前記基板の上面に垂直な第２方向に配置され、前記上部積層構造体を貫通して前記下部積層構造体内に延びる複数のチャンネル構造体と、前記上部積層構造体及び前記下部積層構造体を前記第２方向に垂直な第１方向に横切る分離領域と、前記分離領域内に配置され、前記下部積層構造体内に延びる複数の下部パターンと、前記分離領域内に配置され、前記上部積層構造体内に延びる複数の上部パターンと、を備え、前記複数の下部パターンの底は、前記複数のチャンネル構造体の底よりも前記基板の上面から前記第２方向に更に遠く離れるように配置される。
本発明によれば、分離領域内に複数のゴーストホールを提供する。複数のゴーストホールはマスクパターンの開口率を均一に調節する役割をする。複数のゴーストホールは、複数のセルチャンネルホールの曲げ及びオープン不良などの工程不良を減少させる役割をする。これにより、量産効率を向上させ、高集積化に有利な半導体素子を具現することができる。
本発明の一実施形態による半導体素子の一例を説明するための図３の切断線Ｉ−Ｉ’に沿った断面図である。 本発明の一実施形態による半導体素子の一例を説明するための図３の切断線ＩＩ−ＩＩ’に沿った断面図である。 本発明の一実施形態による半導体素子の一例を説明するためのレイアウトである。 図３のＥ４及びＥ５を詳細に示す拡大図である。 図３のＥ４及びＥ５を詳細に示す拡大図である。 図３のＥ４及びＥ５を詳細に示す拡大図である。 図３のＥ４及びＥ５を詳細に示す拡大図である。 図１のＥ１を詳細に示す拡大図である。 図８の主要構成を示す水平断面図である。 図２のＥ２を詳細に示す拡大図である。 図１０の主要構成を示す水平断面図である。 図２のＥ３を詳細に示す拡大図である。 本発明の一実施形態による半導体素子の他の例を説明するための図３の切断線Ｉ−Ｉ’に沿った断面図である。 本発明の他の実施形態による半導体素子を説明するための図３の切断線Ｉ−Ｉ’に沿った断面図である。 本発明の他の実施形態による半導体素子を説明するための図３の切断線ＩＩ−ＩＩ’に沿った断面図である。 図１４のＥ６及びＥ７を詳細に示す拡大図である。 図１４のＥ６及びＥ７を詳細に示す拡大図である。 図１５のＥ８及びＥ９を詳細に示す拡大図である。 図１５のＥ８及びＥ９を詳細に示す拡大図である。 本発明の一実施形態による半導体素子の他の例を説明するためのレイアウトである。 本発明の一実施形態による半導体素子の他の例を説明するためのレイアウトである。 図２１の切断線ＩＩＩ−ＩＩＩ’に沿った断面図である。 本発明の一実施形態による半導体素子の形成方法の一例を説明するための図３の切断線Ｉ−Ｉ’に沿った断面図である。 本発明の一実施形態による半導体素子の形成方法の一例を説明するための図３の切断線Ｉ−Ｉ’に沿った断面図である。 本発明の一実施形態による半導体素子の形成方法の一例を説明するための図３の切断線Ｉ−Ｉ’に沿った断面図である。 本発明の一実施形態による半導体素子の形成方法の一例を説明するための図３の切断線Ｉ−Ｉ’に沿った断面図である。 本発明の一実施形態による半導体素子の形成方法の一例を説明するための図３の切断線Ｉ−Ｉ’に沿った断面図である。 本発明の一実施形態による半導体素子の形成方法の一例を説明するための図３の切断線Ｉ−Ｉ’に沿った断面図である。 本発明の一実施形態による半導体素子の形成方法の一例を説明するための図３の切断線Ｉ−Ｉ’に沿った断面図である。 本発明の一実施形態による半導体素子の形成方法の一例を説明するための図３の切断線Ｉ−Ｉ’に沿った断面図である。 図３０のＥ１０を詳細に示す拡大図である。 図３１の主要構成を示す水平断面図である。 本発明の一実施形態による半導体素子の形成方法の一例を説明するための図３の切断線Ｉ−Ｉ’に沿った断面図である。 本発明の他の実施形態による半導体素子の形成方法を説明するための図３の切断線Ｉ−Ｉ’に沿った断面図である。 本発明の他の実施形態による半導体素子の形成方法を説明するための図３の切断線Ｉ−Ｉ’に沿った断面図である。 本発明の他の実施形態による半導体素子の形成方法を説明するための図３の切断線Ｉ−Ｉ’に沿った断面図である。 本発明の他の実施形態による半導体素子の形成方法を説明するための図３の切断線Ｉ−Ｉ’に沿った断面図である。 本発明の他の実施形態による半導体素子の形成方法を説明するための図３の切断線Ｉ−Ｉ’に沿った断面図である。 本発明の他の実施形態による半導体素子の形成方法を説明するための図３の切断線Ｉ−Ｉ’に沿った断面図である。
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。図１及び図２は、本発明の一実施形態による半導体素子の一例を説明するための断面図であり、図３は、本発明の一実施形態による半導体素子の一例を説明するためのレイアウトである。図４〜図７は、図３のＥ４及びＥ５を詳細に示す拡大図である。図８は、図１のＥ１を詳細に示す拡大図であり、図９は、図８の主要構成を示す水平断面図である。図１０は、図２のＥ２を詳細に示す拡大図であり、図１１は、図１０の主要構成を示す水平断面図である。図１２は、図２のＥ３を詳細に示す拡大図である。図１は、図３の切断線Ｉ−Ｉ’に沿った断面図であり、図２は、図３の切断線ＩＩ−ＩＩ’に沿った断面図である。本実施形態による半導体素子は、ＶＮＡＮＤ又は３Ｄフラッシュメモリなどの不揮発性メモリ素子を含む。本実施形態による半導体素子は、ＣＯＰ（Ｃｅｌｌ Ｏｎ Ｐｅｒｉｐｈｅｒａｌ）構造を含むものと解釈することができる。
図１を参照すると、本実施形態による半導体素子は、基板２１、素子分離層２３、複数のトランジスタ２５、第１絶縁層２７、複数の周辺回路配線２９、下部埋め込み導電層３１、中間埋め込み導電層３３、代替導電性ライン（例：ソースライン）３５、支持板３７、活性積層構造体４０Ａ、複数のセルチャンネルホール５３、複数のセルゴーストホール５４、複数のセルチャンネル構造体６９、複数のセルゴーストパターン７９Ｒ、第３絶縁層８１、セル分離トレンチ８３、及び分離絶縁層８５を含む。
活性積層構造体４０Ａは、交互に繰り返し積層された複数の絶縁層４１と複数の電極層４５とを含む。例えば、互いに隣接する一対の電極層４５は、複数の絶縁層４１の一つによって分離される。複数のセルチャンネル構造体６９の各々は、情報保存パターン６５、チャンネルパターン６６、コアパターン６７、及びビットパッド６８を含む。複数のセルゴーストパターン７９Ｒの各々は、セルゴースト情報保存パターン７５Ｒ、ゴーストチャンネル７６、ゴーストコア７７、及びパッド７８を含む。複数のセルゴーストホール５４、複数のセルゴーストパターン７９Ｒ、セル分離トレンチ８３、及び分離絶縁層８５は、セル分離領域ＷＣ内に配置される。複数のセルチャンネル構造体６９は複数の第１チャンネル構造体と指称され、複数のセルゴーストパターン７９Ｒは複数の第１パターンと指称される。
一実施形態によると、セル分離トレンチ８３は、ワードラインカット（ｗｏｒｄ ｌｉｎｅ ｃｕｔ）に該当する。複数の電極層４５のうちのいくつかは、ワードライン（ｗｏｒｄ ｌｉｎｅ）に該当する。複数の電極層４５のうちの最下層は、ゲート誘導ドレインリーク（Ｇａｔｅ−Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ：ＧＩＤＬ）制御ラインに該当する。複数の電極層４５のうちの下から二番目の層は、接地選択ライン（Ｇｒｏｕｎｄ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ：ＧＳＬ）又はソース選択ライン（Ｓｏｕｒｃｅ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ：ＳＳＬ）に該当する。代替導電性ライン３５は、共通ソースライン（Ｃｏｍｍｏｎ Ｓｏｕｒｃｅ Ｌｉｎｅ：ＣＳＬ）に該当する。複数の電極層４５のうちの最上層は、ＧＩＤＬ制御ラインに該当する。複数の電極層４５のうちの上から二番目の層及び三番目の層は、ストリング選択ライン（Ｓｔｒｉｎｇ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ：ＳＳＬ）又はドレイン選択ライン（Ｄｒａｉｎ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ：ＤＳＬ）に該当する。
図２を参照すると、本実施形態による半導体素子は、基板２１、素子分離層２３、複数のトランジスタ２５、第１絶縁層２７、複数の周辺回路配線２９、ソースモールド層３４、支持板３７、第２絶縁層３８、非活性積層構造体４０、複数のダミーチャンネルホール５３Ｄ、複数のダミーゴーストホール５４Ｄ、複数のダミーチャンネル構造体６９Ｄ、複数のダミーゴーストパターン７９、第３絶縁層８１、及び分離絶縁層８５を含む。一実施形態によると、図１の構造体は基板２１の第１部分上に位置し、図２の構造体は基板２１の第２部分上に位置する。
非活性積層構造体４０は、交互に繰り返し積層された複数の絶縁層４１と複数のモールド層４３とを含む。例えば、互いに隣接する一対の絶縁層４１は、複数のモールド層４３のうちの一つによって分離される。複数のダミーチャンネル構造体６９Ｄの各々は、複数のダミーチャンネルホール５３Ｄのうちの対応する一つの内部に配置される。複数のダミーチャンネル構造体６９Ｄの各々は、情報保存パターン６５、チャンネルパターン６６、コアパターン６７、及びビットパッド６８を含む。複数のダミーゴーストパターン７９の各々は、複数のダミーゴーストホール５４Ｄのうちの対応する一つの内部に配置される。複数のダミーゴーストパターン７９の各々は、ダミーゴースト情報保存パターン７５、ゴーストチャンネル７６、ゴーストコア７７、及びパッド７８を含む。複数のダミーゴーストホール５４Ｄ及び複数のダミーゴーストパターン７９は、ダミー分離領域ＤＷＣ内に配置される。複数のダミーチャンネル構造体６９Ｄは、複数の第２チャンネル構造体と指称される。複数のダミーゴーストパターン７９は、複数の第２パターンと指称される。
図３を参照すると、本実施形態による半導体素子は、第１領域ＣＥと第２領域ＤＭとを有する基板２１を含む。第１領域ＣＥ内に複数のセルチャンネルホール５３が配置される。第２領域ＤＭ内に複数のダミーチャンネルホール５３Ｄが配置される。第１領域ＣＥを横切る複数のセル分離領域ＷＣが配置される。第２領域ＤＭを横切る複数のダミー分離領域ＤＷＣが配置される。複数のセル分離領域ＷＣは、第１領域ＣＥを第１方向に横切る。複数のダミー分離領域ＤＷＣは、第２領域ＤＭを第１方向に横切る。複数のセル分離領域ＷＣ内に複数のセル分離トレンチ８３が配置される。複数のダミー分離領域ＤＷＣ内に少なくとも一つのダミー分離トレンチ８３Ｄが配置される。複数のセル分離領域ＷＣ内に複数のセルゴーストホール５４が配置される。複数のダミー分離領域ＤＷＣ内に複数のダミーゴーストホール５４Ｄが配置される。第１領域ＣＥ及び第２領域ＤＭ内に複数の選択ライン分離パターン５８が配置される。
本実施形態によると、第１領域ＣＥは、セル（ｃｅｌｌ）領域に該当する。第２領域ＤＭは、ダミー（ｄｕｍｍｙ）領域に該当する。第２領域ＤＭは、第１領域ＣＥの外側又は外部に隣接して配置される。第２領域ＤＭは、第１領域ＣＥよりも基板２１の端に相対的に近くに配置される。
本実施形態によると、複数のダミー分離領域ＤＷＣのうちの少なくとも一つは、ダミー分離トレンチ８３Ｄが省略される。ダミー分離トレンチ８３Ｄが省略された複数のダミー分離領域ＤＷＣのうちの少なくとも一つは、第１領域ＣＥから相対的に遠く離れた場所に配置される。例えば、第１ダミー分離領域ＤＷＣ及び第２ダミー分離領域ＤＷＣが提供される。第２ダミー分離領域ＤＷＣは、第１ダミー分離領域ＤＷＣよりも第１領域ＣＥから更に遠く離れる。ダミー分離トレンチ８３Ｄは、第２ダミー分離領域ＤＷＣから省略される。ダミー分離トレンチ８３Ｄが省略された複数のダミー分離領域ＤＷＣのうちの少なくとも一つは、第２領域ＤＭの最外郭に配置される。ダミー分離トレンチ８３Ｄが省略された複数のダミー分離領域ＤＷＣのうちの少なくとも一つは、第１領域ＣＥから最も遠く離れたダミー分離領域ＤＷＣである。
図１〜図３を再び参照すると、本実施形態において、基板２１上に複数の絶縁層４１と複数の配線層（４３、４５）とが交互に積層された複数の積層構造体（４０、４０Ａ）が配置される。複数の配線層（４３、４５）は、複数のモールド層４３と複数の電極層４５とを含む。複数の積層構造体（４０、４０Ａ）は、非活性積層構造体４０と活性積層構造体４０Ａとを含む。複数の積層構造体（４０、４０Ａ）を横切る複数の分離領域（ＷＣ、ＤＷＣ）が提供される。複数の分離領域（ＷＣ、ＤＷＣ）は、複数のセル分離領域ＷＣと複数のダミー分離領域ＤＷＣとを含む。複数の分離領域（ＷＣ、ＤＷＣ）は、複数の積層構造体（４０、４０Ａ）を第１方向に横切る。
複数のチャンネルホール（５３、５３Ｄ）は、複数の積層構造体（４０、４０Ａ）内に延びる。複数のチャンネルホール（５３、５３Ｄ）は、第１方向に垂直な第２方向に複数の積層構造体（４０、４０Ａ）内に延びる。複数のチャンネルホール（５３、５３Ｄ）は、基板２１の上面に垂直であるか又は実質的に垂直である。複数のチャンネルホール（５３、５３Ｄ）は、複数のセルチャンネルホール５３と複数のダミーチャンネルホール５３Ｄとを含む。複数のチャンネルホール（５３、５３Ｄ）内に複数のチャンネル構造体（６９、６９Ｄ）が配置される。複数のチャンネル構造体（６９、６９Ｄ）は、基板２１の上面に垂直であるか又は実質的に垂直である。複数のチャンネル構造体（６９、６９Ｄ）は、複数のセルチャンネル構造体６９と複数のダミーチャンネル構造体６９Ｄとを含む。複数の分離領域（ＷＣ、ＤＷＣ）内に配置され、複数の積層構造体（４０、４０Ａ）を貫通する複数のゴーストホール（５４、５４Ｄ）が提供される。複数のゴーストホール（５４、５４Ｄ）は、第２方向に複数の積層構造体（４０、４０Ａ）内に延びる。複数のゴーストホール（５４、５４Ｄ）は、基板２１の上面に垂直であるか又は実質的に垂直である。複数のゴーストホール（５４、５４Ｄ）は、複数のセルゴーストホール５４と複数のダミーゴーストホール５４Ｄとを含む。
複数のゴーストホール（５４、５４Ｄ）内に複数のゴーストパターン（７９、７９Ｒ）が配置される。複数のゴーストパターン（７９、７９Ｒ）は、基板２１の上面に垂直であるか又は実質的に垂直である。複数のゴーストパターン（７９、７９Ｒ）は、複数のダミーゴーストパターン７９と複数のセルゴーストパターン７９Ｒとを含む。複数のゴーストホール（５４、５４Ｄ）の底は、複数のチャンネルホール（５３、５３Ｄ）の底よりも高いレベルに配置される。複数のゴーストホール（５４、５４Ｄ）の底は、複数の配線層（４３、４５）のうちの最下層よりも高いレベルに配置される。複数のゴーストパターン（７９、７９Ｒ）の底は、複数のチャンネル構造体（６９、６９Ｄ）の底よりも高いレベルに配置される。複数のゴーストパターン（７９、７９Ｒ）の底は、複数の配線層（４３、４５）のうちの最下層よりも高いレベルに配置される。
複数の分離領域（ＷＣ、ＤＷＣ）内に複数の分離トレンチ（８３、８３Ｄ）が配置される。複数の分離トレンチ（８３、８３Ｄ）は、複数の積層構造体（４０、４０Ａ）を第１方向に横切る。複数の分離トレンチ（８３、８３Ｄ）は、第１方向に垂直な第２方向に複数の積層構造体（４０、４０Ａ）内に垂直に延びる。複数の分離トレンチ（８３、８３Ｄ）は、複数の積層構造体（４０、４０Ａ）の少なくとも一部を垂直に貫通する。複数の分離トレンチ（８３、８３Ｄ）は、複数のゴーストホール（５４、５４Ｄ）の少なくとも一部を垂直に貫通するように延びる。複数の分離トレンチ（８３、８３Ｄ）は、複数のセル分離トレンチ８３と少なくとも一つのダミー分離トレンチ８３Ｄとを含む。複数の分離トレンチ（８３、８３Ｄ）内に分離絶縁層８５が配置される。
本実施形態によると、基板２１上の第１領域ＣＥ内に複数の絶縁層４１と複数の電極層４５とが交互に積層された活性積層構造体４０Ａが配置される。基板２１上の第２領域ＤＭ内に複数の絶縁層４１と複数のモールド層４３とが交互に積層された非活性積層構造体４０が配置される。複数の電極層４５の各々は、複数のモールド層４３のうちの対応する一つと実質的に同一のレベルに配置される。活性積層構造体４０Ａを横切る複数のセル分離領域ＷＣが配置される。非活性積層構造体４０を横切る複数のダミー分離領域ＤＷＣが配置される。
複数のセルチャンネルホール５３は、活性積層構造体４０Ａ内に延びる。複数のダミーチャンネルホール５３Ｄは、非活性積層構造体４０内に延びる。複数のセルチャンネルホール５３内に複数のセルチャンネル構造体６９が配置される。複数のダミーチャンネルホール５３Ｄ内にダミーチャンネル構造体６９Ｄが配置される。複数のセルゴーストホール５４は、複数のセル分離領域ＷＣ内に配置されて活性積層構造体４０Ａ内に延びる。複数のダミーゴーストホール５４Ｄは、複数のダミー分離領域ＤＷＣ内に配置されて非活性積層構造体４０内に延びる。
複数のセルゴーストホール５４内に複数のセルゴーストパターン７９Ｒが配置される。複数のダミーゴーストホール５４Ｄ内に複数のダミーゴーストパターン７９が配置される。複数のダミーゴーストパターン７９の各々は、ゴーストチャンネル７６と、ゴーストチャンネル７６の外側を囲むダミーゴースト情報保存パターン７５と、を含む。複数のセルゴーストホール５４の底は、複数のセルチャンネルホール５３の底よりも高いレベルに配置される。複数のダミーゴーストホール５４Ｄの底は、複数のダミーチャンネルホール５３Ｄの底よりも高いレベルに配置される。複数のゴーストパターン（７９、７９Ｒ）の底は、複数のチャンネル構造体（６９、６９Ｄ）の底よりも高いレベルに配置される。複数のダミーゴーストホール５４Ｄの底は、複数のモールド層４３のうちの最下層よりも高いレベルに配置される。
複数のセル分離トレンチ８３は、複数のセル分離領域ＷＣ内に配置されて活性積層構造体４０Ａ内に延びるか又は貫通する。複数のセル分離トレンチ８３内に分離絶縁層８５が配置される。複数のセル分離トレンチ８３は、複数のセルゴーストホール５４を貫通する。複数のセルチャンネル構造体６９及び複数のダミーチャンネル構造体６９Ｄの各々は、チャンネルパターン６６と、チャンネルパターン６６の外側を囲む情報保存パターン６５と、を含む。複数のセルゴーストパターン７９Ｒの各々は、ゴーストチャンネル７６とセルゴースト情報保存パターン７５Ｒとを含む。セルゴースト情報保存パターン７５Ｒは、ゴーストチャンネル７６と活性積層構造体４０Ａとの間に配置される。
図４を参照すると、複数のゴーストホール（５４、５４Ｄ）は、複数のチャンネルホール（５３、５３Ｄ）と異なる形状と大きさとを有する。平面視で、複数のゴーストホール（５４、５４Ｄ）は、複数のチャンネルホール（５３、５３Ｄ）と異なる断面形状を有する。本実施形態によると、複数のチャンネルホール（５３、５３Ｄ）の各々は円形であり、複数のゴーストホール（５４、５４Ｄ）の各々は矩形又は楕円形である。複数のゴーストホール（５４、５４Ｄ）の各々の水平幅は、複数のチャンネルホール（５３、５３Ｄ）の各々の水平幅よりも狭い。複数のセルゴーストホール５４の各々の水平幅は、複数のセルチャンネルホール５３の各々の水平幅よりも狭い。複数のダミーゴーストホール５４Ｄの各々の水平幅は、複数のダミーチャンネルホール５３Ｄの各々の水平幅よりも狭い。本実施形態によると、複数のゴーストホール（５４、５４Ｄ）内に配置された複数のゴーストパターン（７９、７９Ｒ）は、複数のチャンネルホール（５３、５３Ｄ）内に配置された複数のチャンネル構造体（６９、６９Ｄ）と異なる形状と大きさとを有する。平面視で、複数のゴーストパターン（７９、７９Ｒ）は、複数のチャンネル構造体（６９、６９Ｄ）と異なる断面形状を有する。
本実施形態によると、複数のゴーストホール（５４、５４Ｄ）の各々は、複数のセルチャンネルホール５３及び複数のダミーチャンネルホール５３Ｄの各々と同一であるか又は狭い幅を有する。複数のダミーチャンネルホール５３Ｄの各々は、複数のセルチャンネルホール５３の各々と実質的に同一の水平幅を有する。複数のセルチャンネルホール５３及び複数のダミーチャンネルホール５３Ｄの各々は、第１幅Ｗ１を有する。複数のセルゴーストホール５４及び複数のダミーゴーストホール５４Ｄの各々は、第２幅Ｗ２を有する。第２幅Ｗ２は、第１幅Ｗ１と同一であるか又は狭い。第２幅Ｗ２は、第１幅Ｗ１の０．５倍〜１倍である。
複数のゴーストホール（５４、５４Ｄ）から選ばれる少なくとも一つと複数のチャンネルホール（５３、５３Ｄ）から選ばれる少なくとも二つとを通る直線上において、複数のゴーストホール（５４、５４Ｄ）から選ばれる少なくとも一つと複数のチャンネルホール（５３、５３Ｄ）から選ばれる少なくとも二つのうちの隣接する一つとの間の間隔は、複数のチャンネルホール（５３、５３Ｄ）から選ばれる少なくとも二つの間の間隔と実質的に同一である。複数のダミーゴーストホール５４Ｄから選ばれる少なくとも一つと複数のダミーチャンネルホール５３Ｄから選ばれる少なくとも二つとを通る直線上において、複数のダミーゴーストホール５４Ｄから選ばれる少なくとも一つと複数のダミーチャンネルホール５３Ｄから選ばれる少なくとも二つのうちの隣接する一つとの間の間隔は、複数のダミーチャンネルホール５３Ｄから選ばれる少なくとも二つの間の間隔と実質的に同一である。
本実施形態によると、複数のゴーストホール（５４、５４Ｄ）から選ばれる少なくとも一つと複数のチャンネルホール（５３、５３Ｄ）から選ばれる少なくとも二つとを通る直線上において、複数のチャンネルホール（５３、５３Ｄ）から選ばれる少なくとも二つの間の間隔は第１距離ｄ１であり、複数のゴーストホール（５４、５４Ｄ）から選ばれる少なくとも一つと複数のチャンネルホール（５３、５３Ｄ）から選ばれる少なくとも二つのうちの隣接する一つとの間の間隔は第２距離ｄ２である。第２距離ｄ２は、第１距離ｄ１と実質的に同一である。
図５を参照すると、複数のチャンネルホール（５３、５３Ｄ）の各々は円形であり、複数のゴーストホール（５４、５４Ｄ）の各々は、矩形、楕円形、又はこれらの組み合わせなどの様々な形状を有する。
図６を参照すると、複数のチャンネルホール（５３、５３Ｄ）の各々は円形であり、複数のゴーストホール（５４、５４Ｄ）の各々は複数のチャンネルホール（５３、５３Ｄ）の各々よりも小さな円形を有する。
図７を参照すると、複数のチャンネルホール（５３、５３Ｄ）の各々は円形であり、複数のゴーストホール（５４、５４Ｄ）の各々は半円形を有する。
図８及び図９を参照すると、セルチャンネル構造体６９において、チャンネルパターン６６は、コアパターン６７の外側を囲む。情報保存パターン６５は、チャンネルパターン６６の外側を囲むトンネル絶縁層６２、トンネル絶縁層６２の外側を囲む電荷保存層６３、及び電荷保存層６３の外側を囲むブロック層６４を含む。
ゴーストパターン７９Ｒにおいて、ゴーストチャンネル７６は、ゴーストコア７７とセルゴースト情報保存パターン７５Ｒとの間に配置される。セルゴースト情報保存パターン７５Ｒは、ゴーストチャンネル７６と活性積層構造体４０Ａ（例：複数の絶縁層４１及び／又は複数の電極層４５）との間に配置される。セルゴースト情報保存パターン７５Ｒは、ゴーストチャンネル７６と活性積層構造体４０Ａとの間のゴーストトンネル層７２、ゴーストトンネル層７２と活性積層構造体４０Ａとの間のゴースト交換層７３Ｒ、及びゴースト交換層７３Ｒと活性積層構造体４０Ａとの間のゴーストブロック層７４を含む。
ゴーストチャンネル７６、ゴーストトンネル層７２、及びゴーストブロック層７４の各々は、チャンネルパターン６６、トンネル絶縁層６２、及びブロック層６４のうちの対応する一つと同一の物質を含む。ゴースト交換層７３Ｒは、電荷保存層６３と異なる物質を含む。ゴースト交換層７３Ｒは、複数の電極層４５と同一の物質を含む。ゴースト交換層７３Ｒは、Ｗ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＡｌＯ、ＳｉＮ、ＳｉＯＮ、又はそれらの組み合わせを含む。
図１０及び図１１を参照すると、ダミーチャンネル構造体６９Ｄは、図８及び図９を参照して説明したセルチャンネル構造体６９に類似する。ダミーゴーストパターン７９において、ダミーゴースト情報保存パターン７５は、ゴーストチャンネル７６の外側を囲むゴーストトンネル層７２、ゴーストトンネル層７２の外側を囲むゴースト電荷保存層７３、及びゴースト電荷保存層７３の外側を囲むゴーストブロック層７４を含む。ゴーストチャンネル７６、ゴーストトンネル層７２、ゴースト電荷保存層７３、及びゴーストブロック層７４の各々は、チャンネルパターン６６、トンネル絶縁層６２、電荷保存層６３、及びブロック層６４のうちの対応する一つと同一の物質を含む。
図１２を参照すると、ソースモールド層３４は、順次積層された下部ソースモールド層３４Ａ、中間ソースモールド層３４Ｍ、及び上部ソースモールド層３４Ｂを含む。
図１３は、本発明の一実施形態による半導体素子の他の例を説明するための図３の切断線Ｉ−Ｉ’に沿った断面図である。
図１３を参照すると、本実施形態による半導体素子は、基板２１、代替導電性ライン３５、支持板３７、活性積層構造体４０Ａ、複数のセルチャンネルホール５３、複数のセルゴーストホール５４、複数のセルチャンネル構造体６９、複数のセルゴーストパターン７９Ｒ、第３絶縁層８１、セル分離トレンチ８３、及び分離絶縁層８５を含む。代替導電性ライン３５は、基板２１に直接接触する。
図１４は、本発明の他の実施形態による半導体素子を説明するための図３の切断線Ｉ−Ｉ’に沿った断面図である。図１５は、本発明の他の実施形態による半導体素子を説明するための図３の切断線ＩＩ−ＩＩ’に沿った断面図である。図１６及び図１７は、図１４のＥ６及びＥ７を詳細に示す拡大図である。図１８及び図１９は、図１５のＥ８及びＥ９を詳細に示す拡大図である。
図１４を参照すると、本実施形態による半導体素子は、基板２１、素子分離層２３、複数のトランジスタ２５、第１絶縁層２７、複数の周辺回路配線２９、下部埋め込み導電層３１、中間埋め込み導電層３３、代替導電性ライン３５、支持板３７、下部活性積層構造体１４０Ａ、複数の下部セルチャンネルホール１５３、複数の下部セルゴーストホール１５４、複数の下部セルゴーストパターン１７９Ｒ、上部活性積層構造体２４０Ａ、複数の上部セルチャンネルホール２５３、複数の上部セルゴーストホール２５４、複数のセルチャンネル構造体２６９、複数の上部セルゴーストパターン２７９Ｒ、第３絶縁層２８１、セル分離トレンチ２８３、及び分離絶縁層２８５を含む。
下部活性積層構造体１４０Ａは、交互に繰り返し積層された複数の下部絶縁層１４１と複数の下部電極層１４５とを含む。複数の下部セルゴーストパターン１７９Ｒの各々は、第１ダミーパターン１７５、第２ダミー交換パターン１７６Ｒ、及び第３ダミーパターン１７７を含む。上部活性積層構造体２４０Ａは、交互に繰り返し積層された複数の上部絶縁層２４１と複数の上部電極層２４５とを含む。複数のセルチャンネル構造体２６９の各々は、情報保存パターン２６５、チャンネルパターン２６６、コアパターン２６７、及びビットパッド２６８を含む。
複数の上部セルゴーストパターン２７９Ｒの各々は、上部セルゴースト情報保存パターン２７５Ｒ、上部ゴーストチャンネル２７６、上部ゴーストコア２７７、及び上部パッド２７８を含む。複数の下部セルゴーストホール１５４、複数の下部セルゴーストパターン１７９Ｒ、複数の上部セルゴーストホール２５４、複数の上部セルゴーストパターン２７９Ｒ、セル分離トレンチ２８３、及び分離絶縁層２８５は、セル分離領域ＷＣ内に配置される。
図１５を参照すると、本実施形態による半導体素子は、基板２１、素子分離層２３、複数のトランジスタ２５、第１絶縁層２７、複数の周辺回路配線２９、ソースモールド層３４、支持板３７、第２絶縁層３８、下部非活性積層構造体１４０、複数の下部ダミーチャンネルホール１５３Ｄ、複数の下部ダミーゴーストホール１５４Ｄ、複数の下部ダミーゴーストパターン１７９、上部非活性積層構造体２４０、複数の上部ダミーチャンネルホール２５３Ｄ、複数の上部ダミーゴーストホール２５４Ｄ、複数のダミーチャンネル構造体２６９Ｄ、複数の上部ダミーゴーストパターン２７９、第３絶縁層２８１、及び分離絶縁層２８５を含む。
下部非活性積層構造体１４０は、交互に繰り返し積層された複数の下部絶縁層１４１と複数の下部モールド層１４３とを含む。複数の下部ダミーゴーストパターン１７９の各々は、第１ダミーパターン１７５、第２ダミーパターン１７６、及び第３ダミーパターン１７７を含む。上部非活性積層構造体２４０は、交互に繰り返し積層された複数の上部絶縁層２４１と複数の上部モールド層２４３とを含む。複数のダミーチャンネル構造体２６９Ｄの各々は、情報保存パターン２６５、チャンネルパターン２６６、コアパターン２６７、及びビットパッド２６８を含む。
複数の上部ダミーゴーストパターン２７９の各々は、上部ダミーゴースト情報保存パターン２７５、上部ゴーストチャンネル２７６、上部ゴーストコア２７７、及び上部パッド２７８を含む。複数の下部ダミーゴーストホール１５４Ｄ、複数の下部ダミーゴーストパターン１７９、複数の上部ダミーゴーストホール２５４Ｄ、及び複数の上部ダミーゴーストパターン２７９は、ダミー分離領域ＤＷＣ内に配置される。
図３、図１４、及び図１５を再び参照すると、本実施形態において、基板２１上に複数の下部絶縁層１４１と複数の下部配線層（１４３、１４５）とが交互に積層された下部積層構造体（１４０、１４０Ａ）が配置される。複数の下部配線層（１４３、１４５）は、複数の下部モールド層１４３と複数の下部電極層１４５とを含む。複数の下部積層構造体（１４０、１４０Ａ）は、下部非活性積層構造体１４０と下部活性積層構造体１４０Ａとを含む。下部非活性積層構造体１４０は、複数の下部モールド層１４３を含む。下部活性積層構造体１４０Ａは、複数の下部電極層１４５を含む。
複数の下部チャンネルホール（１５３、１５３Ｄ）は、下部積層構造体（１４０、１４０Ａ）内に延びる。複数の下部チャンネルホール（１５３、１５３Ｄ）は、複数の下部セルチャンネルホール１５３と複数の下部ダミーチャンネルホール１５３Ｄとを含む。下部積層構造体（１４０、１４０Ａ）上に、複数の上部絶縁層２４１と複数の上部配線層（２４３、２４５）とが交互に積層された上部積層構造体（２４０、２４０Ａ）が配置される。複数の上部配線層（２４３、２４５）は、複数の上部モールド層２４３と複数の上部電極層２４５とを含む。複数の上部積層構造体（２４０、２４０Ａ）は、上部非活性積層構造体２４０と上部活性積層構造体２４０Ａとを含む。上部非活性積層構造体２４０は、下部非活性積層構造体１４０に垂直に重なる。上部活性積層構造体２４０Ａは、下部活性積層構造体１４０Ａに垂直に重なる。
複数の上部チャンネルホール（２５３、２５３Ｄ）は、上部積層構造体（２４０、２４０Ａ）内に延び、複数の下部チャンネルホール（１５３、１５３Ｄ）に垂直に重なるか又は連通する。複数の上部チャンネルホール（２５３、２５３Ｄ）は、複数の上部セルチャンネルホール２５３と複数の上部ダミーチャンネルホール２５３Ｄとを含む。複数の上部チャンネルホール（２５３、２５３Ｄ）及び複数の下部チャンネルホール（１５３、１５３Ｄ）内に複数のチャンネル構造体（２６９、２６９Ｄ）が配置される。複数のチャンネル構造体（２６９、２６９Ｄ）は、複数のセルチャンネル構造体２６９と複数のダミーチャンネル構造体２６９Ｄとを含む。
上部積層構造体（２４０、２４０Ａ）及び下部積層構造体（１４０、１４０Ａ）を第１方向に横切る複数の分離領域（ＷＣ、ＤＷＣ）が配置される。複数の分離領域（ＷＣ、ＤＷＣ）は、複数のセル分離領域ＷＣと複数のダミー分離領域ＤＷＣとを含む。分離領域（ＷＣ、ＤＷＣ）内に配置され、第１方向に垂直な第２方向に下部積層構造体（１４０、１４０Ａ）内に延びる複数の下部ゴーストホール（１５４、１５４Ｄ）が提供される。第２方向は、基板２１の上面に垂直である。複数の下部ゴーストホール（１５４、１５４Ｄ）は、複数の下部セルゴーストホール１５４と複数の下部ダミーゴーストホール１５４Ｄとを含む。複数の下部ゴーストホール（１５４、１５４Ｄ）内に複数の下部ゴーストパターン（１７９、１７９Ｒ）が配置される。複数の下部ゴーストパターン（１７９、１７９Ｒ）は、複数の下部ダミーゴーストパターン１７９と複数の下部セルゴーストパターン１７９Ｒとを含む。複数の下部ゴーストパターン（１７９、１７９Ｒ）は、第２方向に下部積層構造体（１４０、１４０Ａ）内に延びる。
分離領域（ＷＣ、ＤＷＣ）内に配置され、上部積層構造体（２４０、２４０Ａ）内に延びる複数の上部ゴーストホール（２５４、２５４Ｄ）を提供する。複数の上部ゴーストホール（２５４、２５４Ｄ）は、第２方向に延びる。複数の上部ゴーストホール（２５４、２５４Ｄ）は、基板２１の上面に垂直である。複数の上部ゴーストホール（２５４、２５４Ｄ）は、複数の上部セルゴーストホール２５４と複数の上部ダミーゴーストホール２５４Ｄとを含む。複数の上部ゴーストホール（２５４、２５４Ｄ）内に複数の上部ゴーストパターン（２７９、２７９Ｒ）が配置される。複数の上部ゴーストパターン（２７９、２７９Ｒ）は、第２方向に延びる。複数の上部ゴーストパターン（２７９、２７９Ｒ）は、基板２１の上面に垂直である。複数の上部ゴーストパターン（２７９、２７９Ｒ）は、複数の上部ダミーゴーストパターン２７９と複数の上部セルゴーストパターン２７９Ｒとを含む。
複数の下部ゴーストホール（１５４、１５４Ｄ）の底は、複数の下部チャンネルホール（１５３、１５３Ｄ）の底よりも高いレベルに配置される。複数の下部ゴーストパターン（１７９、１７９Ｒ）の底は、複数のチャンネル構造体（２６９、２６９Ｄ）の底よりも高いレベルに配置される。複数の下部ゴーストパターン（１７９、１７９Ｒ）の上面は、下部積層構造体（１４０、１４０Ａ）の上面と実質的に同一平面をなす。複数の上部ゴーストホール（２５４、２５４Ｄ）の底は、複数の上部チャンネルホール（２５３、２５３Ｄ）の底よりも高いレベルに配置される。複数の下部ゴーストホール（１５４、１５４Ｄ）の底は、複数の下部配線層（１４３、１４５）のうちの最下層よりも高いレベルに配置される。複数の上部ゴーストホール（２５４、２５４Ｄ）の底は、複数の上部配線層（２４３、２４５）のうちの最下層よりも高いレベルに配置される。
図４〜図７を参照して説明したのものと同様に、複数の下部ゴーストホール（１５４、１５４Ｄ）の各々の水平幅は、複数の下部チャンネルホール（１５３、１５３Ｄ）の各々の水平幅よりも狭い。複数の上部ゴーストホール（２５４、２５４Ｄ）の各々の水平幅は、複数の上部チャンネルホール（２５３、２５３Ｄ）の各々の水平幅よりも狭い。複数の下部ゴーストホール（１５４、１５４Ｄ）から選ばれる少なくとも一つと複数の下部チャンネルホール（１５３、１５３Ｄ）から選ばれる少なくとも二つとを通る直線上において、複数の下部ゴーストホール（１５４、１５４Ｄ）から選ばれる少なくとも一つと複数の下部チャンネルホール（１５３、１５３Ｄ）から選ばれる少なくとも二つのうちの隣接する一つとの間の間隔は、複数の下部チャンネルホール（１５３、１５３Ｄ）から選ばれる少なくとも二つの間の間隔と実質的に同一である。複数の上部ゴーストホール（２５４、２５４Ｄ）から選ばれる少なくとも一つと複数の上部チャンネルホール（２５３、２５３Ｄ）から選ばれる少なくとも二つとを通る直線上において、複数の上部ゴーストホール（２５４、２５４Ｄ）から選ばれる少なくとも一つと複数の上部チャンネルホール（２５３、２５３Ｄ）から選ばれる少なくとも二つのうちの隣接する一つとの間の間隔は、複数の上部チャンネルホール（２５３、２５３Ｄ）から選ばれる少なくとも二つの間の間隔と実質的に同一である。
図１６を参照すると、上部セルゴーストパターン２７９Ｒは、上部セルゴースト情報保存パターン２７５Ｒ、上部ゴーストチャンネル２７６、及び上部ゴーストコア２７７を含む。上部セルゴースト情報保存パターン２７５Ｒは、上部ゴーストトンネル層２７２、上部ゴースト交換層２７３Ｒ、及び上部ゴーストブロック層２７４を含む。セルチャンネル構造体２６９は、情報保存パターン２６５、チャンネルパターン２６６、及びコアパターン２６７を含む。情報保存パターン２６５は、チャンネルパターン２６６の外側を囲むトンネル絶縁層２６２、トンネル絶縁層２６２の外側を囲む電荷保存層２６３、及び電荷保存層２６３の外側を囲むブロック層２６４を含む。
図１７を参照すると、下部セルゴーストパターン１７９Ｒは、第１ダミーパターン１７５、第２ダミー交換パターン１７６Ｒ、及び第３ダミーパターン１７７を含む。
図１８を参照すると、上部ダミーゴーストパターン２７９は、上部ダミーゴースト情報保存パターン２７５、上部ゴーストチャンネル２７６、及び上部ゴーストコア２７７を含む。上部ダミーゴースト情報保存パターン２７５は、上部ゴーストトンネル層２７２、上部ゴースト電荷保存層２７３、及び上部ゴーストブロック層２７４を含む。ダミーチャンネル構造体２６９Ｄは、情報保存パターン２６５、チャンネルパターン２６６、及びコアパターン２６７を含む。情報保存パターン２６５は、トンネル絶縁層２６２、電荷保存層２６３、及びブロック層２６４を含む。
図１９を参照すると、下部ダミーゴーストパターン１７９は、第１ダミーパターン１７５、第２ダミーパターン１７６、及び第３ダミーパターン１７７を含む。
図２０及び図２１は、本発明の一実施形態による半導体素子の他の例を説明するためのレイアウトである。図２２は、図２１の切断線ＩＩＩ−ＩＩＩ’に沿った断面図である。
図２０を参照すると、複数のダミー分離領域ＤＷＣ内に複数のダミー分離トレンチ８３Ｄが配置される。
図２１を参照すると、複数のセル分離トレンチ８３は、複数のセルゴーストホール５４に完全に重なる。少なくとも一つのダミー分離トレンチ８３Ｄは、複数のダミーゴーストホール５４Ｄと完全に重なる。複数のセル分離トレンチ８３及び／又は少なくとも一つのダミー分離トレンチ８３Ｄを形成した後、複数のセルゴーストホール５４及び／又は複数のダミーゴーストホール５４Ｄは、半導体素子から除去される。複数のダミー分離領域ＤＷＣのうちの少なくとも一つは、ダミー分離トレンチ８３Ｄが省略される。複数のダミー分離領域ＤＷＣのうちのダミー分離トレンチ８３Ｄが省略された少なくとも一つに、複数のダミーゴーストホール５４Ｄが配置される。
図２２を参照すると、セル分離領域ＷＣ内にセル分離トレンチ８３及び分離絶縁層８５が配置される。セル分離トレンチ８３を形成する間に、複数のセルゴーストホール５４（図１）及び／又は複数のセルゴーストパターン７９Ｒ（図１）は除去される。
図２３〜図３０及び図３３は、本発明の一実施形態による半導体素子の一例の形成方法を説明するための図３の切断線Ｉ−Ｉ’に沿った断面図であり、図３１は、図３０のＥ１０を詳細に示す拡大図であり、図３２は、図３１の主要構成を示す水平断面図である。
図２３を参照すると、基板２１上に素子分離層２３、複数のトランジスタ２５、第１絶縁層２７、複数の周辺回路配線２９、下部埋め込み導電層３１、中間埋め込み導電層３３、ソースモールド層３４、支持板３７、及び非活性積層構造体４０が形成される。非活性積層構造体４０は、交互に繰り返し積層された複数の絶縁層４１と複数のモールド層４３とを含む。非活性積層構造体４０は、予備積層構造体に該当する。
基板２１は、シリコンウエハなどの半導体基板を含む。素子分離層２３は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ：ＳＴＩ）方法による絶縁層を含む。素子分離層２３は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、又はそれらの組み合わせを含む。複数のトランジスタ２５は、フィン電界効果トランジスタ（Ｆｉｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦｉｎＦＥＴ）、マルチ−ブリッジチャンネルトランジスタ（Ｍｕｌｔｉ−Ｂｒｉｄｇｅ Ｃｈａｎｎｅｌ Ｔｒａｎｓｉｓｔｏｒ：ＭＢＣ Ｔｒａｎｓｉｓｔｏｒ）、ナノワイヤトランジスタ、垂直トランジスタ、リセスチャンネルトランジスタ（ｒｅｃｅｓｓ ｃｈａｎｎｅｌ ｔｒａｎｓｉｓｔｏｒ）、３Ｄトランジスタ、プレーナトランジスタ（ｐｌａｎａｒ ｔｒａｎｓｉｓｔｒｏｒ）、又はそれらの組み合わせを含む。複数の周辺回路配線２９は、様々な形状を有する水平配線と垂直配線とを含む。
第１絶縁層２７は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、低誘電体（ｌｏｗ−Ｋ ｄｉｅｌｅｃｔｒｉｃｓ）、又はそれらの組み合わせを含む。下部埋め込み導電層３１は、複数の周辺回路配線２９に電気的に接続される。複数の周辺回路配線２９及び下部埋め込み導電層３１は、金属、金属窒化物、金属酸化物、金属シリサイド、ポリシリコン、導電性カーボン、又はそれらの組み合わせを含む。中間埋め込み導電層３３は、Ｎ型不純物を含むポリシリコンなどの半導体層を含む。
図１２に示すように、ソースモールド層３４は、順次積層された下部ソースモールド層３４Ａ、中間ソースモールド層３４Ｍ、及び上部ソースモールド層３４Ｂを含む。一実施形態によると、下部ソースモールド層３４Ａはシリコン酸化物を含み、中間ソースモールド層３４Ｍはシリコン窒化物を含み、上部ソースモールド層３４Ｂはシリコン酸化物を含む。
支持板３７は、ポリシリコンなどの半導体層を含む。非活性積層構造体４０は、支持板３７上に形成される。複数のモールド層４３は、複数の絶縁層４１と異なる物質を含む。例えば、複数のモールド層４３はシリコン窒化物を含み、複数の絶縁層４１はシリコン酸化物を含む。
図２４を参照すると、非活性積層構造体４０上に第１マスクパターン５１が形成される。第１マスクパターン５１をエッチングマスクとして使用して、複数のセルチャンネルホール５３及び複数のセルゴーストホール５４が形成される。複数のセルチャンネルホール５３及び複数のセルゴーストホール５４の形成には、異方性エッチング工程が含まれる。複数のセルゴーストホール５４の各々の水平幅は、複数のセルチャンネルホール５３の各々の水平幅よりも狭い。複数のセルゴーストホール５４の底は、複数のセルチャンネルホール５３の底よりも高いレベルに形成される。
複数のセルチャンネルホール５３及び複数のセルゴーストホール５４は、非活性積層構造体４０内に延びる。本実施形態によると、複数のセルチャンネルホール５３は、非活性積層構造体４０、支持板３７、及びソースモールド層３４を貫通する（例えば、完全に貫通する）。複数のセルチャンネルホール５３の底に中間埋め込み導電層３３が露出する。複数のセルゴーストホール５４は、非活性積層構造体４０を部分的に貫通する。複数のセルゴーストホール５４の底に複数の絶縁層４１又は複数のモールド層４３から選ばれる一つが露出する。
図４〜図７を再び参照すると、複数のセルゴーストホール５４は、第１マスクパターン５１の開口率を均一に調節する役割をする。複数のセルゴーストホール５４は、複数のセルチャンネルホール５３の曲がり及びオープン不良などの工程不良を減少する役割をする。
図２５を参照すると、複数のセルチャンネルホール５３内に複数のセルチャンネル構造体６９が形成され、複数のセルゴーストホール５４内に複数のダミーゴーストパターン７９が形成される。複数のセルチャンネル構造体６９の各々は、情報保存パターン６５、チャンネルパターン６６、コアパターン６７、及びビットパッド６８を含む。図８及び図９に示すように、情報保存パターン６５は、トンネル絶縁層６２、電荷保存層６３、及びブロック層６４を含む。
コアパターン６７は、シリコン酸化物などの絶縁層又はポリシリコンなどの半導体層を含む。チャンネルパターン６６は、コアパターン６７の外側を囲む。チャンネルパターン６６は、ポリシリコンなどの半導体層を含む。トンネル絶縁層６２は、チャンネルパターン６６の外側を囲む。トンネル絶縁層６２は、シリコン酸化物などの絶縁層を含む。電荷保存層６３は、トンネル絶縁層６２の外側を囲む。電荷保存層６３は、シリコン窒化物を含む。ブロック層６４は、電荷保存層６３の外側を囲む。ブロック層６４は、シリコン酸化物、金属酸化物、又はそれらの組み合わせを含む。ビットパッド６８は、ポリシリコン、金属、金属シリサイド、金属窒化物、金属酸化物、導電性カーボン、又はそれらの組み合わせの導電層を含む。
複数のダミーゴーストパターン７９は、予備ゴーストパターンに該当する。複数のダミーゴーストパターン７９の各々は、ダミーゴースト情報保存パターン７５、ゴーストチャンネル７６、ゴーストコア７７、及びパッド７８を含む。図１０及び図１１に示すように、ダミーゴースト情報保存パターン７５は、ゴーストチャンネル７６の外側を囲むゴーストトンネル層７２、ゴーストトンネル層７２の外側を囲むゴースト電荷保存層７３、及びゴースト電荷保存層７３の外側を囲むゴーストブロック層７４を含む。
ゴーストトンネル層７２、ゴースト電荷保存層７３、ゴーストブロック層７４、ゴーストチャンネル７６、ゴーストコア７７、及びパッド７８の各々は、トンネル絶縁層６２、電荷保存層６３、ブロック層６４、チャンネルパターン６６、コアパターン６７、及びビットパッド６８のうちの対応する一つと同時に形成される同一の物質を含む。
複数のセルチャンネル構造体６９及び複数のダミーゴーストパターン７９の形成には、複数の薄膜形成工程及び少なくとも一つの平坦化工程が含まれる。少なくとも一つの平坦化工程は、化学機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）工程、エッチバック（ｅｔｃｈ−ｂａｃｋ）工程、又はそれらの組み合わせを含む。非活性積層構造体４０、複数のセルチャンネル構造体６９、及び複数のダミーゴーストパターン７９の上面は、実質的に同一平面上に露出する。
図２６を参照すると、非活性積層構造体４０、複数のセルチャンネル構造体６９、及び複数のダミーゴーストパターン７９上に第３絶縁層８１が形成される。セル分離領域ＷＣ内にセル分離トレンチ８３が形成される。セル分離トレンチ８３は、第３絶縁層８１、非活性積層構造体４０、及び支持板３７を垂直貫通する。セル分離トレンチ８３の底にソースモールド層３４が露出する。セル分離トレンチ８３は、複数のセルゴーストホール５４及び複数のダミーゴーストパターン７９の少なくとも一部を垂直貫通する。セル分離トレンチ８３の側壁に複数のダミーゴーストパターン７９の一部が露出する。
図２７を参照すると、セル分離トレンチ８３の側壁に犠牲スペーサ８４が形成される。犠牲スペーサ８４の形成には、薄膜形成工程及び異方性エッチング工程が含まれる。犠牲スペーサ８４は、ソースモールド層３４、複数の絶縁層４１、及び複数のモールド層４３に対してエッチング選択比を有する物質を含む。例えば、犠牲スペーサ８４は、ポリシリコンを含む。
図２８を参照すると、ソースモールド層３４を除去して、支持板３７の下部にアンダーカット領域３４ＵＣが形成される。
図２９を参照すると、アンダーカット領域３４ＵＣ内に代替導電性ライン３５が形成される。犠牲スペーサ８４を除去して、セル分離トレンチ８３の側壁に複数の絶縁層４１、複数のモールド層４３、及び複数のダミーゴーストパターン７９の一部が露出する。代替導電性ライン３５は、金属、金属窒化物、金属酸化物、金属シリサイド、ポリシリコン、導電性カーボン、又はそれらの組み合わせを含む。一実施形態によると、代替導電性ライン３５は、Ｎ型不純物を含むポリシリコンなどの半導体層を含む。
図３０を参照すると、複数のモールド層４３を除去して、複数のギャップ領域４３Ｇが形成される。
図３１及び図３２を参照すると、複数のモールド層４３を除去する間、複数のダミーゴーストパターン７９内のゴースト電荷保存層７３が除去されて、微小ギャップ（ｎａｒｒｏｗ ｇａｐ）７３Ｇが形成される。
図３３を参照すると、複数のギャップ領域４３Ｇ内に複数の電極層４５が形成される。複数の絶縁層４１及び複数の電極層４５は、活性積層構造体４０Ａを構成する。複数の電極層４５は、金属、金属窒化物、金属酸化物、金属シリサイド、ポリシリコン、導電性カーボン、又はそれらの組み合わせを含む。
複数の電極層４５を形成する間、図８及び図９に示すように、微小ギャップ７３Ｇ内にゴースト交換層７３Ｒが形成される。ゴーストトンネル層７２、ゴースト交換層７３Ｒ、及びゴーストブロック層７４は、セルゴースト情報保存パターン７５Ｒを構成する。セルゴースト情報保存パターン７５Ｒ、ゴーストチャンネル７６、ゴーストコア７７、及びパッド７８は、セルゴーストパターン７９Ｒを構成する。
ゴースト交換層７３Ｒは、電荷保存層６３と異なる物質を含む。ゴースト交換層７３Ｒは、複数の電極層４５と同じ物質を含む。ゴースト交換層７３Ｒは、Ｗ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＡｌＯ、ＳｉＮ、ＳｉＯＮ、又はそれらの組み合わせを含む。例えば、ゴースト交換層７３Ｒは、Ｗ層を含む。ゴースト交換層７３Ｒは、Ｗ層とＴｉＮ層とを含む。ゴースト交換層７３Ｒは、ＡｌＯ層を含む。ゴースト交換層７３Ｒは、ＡｌＯ層とＳｉＮ層とを含む。
図１を再び参照すると、セル分離トレンチ８３の内部を埋める分離絶縁層８５が形成される。第３絶縁層８１及び分離絶縁層８５の各々は、シリコン酸化物などの絶縁物を含む。
図１及び図２を再び参照すると、第１領域ＣＥ内に図１に示す構成要素が形成される間、第２領域ＤＭ内に図２に示す構成要素が形成される。
図３４〜図３９は、本発明の他の実施形態による半導体素子の形成方法を説明するための図３の切断線Ｉ−Ｉ’に沿った断面図である。
図３４を参照すると、基板２１上に、素子分離層２３、複数のトランジスタ２５、第１絶縁層２７、複数の周辺回路配線２９、下部埋め込み導電層３１、中間埋め込み導電層３３、ソースモールド層３４、支持板３７、下部非活性積層構造体１４０、複数の下部セルチャンネルホール１５３、複数の下部セルゴーストホール１５４、複数の下部犠牲チャンネル構造体１６９、及び複数の下部ダミーゴーストパターン１７９が形成される。下部非活性積層構造体１４０は、交互に繰り返し積層された複数の下部絶縁層１４１と複数の下部モールド層１４３とを含む。下部非活性積層構造体１４０は、予備積層構造体に該当する。
複数の下部犠牲チャンネル構造体１６９の各々は、第１犠牲層１６５、第２犠牲層１６６、及び第３犠牲層１６７、を含む。一実施形態によると、第１犠牲層１６５は、シリコン酸化物を含む。第２犠牲層１６６は、シリコン窒化物を含む。第３犠牲層１６７は、ポリシリコンを含む。複数の下部ダミーゴーストパターン１７９の各々は、第１ダミーパターン１７５、第２ダミーパターン１７６、及び第３ダミーパターン１７７を含む。第２ダミーパターン１７６は、第３ダミーパターン１７７の外側を囲む。第１ダミーパターン１７５は、第２ダミーパターン１７６の外側を囲む。第１ダミーパターン１７５、第２ダミーパターン１７６、及び第３ダミーパターン１７７の各々は、第１犠牲層１６５、第２犠牲層１６６、及び第３犠牲層１６７のうちの対応する一つと同時に形成される同一の物質を含む。
複数の下部セルゴーストホール１５４の底は、複数の下部セルチャンネルホール１５３の底よりも高いレベルに形成される。下部非活性積層構造体１４０、複数の下部犠牲チャンネル構造体１６９、及び複数の下部ダミーゴーストパターン１７９の上面は、実質的に同一平面上に露出する。
図３５を参照すると、下部非活性積層構造体１４０、複数の下部犠牲チャンネル構造体１６９、及び複数の下部ダミーゴーストパターン１７９上に上部非活性積層構造体２４０が形成される。上部非活性積層構造体２４０は、交互に繰り返し積層された複数の上部絶縁層２４１と複数の上部モールド層２４３とを含む。上部非活性積層構造体２４０は、予備積層構造体に該当する。
上部非活性積層構造体２４０上に第２マスクパターン２５１が形成される。第２マスクパターン２５１をエッチングマスクとして使用して、複数の上部セルチャンネルホール２５３及び複数の上部セルゴーストホール２５４が形成される。複数の上部セルゴーストホール２５４の各々の水平幅は、複数の上部セルチャンネルホール２５３の各々の水平幅よりも狭い。複数の上部セルゴーストホール２５４の底は、複数の上部セルチャンネルホール２５３の底よりも高いレベルに形成される。
本実施形態によると、複数の上部セルチャンネルホール２５３は、上部非活性積層構造体２４０を貫通して複数の下部セルチャンネルホール１５３に連通する。複数の上部セルチャンネルホール２５３の底に第３犠牲層１６７が露出する。複数の上部セルゴーストホール２５４は、上部非活性積層構造体２４０を部分的に貫通する。複数の上部セルゴーストホール２５４の底に複数の上部絶縁層２４１又は複数の上部モールド層２４３から選ばれる一つが露出する。
図３６を参照すると、複数の下部犠牲チャンネル構造体１６９を除去する。複数の上部セルチャンネルホール２５３及び複数の下部セルチャンネルホール１５３内に複数のセルチャンネル構造体２６９が形成される。複数の上部セルゴーストホール２５４内に複数の上部ダミーゴーストパターン２７９が形成される。
複数のセルチャンネル構造体２６９の各々は、情報保存パターン２６５、チャンネルパターン２６６、コアパターン２６７、及びビットパッド２６８を含む。複数の上部ダミーゴーストパターン２７９の各々は、上部ダミーゴースト情報保存パターン２７５、上部ゴーストチャンネル２７６、上部ゴーストコア２７７、及び上部パッド２７８を含む。上部ダミーゴースト情報保存パターン２７５、上部ゴーストチャンネル２７６、上部ゴーストコア２７７、及び上部パッド２７８の各々は、情報保存パターン２６５、チャンネルパターン２６６、コアパターン２６７、及びビットパッド２６８のうちの対応する一つと同時に形成された同一の物質を含む。上部非活性積層構造体２４０、複数のセルチャンネル構造体２６９、及び複数の上部ダミーゴーストパターン２７９の上面は、実質的に同一平面上に露出する。
図３７を参照すると、上部非活性積層構造体２４０、複数のセルチャンネル構造体２６９、及び複数の上部ダミーゴーストパターン２７９上に第３絶縁層２８１が形成される。セル分離領域ＷＣ内にセル分離トレンチ２８３が形成される。セル分離トレンチ２８３は、第３絶縁層２８１、上部非活性積層構造体２４０、下部非活性積層構造体１４０、及び支持板３７を垂直貫通する。ソースモールド層３４を除去して、代替導電性ライン３５が形成される。セル分離トレンチ２８３は、複数の下部セルゴーストホール１５４、複数の下部ダミーゴーストパターン１７９、複数の上部セルゴーストホール２５４、及び複数の上部ダミーゴーストパターン２７９の少なくとも一部を垂直貫通する。セル分離トレンチ２８３の側壁に複数の下部ダミーゴーストパターン１７９及び複数の上部ダミーゴーストパターン２７９の一部が露出する。
図３８を参照すると、複数の下部モールド層１４３及び複数の上部モールド層２４３を除去して、複数の下部ギャップ領域１４３Ｇ及び複数の上部ギャップ領域２４３Ｇが形成される。
図３９を参照すると、複数の下部ギャップ領域１４３Ｇ及び複数の上部ギャップ領域２４３Ｇ内に複数の下部電極層１４５及び複数の上部電極層２４５が形成される。複数の下部絶縁層１４１及び複数の下部電極層１４５は、下部活性積層構造体１４０Ａを構成する。複数の上部絶縁層２４１及び複数の上部電極層２４５は、上部活性積層構造体２４０Ａを構成する。
複数の下部電極層１４５及び複数の上部電極層２４５を形成する間、図１６に示すように、上部ゴースト電荷保存層２７３を除去して上部ゴースト交換層２７３Ｒが形成される。上部ゴーストトンネル層２７２、上部ゴースト交換層２７３Ｒ、及び上部ゴーストブロック層２７４は、上部セルゴースト情報保存パターン２７５Ｒを構成する。上部セルゴースト情報保存パターン２７５Ｒ、上部ゴーストチャンネル２７６、及び上部ゴーストコア２７７は、上部セルゴーストパターン２７９Ｒを構成する。
複数の下部電極層１４５及び複数の上部電極層２４５を形成する間、図１７に示すように、第２ダミーパターン１７６を除去して第２ダミー交換パターン１７６Ｒが形成される。第１ダミーパターン１７５、第２ダミー交換パターン１７６Ｒ、及び第３ダミーパターン１７７は、下部セルゴーストパターン１７９Ｒを構成する。
図１４を再び参照すると、セル分離トレンチ２８３の内部を埋める分離絶縁層２８５が形成される。
図１４及び図１５を再び参照すると、第１領域ＣＥ内に図１４に示した構成要素が形成される間、第２領域ＤＭ内に図１５に示した構成要素が形成される。第１領域ＣＥ内に形成される構成要素は、第２領域ＤＭ内に形成される構成要素と同時に形成される。
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更実施することが可能である。
２１ 基板
２３ 素子分離層
２５ トランジスタ
２７ 第１絶縁層
２９ 周辺回路配線
３１ 下部埋め込み導電層
３３ 中間埋め込み導電層
３４ ソースモールド層
３４Ａ 下部ソースモールド層
３４Ｂ 上部ソースモールド層
３４Ｍ 中間ソースモールド層
３４ＵＣ アンダーカット領域
３５ 代替導電性ライン（ソースライン）
３７ 支持板
３８ 第２絶縁層
４０ 非活性積層構造体
４０Ａ 活性積層構造体
４１ 絶縁層
４３ モールド層
４３Ｇ ギャップ領域
４５ 電極層
５１ 第１マスクパターン
５３ セルチャンネルホール
５３Ｄ ダミーチャンネルホール
５４ セルゴーストホール
５４Ｄ ダミーゴーストホール
５８ 選択ライン分離パターン
６２、２６２ トンネル絶縁層
６３、２６３ 電荷保存層
６４、２６４ ブロック層
６５、２６５ 情報保存パターン
６６、２６６ チャンネルパターン
６７、２６７ コアパターン
６８、２６８ ビットパッド
６９、２６９ セルチャンネル構造体（第１チャンネル構造体）
６９Ｄ、２６９Ｄ ダミーチャンネル構造体（第２チャンネル構造体）
７２ ゴーストトンネル層
７３ ゴースト電荷保存層
７３Ｒ ゴースト交換層
７３Ｇ 微小ギャップ（ｎａｒｒｏｗ ｇａｐ）
７４ ゴーストブロック層
７５ ダミーゴースト情報保存パターン
７５Ｒ セルゴースト情報保存パターン
７６ ゴーストチャンネル
７７ ゴーストコア
７８ パッド
７９ ダミーゴーストパターン（第２パターン）
７９Ｒ セルゴーストパターン（第１パターン）
８１、２８１ 第３絶縁層
８３、２８３ セル分離トレンチ
８３Ｄ ダミー分離トレンチ
８４ 犠牲スペーサ
８５、２８５ 分離絶縁層
１４０、２４０ 下部、上部非活性積層構造体
１４０Ａ、２４０Ａ 下部、上部活性積層構造体
１４１、２４１ 下部、上部絶縁層
１４３、２４３ 下部、上部モールド層
１４３Ｇ、２４３Ｇ 下部、上部ギャップ領域
１４５、２４５ 下部、上部電極層
１５３、２５３ 下部、上部セルチャンネルホール
１５３Ｄ、１５３Ｄ 下部、上部ダミーチャンネルホール
１５４、２５４ 下部、上部セルゴーストホール
１５４Ｄ、２５４Ｄ 下部、上部ダミーゴーストホール
１６５ 第１犠牲層
１６６ 第２犠牲層
１６７ 第３犠牲層
１６９ 下部犠牲チャンネル構造体
１７５ 第１ダミーパターン
１７６ 第２ダミーパターン
１７６Ｒ 第２ダミー交換パターン
１７７ 第３ダミーパターン
１７９、２７９ 下部、上部ダミーゴーストパターン
１７９Ｒ、２７９Ｒ 下部、上部セルゴーストパターン
２５１ 第２マスクパターン
２７２ 上部ゴーストトンネル層
２７３ 上部ゴースト電荷保存層
２７３Ｒ 上部ゴースト交換層
２７４ 上部ゴーストブロック層
２７５ 上部ダミーゴースト情報保存パターン
２７５Ｒ 上部セルゴースト情報保存パターン
２７６ 上部ゴーストチャンネル
２７７ 上部ゴーストコア
２７８ 上部パッド
ＣＥ 第１領域（セル領域）
ＤＭ 第２領域（ダミー領域）
ＷＣ セル分離領域
ＤＷＣ ダミー分離領域

Claims (20)

  1. 基板上に複数の絶縁層と複数の配線層とが交互に積層された積層構造体と、
    前記積層構造体を第１方向に横切る分離領域と、
    前記第１方向に垂直な第２方向に前記積層構造体内に延びる複数の第１チャンネル構造体と、
    前記分離領域内に配置され、前記第２方向に前記積層構造体内に延びる複数の第１パターンと、を備え、
    前記複数の第１パターンの底は、前記複数の第１チャンネル構造体の底よりも前記基板の上面から前記第２方向に更に遠く離れることを特徴とする半導体素子。
  2. 前記複数の第１パターンの底は、前記複数の配線層のうちの最下層よりも前記基板の上面から前記第２方向に更に遠く離れることを特徴とする請求項１に記載の半導体素子。
  3. 前記複数の第１パターンの各々の水平幅は、前記複数の第１チャンネル構造体の各々の水平幅よりも狭いことを特徴とする請求項１に記載の半導体素子。
  4. 前記積層構造体内に延びる複数の第１チャンネル構造体は、各々第１断面形状を有し、
    前記積層構造体内に延びる複数の第１パターンは、各々前記第１断面形状と異なる第２断面形状を有することを特徴とする請求項１に記載の半導体素子。
  5. 前記分離領域内に配置され、前記積層構造体を介して延びる分離トレンチと、
    前記分離トレンチ内の分離絶縁層と、を更に含み、
    前記複数の第１パターンの少なくとも一部は、前記分離トレンチと境界をなすことを特徴とする請求項１に記載の半導体素子。
  6. 第１領域及び前記第１領域に隣接する第２領域を有する基板と、
    前記基板上の前記第２領域内に複数の絶縁層と複数のダミー層とが交互に積層された第１積層構造体と、
    前記第１積層構造体を第１方向に横切る分離領域と、
    前記第１積層構造体内に前記第１方向に垂直な第２方向に延びる複数のダミーチャンネル構造体と、
    前記分離領域内に配置され、前記第１積層構造体内に前記第２方向に延びる複数のダミーパターンと、を備え、
    前記複数のダミーパターンの底は、前記複数のダミーチャンネル構造体の底よりも前記基板の上面から前記第２方向に更に遠く離れることを特徴とする半導体素子。
  7. 前記複数のダミーパターンの底は、前記複数のダミー層のうちの最下層よりも前記基板の上面から更に遠く離れることを特徴とする請求項６に記載の半導体素子。
  8. 前記複数のダミーチャンネル構造体のうちの互いに隣接する二つは、第１距離ほど離隔し、
    前記二つのダミーチャンネル構造体のうちの一つに隣接する前記複数のダミーパターンのうちの一つは、前記二つのダミーチャンネル構造体のうちの隣接する一つから前記第１距離ほど離隔することを特徴とする請求項６に記載の半導体素子。
  9. 前記基板上の前記第１領域内に複数の絶縁層と複数の電極層とが交互に積層された第２積層構造体と、
    前記第２積層構造体を前記第１方向に横切るセル分離領域と、
    前記第２積層構造体内に前記第２方向に延びる複数のセルチャンネル構造体と、を更に含むことを特徴とする請求項６に記載の半導体素子。
  10. 前記第２積層構造体内に前記第２方向に延びる複数のセルパターンを更に含み、
    前記複数のセルパターンの底は、前記複数のセルチャンネル構造体の底よりも前記基板の上面から前記第２方向に更に遠く離れることを特徴とする請求項９に記載の半導体素子。
  11. 前記セル分離領域内に配置され、前記第２積層構造体を貫通するセル分離トレンチと、
    前記セル分離トレンチ内の分離絶縁層と、を更に含み、
    前記セル分離トレンチは、前記複数のセルパターンを貫通することを特徴とする請求項１０に記載の半導体素子。
  12. 前記複数のセルチャンネル構造体及び前記複数のダミーチャンネル構造体の各々は、
    チャンネルパターンと、
    前記チャンネルパターンの外側を囲む情報保存パターンと、を含み、
    前記情報保存パターンは、
    前記チャンネルパターンの外側を囲むトンネル絶縁層と、
    前記トンネル絶縁層の外側を囲む電荷保存層と、
    前記電荷保存層の外側を囲むブロック層と、を含むことを特徴とする請求項１１に記載の半導体素子。
  13. 前記複数のダミーパターンの各々は、
    ダミーチャンネルパターンと、
    前記ダミーチャンネルパターンの外側を囲むダミー情報保存パターンと、を含み、
    前記ダミー情報保存パターンは、
    前記ダミーチャンネルパターンの外側を囲むダミートンネル層と、
    前記ダミートンネル層の外側を囲むダミー電荷保存層と、
    前記ダミー電荷保存層の外側を囲むダミーブロック層と、を含み、
    前記ダミーパターンの前記ダミーチャンネルパターン、前記ダミートンネル層、前記ダミー電荷保存層、及び前記ダミーブロック層の各々は、前記ダミーチャンネル構造体の前記チャンネルパターン、前記トンネル絶縁層、前記電荷保存層、及び前記ブロック層のうちの対応する一つと同一の物質を含むことを特徴とする請求項１２に記載の半導体素子。
  14. 前記複数のセルパターンの各々は、
    チャンネルと、
    前記チャンネルと前記第２積層構造体との間に配置されたセル情報保存パターンと、を含み、
    前記セル情報保存パターンは、
    前記チャンネルと前記第２積層構造体との間のトンネル層と、
    前記トンネル層と前記第２積層構造体との間の交換層と、
    前記交換層と前記第２積層構造体との間のブロック層と、を含み、
    前記セルパターンの前記チャンネル、前記トンネル層、及び前記ブロック層の各々は、前記セルチャンネル構造体の前記チャンネルパターン、前記トンネル絶縁層、及び前記ブロック層のうちの対応する一つと同一の物質を含むことを特徴とする請求項１２に記載の半導体素子。
  15. 前記セルパターンの前記交換層は、前記セルチャンネル構造体の前記電荷保存層と異なる物質を含むことを特徴とする請求項１４に記載の半導体素子。
  16. 前記セルパターンの前記交換層は、前記複数の電極層と同一の物質を含むことを特徴とする請求項１４に記載の半導体素子。
  17. 基板上に複数の下部絶縁層と複数の下部配線層とが交互に積層された下部積層構造体と、
    前記下部積層構造体上に複数の上部絶縁層と複数の上部配線層とが交互に積層された上部積層構造体と、
    前記基板の上面に垂直な第２方向に配置され、前記上部積層構造体を貫通して前記下部積層構造体内に延びる複数のチャンネル構造体と、
    前記上部積層構造体及び前記下部積層構造体を前記第２方向に垂直な第１方向に横切る分離領域と、
    前記分離領域内に配置され、前記下部積層構造体内に延びる複数の下部パターンと、
    前記分離領域内に配置され、前記上部積層構造体内に延びる複数の上部パターンと、を備え、
    前記複数の下部パターンの底は、前記複数のチャンネル構造体の底よりも前記基板の上面から前記第２方向に更に遠く離れることを特徴とする半導体素子。
  18. 前記複数の下部パターンの上面は、前記下部積層構造体の上面と同一平面をなすことを特徴とする請求項１７に記載の半導体素子。
  19. 前記上部パターンは、前記上部積層構造体を部分的に貫通して延びることを特徴とする請求項１７に記載の半導体素子。
  20. 前記複数の下部パターンの底は、前記複数の下部配線層のうちの最下層よりも前記基板の上面から前記第２方向に更に遠く離れるように配置され、
    前記複数の上部パターンの底は、前記複数の上部配線層のうちの最下層よりも前記基板の上面から前記第２方向に更に遠く離れるように配置されることを特徴とする請求項１７に記載の半導体素子。

JP2019150415A 2018-12-11 2019-08-20 チャンネル構造体を有する半導体素子 Pending JP2020096165A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0158743 2018-12-11
KR1020180158743A KR102460073B1 (ko) 2018-12-11 2018-12-11 채널 홀을 갖는 반도체 소자

Publications (1)

Publication Number Publication Date
JP2020096165A true JP2020096165A (ja) 2020-06-18

Family

ID=70972202

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019150415A Pending JP2020096165A (ja) 2018-12-11 2019-08-20 チャンネル構造体を有する半導体素子

Country Status (4)

Country Link
US (1) US10930664B2 (ja)
JP (1) JP2020096165A (ja)
KR (1) KR102460073B1 (ja)
CN (1) CN111312716B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022189448A1 (en) 2021-03-11 2022-09-15 Merck Patent Gmbh Substrate surface treating solution, and using the same, method for manufacturing cleaned substrate and method for manufacturing device
JP2023003379A (ja) * 2021-06-23 2023-01-11 サンディスク テクノロジーズ エルエルシー 半円ｓｇｄによる消去速度変動を補正するためのシステム及び方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11322516B2 (en) * 2020-08-31 2022-05-03 Micron Technology, Inc. Microelectronic devices including isolation structures protruding into upper pillar portions, and related methods and systems
KR20220037282A (ko) 2020-09-17 2022-03-24 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
TWI759092B (zh) * 2021-02-01 2022-03-21 鴻海精密工業股份有限公司 半導體裝置及半導體裝置製造方法
US20220336484A1 (en) * 2021-04-16 2022-10-20 Sandisk Technologies Llc Three-dimensional memory device with isolated source strips and method of making the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015012296A (ja) * 2013-06-27 2015-01-19 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 半導体装置
US20150194435A1 (en) * 2014-01-03 2015-07-09 Chang-Hyun Lee Vertical-type non-volatile memory devices having dummy channel holes
JP2017135238A (ja) * 2016-01-27 2017-08-03 東芝メモリ株式会社 半導体記憶装置及びその製造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100849852B1 (ko) * 2005-08-09 2008-08-01 삼성전자주식회사 비휘발성 반도체 집적 회로 장치 및 이의 제조 방법
KR102044823B1 (ko) 2013-02-25 2019-11-15 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR20150116995A (ko) 2014-04-09 2015-10-19 삼성전자주식회사 수직형 메모리 장치
KR102190350B1 (ko) * 2014-05-02 2020-12-11 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR102171263B1 (ko) * 2014-08-21 2020-10-28 삼성전자 주식회사 제어된 다결정 반도체 박막을 포함하는 집적회로 소자 및 그 제조 방법
KR102244219B1 (ko) * 2014-09-29 2021-04-27 삼성전자주식회사 메모리 장치 및 그 제조 방법
KR20160106972A (ko) 2015-03-03 2016-09-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9508730B2 (en) * 2015-03-11 2016-11-29 SK Hynix Inc. Semiconductor device and manufacturing method thereof
KR102282139B1 (ko) * 2015-05-12 2021-07-28 삼성전자주식회사 반도체 장치
KR20160137103A (ko) 2015-05-22 2016-11-30 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102551350B1 (ko) * 2016-01-28 2023-07-04 삼성전자 주식회사 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법
KR102604053B1 (ko) * 2016-05-09 2023-11-20 삼성전자주식회사 수직형 메모리 장치
KR102618562B1 (ko) * 2016-05-16 2023-12-27 삼성전자주식회사 반도체 칩 및 그 제조 방법
KR102626838B1 (ko) * 2016-06-20 2024-01-18 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
KR20180012640A (ko) * 2016-07-27 2018-02-06 삼성전자주식회사 수직형 메모리 소자 및 이의 제조방법
KR102607749B1 (ko) * 2016-08-02 2023-11-29 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치
KR102629454B1 (ko) 2016-08-22 2024-01-26 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102620596B1 (ko) * 2016-08-22 2024-01-04 삼성전자주식회사 반도체 장치
JP2018157106A (ja) * 2017-03-17 2018-10-04 東芝メモリ株式会社 記憶装置および容量素子
KR102333021B1 (ko) * 2017-04-24 2021-12-01 삼성전자주식회사 반도체 장치
KR102380824B1 (ko) * 2017-12-04 2022-03-31 삼성전자주식회사 반도체 소자
KR102630926B1 (ko) 2018-01-26 2024-01-30 삼성전자주식회사 3차원 반도체 메모리 소자
KR102593706B1 (ko) * 2018-07-12 2023-10-25 삼성전자주식회사 부분적으로 확대된 채널 홀을 갖는 반도체 소자

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015012296A (ja) * 2013-06-27 2015-01-19 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 半導体装置
US20150194435A1 (en) * 2014-01-03 2015-07-09 Chang-Hyun Lee Vertical-type non-volatile memory devices having dummy channel holes
JP2017135238A (ja) * 2016-01-27 2017-08-03 東芝メモリ株式会社 半導体記憶装置及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022189448A1 (en) 2021-03-11 2022-09-15 Merck Patent Gmbh Substrate surface treating solution, and using the same, method for manufacturing cleaned substrate and method for manufacturing device
KR20230155555A (ko) 2021-03-11 2023-11-10 메르크 파텐트 게엠베하 기판 표면 처리액, 이를 이용한 세정된 기판의 제조 방법 및 디바이스의 제조 방법
JP2023003379A (ja) * 2021-06-23 2023-01-11 サンディスク テクノロジーズ エルエルシー 半円ｓｇｄによる消去速度変動を補正するためのシステム及び方法

Also Published As

Publication number Publication date
KR20200071241A (ko) 2020-06-19
US10930664B2 (en) 2021-02-23
CN111312716B (zh) 2024-04-16
CN111312716A (zh) 2020-06-19
KR102460073B1 (ko) 2022-10-28
US20200185402A1 (en) 2020-06-11

Similar Documents

Publication Publication Date Title
US11626421B2 (en) Vertical memory device and method of fabrication the same
KR102460073B1 (ko) 채널 홀을 갖는 반도체 소자
JP7430996B2 (ja) 半導体素子
US11393755B2 (en) Three-dimensional semiconductor memory devices
KR101868047B1 (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR102074982B1 (ko) 비휘발성 메모리 장치 및 그 제조 방법
US20200105783A1 (en) Vertical memory devices
KR102633484B1 (ko) 더미 패턴들을 갖는 반도체 소자들
KR20130045047A (ko) 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US11557603B2 (en) Semiconductor devices
US11882701B2 (en) Semiconductor device including multi-stack structure
US11894301B2 (en) Vertical memory devices
US20210217765A1 (en) Three-dimensional semiconductor memory device
US9853052B1 (en) Semiconductor device and method for manufacturing same
US11456316B2 (en) Semiconductor device having word line separation layer
KR20100126951A (ko) 불휘발성 메모리 소자 및 그 제조방법
US12004353B2 (en) Semiconductor devices including a contact structure that contacts a dummy channel structure
KR20220042566A (ko) 수직형 메모리 장치

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220707

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230713

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230718

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231017

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240116

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240416