TWI759092B

TWI759092B - 半導體裝置及半導體裝置製造方法

Info

Publication number: TWI759092B
Application number: TW110103728A
Authority: TW
Inventors: 陳中怡
Original assignee: 鴻海精密工業股份有限公司
Priority date: 2021-02-01
Filing date: 2021-02-01
Publication date: 2022-03-21
Also published as: TW202232734A

Abstract

本發明涉及一種半導體裝置的存儲單元包括層疊結構、穿透層疊結構的收容空間、阻擋層、浮柵層及通道層。層疊結構包括至少一層控制層、至少兩層介電層以及至少一層抹除層。收容空間包括第一收容部和多個與第一收容部連通的第二收容部。第一收容部穿透層疊結構。第二收容部與控制層共面設置。阻擋層和浮柵層收容於第二收容部內，浮柵層藉由阻擋層與控制層絕緣設置。抹除層用於在執行資料抹除操作時與浮柵層配合形成電子流通路徑。本發明還提供了一種半導體裝置的製造方法。

Description

半導體裝置及半導體裝置製造方法

本發明涉及一種半導體裝置及半導體裝置製造方法，尤其涉及一種3D閃存裝置。

在目前的半導體產業中，三維(3D)快閃記憶體可在不加電的情況下能長期保持存儲資訊，且具有集成度高、存儲速度快、易於抹除和重寫等優點。快閃記憶體在進行資料寫入和資料抹除過程中，根據浮柵和控制柵之間的電壓，使得電子通過隧道介電層在浮柵和通道層之間移動。多次進行資料寫入和資料抹除操作後，會導致隧道介電層的性能下降，進而導致記憶體的資料存儲功能下降。

本發明的主要目的是提供一種半導體裝置及半導體裝置製造方法，旨在解決現有技術中隧道介電層的性能下降和記憶體的資料存儲功能下降的問題。

一種半導體裝置，包括多個存儲單元；每個所述存儲單元包括：層疊結構，其包括至少一層控制層、至少兩層介電層以及至少一層抹除層；其中，所述抹除層與所述控制層之間藉由所述介電層隔離；穿透所述層疊結構的收容空間；所述收容空間包括第一收容部和多個與所述第一收容部相連通的第二收容部；所述第一收容部穿透所述層疊結構；所述第二收容部與所述控制層共面設置；阻擋層，收容於所述第二收容部內；浮柵層，收容於所述第二收容部內，且藉由所述阻擋層與所述控制層絕緣設置；通道層，收容於所述第一收容部內；其中，所述抹除層用於在執行資料抹除操作時與所述浮柵層配合形成電子流通路徑。

一種半導體裝置製造方法，用於製造半導體裝置，所述半導體裝置製造方法包括如下步驟：提供由至少一層第一犧牲層、至少兩層介電層以及至少一層第二抹除層組成的層疊結構；其中，所述第二犧牲層與所述第一犧牲層之間藉由所述介電層隔離；對所述層疊結構進行蝕刻以形成收容空間；其中，所述收容空間包括第一收容部和多個與所述第一收容部相連通的第二收容部；所述第一收容部穿透對應的所述層疊結構；所述第二收容部與所述第一犧牲層共面設置；在所述收容空間內依次形成阻擋層以及浮柵層；移除所述浮柵層位於所述第一收容空間內的部分，使得所述阻擋層以及所述浮柵層完全收容於所述第二收容部；在所述第一收容部內依次形成隧道介電層、通道層以及填充層；移除所述第一犧牲層和所述第二犧牲層；在移除所述第一犧牲層後的位置形成控制層，並在移除所述第二犧牲層後的位置形成抹除層，以構成所述半導體裝置，所述抹除層與所述浮柵層配合在執行資料抹除操作時形成電子流通路徑。

上述半導體裝置及半導體裝置製造方法，藉由設置內嵌於所述介電層內的所述抹除層，並在抹除操作時抹除層與與所述浮柵層配合形成電子流通路徑，避免資料寫入和資料抹除經由同一路徑，降低了在反復執行資料抹除操作時對所述隧道介電層所產生的損耗，提高了所述半導體裝置的使用壽命。

為了使本技術領域的人員更好地理解本發明方案，下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分的實施例，而不是全部的實施例。基於本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都應當屬於本發明保護的範圍。

本發明的說明書及上述附圖中的術語「第一」、「第二」和「第三」等是用於區別不同物件，而非用於描述特定順序。此外，術語「包括」以及它們任何變形，意圖在於覆蓋不排他的包含。例如包含了一系列步驟或模組的過程、方法、系統、產品或設備沒有限定於已列出的步驟或模組，而是可選地還包括沒有列出的步驟或模組，或可選地還包括對於這些過程、方法、產品或設備固有的其它步驟或模組。

下面結合附圖對本發明半導體裝置製造方法的具體實施方式進行說明。

請參照圖1及圖2，本發明提供一種半導體裝置1沿水準方向的剖面示意圖以及沿垂直方向的剖面示意圖。所述半導體裝置1為層疊結構，其由若干個存儲單元10組成。圖1中僅示意一個存儲單元10沿水準方向示意圖。圖2為兩個相鄰設置的所述存儲單元10的沿垂直方向剖面示意圖。在本發明的至少一個實施方式中，所述半導體裝置1可以為三維快閃記憶體記憶體。每個所述存儲單元10可進行資料寫入操作和資料抹除操作。

每個所述存儲單元10包括層疊結構ST、收容空間op（如圖6所示）、絕緣層12、浮柵層15、阻擋層14、隧道介電層16、通道層17以及填充層18。

層疊結構ST包括多個控制層13、多個介電層11以及多個抹除層112。本發明的至少一個實施例中（如圖2所示），所述層疊結構ST包括兩層控制層13、三層所述介電層11以及三層所述抹除層112。其中兩層所述介電層11分別作為底層和頂層，另外一層所述介電層11作為中間層。所述控制層13夾設於相鄰兩層所述介電層11之間，所述抹除層112與所述控制層13之間藉由所述介電層11隔離。所述抹除層112與所述浮柵層15之間藉由所述介電層11及所述阻擋層14隔離。

所述控制層13內的所述阻擋層14、所述隧道介電層16、所述通道層17以及所述填充層18大致呈環形結構（如圖1所示）。在本發明的至少一個實施例中，所述控制層13由導電材料製成。

在第一方向X上，所述抹除層112藉由所述介電層11與對應的所述控制層13之間絕緣設置，所述抹除層112藉由所述介電層11及所述阻擋層14與所述浮柵層15之間絕緣設置，所述抹除層112藉由所述介電層11和所述阻擋層14與位於所述收容空間op內的所述通道層17絕緣設置。所述填充層18本身多為介電材料構成，與相鄰所述通道層17絕緣設置。

請一併參閱圖3，圖3示意了以2x2矩陣排列的所述存儲單元10的抹除層112。在其他實施例中，所述第一部分P1可劃分形成更多個存儲單元10內的抹除層112。在第二方向Y上，所述抹除層112與另一的所述存儲單元10內共面設置且相鄰的所述抹除層112相互連接且一體成型。其中，所述第二方向Y與所述第一方向X垂直設置，且為水準方向。換句話說，所述抹除層112與相鄰的所述存儲單元10內沿所述第二方向Y共面設置的所述抹除層112相互連接形成指定圖案P。從所述第一方向X上看，所述指定圖案P包括兩個沿所述第二方向Y平行設置的第一部分P1和至少兩個沿第三方向Z平行設置的第二部分P2。其中，所述第一方向X、所述第二方向Y及所述第三方向Z相互垂直以構成三維坐標系。所述第二部分P2與所述第一部分P1相連接。其中，所述第二部分P2的至少一端與所述第一部分P1連接。在本發明的至少一個實施例中，所述第二部分P2的兩端均與所述第一部分P1連接。所述第一部分P1用於將所述抹除層112對應的所述存儲單元10與外部電路電性連接。在本發明的至少一個實施例中，所述抹除層112由低電阻導電材料製成，例如金屬、矽化物等；所述介電層11由絕緣材料製成。

請一併參閱圖6，所述收容空間op從所述層疊結構ST的中央穿過。在本發明的至少一個實施例中，所述收容空間op大致呈非字型。所述收容空間op包括第一收容部op1和多個第二收容部op2。所述第一收容部op1沿所述第一方向X穿透所述層疊結構ST。所述第二收容部op2與所述第一收容部op1相連通。所述第二收容部op2由所述第一收容部op1沿所述第二方向Y向所述控制層13內延伸。在本發明的至少一個實施例中，所述收容空間op包括4個所述第二收容部op2。4個所述第二收容部op2對稱設置於所述第一收容部op1的兩側。

所述阻擋層14部分收容設置於所述第二收容部op2內，且部分收容設置於所述第一收容部op1內，且與所述控制層13共面設置。在所述第一方向X上，所述阻擋層14厚度的兩倍小於所述控制層13的厚度，使得所述阻擋層14完全收容於所述第二收容部op2內，並形成收容部（圖未標示）以容納所述浮柵層15。位於所述第一收容部op1內的所述阻擋層14平行於所述第一方向X設置。

所述浮柵層15收容設置於所述阻擋層14的收容部內，且位於所述第二收容部op2內。在所述第二方向Y上，所述浮柵層15與所述控制層13共面設置。所述浮柵層15大致為半環形結構（如圖1所示）。在所述第一方向X上，所述浮柵層15與所述抹除層112部分重疊設置。在本發明的至少一個實施例中，所述浮柵層15由矽化物或其他具有較好導電性能的材料製成。所述浮柵層15用於存儲資料。

所述隧道介電層16收容於所述第一收容部op1內，且覆蓋所述阻擋層14以及所述浮柵層15沿所述第一方向X上的側壁。所述隧道介電層16大致呈環形結構（如圖1所示）。

所述通道層17設置於所述第一收容部op1內，且位於所述隧道介電層16和所述填充層18之間。所述通道層17大致呈環形結構（如圖1所示）。在本發明的至少一個實施例中，所述通道層17由半導體材料製成，例如，矽。

所述填充層18用於將剩餘的所述第一收容部op1填滿。在本發明的至少一個實施例中，所述填充層18由絕緣材料製成。

請再次參閱圖1，所述存儲單元10還包括絕緣層12。所述絕緣層12在所述第二方向Y上將位於所述收容空間OP兩側的所述阻擋層14絕緣隔離，在所述第三方向Z上將所述隧道介電層16與相鄰所述存儲單元10中的所述隧道介電層16絕緣隔離。在本發明的至少一個實施例中，所述絕緣層12由氧化矽材料製成。

所述存儲單元10在執行資料寫入操作與常規半導體裝置的過程一致，在此不再贅述。例如，所述控制層13上施加對應的電壓，使得電子沿寫入路徑path-A從所述通道層17通過所述隧道介電層16進入所述浮柵層15，進而實現資料存儲。

所述存儲單元10在執行資料抹除操作時，所述抹除層112上施加正向電壓，所述浮柵層15浮接，所述控制層13上會施加小於正向電壓的電壓，防止所述抹除層112和所述控制層13之間產生擊穿現象，同時，在所述通道層17上提供接地電壓或負電壓，使得電子沿抹除路徑path-B從所述浮柵層15經過位於所述抹除層112和所述浮柵層15重疊部分的所述介電層11及所述阻擋層14的側壁流入所述抹除層112，而不是通過隧道介電層16進行。在本發明的至少一個實施例中，所述正向電壓為10-15伏。

上述半導體裝置1，藉由設置所述抹除層112，且所述抹除層112和所述浮柵層15在第一方向X上部分重疊，以使得在抹除操作時電子由所述浮柵層15經過位於所述抹除層112和所述浮柵層15重疊部分的側壁流入所述抹除層112，避免資料寫入和資料抹除經由同一路徑，降低了在反復執行抹除操作時對所述隧道介電層16所產生的損耗，提高了所述半導體裝置1的使用壽命。

請參閱圖4，其為本發明提供一種半導體裝置製造方法的流程示意圖。所述半導體裝置製造方法用於製造如上所述的半導體裝置1。所述半導體裝置製造方法包括如下步驟：

S10，提供由第一犧牲層19a、介電層11以及第二犧牲層19b組成的層疊結構ST。

請一併參閱圖5，在本發明的至少一個實施例中，所述層疊結構ST包括兩層所述第一犧牲層19a、三層所述介電層11以及三層所述第二犧牲層19b。其中，兩個所述第一犧牲層19a之間藉由所述介電層11隔離設置。所述介電層11由多次沉積、平坦化形成。在所述介電層11沉積過程中，進行蝕刻以及圖案化以形成由第一材料構成的所述第二犧牲層19b，並在形成所述第二犧牲層19b後繼續進行所述介電層11的沉積，以使得所述第二犧牲層19b與所述第一犧牲層19a之間絕緣隔離，接著在所述介電層11上方沉積形成由所述第一材料構成的第一犧牲層19a，重複上述步驟以形成所述層疊結構ST。其中，兩層所述介電層11分別作為底層和頂層，另外一層所述介電層11作為中間層，所述控制層13夾設於相鄰兩層所述介電層11之間，所述第二犧牲層19b與所述第一犧牲層19a之間藉由所述介電層11隔離。每層所述第二犧牲層19b呈指定圖案P設置。圖3示意了以2x2矩陣排列的所述存儲單元10的第二犧牲層19b。在其他實施例中，所述第一部分P1可劃分形成更多個存儲單元10內的第二犧牲層19b。在本發明的至少一個實施例中，所述指定圖案P包括兩個沿第二方向Y平行設置的第一部分P1和至少兩個沿第三方向Z平行設置的第二部分P2。所述第二部分P2與所述第一部分P1相連接。其中，所述第二部分P2的至少一端與所述第一部分P1連接。在本發明的至少一個實施例中，所述第二部分P2的兩端均與所述第一部分P1連接。所述第一部分P1用於將所述抹除層112對應的所述存儲單元10與外部電路電性連接。在本發明的至少一個實施例中，所述第一材料可以為氮化矽材料；所述介電層11由絕緣材料製成。

S11，對所述層疊結構ST進行蝕刻以形成收容空間op。

請一併參閱圖6，所述層疊結構ST可劃分形成多個等大設置的存儲單元區域101，每個所述存儲單元區域101對應一個存儲單元10。所述收容空間op從對應的所述層疊結構ST的中央穿透。在本發明的至少一個實施例中，所述收容空間op大致呈非字型。所述收容空間op可包括第一收容部op1和多個第二收容部op2。所述第一收容部op1沿所述第一方向X穿透對應的所述層疊結構ST。所述第二收容部op2與所述第一收容部op1相連通。所述第二收容部op2由所述第一收容部op1向所述第二方向Y延伸，且與所述控制層13共面設置。在本發明的至少一個實施例中，所述收容空間op包括4個所述第二收容部op2。4個所述第二收容部op2對稱設置於所述第一收容部op1的兩側。在所述第一方向X上，所述第二收容部op2與部分所述第二犧牲層19b重疊。在所述第一方向X上，所述第二犧牲層19b和所述第一犧牲層19a之間部分重疊。

S12，在所述收容空間op內依次形成阻擋層14以及浮柵層15。

請一併參閱圖7，所述阻擋層14的一部分收容設置於所述第二收容部op2內，且與所述第一犧牲層19a共面設置，以覆蓋所述第一犧牲層19a的側壁。所述阻擋層14還具有與所述第一方向X平行設置的部分。在所述第一方向X上，所述阻擋層14與所述第二犧牲層19b部分重疊。所述浮柵層15收容設置於位於所述第二收容部op2內的所述阻擋層14內，且位於所述第二收容部op2內。在所述第二方向Y上，所述浮柵層15與所述控制層13共面設置。所述浮柵層15還包括與所述第一方向平行設置的部分。在本發明的至少一個實施例中，所述浮柵層15由矽化物或其他具有較好導電性能的材料製成。

請再次參閱圖8，步驟S13，移除所述浮柵層15位於所述第一收容部op1內的部分，使得所述浮柵層15完全收容於所述第二收容部op2內。

請一併參閱圖9，步驟S14，在所述第一收容部op1內依次形成隧道介電層16、通道層17以及填充層18。

請一併參閱圖2，在本發明的至少一個實施例中，所述隧道介電層16收容於所述第一收容部op1內，且覆蓋所述阻擋層14以及所述浮柵層15沿所述第一方向X上的側壁。所述通道層17設置於所述第一收容部op1內。所述通道層17設置於所述隧道介電層16內側。在本發明的至少一個實施例中，所述通道層17由半導體材料製成，例如，矽。所述填充層18用於將剩餘的所述第一收容部op1填滿。在本發明的至少一個實施例中，所述填充層18由絕緣材料製成。

請一併參閱圖10，步驟S15，將所述第一犧牲層19a和所述第二犧牲層19b移除。

請一併參閱圖2，步驟S16，在移除所述第一犧牲層19a後的位置形成所述控制層13，在移除所述第二犧牲層19b後的位置形成所述抹除層112，以形成所述半導體裝置1。

本發明的至少一個實施例中，藉由填充第二材料以形成所述抹除層112和所述控制層13。其中，所述第二材料為低電阻導電材料製成，例如金屬、矽化物等。

在執行資料寫入操作時，所述控制層13上施加對應的電壓，使得電子由所述通道層17通過所述隧道介電層16進入所述浮柵層15，進而實現資料存儲。

在執行資料抹除操作時，所述抹除層112上施加正向電壓，所述浮柵層15浮接，所述控制層13上會施加小於正向電壓的電壓，防止所述抹除層112和所述控制層13之間產生擊穿現象，同時，在所述通道層17上提供接地電壓或負電壓，使得電子由所述浮柵層15經過位於所述抹除層112和所述浮柵層15重疊部分的所述介電層11及所述阻擋層14側壁流入所述抹除層112，而不是通過隧道介電層16進行。在本發明的至少一個實施例中，所述正向電壓為10-15伏。

上述半導體裝置製造方法，設置所述抹除層112，且所述抹除層112和所述浮柵層15在第一方向X上部分重疊，以使得在抹除操作時電子由所述浮柵層15經過位於所述抹除層112和所述浮柵層15重疊部分的側壁流入所述抹除層112，避免資料寫入和資料抹除經由同一路徑，降低了在反復執行抹除操作時對所述隧道介電層16所產生的損耗，提高了所述半導體裝置1的使用壽命。

需要說明的是，對於前述的各方法實施例，為了簡單描述，故將其都表述為一系列的動作組合，但是本領域技術人員應該知悉，本發明並不受所描述的動作順序的限制，因為依據本發明，某些步驟可以採用其他順序或者同時進行。其次，本領域技術人員也應該知悉，說明書中所描述的實施例均屬於優選實施例，所涉及的動作和模組並不一定是本發明所必須的。

還需要說明的是，在本文中，術語「包括」、「包含」或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者裝置不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者裝置所固有的要素。在沒有更多限制的情況下，由語句「包括一個……」限定的要素，並不排除在包括該要素的過程、方法、物品或者裝置中還存在另外的相同要素。

以上所述，以上實施例僅用以說明本發明的技術方案，而非對其限制；儘管參照前述實施例對本發明進行了詳細的說明，本領域的普通技術人員應當理解：其依然可以對前述各實施例所記載的技術方案進行修改，或者對其中部分技術特徵進行等同替換；而這些修改或者替換，並不使相應技術方案的本質脫離本發明各實施例技術方案的範圍。

綜上所述，本發明符合發明專利要件，爰依法提出專利申請。惟，以上所述者僅為本發明之較佳實施方式，舉凡熟悉本案技藝之人士，在爰依本案創作精神所作之等效修飾或變化，皆應包含於以下之申請專利範圍內。

1:半導體裝置 10:存儲單元 ST:層疊結構 11:介電層 12:絕緣層 13:控制層 112:抹除層 14:阻擋層 15:浮柵層 16:隧道介電層 17:通道層 18:填充層 op:收容空間 op1:第一收容部 op2:第二收容部 101:存儲單元區域 P:指定圖案 P1:第一部分 P2:第二部分 19a:第一犧牲層 19b:第二犧牲層 path-A:寫入路徑 path-B:抹除路徑 S10-S16:步驟

圖1為本發明半導體裝置沿水準方向的剖面示意圖。

圖2為本發明半導體裝置沿垂直方向的剖面示意圖。

圖3為圖1中所述抹除層沿水準方向的剖面示意圖。

圖4為本發明半導體裝置製造方法的流程示意圖。

圖5為圖4中步驟S10對應結構沿垂直方向的剖面示意圖。

圖6為圖4中步驟S11對應結構沿垂直方向的剖面示意圖。

圖7為圖4中步驟S12對應結構沿垂直方向的剖面示意圖。

圖8為圖4中步驟S13對應結構沿垂直方向的剖面示意圖。

圖9為圖4中步驟S14對應結構沿垂直方向的剖面示意圖。

圖10為圖4中步驟S15對應結構沿垂直方向的剖面示意圖。

1:半導體裝置

10:存儲單元

ST:層疊結構

11:介電層

13:控制層

112:抹除層

14:阻擋層

15:浮柵層

16:隧道介電層

17:通道層

18:填充層

path-A:寫入路徑

path-B:抹除路徑

Claims

一種半導體裝置，包括多個存儲單元；每個所述存儲單元包括：層疊結構，其包括至少一層控制層、至少兩層介電層以及至少一層抹除層；其中，所述抹除層與所述控制層之間藉由所述介電層隔離；穿透所述層疊結構的收容空間；所述收容空間包括第一收容部和多個與所述第一收容部相連通的第二收容部；所述第一收容部穿透所述層疊結構；所述第二收容部與所述控制層共面設置；阻擋層，收容於所述第二收容部內；浮柵層，收容於所述第二收容部內，且藉由所述阻擋層與所述控制層絕緣設置；通道層，收容於所述第一收容部內；其中，所述抹除層用於在執行資料抹除操作時與所述浮柵層配合形成電子流通路徑。
如請求項1所述的半導體裝置，其中，在所述半導體裝置執行資料抹除操作時，所述抹除層上施加正向電壓，所述浮柵層浮接，所述控制層施加小於所述正向電壓的電壓，所述電子流通路徑為由所述浮柵層經過位於所述抹除層和所述浮柵層重疊部分的所述介電層進入所述抹除層。
如請求項1所述的自動閃避方法，其中，在與所述控制層平行方向上，所述抹除層藉由所述介電層以及所述阻擋層與位於所述收容空間內的所述通道層絕緣設置。
如請求項1所述的半導體裝置，其中，所述抹除層與另一所述存儲單元內共面設置且相鄰的所述抹除層相互連接且一體成型。
如請求項1所述的半導體裝置，其中，在垂直於所述層疊結構的方向上，所述抹除層與所述浮柵層部分重疊。
一種半導體裝置製造方法，用於製造半導體裝置，其中，所述半導體裝置製造方法包括如下步驟：提供由至少一層第一犧牲層、至少兩層介電層以及至少一層第二犧牲層組成的層疊結構；其中，所述第二犧牲層與所述第一犧牲層之間藉由所述介電層隔離；對所述層疊結構進行蝕刻以形成收容空間；其中，所述收容空間包括第一收容部和多個與所述第一收容部相連通的第二收容部；所述第一收容部穿透對應的所述層疊結構；所述第二收容部與所述第一犧牲層共面設置；在所述收容空間內依次形成阻擋層以及浮柵層；移除所述浮柵層位於所述第一收容空間內的部分，使得所述阻擋層以及所述浮柵層完全收容於所述第二收容部；在所述第一收容部內依次形成隧道介電層、通道層以及填充層；移除所述第一犧牲層和所述第二犧牲層；在移除所述第一犧牲層後的位置形成控制層，並在移除所述第二犧牲層後的位置形成抹除層，以構成所述半導體裝置，所述抹除層與所述浮柵層配合在執行資料抹除操作時形成電子流通路徑。
如請求項6所述的半導體裝置製造方法，其中，在所述半導體裝置執行資料抹除操作時，所述抹除層上施加正向電壓，所述浮柵層浮接，所述控制層施加小於所述正向電壓的電壓，所述電子流動路徑為由所述浮柵層經過位於所述抹除層和所述浮柵層重疊部分的所述介電層進入所述抹除層。
如請求項6所述的半導體裝置製造方法，其中，在與所述控制層平行方向上，所述抹除層藉由所述介電層以及所述阻擋層與位於所述收容空間內的所述通道層絕緣設置。
如請求項6所述的半導體裝置製造方法，其中，所述層疊結構可劃分形成多個存儲單元；所述抹除層與另一所述存儲單元內共面設置且相鄰的所述抹除層相互連接且一體成型。
如請求項6所述的半導體裝置製造方法，其中，在垂直於所述層疊結構的方向上，所述抹除層與所述浮柵層部分重疊。