CN109791891B - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN109791891B
CN109791891B CN201680089216.7A CN201680089216A CN109791891B CN 109791891 B CN109791891 B CN 109791891B CN 201680089216 A CN201680089216 A CN 201680089216A CN 109791891 B CN109791891 B CN 109791891B
Authority
CN
China
Prior art keywords
electrode layer
multilayer body
layer
semiconductor device
end region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201680089216.7A
Other languages
English (en)
Other versions
CN109791891A (zh
Inventor
坂本渉
中木宽
石原英恵
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN109791891A publication Critical patent/CN109791891A/zh
Application granted granted Critical
Publication of CN109791891B publication Critical patent/CN109791891B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

实施方式的半导体装置包含积层体、第1绝缘层、第1、第2阶梯部(2)及第2绝缘层(46)。积层体包含第1电极层(41)(WLDD)及第2电极层(41)(SGD)。第1、第2阶梯部(2)设置在第1端部区域(101)及第2端部区域(102)。第2绝缘层(46)沿X方向延伸。第2绝缘层沿X方向将第2电极层(41)(SGD)分离。第2绝缘层(46)沿X方向的长度(L1)比第2电极层(41)(SGD)沿X方向的长度(L2)更长，且比第1电极层(41)(WLDD)沿X方向的长度(L3)更短。

Description

半导体装置及其制造方法
技术领域
实施方式涉及一种半导体装置及其制造方法。
背景技术
提出有一种三维结构的存储设备，该存储设备是在积层着多个电极层的积层体形成存储孔，且在该存储孔内沿积层体的积层方向延伸设置着电荷蓄积膜及半导体膜。存储设备具有串联连接在漏极侧选择晶体管(STD)与源极侧选择晶体管(STS)之间的多个存储单元(MC)。STD、MC、及STS串联连接而成的结构被称为“存储器串(或NAND(Not-AND，与非)串)”。电极层为STD、MC及STS的栅极电极(漏极侧选择栅极SGD、字线WL及源极侧选择栅极SGS)。在积层体形成多个从积层体的上表面到达衬底的狭缝。狭缝与狭缝之间的区域被称为“区块”。设置在1个“区块”中的SGD典型来说为“1个”。近来，提出有在1个“区块”中使2个SGD并列的存储设备。当使存储设备进行动作时，“选择”2个SGD中的任一个。在位线BL，电连接着包含所选择的SGD的存储器串。在这种存储设备中，存在容易产生电阻较高的电极层的情况。例如，如果产生电阻较高的电极层，那么电极层的电阻在每个存储器串发生变化。因此，例如，字线WL的电阻的差在存储器串间增大。期望抑制电极层的电阻差的增大。
背景技术文献
专利文献
专利文献1：美国专利申请公开第2015/0109862号说明书
专利文献2：美国专利第8,697,982号说明书
专利文献3：美国专利第8,787,061号说明书
发明内容
[发明所要解决的问题]
实施方式提供一种能够抑制电极层的电阻差增大的半导体装置及其制造方法。
[解决问题的技术手段]
实施方式的半导体装置包含积层体、至少2个第1绝缘层、第1阶梯部、第2阶梯部及第2绝缘层。积层体包含第1电极层、及沿积层方向与第1电极层电绝缘地设置的第2电极层。至少2个第1绝缘层跨及积层体的上端到积层体的下端设置在积层体，且沿与积层方向相交的第1方向延伸。第1阶梯部设置在至少2个第1绝缘层之间的积层体的第1端部区域。第2阶梯部设置在至少2个第1绝缘层之间的积层体的位于所述第1端部区域相反侧的第2端部区域。第2绝缘层沿第1方向延伸，设置在至少2个第1绝缘层之间的所述积层体。第2绝缘层沿第1方向将所述第2电极层分离。第2绝缘层沿第1方向的长度比第2电极层沿第1方向的长度更长，且比第1电极层沿第1方向的长度更短。
附图说明
图1是第1实施方式的半导体装置的示意俯视图。
图2是图1中的单点划线框A内的示意立体图。
图3是图1中的单点划线框A内的示意俯视图。
图4是沿图3中的IV-IV线的示意剖视图。
图5是放大表示柱状部的1个例子的示意剖视图。
图6是第1实施方式的半导体装置的示意立体图。
图7是第1实施方式的半导体装置的示意俯视图。
图8是参考例的半导体装置的示意立体图。
图9(a)及(b)是另一参考例的半导体装置的示意俯视图。
图10是表示第1实施方式的变化例的示意剖视图。
图11是第2实施方式的半导体装置的示意立体图。
图12是第2实施方式的半导体装置的示意俯视图。
图13是第3实施方式的半导体装置的示意立体图。
图14是第4实施方式的半导体装置的示意剖视图。
图15(a)及(b)是表示第4实施方式的半导体装置的制造方法的示意俯视图。
图16(a)～(h)是表示第4实施方式的半导体装置的制造方法的示意剖视图。
图17是第5实施方式的半导体装置的示意俯视图。
图18是沿图17中的XVIII-XVIII线的示意剖视图。
图19是表示第5实施方式的半导体装置的制造方法的示意剖视图。
图20是表示第5实施方式的半导体装置的制造方法的示意剖视图。
图21是表示第5实施方式的半导体装置的制造方法的示意剖视图。
图22是表示第5实施方式的半导体装置的制造方法的示意剖视图。
图23是表示第5实施方式的半导体装置的制造方法的示意剖视图。
图24是表示第5实施方式的半导体装置的制造方法的示意剖视图。
图25是表示第5实施方式的半导体装置的制造方法的示意剖视图。
图26是表示第5实施方式的半导体装置的制造方法的示意剖视图。
图27是表示第5实施方式的半导体装置的制造方法的示意剖视图。
图28是表示第5实施方式的半导体装置的制造方法的示意剖视图。
图29是表示第5实施方式的半导体装置的制造方法的示意剖视图。
图30是表示第5实施方式的半导体装置的制造方法的示意剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。各附图中，对相同要素标注相同符号。实施方式中，“上”指例如远离衬底的方向，“下”指例如朝向衬底的方向。实施方式的半导体装置是具有存储单元阵列的半导体存储装置。
(第1实施方式)
＜半导体装置＞
图1是第1实施方式的半导体装置的示意俯视图。图2是图1中的单点划线框A内的示意立体图。图1及图2中，将相对于衬底10的主面平行的方向且相互正交的2个方向设为X方向(第1方向)及Y方向(第2方向)，将相对于所述X方向及Y方向2个方向相交的方向、例如正交的方向设为Z方向(积层体100的积层方向)。
如图1及图2所示，第1实施方式的半导体装置具有存储单元阵列1、及阶梯部分2。存储单元阵列1及阶梯部分2设置在积层体100。积层体100设置在衬底10的主面10a上。衬底10例如包含结晶化的硅层。硅层的导电型例如为p型。
在图1所示的范围内，示出2个阶梯部分。1个阶梯部分2设置在积层体100的第1端部区域101。另一个阶梯部分2设置在积层体100的第2端部区域102。第2端部区域102位于第1端部区域101沿X方向的相反侧。存储单元阵列1设置在第1端部区域101与第2端部区域102之间的中间区域103。在图1所示的范围内，存储单元阵列1沿X方向与2个阶梯部分2邻接。
积层体100包含交替地积层的多个绝缘体40与多个电极层41。电极层41包含导电物。导电物例如为导电性的硅(Si)、钨(W)、及钼(Mo)等。绝缘体40包含绝缘物。绝缘部例如为硅氧化物等。绝缘物也可为气隙。电极层41沿Z方向通过绝缘体40而电绝缘地设置在积层体100内。
电极层41包含至少1个源极侧选择栅极(SGS)、多条字线(WL)及至少1个漏极侧选择栅极(SGD)。SGS为源极侧选择晶体管(STS)的栅极电极。WL为存储单元(MC)的栅极电极。SGD为漏极侧选择晶体管(STD)的栅极电极。电极层41的积层数为任意。
SGS设置在积层体100的下部区域。SGD设置在积层体100的上部区域。下部区域指积层体100的靠近衬底10一侧的区域，上部区域指积层体100的远离衬底10一侧的区域。例如，多个电极层41中包含最靠近衬底10的电极层41在内的至少1个成为SGS。多个电极层41中包含距衬底10最远的电极层41在内的至少1个成为SGD。WL设置在SGS与SGD之间。
第1实施方式的半导体装置具有串联连接在STD与STS之间的多个MC。STD、MC及STS串联连接而成的结构被称为“存储器串(或NAND串)”。存储器串例如经由触点Cb而连接于位线(BL)。BL设置在积层体100的上方并沿Y方向延伸。
图3是图1中的单点划线框A内的示意俯视图。图4是沿图3中的IV-IV线的示意剖视图。
在积层体100内，设置着第1狭缝ST、第2狭缝SHE及柱状部CL。
第1狭缝ST跨及积层体100的上端到积层体100的下端而设置。在图3及图4所示的范围内，示出2个第1狭缝ST。2个第1狭缝沿X方向延伸。在第1狭缝ST的侧壁上设置着第1绝缘层45。第1绝缘层45包含绝缘物。绝缘物例如为硅氧化物。积层体100被第1绝缘层45沿X方向分离。积层体100的由2个第1狭缝夹着的区域被称为区块(BLOCK)。BLOCK例如成为信息擦除的最小单位。擦除尺寸是通过1个BLOCK或组合多个BLOCK而设定。
在第1狭缝ST内，沿第1绝缘层45设置着导电层LI。导电层LI到达衬底10。在衬底10设置着n型半导体层11。导电层LI电连接于半导体层11。导电层LI包含导电物。导电物例如为W。导电层LI例如作为源极线(SL)发挥功能。
第2狭缝SHE设置在积层体100的BLOCK内。第2狭缝SHE沿X方向延伸。第2狭缝SHE与第1狭缝ST不同，无需跨及积层体100的上端到积层体100的下端而设置。第2狭缝SHE只要在1个BLOCK内将SGD沿内X方向分离成例如2个即可。在第2狭缝SHE内，设置着第2绝缘层46。第2绝缘层46包含绝缘物。绝缘物例如为硅氧化物。第2绝缘层46沿X方向延伸，并将SGD沿X方向分离成2个。在本说明书中，将被分离成的2个SGD中的1个称为“SGD0”，剩下的1个称为“SGD1”。包含SGD0的存储器串属于“String0”。包含SGD1的存储器串属于“String1”。“String0”及“String1”并联连接在SL与BL之间。
在图4所示的半导体装置中，SGD0包含SGDA0～SGDC0这3个。SGDA0～SGDC0相互电连接。SGD1包含SGDA1～SGDC1这3个。SGDA1～SGDC1相互电连接。SGS包含SGSA这1个。WL除了包含实际使用的n条WL0～WLn-1外，还包含漏极侧虚设字线(WLDD)及源极侧虚设字线(WLDS)。
WLDD设置在WLn-1与SGDA0之间及WLn-1与SGDA1之间。实施方式的WLDD包含WLDD0～WLDD2这3个。
WLDS设置在WL0与SGSA之间。实施方式的WLDS包含WLDS0～WLDS1这2个。
柱状部CL设置在积层体100的图1所示的中间区域103。柱状部CL沿Z方向延伸，且跨及积层体100的上端到积层体100的下端而设置。
图5是放大表示柱状部的1个例子的示意剖视图。图5所示的截面例如与图4所示的截面对应。
如图5所示，存储孔MH设置在积层体100内。存储孔MH是沿Z方向延伸的开孔。柱状部CL设置在存储孔MH内。存储孔MH形成为圆柱状或椭圆柱状。存储孔MH的下端到达衬底10。
柱状部CL包含存储膜30、半导体主体20及核心层50。存储膜30、半导体主体20及核心层50设置在存储孔MH内。存储膜30在膜中包含电荷蓄积部。电荷蓄积部例如包含捕获电荷的捕获点及/或浮动栅极。MC的临限值电压根据电荷蓄积部中有无电荷、及电荷量而变化。由此，MC保存信息。虽在图5中予以省略，但存储膜30在电荷蓄积部与半导体主体20之间具备隧道绝缘膜。
虽同样在图5中予以省略，但存储膜30在电荷蓄积部与电极层41之间具备第1阻挡绝缘膜。隧道绝缘膜在擦除信息时及对信息进行编程时，由电荷、例如电子或电洞隧穿。存储膜30也可在形成着成为SGD(SGDA～SGDC)的电极层41的部分被去除。在该情况下，取代存储膜30而设置STD的栅极绝缘膜。
半导体主体20沿Z方向延伸。半导体主体20例如包含结晶化的P型硅。半导体主体20例如经由半导体支柱10b与衬底10电连接。半导体支柱10b设置在存储孔MH的底部。半导体支柱10b例如包含结晶化的P型硅。半导体支柱10b与衬底10相接，构成衬底10的一部分。半导体支柱10b例如介隔栅极绝缘膜31与电极层41(SGSA)对向。半导体支柱10b也可被省略。在省略了半导体支柱10b的情况下，例如，存储膜30与半导体主体20延伸到形成STS的部分，且半导体主体20直接与衬底10相接。
核心层50包含绝缘物。绝缘物例如为硅氧化物。核心层50填埋设置着存储膜30与半导体主体20的存储孔MH。
在电极层41与绝缘体40之间、及电极层41与存储膜30之间，设置着第2阻挡绝缘膜42。第2阻挡绝缘膜42例如包含硅氧化物与铝氧化物。第2阻挡绝缘膜42例如在删除动作时，抑制电荷从WL向存储膜30所包含的电荷蓄积部倒隧穿。
图6是第1实施方式的半导体装置的示意立体图。图6表示电极层41(SGDA0～SGDC3、WLDD0、WLDD、WLn-1)。图7是第1实施方式的半导体装置的示意俯视图。
如图6及图7所示，第2绝缘层46将成为SGD的3个电极层41沿X方向分离成6个电极层41(SGDA0)～41(SGDC3)。电极层41(SGDA0)～41(SGDC0)属于String0。
在电极层41(SGDA0)～41(SGDC0)，从漏极侧选择栅极驱动电路(未图示)经由第1配线60例如共用地供给信号Ssgd0。第1配线61例如设置在第1端部区域101的上方。
电极层41(SGDA1)～41(SGDC1)属于String1。在电极层41(SGDA1)～41(SGDC1)，从漏极侧选择栅极驱动电路(未图示)经由第2配线62例如共用地供给信号Ssgd1。第2配线61例如设置在第1端部区域101的上方。
在第2端部区域102的上方，设置着第3配线63。第3配线63使电极层41(SGDA0)～41(SGDC0)在第2端部区域102相互短路。同样，在第2端部区域102的上方，设置着第4配线64。第4配线64使电极层41(SGDA1)～41(SGDC1)在第2端部区域相互短路。
第2绝缘层46到达1个成为WL的电极层41、例如成为WLDD的电极层41。图6中，第2绝缘层46到达电极层41(WLDD0)。
第2绝缘层46沿X方向的长度L1比电极层41(SGDA0)及电极层41(SGDA1)沿X方向的长度L2更长。电极层41(SGDA0)及电极层41(SGDA1)是成为SGD的电极层41中沿X方向的长度最长的电极层。
然而，第1实施方式的第2绝缘层46沿X方向的长度L1比电极层41(WLDD0)沿X方向的长度L3更短。电极层41(WLDD0)是成为WL的电极层41中沿X方向的长度最短的电极层。
根据这种第1实施方式，即便第2绝缘层46到达成为WL的电极层41，且第2绝缘层46例如完全贯通成为WL的电极层41，也可抑制成为WL的电极层41被第2绝缘层46分断。例如，在图6及图7所示的例子中，电极层41(WLDD0)可在第1端部区域101与第2端部区域102两者保持连接状态。
例如，如果电极层41(WLDD0)被第2绝缘层46分断，那么会产生如下情况。
图8是参考例的半导体装置的示意立体图。图8所示的部分与图6所示的部分对应。
如图8所示，如果电极层41(WLDD0)被第2绝缘层46分断，那么例如与未被分断的电极层41(WLDD1)相比，电极层41的电阻增大。例如，电极层41(WLDD0)沿Y方向的宽度变窄，且所述变窄的宽度为设置着第2绝缘层46的量。因此，电极层41(WLDD0)的Y方向的截面面积变小，电阻增大。
相对于参考例，在第1实施方式中，如图6及图7所示，电极层41(WLDD0)例如在第1端部区域101与第2端部区域102两者保持连接状态。因此，即便电极层41(WLDD0)由第2绝缘层46贯通，如果以等效电路来考虑，那么也是“并联连接的电阻”。因此，根据第1实施方式，与图8所示的参考例相比，可抑制电极层41(WLDD0)的电阻增大。
在图8所示的参考例中，字线驱动电路(未图示)与电极层41(WLDD0)的连接节点设置在第1端部区域101。在该情况下，电极层41(WLDD0)从第1端部区域101朝第2端部区域102充放电。图中的“近(Near)”表示靠近连接节点一侧，“远(Far)”表示远离连接节点一侧。
此处，电极层41(WLDD0)沿Y方向的String0侧的宽度W0与String1侧的宽度W1不同。在该情况下，String0侧的电极层41(WLDD0)的电阻、与String1侧的电极层41(WLDD0)的电阻不同。因此，在String0侧的电极层41(WLDD0)的充放电时间、与String1侧的电极层41(WLDD0)的充放电时间之间产生差。
充放电时间的差成为String0中的电极层41(WLDD0)的“上升/下降时间”、与String1中的电极层41(WLDD0)的“上升/下降时间”的延迟差。
为了使半导体装置准确地动作，必须使动作时间点匹配为String0及String1中的“上升/下降时间”较慢。这会阻碍半导体装置的性能提高、例如动作的高速化。
相对于这种参考例，在第1实施方式中，如图6及图7所示，电极层41(WLDD0)在第2端部区域102连接。因此，在第2端部区域102中，String0及String1中的“上升/下降时间”从较快朝较慢地进行充放电。
在图6及图7所示的例子中，假设String0的“上升/下降时间”快于String1的“上升/下降时间”。在该情况下，String0的电极层41(WLDD0)的充放电先于String1的电极层41(WLDD0)结束。当String0中的充放电到达第2端部区域102时，充放电朝String1折回。充放电的进行方向在图6及图7中以“虚线箭头”表示。图7所示的参照符号“CC”表示字线驱动电路(未图示)与电极层41(WLDD0)的连接节点。
像这样，在第1实施方式中，可在远离与字线驱动电路(未图示)的连接节点一侧的第2端部区域102中，从“上升/下降时间”较快的String朝“上升/下降时间”较慢的String进行充放电。因此，与参考例相比，可缩小String0的“上升/下降时间”与String1的“上升/下降时间”的延迟差。因此，第1实施方式可获得比参考例更有利于半导体装置的性能提高、例如动作的高速化的优点。
图9(a)及(b)是另一参考例的半导体装置的示意俯视图。另一参考例是例如将柱状部CL形成在积层体100后，将第1狭缝ST形成在积层体100的例子。
如图9(a)及(b)所示，电极层41的电阻例如依存于第1狭缝ST与靠近第1狭缝ST的柱状部CLedg之间的区域S沿Y方向的宽度Sy。区域S中未设置柱状部CL。因此，区域S容易将电阻抑制得较低。
图9(a)表示在柱状部CL与第1狭缝ST之间未产生光掩模的“对准偏移”的情况。在该情况下，宽度Sy在String0及String1两者相等。因此，区域S的电阻在String0及String1两者相等。因此，在String0侧的电极层41(WLDD0)的充放电时间、与String1侧的电极层41(WLDD0)的充放电时间之间未产生差。
图9(b)表示在柱状部CL与第1狭缝ST之间产生了光掩模的“对准偏移”的情况。在图9(b)所示的另一参考例中，例如，表示形成第1狭缝ST时使用的光掩模在Y方向上偏移了“Δma”的情况。在该情况下，宽度Sy例如在String0中较窄，在String1中变宽。因此，区域S的电阻在String0中较高，在String1中变低。因此，与图8所示的参考例同样地，String0侧的电极层41(WLDD0)的充放电时间、与String1侧的电极层41(WLDD0)的充放电时间之间产生差。充放电时间的差为String0中的电极层41(WLDD0)的“上升/下降时间”、与String1中的电极层41(WLDD0)的“上升/下降时间”的延迟差。
在将第2狭缝SHE例如重叠设置在配置于BLOCK的Y方向中心的柱状部CLctr上的半导体装置中，容易显著地产生这种延迟差。其理由在于：在第2狭缝SHE与柱状部CL之间不存在如区域S般无柱状部CL的区域。
相对于另一参考例，在第1实施方式中，如图6及图7所示，电极层41(WLDD0)例如在第1端部区域101与第2端部区域102两者保持连接状态。因此，即便区域S的电阻在String0与String1中不同，与另一参考例相比，也可缩小String0的“上升/下降时间”与String1的“上升/下降时间”的延迟差。因此，第1实施方式比另一参考例更有利于半导体装置的性能提高、例如动作的高速化。
图10是表示第1实施方式的变化例的示意剖视图。图10所示的截面例如与图4所示的截面对应。
如图10所示，变化例例如与图4所示的第1实施方式的不同之处在于：第2狭缝SHE重叠设置在柱状部CL上。第2狭缝SHE重叠设置在柱状部CL中例如配置在BLOCK的Y方向中心的柱状部CLctr上。
例如，如参照图9所说明般，在将第2狭缝SHE重叠设置在柱状部CL上的情况下，如果在柱状部CL与第1狭缝ST之间产生光掩模的“对准偏移”，那么String0的“上升/下降时间”与String1的“上升/下降时间”的延迟差容易扩大。
然而，第1实施方式将电极层41(WLDD0)设为例如在第1端部区域101与第2端部区域102两者保持连接状态。因此，可缩小String0的“上升/下降时间”与String1的“上升/下降时间”的延迟差。
因此，第1实施方式可更佳地应用于如图10所示的将第2狭缝SHE重叠设置在柱状部CL上的半导体装置。图10所示的变化例也能应用于以下说明的所有实施方式中。
(第2实施方式)
＜半导体装置＞
图11是第2实施方式的半导体装置的示意立体图。图11所示的部分与图6所示的部分对应。
如图11所示，第2实施方式例如与图6所示的第1实施方式的不同之处在于具备第5配线65。第5配线65将电极层41(WLDD0)与电极层41(WLDD1)电连接。来自字线驱动电路(未图示)的信号Swldd被供给到第5配线65。
第5配线65设置在第1端部区域101及第2端部区域102中至少1个区域的上方。在第2实施方式中，第5配线65包含设置在第1端部区域101上方的第5配线65a、及设置在第2端部区域101上方的第5配线65b。
根据第2实施方式，第5配线65将电极层41(WLDD0)与电极层41(WLDD1)电连接。因此，即便电极层41(WLDD0)被第2绝缘层46分断，也可与第1实施方式同样地缩小String0的“上升/下降时间”与String1的“上升/下降时间”的延迟差。
像这样，将电极层41(WLDD0)与电极层41(WLDD1)电连接的第5配线65也可设置在第1端部区域101及第2端部区域102中至少1个区域的上方。
进而，第2实施方式利用第5配线65将电极层41(WLDD0)与电极层41(WLDD1)电连接。因此，例如，如图8所示的参考例般，电极层41(WLDD0)也可被第2绝缘层46分断。
＜第5配线65的平面图案例＞
图12是第2实施方式的半导体装置的示意俯视图。图12所示的平面与图7所示的平面对应。在图12中表示第5配线65的1个平面图案例。
第5配线65a例如包含触点CCa00～CCa11。触点CCa00～CCa11沿Z方向延伸。触点CCa00及CCa01属于String0。触点CCa10及CCa11属于String1。
第5配线65b例如包含触点CCb00～CCb11。触点CCb00～CCb11例如具有与触点CCa00～CCa11同样的结构。各触点CCa00～CCb11包含导电物。导电物的例子为W。
触点CCa00在第1端部区域101中，电连接于电极层41(WLDD0)的String0侧。同样地，触点CCa01电连接于电极层41(WLDD1)。触点CCa10电连接于电极层41(WLDD0)的String1侧。触点CCa11电连接于电极层41(WLDD1)。
触点CCb00在第2端部区域102中，电连接于电极层41(WLDD0)的String0侧。同样地，触点CCb01电连接于电极层41(WLDD1)。触点CCb10电连接于电极层41(WLDD0)的String1侧。触点CCb11电连接于电极层41(WLDD1)。
在触点CCa00～CCb11的上方，设置着第6配线66。第2实施方式包含第6配线66a及66b。第6配线66a在第1端部区域101的上方与触点CCa00～CCa11电连接。第6配线66b在第2端部区域102的上方与触点CCb00～CCb11电连接。
对第6配线66a，从字线驱动电路(未图示)经由第7配线67供给信号Swldd。第7配线67例如设置在第6配线66a的上方。
在实施第2实施方式的半导体装置的情况下，例如，可设为如图12所示的平面图案。
(第3实施方式)
＜半导体装置＞
图13是第3实施方式的半导体装置的示意立体图。图13所示的部分与图6所示的部分对应。
如图13所示，第3实施方式是例如将图11所示的第2实施方式与图6所示的第1实施方式组合而成的例子。
如第3实施方式般，第2实施方式也能与第1实施方式组合。
(第4实施方式)
＜半导体装置＞
图14是第4实施方式的半导体装置的示意剖视图。图14所示的截面与图4所示的截面对应。图14放大表示第2狭缝ST周围的积层体100的上层部分。
如图14所示，第4实施方式例如与图11所示的第2实施方式的不同之处在于：将电连接电极层41(WLDD0)与电极层41(WLDD1)的第5配线65c设置在积层体100之中。第5配线65c设置在第2绝缘层46下方。第5配线65c例如设置在第2狭缝SHE，并沿Z方向延伸。在本实施方式中，第5配线65c沿着柱状部CL。柱状部CL例如为贯通第2狭缝SHE而设置的例如虚设的柱状部CLshe。
在第4实施方式中，柱状部CLshe也设置在第2绝缘层46内。柱状部CLshe具有与其它柱状部CL相同的结构。柱状部CLshe例如设置在与图9及图10所示的柱状部CLctr相同的位置。第5配线65c沿柱状部CLshe设置。然而，图14所示的结构为1个例子，第4实施方式并不限定于图14所示的结构。第5配线65c只要设置在积层体100之中且将电极层41(WLDD0)与电极层41(WLDD1)电连接即可。
＜制造方法＞
图15(a)及(b)是表示第4实施方式的半导体装置的制造方法的示意俯视图。图15(a)～(b)所示的平面与图1所示的平面对应。图16(a)～(h)是表示第4实施方式的半导体装置的制造方法的示意剖视图。图16(a)～(h)所示的截面与沿图15(a)及(b)中的XVI-XVI线的截面对应。图15(a)～图16(h)表示第4实施方式的半导体装置的制造方法的1个例子。
1.积层体100的形成
如图15(a)及图16(a)所示，在衬底10(在图15(a)及图16(a)中未图示)上，形成积层体100。积层体100是通过交替地在Z方向上积层绝缘体40与第1牺牲层47而形成。绝缘体40与第1牺牲层47选择相互可取得蚀刻选择比的材料。在对绝缘体40例如选择硅氧化物的情况下，对第1牺牲层47例如选择硅氮化物。
2.阶梯部分2的形成
如图15(b)所示，在第1端部区域101与第2端部区域102形成阶梯部分2。阶梯部分2例如使用“抗蚀剂细化法”等公知的方法形成。由此，在积层体100获得阶梯部分2与存储单元阵列1。
3.第2狭缝SHE的形成
如图16(b)所示，在积层体100形成第2狭缝SHE。第2狭缝SHE例如通过将光致抗蚀剂用作掩模的各向异性蚀刻而形成在积层体100。在本实施方式中，第2狭缝SHE例如以到达被置换成WLDD1的第1牺牲层47的方式形成。
4.第2牺牲层48的形成
如图16(c)所示，在积层体100上形成第2牺牲层48。第2牺牲层48的材料例如选择与第1牺牲层47相同的材料。例如，在第1牺牲层47为硅氮化物的情况下，对第2牺牲层48选择硅氮化物。第2牺牲层48的厚度设为可填埋第2狭缝SHE的厚度。接着，对第2牺牲层48例如进行回蚀，而由第2牺牲层48填埋第2狭缝SHE。
5.第2牺牲层48的凹陷
如图16(d)所示，使第2牺牲层48凹陷。第2牺牲层48在第2狭缝SHE的内部，例如以填埋被置换成WLDD0及WLDD1的第1牺牲层47的方式保留。参照符号70表示使第2牺牲层48凹陷后的部分。
6.第2绝缘层46的形成
如图16(e)所示，在积层体100上形成第2绝缘层46。第2绝缘层46的材料例如选择与绝缘体40相同的材料。例如，在绝缘体40为硅氧化物的情况下，对第2绝缘层46选择硅氧化物。第2绝缘层46的厚度设为能够填埋凹陷后的部分70的厚度。接着，对第2绝缘层46例如进行回蚀，而由第2绝缘层46填埋凹陷后的部分70。
7.存储孔MH的形成
如图16(f)所示，在积层体100形成存储孔MH。存储孔MH例如通过将光致抗蚀剂用作掩模的各向异性蚀刻而形成在积层体100。存储孔MH贯通积层体100并到达至衬底10(未图示)而形成。在本实施方式中，存储孔MH也形成在形成着第2狭缝SHE的部分71。在部分71，存储孔MH贯通第2绝缘层46与第2牺牲层48。
8.柱状部CL的形成
如图16(g)所示，在存储孔MH形成柱状部CL。柱状部CL例如是在积层体100上形成存储膜30。接着，去除位于存储孔MH底部(未图示)的存储膜30的部分，使衬底10(未图示)从存储孔MH的底部露出。接着，在存储膜30上形成半导体主体20。接着，将核心层50形成在半导体主体20。核心层50填埋形成着存储膜30与半导体主体20的存储孔MH。
9.第1牺牲层47及第2牺牲层48的去除(替换步骤)
如图16(h)所示，在积层体100形成第1狭缝ST(未图示)。接着，经由第1狭缝ST去除第1牺牲层47及第2牺牲层48。由此，空间43形成在绝缘体40之间。在本实施方式中，空间43也形成在第2绝缘层46b下方的部分。形成在第2绝缘层46b下方的空间43跨及在Z方向上沿着柱状部CL介隔绝缘体40而存在的空间43形成。
10.电极层41的填埋(替换步骤)
如图14所示，由电极层41填埋空间43。由此，在积层体100形成电极层41与第5配线65c。
第4实施方式的半导体装置例如可利用图15(a)～图16(h)所示的制造方法而制造。
(第5实施方式)
＜半导体装置＞
图17是第5实施方式的半导体装置的示意俯视图。图17所示的平面与图3所示的平面对应。图18是沿图17中的XVIII-XVIII线的示意剖视图。
如图17及图18所示，第5实施方式例如与图14所示的第4实施方式的不同之处在于具备第8配线68。第8配线68与第5配线65c同样地设置在积层体100之中，且沿Z方向延伸。
第8配线68与第4实施方式的第5配线65c的不同之处在于：第5配线65c将成为虚设字线的电极层41(WLDD0)与电极层41(WLDD1)电连接，相对于此，第8配线68将成为漏极侧选择栅极的电极层41(SGDA)～41(SGDC)电连接。在第5实施方式中，包含3种第8配线680～682。第8配线680将属于String0的电极层41(SGDA0)～(SGDC0)电连接。第8配线681将属于String1的电极层41(SGDA1)～(SGDC1)电连接。第8配线682将属于String2的电极层41(SGDA2)～(SGDC2)电连接。
第8配线68也与第5配线65c同样地设置在第2狭缝SHE。在第4实施方式中，表示了将柱状部CL也设置在第2狭缝SHE的例子，但在第5实施方式中，表示未将柱状部CL设置在第2狭缝SHE的情况。
根据第5实施方式，利用第8配线68将电极层41(SGDA)、41(SGDB)、及41(SGDC)电连接。因此，可缩小与String间的“上升/下降时间”的延迟差。
在第5实施方式中，将3个String0～String2设置在1个BLOCK。具备在积层体100的中途停止的第2狭缝SHE的半导体装置中，设置在1个BLOCK的String通常为2个。能够将超过2个的String设置在1个BLOCK的理由之一在于依据以下要说明的制造方法。
＜制造方法＞
图19～图30是表示第5实施方式的半导体装置的制造方法的示意剖视图。图19～图30所示的截面与图18所示的截面对应。在图19～图30中表示第5实施方式的半导体装置的制造方法的1个例子。
1.积层体100的形成
如图19所示，例如，以与参照图15(a)及图16(a)所说明的方法同样的方法，在衬底10的主面10a上形成积层体100。
2.阶梯部分2的形成
虽未特别图示，但例如以与参照图15(b)所说明的方法同样的方法，在积层体100的第1端部区域101与第2端部区域102形成阶梯部分2。
3.存储孔MH的形成
如图20所示，例如，以与参照图16(f)所说明的方法同样的方法，在积层体100形成存储孔MH。
4.柱状部CL的形成
如图21所示，例如，以与参照图16(g)所说明的方法同样的方法，在存储孔MH形成柱状部CL。接着，在形成着柱状部CL的积层体100上形成第3绝缘层31。第3绝缘层31包含绝缘物。绝缘物例如为硅氧化物。
5.第2狭缝SHE的形成
如图22所示，例如，以与参照图16(b)所说明的方法同样的方法，在积层体100形成第2狭缝SHE。在本实施方式中，第2狭缝SHE例如以到达被置换成SGDA的第1牺牲层47的方式形成。
6.第3牺牲层49的形成
如图23所示，在第2狭缝SHE的侧壁形成第3牺牲层49。第3牺牲层49的材料例如选择与第1牺牲层47相同的材料。例如，在第1牺牲层47为硅氮化物的情况下，对第3牺牲层49选择硅氮化物。
7.第2绝缘层46的形成
如图24所示，在形成着第3牺牲层49的第2狭缝SHE形成第2绝缘层46。第2绝缘层46的材料例如选择与绝缘体40相同的材料。例如，在绝缘体40为硅氧化物的情况下，对第2绝缘层46选择硅氧化物。
8.第1狭缝ST的形成
如图25所示，在积层体100形成第1狭缝ST。第1狭缝ST例如以到达衬底10的方式形成。接着，将与衬底10不同导电型的杂质、例如n型杂质经由第1狭缝ST导入到衬底10。由此，在衬底10形成n型半导体层11。
9.第1牺牲层47及第3牺牲层49的去除(替换步骤)
如图26所示，经由第1狭缝ST及第2狭缝SHE去除第1牺牲层47及第3牺牲层49。由此，空间43也形成在绝缘体40之间。在本实施方式中，在被第2狭缝夹着的区域104中，也去除第1牺牲层47及第3牺牲层49而形成空间43。在本实施方式中，第3牺牲层49形成在第2狭缝SHE。因此，在被第2狭缝夹着的区域104中也可形成空间43。
10.电极层41的填埋(替换步骤)
如图27所示，由电极层41填埋空间43。由此，在积层体100形成电极层41与第8配线68。
11.第1绝缘层45的形成
如图28所示，从第1狭缝ST的侧壁去除电极层41。接着，在第1狭缝ST的侧壁形成第1绝缘层45。
12.导电层LI的形成
如图29所示，从第1狭缝ST的底部去除第1绝缘层45。由此，在第1狭缝ST的底部，露出半导体层11。接着，在第1狭缝ST形成导电层LI。导电层LI电连接于半导体11。
13.第1导电物M的形成
如图30所示，在形成着导电层LI的积层体100上形成第4绝缘层52。第4绝缘层52包含绝缘物。绝缘物例如为硅氧化物。接着，在第4绝缘层52及第3绝缘层51形成第1开孔55。第1开孔55到达柱状部CL。接着，在第1开孔55形成第1导电物M。第1导电物M例如包含W。第1导电物M电连接于柱状部CL的半导体主体20(未图示)。
14.第2导电物V的形成
接着，在形成着第1导电物M的积层体100上形成第5绝缘层53。第5绝缘层53包含绝缘物。绝缘物例如为硅氧化物。接着，在第5绝缘层53形成第2开孔56。第2开孔56到达第1导电物M。接着，在第2开孔56形成第2导电物V。第2导电物V例如包含W。第2导电物V电连接于第1导电物M。第1导电物M及第2导电物V例如构成图2所示的触点Cb。
15.位线BL的形成
接着，在形成着第2导电物V的积层体100上形成位线BL。
第5实施方式的半导体装置例如可利用图19～图30所示的制造方法而制造。
以上，对第1～第5实施方式进行了说明。然而，实施方式并不限定于所述第1～第5实施方式。这些实施方式是作为一个例子提出的，并非意图限定发明的范围。这些新颖的实施方式能以其它各种方式实施，且可在不脱离实施方式的主旨的范围内，进行各种省略、置换及变更。

Claims (17)

1.一种半导体装置，具备：
积层体，包含第1电极层、及沿积层方向与所述第1电极层隔着第1绝缘膜相接的第2电极层；
至少2个第1绝缘层，跨及所述积层体的上端到所述积层体的下端设置在所述积层体，且沿与所述积层方向相交的第1方向延伸；
第1阶梯部，设置在所述至少2个第1绝缘层之间的所述积层体的第1端部区域；
第2阶梯部，设置在所述至少2个第1绝缘层之间的所述积层体的位于所述第1端部区域的相反侧的第2端部区域；及
第2绝缘层，沿所述第1方向延伸，设置在所述至少2个第1绝缘层之间的所述积层体，且沿与所述第1方向相交的第2方向将所述第2电极层分离；且
所述第2绝缘层沿所述第1方向的长度比所述第2电极层沿所述第1方向的长度更长，且比所述第1电极层沿所述第1方向的长度更短，
所述第1电极层为虚设字线。
2.根据权利要求1所述的半导体装置，其中所述第2电极层为选择栅极层。
3.根据权利要求1所述的半导体装置，其中所述积层体具备第1柱状部，所述第1柱状部设置在所述积层体的位于所述第1端部区域与所述第2端部区域之间的中间区域，且沿所述积层方向延伸；
所述第1柱状部包含：
半导体主体，沿所述积层方向延伸；及
电荷蓄积部，设置在所述半导体主体与所述第1电极层之间。
4.一种半导体装置，具备：
积层体，包含第1电极层、沿积层方向与所述第1电极层隔着第2绝缘膜相接的第2电极层、及沿所述积层方向与所述第2电极层隔着第3绝缘膜相接的第3电极层；
至少2个第1绝缘层，跨及所述积层体的上端到所述积层体的下端设置在所述积层体，且沿与所述积层方向相交的第1方向延伸；
第1阶梯部，设置在所述至少2个第1绝缘层之间的所述积层体的第1端部区域；
第2阶梯部，设置在所述至少2个第1绝缘层之间的所述积层体的位于所述第1端部区域相反侧的第2端部区域；
第2绝缘层，沿所述第1方向延伸，设置在所述至少2个第1绝缘层之间的所述积层体，且沿与所述第1方向相交的第2方向将所述第3电极层分离；及
配线，将所述第1电极层与所述第2电极层在所述积层体中电连接；
所述第1电极层为第1字线，
所述第2电极层为第2字线，
所述第3电极层为选择栅极层。
5.根据权利要求4所述的半导体装置，其中所述第1字线为第1虚设字线，
所述第2字线为第2虚设字线。
6.根据权利要求4所述的半导体装置，其中所述第2绝缘层沿所述第2方向将所述第2字线分离。
7.根据权利要求4所述的半导体装置，其中所述积层体具备第1柱状部，所述第1柱状部设置在所述积层体的位于所述第1端部区域与所述第2端部区域之间的中间区域，且沿所述积层方向延伸；
所述第1柱状部包含：
半导体主体，沿所述积层方向延伸；及
电荷蓄积部，设置在所述半导体主体与所述第1电极层之间。
8.根据权利要求4所述的半导体装置，其中所述配线设置在积层体外，
所述配线设置在所述第1端部区域及所述第2端部区域中的至少一个区域的上方。
9.根据权利要求4所述的半导体装置，其中所述配线设置在所述积层体之中，
所述配线设置在所述第2绝缘层的下方。
10.根据权利要求7所述的半导体装置，其中所述积层体具备贯通所述第2绝缘层并沿所述积层方向延伸的第2柱状部，且
所述第2柱状部具有与所述第1柱状部相同的结构；
所述配线沿所述第2柱状部设置。
11.一种半导体装置，具备：
积层体，包含第1电极层、沿积层方向与所述第1电极层隔着第4绝缘膜相接的第2电极层、及沿所述积层方向与所述第2电极层隔着第5绝缘膜相接的第3电极层；
至少2个第1绝缘层，跨及所述积层体的上端到所述积层体的下端设置在所述积层体，且沿与所述积层方向相交的第1方向延伸；
第1阶梯部，设置在所述至少2个第1绝缘层之间的所述积层体的第1端部区域；
第2阶梯部，设置在所述至少2个第1绝缘层之间的所述积层体的位于所述第1端部区域相反侧的第2端部区域；
第2绝缘层，沿所述第1方向延伸，设置在所述至少2个第1绝缘层之间的所述积层体，且沿与所述第1方向相交的第2方向将所述第2电极层及所述第3电极层分离；及
配线，将所述第2电极层与所述第3电极层在所述积层体中电连接；且
所述配线设置在所述积层体之中；
所述配线沿所述第2绝缘层设置。
12.根据权利要求11所述的半导体装置，其中所述第1电极层为字线；
所述第2电极层为第1选择栅极层，
所述第3电极层为第2选择栅极层。
13.根据权利要求12所述的半导体装置，其中所述字线为虚设字线。
14.根据权利要求11所述的半导体装置，其中所述积层体具备第1柱状部，所述第1柱状部设置在所述积层体的位于所述第1端部区域与所述第2端部区域之间的中间区域，且沿所述积层方向延伸；
所述第1柱状部包含：
半导体主体，沿所述积层方向延伸；及
电荷蓄积部，设置在所述半导体主体与所述第1电极层之间。
15.一种半导体装置，具备：
积层体，包含第1电极层、沿积层方向与所述第1电极层隔着第4绝缘膜相接的第2电极层、及沿所述积层方向与所述第2电极层隔着第5绝缘膜相接的第3电极层；
至少2个第1绝缘层，跨及所述积层体的上端到所述积层体的下端设置在所述积层体，且沿与所述积层方向相交的第1方向延伸；
第1阶梯部，设置在所述至少2个第1绝缘层之间的所述积层体的第1端部区域；
第2阶梯部，设置在所述至少2个第1绝缘层之间的所述积层体的位于所述第1端部区域相反侧的第2端部区域；
第2绝缘层，沿所述第1方向延伸，设置在所述至少2个第1绝缘层之间的所述积层体，且沿与所述第1方向相交的第2方向将所述第2电极层及所述第3电极层分离；
配线，将所述第2电极层与所述第3电极层在所述积层体中电连接；及
第3绝缘层，沿所述第1方向延伸，设置在所述第1绝缘层与所述第2绝缘层之间的所述积层体，且沿所述第2方向将所述第2电极层及所述第3电极层分离。
16.一种半导体装置的制造方法，其具备以下步骤：
将积层体形成于衬底上，所述积层体沿积层方向包含：第1牺牲层；第2牺牲层，与所述第1牺牲层介隔第1绝缘体而设置；第3牺牲层，与所述第2牺牲层介隔第2绝缘体而设置；及第4牺牲层，与所述第3牺牲层介隔第3绝缘体而设置；
在所述积层体形成贯通所述第4牺牲层、所述第3绝缘体、所述第3牺牲层、所述第2绝缘体、及第2牺牲层的狭缝；
在所述狭缝形成填埋所述第2牺牲层及所述第3牺牲层的第5牺牲层；
在所述狭缝形成填埋所述第4牺牲层的第4绝缘体；
在所述积层体形成柱状部，所述柱状部包含沿所述积层方向延伸的半导体主体、及设置在所述半导体主体与所述第1牺牲层之间的电荷蓄积部，且贯通所述第3绝缘体、所述第5牺牲层、及所述第1牺牲层；及
将所述第1牺牲层、所述第2牺牲层、所述第3牺牲层、所述第4牺牲层、及所述第5牺牲层分别置换成第1电极层、第2电极层、第3电极层、第4电极层、及第5电极层。
17.一种半导体装置的制造方法，其具备以下步骤：
将积层体形成于衬底上，所述积层体沿积层方向包含：第1牺牲层；第2牺牲层，与所述第1牺牲层介隔第1绝缘体而设置；及第3牺牲层，与所述第2牺牲层介隔第2绝缘体而设置；
在所述积层体形成柱状部，所述柱状部包含：半导体主体，沿所述积层方向延伸；及电荷蓄积部，设置在所述半导体主体与所述第1牺牲层之间；
在所述积层体形成贯通所述第3牺牲层、所述第2绝缘体、所述第2牺牲层的第1狭缝；
在所述第1狭缝的侧壁形成第4牺牲层；
在所述第1狭缝形成第3绝缘体；
在所述积层体形成贯通所述第3牺牲层、所述第2绝缘体、所述第2牺牲层、所述第1绝缘体、及所述第1牺牲层的第2狭缝；及
将所述第1牺牲层、所述第2牺牲层、所述第3牺牲层、及所述第4牺牲层分别置换成第1电极层、第2电极层、第3电极层、及第4电极层。
CN201680089216.7A 2016-09-21 2016-09-21 半导体装置及其制造方法 Active CN109791891B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2016/077889 WO2018055704A1 (ja) 2016-09-21 2016-09-21 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
CN109791891A CN109791891A (zh) 2019-05-21
CN109791891B true CN109791891B (zh) 2022-06-28

Family

ID=61690967

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680089216.7A Active CN109791891B (zh) 2016-09-21 2016-09-21 半导体装置及其制造方法

Country Status (4)

Country Link
US (1) US10991708B2 (zh)
CN (1) CN109791891B (zh)
TW (1) TWI636496B (zh)
WO (1) WO2018055704A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020150079A (ja) * 2019-03-12 2020-09-17 キオクシア株式会社 半導体記憶装置およびその製造方法
JP2021040028A (ja) * 2019-09-03 2021-03-11 キオクシア株式会社 半導体記憶装置、及び半導体記憶装置の製造方法
JP2021118333A (ja) * 2020-01-29 2021-08-10 キオクシア株式会社 半導体記憶装置およびその製造方法
JP2022139973A (ja) * 2021-03-12 2022-09-26 キオクシア株式会社 半導体装置およびその製造方法
US20230389308A1 (en) * 2022-05-26 2023-11-30 Sandisk Technologies Llc Three-dimensional memory device containing dual-depth drain-select-level isolation structures and methods for forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008171918A (ja) * 2007-01-10 2008-07-24 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR20110135692A (ko) * 2010-06-11 2011-12-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US9419012B1 (en) * 2015-06-19 2016-08-16 Sandisk Technologies Llc Three-dimensional memory structure employing air gap isolation

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2007334974A (ja) 2006-06-14 2007-12-27 Sharp Corp 半導体記憶装置
JP2010192569A (ja) 2009-02-17 2010-09-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR20110042619A (ko) 2009-10-19 2011-04-27 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR101702060B1 (ko) * 2010-02-19 2017-02-02 삼성전자주식회사 3차원 반도체 장치의 배선 구조체
KR102012309B1 (ko) 2010-05-14 2019-08-20 고쿠리츠다이가쿠호진 도호쿠다이가쿠 반도체 집적 회로와 그 제조 방법
KR101778287B1 (ko) 2010-08-30 2017-09-14 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
JP2012069695A (ja) 2010-09-22 2012-04-05 Toshiba Corp 半導体記憶装置
KR101805769B1 (ko) 2010-11-29 2017-12-08 삼성전자주식회사 3차원 반도체 기억 소자의 제조 방법
JP2012119013A (ja) 2010-11-29 2012-06-21 Toshiba Corp 不揮発性半導体記憶装置
US8963231B2 (en) 2011-03-29 2015-02-24 Samsung Electronics Co., Ltd. Three dimensional semiconductor memory devices and methods of fabricating the same
JP2013004778A (ja) 2011-06-17 2013-01-07 Toshiba Corp 半導体記憶装置
KR102031182B1 (ko) 2011-11-29 2019-10-14 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR20130070153A (ko) * 2011-12-19 2013-06-27 에스케이하이닉스 주식회사 반도체 장치의 캐패시터, 레지스터, 메모리 시스템 및 이들의 제조 방법
KR101974352B1 (ko) * 2012-12-07 2019-05-02 삼성전자주식회사 수직 셀을 갖는 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자
KR102098588B1 (ko) 2013-06-28 2020-04-08 삼성전자주식회사 반도체 소자 및 그의 제조 방법
JP6232914B2 (ja) 2013-10-16 2017-11-22 セイコーエプソン株式会社 半導体装置およびその製造方法
JP6139370B2 (ja) 2013-10-17 2017-05-31 株式会社東芝 不揮発性半導体記憶装置
KR102161814B1 (ko) 2013-11-19 2020-10-06 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
JP2015149413A (ja) 2014-02-06 2015-08-20 株式会社東芝 半導体記憶装置及びその製造方法
KR102183713B1 (ko) * 2014-02-13 2020-11-26 삼성전자주식회사 3차원 반도체 장치의 계단형 연결 구조 및 이를 형성하는 방법
WO2016013416A1 (ja) 2014-07-25 2016-01-28 国立大学法人北陸先端科学技術大学院大学 酸化物誘電体及びその製造方法、並びに固体電子装置及びその製造方法
KR102171263B1 (ko) * 2014-08-21 2020-10-28 삼성전자 주식회사 제어된 다결정 반도체 박막을 포함하는 집적회로 소자 및 그 제조 방법
US10153296B2 (en) * 2017-02-24 2018-12-11 Toshiba Memory Corporation Memory device and method for manufacturing same
JP2019054162A (ja) * 2017-09-15 2019-04-04 東芝メモリ株式会社 記憶装置の製造方法および記憶装置
JP2019160871A (ja) * 2018-03-08 2019-09-19 東芝メモリ株式会社 半導体装置の製造方法および半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008171918A (ja) * 2007-01-10 2008-07-24 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR20110135692A (ko) * 2010-06-11 2011-12-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US9419012B1 (en) * 2015-06-19 2016-08-16 Sandisk Technologies Llc Three-dimensional memory structure employing air gap isolation

Also Published As

Publication number Publication date
US10991708B2 (en) 2021-04-27
TWI636496B (zh) 2018-09-21
CN109791891A (zh) 2019-05-21
US20190252397A1 (en) 2019-08-15
TW201814773A (zh) 2018-04-16
WO2018055704A1 (ja) 2018-03-29

Similar Documents

Publication Publication Date Title
CN109791891B (zh) 半导体装置及其制造方法
US10923488B2 (en) Semiconductor device
CN109103200B (zh) 半导体器件
US20190237477A1 (en) Three-dimensional semiconductor memory device
US10700082B2 (en) Semiconductor storage device
CN110140204B (zh) 半导体装置及其制造方法
KR101787041B1 (ko) 식각방지막이 구비된 반도체 소자 및 그 제조방법
US8575675B2 (en) Nonvolatile memory device
CN107180834B (zh) 半导体存储装置及其制造方法
US8921921B2 (en) Nonvolatile memory device and method for fabricating the same
US10242993B2 (en) Semiconductor device and method for manufacturing same
CN113270416B (zh) 半导体存储装置及其制造方法
CN110880512A (zh) 半导体存储器装置及半导体存储器装置的制造方法
US10283519B2 (en) Three dimensional NAND string memory device
CN117979696A (zh) 存储器器件及其制造方法
US11723204B2 (en) Semiconductor storage device
US9853052B1 (en) Semiconductor device and method for manufacturing same
JP2018049935A (ja) 半導体装置およびその製造方法
CN114975452A (zh) 半导体存储装置
JP2022147746A (ja) 半導体記憶装置
CN114664841A (zh) 3d存储器件及其制造方法
JP2023102122A (ja) 半導体装置
JP2023034307A (ja) 半導体記憶装置及びその製造方法
CN116744689A (zh) 存储器装置
JP2010199194A (ja) 不揮発性半導体記憶装置及びその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: Tokyo

Applicant after: Kaixia Co.,Ltd.

Address before: Tokyo

Applicant before: TOSHIBA MEMORY Corp.

GR01 Patent grant
GR01 Patent grant