TWI636496B - Semiconductor device and method of manufacturing same - Google Patents
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Abstract
實施形態之半導體裝置包含積層體、第1絕緣層、第1、第2階段部2、及第2絕緣層46。積層體包含第1電極層41(WLDD)、及第2電極層41(SGD)。第1、第2階段部2係設置於第1端部區域101、及第2端部區域102。第2絕緣層46於X方向延伸。第2絕緣層係沿X方向將第2電極層41(SGD)分離。第2絕緣層46之沿X方向之長度L1較第2電極層41(SGD)之沿X方向之長度L2更長，且較第1電極層41(WLDD)之沿X方向之長度L3更短。
Description
實施形態係關於半導體裝置及其製造方法。
提案有3維構造之記憶體器件，其係於積層有複數個電極層之積層體形成記憶體孔，且於該記憶體孔內沿積層體之積層方向延伸而設置有電荷蓄積膜及半導體膜。記憶體器件係具有串聯連接於汲極側選擇電晶體(STD)與源極側選擇電晶體(STS)之間之複數個記憶體胞(MC)。STD、MC、及STS串聯連接之構造被稱為“記憶體串(或NAND(Not-AND：反及)串)”。電極層係STD、MC、及STS之閘極電極(汲極側選擇閘極SGD、字元線WL、及源極側選擇閘極SGS)。於積層體形成有複數個自積層體之上表面到達基板之狹槽。狹槽與狹槽間之區域被稱為“區塊”。設置於1個“區塊”中之SGD較典型為“1個”。近來，提案有於1個“區塊”中使2個SGD並列之記憶體器件。使記憶體器件動作時，2個SGD中之任1者被“選擇”。於位元線BL，電性連接有包含所選擇之SGD之記憶體串。於此種記憶體器件中，有易產生電阻較高之電極層之情況。若例如產生電阻較高之電極層，則電極層之電阻於每個記憶體串變化。因此，例如，字元線WL之電阻差於記憶體串間增大。較理想為抑制電極層之電阻差增大。
[專利文獻1]美國專利申請公開第2015/0109862號說明書
[專利文獻2]美國專利第8,697,982號說明書
[專利文獻3]美國專利第8,787,061號說明書
實施形態提供可抑制電極層之電阻差增大之半導體裝置及其製造方法。
實施形態之半導體裝置包含積層體、至少2個第1絕緣層、第1階段部、第2階段部、及第2絕緣層。積層體包含第1電極層、及沿積層方向與第1電極層電性絕緣而設置之第2電極層。至少2個第1絕緣層係遍及積層體之上端至積層體之下端而設置於積層體，且於與積層方向相交之第1方向延伸。第1階段部設置於至少2個第1絕緣層間之積層體之第1端部區域。第2階段部設置於至少2個第1絕緣層間之積層體之位於上述第1端部區域之相反側之第2端部區域。第2絕緣層係於第1方向延伸，設置於至少2個第1絕緣層間之上述積層體。第2絕緣層係沿第1方向將上述第2電極層分離。第2絕緣層之沿第1方向之長度較第2電極層之沿第1方向之長度更長，且較第1電極層之沿第1方向之長度更短。
1‧‧‧記憶體胞陣列
2‧‧‧階段部分
10‧‧‧基板
10a‧‧‧主表面
10b‧‧‧半導體支柱
11‧‧‧半導體層
20‧‧‧半導體本體
30‧‧‧記憶體膜
31‧‧‧閘極絕緣膜
40‧‧‧絕緣體
41‧‧‧電極層
42‧‧‧第2區塊絕緣膜
43‧‧‧空間
45‧‧‧第1絕緣層
46‧‧‧第2絕緣層
46b‧‧‧第2絕緣層
47‧‧‧第1犧牲層
48‧‧‧第2犧牲層
49‧‧‧第3犧牲層
50‧‧‧核心層
51‧‧‧第3絕緣層
52‧‧‧第4絕緣層
53‧‧‧第5絕緣層
55‧‧‧第1開孔
56‧‧‧第2開孔
61‧‧‧第1配線
62‧‧‧第2配線
63‧‧‧第3配線
64‧‧‧第4配線
65‧‧‧第5配線
65a‧‧‧第5配線
65b‧‧‧第5配線
65c‧‧‧第5配線
66‧‧‧第6配線
66a‧‧‧第6配線
66b‧‧‧第6配線
67‧‧‧第7配線
68‧‧‧第8配線
70‧‧‧凹陷部分
71‧‧‧形成有第2狹槽之部分
100‧‧‧積層體
101‧‧‧第1端部區域
102‧‧‧第2端部區域
103‧‧‧中間區域
104‧‧‧區域
680~682‧‧‧第8配線
A‧‧‧一點鏈線框
BL‧‧‧位元線
Cb‧‧‧接觸部
CC‧‧‧連接節點
CCa00‧‧‧接觸部
CCa01‧‧‧接觸部
CCa10‧‧‧接觸部
CCa11‧‧‧接觸部
CCb00‧‧‧接觸部
CCb01‧‧‧接觸部
CCb10‧‧‧接觸部
CCb11‧‧‧接觸部
CL‧‧‧柱狀部
CLctr‧‧‧柱狀部
CLedg‧‧‧柱狀部
CLshe‧‧‧柱狀部
L1‧‧‧第2絕緣層沿X方向之長度
L2‧‧‧第2電極層沿X方向之長度
L3‧‧‧第1電極層沿X方向之長度
LI‧‧‧導電層
M‧‧‧第1導電物
MC‧‧‧記憶體胞
MH‧‧‧記憶體孔
S‧‧‧區域
SGD‧‧‧汲極側選擇閘極
SGD0‧‧‧汲極側選擇閘極
SGD1‧‧‧汲極側選擇閘極
SGDA‧‧‧汲極側選擇閘極
SGDA0‧‧‧汲極側選擇閘極
SGDA1‧‧‧汲極側選擇閘極
SGDA2‧‧‧汲極側選擇閘極
SGDB‧‧‧汲極側選擇閘極
SGDB0‧‧‧汲極側選擇閘極
SGDB1‧‧‧汲極側選擇閘極
SGDB2‧‧‧汲極側選擇閘極
SGDC‧‧‧汲極側選擇閘極
SGDC0‧‧‧汲極側選擇閘極
SGDC1‧‧‧汲極側選擇閘極
SGDC2‧‧‧汲極側選擇閘極
SGS‧‧‧源極側選擇閘極
SGSA‧‧‧源極側選擇閘極
SHE‧‧‧第2狹槽
SL‧‧‧源極線
Ssgd0‧‧‧信號
Ssgd1‧‧‧信號
ST‧‧‧第1狹槽
STD‧‧‧汲極側選擇電晶體
String0‧‧‧記憶體串
String1‧‧‧記憶體串
String2‧‧‧記憶體串
STS‧‧‧源極側選擇電晶體
Swldd‧‧‧信號
Sy‧‧‧寬度
V‧‧‧第2導電物
W0‧‧‧寬度
W1‧‧‧寬度
WL‧‧‧字元線
WL0~WLn-1‧‧‧字元線
WLDD‧‧‧汲極側虛設字元線
WLDD0~WLDD2‧‧‧汲極側虛設字元線
WLDS‧‧‧源極側虛設字元線
WLDS0~WLDS1‧‧‧源極側虛設字元線
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向
△ma‧‧‧偏移量
圖1係第1實施形態之半導體裝置之模式俯視圖。
圖2係圖1中之一點鏈線框A內之模式立體圖。
圖3係圖1中之一點鏈線框A內之模式俯視圖。
圖4係沿圖3中之IV-IV線之模式剖視圖。
圖5係放大顯示柱狀部之1例之模式剖視圖。
圖6係第1實施形態之半導體裝置之模式立體圖。
圖7係第1實施形態之半導體裝置之模式俯視圖。
圖8係參考例之半導體裝置之模式立體圖。
圖9(a)及(b)係其他參考例之半導體裝置之模式俯視圖。
圖10係顯示第1實施形態之變化例之模式剖視圖。
圖11係第2實施形態之半導體裝置之模式立體圖。
圖12係第2實施形態之半導體裝置之模式俯視圖。
圖13係第3實施形態之半導體裝置之模式立體圖。
圖14係第4實施形態之半導體裝置之模式剖視圖。
圖15(a)及(b)係顯示第4實施形態之半導體裝置之製造方法之模式俯視圖。
圖16(a)~(h)係顯示第4實施形態之半導體裝置之製造方法之模式剖視圖。
圖17係第5實施形態之半導體裝置之模式俯視圖。
圖18係沿圖17中之XVIII-XVIII線之模式剖視圖。
圖19係顯示第5實施形態之半導體裝置之製造方法之模式剖視圖。
圖20係顯示第5實施形態之半導體裝置之製造方法之模式剖視圖。
圖21係顯示第5實施形態之半導體裝置之製造方法之模式剖視圖。
圖22係顯示第5實施形態之半導體裝置之製造方法之模式剖視圖。
圖23係顯示第5實施形態之半導體裝置之製造方法之模式剖視圖。
圖24係顯示第5實施形態之半導體裝置之製造方法之模式剖視圖。
圖25係顯示第5實施形態之半導體裝置之製造方法之模式剖視圖。
圖26係顯示第5實施形態之半導體裝置之製造方法之模式剖視圖。
圖27係顯示第5實施形態之半導體裝置之製造方法之模式剖視圖。
圖28係顯示第5實施形態之半導體裝置之製造方法之模式剖視圖。
圖29係顯示第5實施形態之半導體裝置之製造方法之模式剖視圖。
圖30係顯示第5實施形態之半導體裝置之製造方法之模式剖視圖。
以下，參照圖式對實施形態進行說明。各圖式中，對相同要件附註相同符號。於實施形態中，“上”係指例如遠離基板之方向，“下”係指例如朝向基板之方向。實施形態之半導體裝置係具有記憶體胞陣列之半導體記憶裝置。
(第1實施形態)
<半導體裝置>
圖1係第1實施形態之半導體裝置之模式俯視圖。圖2係圖1中之一點鏈線框A內之模式立體圖。於圖1及圖2中，將相對於基板10之主表面平行之方向即彼此正交之2個方向設為X方向(第1方向)及Y方向(第2方向)，且將相對於該等X方向及Y方向之兩者相交之方向、例如正交之方向設為Z方向(積層體100之積層方向)。
如圖1及圖2所示，第1實施形態之半導體裝置具有記憶體胞陣列1、及階段部分2。記憶體胞陣列1及階段部分2設置於積層體100。積層體100設置於基板10之主表面10a上。基板10例如包含結晶化之矽層。矽層之導電型係例如p型。
於圖1所示之範圍中，階段部分2顯示有2個。階段部分2之1者係設置於積層體100之第1端部區域101。另1個階段部分2係設置於積層體100之
第2端部區域102。第2端部區域102係位於第1端部區域101之沿X方向之相反側。記憶體胞陣列1係設置於第1端部區域101與第2端部區域102之間之中間區域103。於圖1所示之範圍中，記憶體胞陣列1係沿X方向與2個階段部分2鄰接。
積層體100包含交替積層之複數個絕緣體40與複數個電極層41。電極層41包含導電物。導電物係例如導電性之矽(Si)、鎢(W)、及鉬(Mo)等。絕緣體40包含絕緣物。絕緣部係例如矽氧化物等。絕緣物亦可為空氣隙。電極層41係於積層體100內，沿Z方向藉由絕緣體40電性絕緣而設置。
電極層41包含至少1個源極側選擇閘極(SGS)、複數條字元線(WL)、及至少1個汲極側選擇閘極(SGD)。SGS係源極側選擇電晶體(STS)之閘極電極。WL係記憶體胞(MC)之閘極電極。SGD係汲極側選擇電晶體(STD)之閘極電極。電極層41之積層數為任意。
SGS設置於積層體100之下部區域。SGD設置於積層體100之上部區域。下部區域係指積層體100之接近基板10側之區域，上部區域係指積層體100之遠離基板10側之區域。例如，包含複數個電極層41中最接近基板10之電極層41之至少1者成為SGS。包含複數個電極層41中距基板10最遠之電極層41之至少1者成為SGD。WL設置於SGS與SGD之間。
第1實施形態之半導體裝置具有串聯連接於STD與STS間之複數個MC。STD、MC及STS串聯連接之構造被稱為“記憶體串(或NAND串)”。記憶體串例如經由接觸部Cb連接於位元線(BL)。BL係設置於積層體100之上方，沿Y方向延伸。
圖3係圖1中之一點鏈線框A內之模式俯視圖。圖4係沿圖3中之IV-IV線之模式剖視圖。
於積層體100內，設置有第1狹槽ST、第2狹槽SHE、及柱狀部CL。
第1狹槽ST係遍及積層體100之上端至積層體100之下端而設置。於圖3及圖4所示之範圍中，顯示2個第1狹槽ST。2個第1狹槽於X方向延伸。於第1狹槽ST之側壁上設置有第1絕緣層45。第1絕緣層45包含絕緣物。絕緣物係例如矽氧化物。積層體100係藉由第1絕緣層45而沿X方向分離。積層體100之被2個第1狹槽夾著之區域被稱為區塊(BLOCK)。BLOCK係例如資訊抹除之最小單位。抹除尺寸藉由1個BLOCK或組合複數個BLOCK而設定。
於第1狹槽ST內，沿第1絕緣層45設置有導電層LI。導電層LI到達基板10。於基板10設置有n型半導體層11。導電層LI電性連接於半導體層11。導電層LI包含導電物。導電物係例如W。導電層LI例如作為源極線(SL)發揮功能。
第2狹槽SHE設置於積層體100之BLOCK內。第2狹槽SHE於X方向延伸。第2狹槽SHE與第1狹槽ST不同，無須遍及積層體100之上端至積層體100之下端而設置。第2狹槽SHE只要於1個BLOCK內將SGD沿內X方向例如分離成2個即可。於第2狹槽SHE內，設置有第2絕緣層46。第2絕緣層46包含絕緣物。絕緣物係例如矽氧化物。第2絕緣層46係於X方向延伸，將SGD沿X方向分離成2個。於本說明書中，經分離之2個SGD之1者稱為“SGD0”，其餘1者稱為“SGD1”。包含SGD0之記憶體串屬於“String0”。包含SGD1之記憶體串屬於“String1”。“String0”及“String1”係並聯連接於SL與BL之間。
於圖4所示之半導體裝置中，SGD0包含SGDA0~SGDC0三者。SGDA0~SGDC0彼此電性連接。SGD1包含SGDA1~SGDC1三者。
SGDA1~SGDC1彼此電性連接。SGS包含SGSA一者。WL除實際使用之n條WL0~WLn-1外，亦包含汲極側虛設字元線(WLDD)及源極側虛設字元線(WLDS)。
WLDD係設置於WLn-1與SGDA0之間、及WLn-1與SGDA1之間。實施形態之WLDD包含WLDD0~WLDD2三者。
WLDS設置於WL0與SGSA之間。實施形態之WLDS包含WLDS0~WLDS1兩者。
柱狀部CL設置於積層體100之圖1所示之中間區域103。柱狀部CL係於Z方向延伸，且遍及積層體100之上端至積層體100之下端而設置。
圖5係放大顯示柱狀部之1例之模式剖視圖。圖5所示之剖面例如與圖4所示之剖面對應。
如圖5所示，記憶體孔MH設置於積層體100內。記憶體孔MH係於Z方向延伸之開孔。柱狀部CL係設置於記憶體孔MH內。記憶體孔MH係形成為圓柱狀或橢圓柱狀。記憶體孔MH之下端到達基板10。
柱狀部CL包含記憶體膜30、半導體本體20、及核心層50。記憶體膜30、半導體本體20、及核心層50設置於記憶體孔MH內。記憶體膜30係於膜中包含電荷蓄積部。電荷蓄積部例如包含捕獲電荷之捕獲點及/或浮動閘極。MC之臨限值電壓係藉由電荷蓄積部中電荷之有無、及電荷量而變化。藉此，MC保持資訊。雖於圖5中省略，但記憶體膜30係於電荷蓄積部與半導體本體20之間具備通道絕緣膜。
雖同樣於圖5中省略，但記憶體膜30係於電荷蓄積部與電極層41之間具備第1區塊絕緣膜。通道絕緣膜於抹除資訊時及對資訊進行編程時，電荷、例如電子或電洞穿隧。記憶體膜30亦可於形成有成為SGD(SGDA~
SGDC)之電極層41之部分中被去除。該情形時，取代記憶體膜30，而設置STD之閘極絕緣膜。
半導體本體20於Z方向延伸。半導體本體20例如包含結晶化之P型矽。半導體本體20係例如經由半導體支柱10b而與基板10電性連接。半導體支柱10b設置於記憶體孔MH之底。半導體支柱10b例如包含結晶化之P型矽。半導體支柱10b與基板10相接，構成基板10之一部分。半導體支柱10b例如與電極層41(SGSA)介隔閘極絕緣膜31而對向。半導體支柱10b亦可省略。省略半導體支柱10b之情形，例如，記憶體膜30與半導體本體20延伸至形成有STS之部分，且半導體本體20與基板10直接相接。
核心層50包含絕緣物。絕緣物係例如矽氧化物。核心層50係填入設置有記憶體膜30與半導體本體20之記憶體孔MH。
於電極層41與絕緣體40之間、及電極層41與記憶體膜30之間，設置有第2區塊絕緣膜42。第2區塊絕緣膜42例如包含矽氧化物與鋁氧化物。第2區塊絕緣膜42例如於抹除動作時，抑制電荷自WL向記憶體膜30包含之電荷蓄積部倒穿隧。
圖6係第1實施形態之半導體裝置之模式立體圖。圖6顯示電極層41(SGDA0~SGDC3、WLDD0、WLDD、WLn-1)。圖7係第1實施形態之半導體裝置之模式俯視圖。
如圖6及圖7所示，第2絕緣層46係將成為SGD之3個電極層41沿X方向分離成6個電極層41(SGDA0)~41(SGDC3)。電極層41(SGDA0)~41(SGDC0)屬於String0。
於電極層41(SGDA0)~41(SGDC0)，自汲極側選擇閘極驅動電路(未圖示)經由第1配線61例如共通地供給信號Ssgd0。第1配線61例如設置於
第1端部區域101之上方。
電極層41(SGDA1)~41(SGDC1)屬於String1。於電極層41(SGDA1)~41(SGDC1)，自汲極側選擇閘極驅動電路(未圖示)經由第2配線62例如共通地供給信號Ssgd1。第2配線62例如設置於第1端部區域101之上方。
於第2端部區域102之上方，設置有第3配線63。第3配線63係於第2端部區域102中，使電極層41(SGDA0)~41(SGDC0)彼此短路。同樣於第2端部區域102之上方，設置有第4配線64。第4配線64係於第2端部區域中，使電極層41(SGDA1)~41(SGDC1)彼此短路。
第2絕緣層46係到達成為WL之電極層41，例如成為WLDD之電極層41之1者。於圖6中，第2絕緣層46係到達電極層41(WLDD0)。
第2絕緣層46之沿X方向之長度L1係較電極層41(SGDA0)及電極層41(SGDA1)之沿X方向之長度L2長。電極層41(SGDA0)及電極層41(SGDA1)係成為SGD之電極層41中沿X方向之長度最長之電極層。
然而，第1實施形態之第2絕緣層46之沿X方向之長度L1係較電極層41(WLDD0)之沿X方向之長度L3短。電極層41(WLDD0)係成為WL之電極層41中沿X方向之長度最短之電極層。
根據此種第1實施形態，即便第2絕緣層46到達成為WL之電極層41，且第2絕緣層46例如完全貫通成為WL之電極層41，亦可抑制成為WL之電極層41被第2絕緣層46分斷。例如，於圖6及圖7所示之例中，電極層41(WLDD0)可在第1端部區域101與第2端部區域102兩者中保持連接狀態。
例如，若電極層41(WLDD0)被第2絕緣層46分斷，則產生如以下之情況。
圖8係參考例之半導體裝置之模式立體圖。圖8所示之部分與圖6所示之部分對應。
如圖8所示，若電極層41(WLDD0)被第2絕緣層46分斷，則例如，與未分斷之電極層41(WLDD1)相比，電極層41之電阻增大。例如，電極層41(WLDD0)之沿Y方向之寬度變窄設置有第2絕緣層46之量。因此，電極層41(WLDD0)之Y方向之剖面積變小，電阻增大。
相對於參考例，於第1實施形態中，如圖6及圖7所示，電極層41(WLDD0)例如在第1端部區域101與第2端部區域102兩者中保持連接狀態。因此，即便電極層41(WLDD0)貫通第2絕緣層46，若以等價電路考慮，則亦為“並聯連接之電阻”。因此，根據第1實施形態，與圖8所示之參考例相比，可抑制電極層41(WLDD0)之電阻之增大。
於圖8所示之參考例中，字元線驅動電路(未圖示)與電極層41(WLDD0)之連接節點係設置於第1端部區域101。該情形，電極層41(WLDD0)係自第1端部區域101朝第2端部區域102充放電。圖中之“近(Near)”表示接近連接節點之側，“遠(Far)”表示遠離連接節點之側。
此處，電極層41(WLDD0)之沿Y方向之String0側之寬度W0與String1側之寬度W1不同。該情形，String0側之電極層41(WLDD0)之電阻、與String1側之電極層41(WLDD0)之電阻不同。因此，於String0側之電極層41(WLDD0)之充放電時間、與String1側之電極層41(WLDD0)之充放電時間之間產生差。
充放電時間之差為String0之電極層41(WLDD0)之“上升/下降時間”、與String1之電極層41(WLDD0)之“上升/下降時間”之延遲差。
為了使半導體裝置正確動作，必須使動作時序匹配成String0及
String1中之“上升/下降時間”較慢。此係阻礙半導體裝置之性能提高，例如動作之高速化。
相對於此種參考例，於第1實施形態中，如圖6及圖7所示，電極層41(WLDD0)係於第2端部區域102中連接。因此，於第2端部區域102中，使String0及String1中之“上升/下降時間”自較快朝較慢而進行充放電。
於圖6及圖7所示之例中，假設String0之“上升/下降時間”快於String1之“上升/下降時間”。該情形，String0之電極層41(WLDD0)之充放電先於String1之電極層41(WLDD0)結束。若String0之充放電到達第2端部區域102，則充放電朝String1折回。進行充放電之方向於圖6及圖7中由“虛線之箭頭”表示。圖7所示之參照符號“CC”表示字元線驅動電路(未圖示)與電極層41(WLDD0)之連接節點。
如此於第1實施形態中，可於遠離與字元線驅動電路(未圖示)之連接節點之側之第2端部區域102中，自“上升/下降時間”較快之String，朝“上升/下降時間”較慢之String進行充放電。因此，可使String0之“上升/下降時間”與String1之“上升/下降時間”之延遲差較參考例縮小。因此，第1實施形態可獲得較參考例更有利於半導體裝置之性能提高，例如動作之高速化的優點。
圖9(a)及(b)係其他參考例之半導體裝置之模式俯視圖。其他參考例係例如於將柱狀部CL形成於積層體100後，將第1狹槽ST形成於積層體100之例。
如圖9(a)及(b)所示，電極層41之電阻例如依存於第1狹槽ST與接近第1狹槽ST之柱狀部CLedg間之區域S之沿Y方向之寬度Sy。區域S未設置柱狀部CL。因此，區域S容易將電阻抑制得較低。
圖9(a)顯示於柱狀部CL與第1狹槽ST之間，未產生光罩之“對準偏移”之情形。該情形，寬度Sy係於String0及String1之兩者相等。因此，區域S之電阻係於String0及String1之兩者相等。因此，於String0側之電極層41(WLDD0)之充放電時間、與String1側之電極層41(WLDD0)之充放電時間之間未產生差。
圖9(b)顯示於柱狀部CL與第1狹槽ST之間，產生光罩之“對準偏移”之情形。於圖9(b)所示之其他參考例中，例如，顯示有形成第1狹槽ST時使用之光罩於Y方向偏移“△ma”之情形。該情形，寬度Sy例如於String0較窄，於String1較寬。因此，區域S之電阻係於String0較高，於String1較低。因此，與圖8所示之參考例同樣，於String0側之電極層41(WLDD0)之充放電時間、與String1側之電極層41(WLDD0)之充放電時間之間產生差。充放電時間之差為String0之電極層41(WLDD0)之“上升/下降時間”、與String1之電極層41(WLDD0)之“上升/下降時間”之延遲差。
此種延遲差係於將第2狹槽SHE例如重疊設置於配置於BLOCK之Y方向之中心之柱狀部CLctr上的半導體裝置中，容易顯著地產生。其理由在於，如區域S般無柱狀部CL之區域未存在於第2狹槽SHE與柱狀部CL之間。
相對於其他參考例，於第1實施形態中，如圖6及圖7所示，電極層41(WLDD0)例如在第1端部區域101與第2端部區域102兩者中保持連接狀態。因此，即便區域S之電阻於String0與String1不同，亦可使String0之“上升/下降時間”與String1之“上升/下降時間”之延遲差較其他參考例縮小。因此，第1實施形態較其他參考例更有利於半導體裝置之性能提
高，例如動作之高速化。
圖10係顯示第1實施形態之變化例之模式剖視圖。圖10所示之剖面係例如與圖4所示之剖面對應。
如圖10所示，例如變化例與圖4所示之第1實施形態不同之處在於，第2狹槽SHE重疊設置於柱狀部CL上。第2狹槽SHE係重疊設置於柱狀部CL中、例如配置於BLOCK之Y方向之中心之柱狀部CLctr上。
例如，如參照圖9所說明般，將第2狹槽SHE重疊設置於柱狀部CL上之情形時，若於柱狀部CL與第1狹槽ST之間產生光罩之“對準偏移”，則String0之“上升/下降時間”與String1之“上升/下降時間”之延遲差容易擴大。
但是，第1實施形態係將電極層41(WLDD0)例如在第1端部區域101與第2端部區域102兩者中保持連接狀態。因此，可縮小String0之“上升/下降時間”與String1之“上升/下降時間”之延遲差。
因此，第1實施形態可更佳地應用於如圖10所示之將第2狹槽SHE重疊設置於柱狀部CL上之半導體裝置。圖10所示之變化例亦可應用於以下說明之所有實施形態中。
(第2實施形態)
<半導體裝置>
圖11係第2實施形態之半導體裝置之模式立體圖。圖11所示之部分與圖6所示之部分對應。
如圖11所示，第2實施形態例如與圖6所示之第1實施形態不同之處在於，具備第5配線65。第5配線65係將電極層41(WLDD0)與電極層41(WLDD1)電性連接。來自字元線驅動電路(未圖示)之信號Swldd被供給
至第5配線65。
第5配線65設置於第1端部區域101及第2端部區域102之至少1者之上方。於第2實施形態中，第5配線65包含設置於第1端部區域101之上方之第5配線65a、及設置於第2端部區域102之上方之第5配線65b。
根據第2實施形態，第5配線65係將電極層41(WLDD0)與電極層41(WLDD1)電性連接。因此，例如，即便電極層41(WLDD0)被第2絕緣層46分斷，亦可與第1實施形態同樣地縮小String0之“上升/下降時間”與String1之“上升/下降時間”之延遲差。
如此，電性連接電極層41(WLDD0)與電極層41(WLDD1)之第5配線65亦可設置於第1端部區域101及第2端部區域102之至少1者之上方。
再者，第2實施形態係藉由第5配線65而使電極層41(WLDD0)與電極層41(WLDD1)電性連接。因此，例如如圖8所示之參考例，電極層41(WLDD0)亦可被第2絕緣層46分斷。
<第5配線65之平面圖案例>
圖12係第2實施形態之半導體裝置之模式俯視圖。圖12所示之平面係與圖7所示之平面對應。於圖12顯示第5配線65之平面圖案例之1者。
第5配線65a例如包含接觸部CCa00~CCa11。接觸部CCa00~CCa11係於Z方向延伸。接觸部CCa00及CCa01屬於String0。接觸部CCa10及CCa11屬於String1。
第5配線65b例如包含接觸部CCb00~CCb11。接觸部CCb00~CCb11係例如具有與接觸部CCa00~CCa11同樣之構造。各接觸部CCa00~CCb11包含導電物。導電物之例為W。
接觸部CCa00係於第1端部區域101中，電性連接於電極層
41(WLDD0)之String0側。同樣，接觸部CCa01係電性連接於電極層41(WLDD1)。接觸部CCa10係電性連接於電極層41(WLDD0)之String1側。接觸部CCa11係電性連接於電極層41(WLDD1)。
接觸部CCb00係於第2端部區域102中，電性連接於電極層41(WLDD0)之String0側。同樣，接觸部CCb01係電性連接於電極層41(WLDD1)。接觸部CCb10係電性連接於電極層41(WLDD0)之String1側。接觸部CCb11係電性連接於電極層41(WLDD1)。
於接觸部CCa00~CCb11之上方，設置有第6配線66。第2實施形態包含第6配線66a及66b。第6配線66a係於第1端部區域101之上方，與接觸部CCa00~CCa11電性連接。第6配線66b係於第2端部區域102之上方，與接觸部CCb00~CCb11電性連接。
對第6配線66a，自字元線驅動電路(未圖示)經由第7配線67供給信號Swldd。第7配線67例如設置於第6配線66a之上方。
於實施第2實施形態之半導體裝置之情形時，例如，可採用如圖12所示之平面圖案。
(第3實施形態)
<半導體裝置>
圖13係第3實施形態之半導體裝置之模式立體圖。圖13所示之部分與圖6所示之部分對應。
如圖13所示，第3實施形態係例如使圖11所示之第2實施形態與圖6所示之第1實施形態組合之例。
如第3實施形態般，第2實施形態亦可與第1實施形態組合。
(第4實施形態)
<半導體裝置>
圖14係第4實施形態之半導體裝置之模式剖視圖。圖14所示之剖面係與圖4所示之剖面對應。圖14係放大顯示第2狹槽ST周圍之積層體100之上層部分。
如圖14所示，第4實施形態例如與圖11所示之第2實施形態不同之處在於，將電性連接電極層41(WLDD0)與電極層41(WLDD1)之第5配線65c設置於積層體100中。第5配線65c設置於第2絕緣層46之下方。第5配線65c係例如設置於第2狹槽SHE，並於Z方向延伸。於本實施形態中，第5配線65c係沿柱狀部CL。柱狀部CL係例如貫通第2狹槽SHE設置之例如虛設之柱狀部CLshe。
於第4實施形態中，柱狀部CLshe亦設置於第2絕緣層46內。柱狀部CLshe具有與其他柱狀部CL相同之構造。柱狀部CLshe例如設置於與圖9及圖10所示之柱狀部CLctr相同之位置。第5配線65c係沿柱狀部CLshe設置。然而，圖14所示之構造係1例，第4實施形態並非限定於圖14所示之構造。第5配線65c只要設置於積層體100中，使電極層41(WLDD0)與電極層41(WLDD1)電性連接即可。
<製造方法>
圖15(a)及(b)係顯示第4實施形態之半導體裝置之製造方法之模式俯視圖。圖15(a)~(b)所示之平面係與圖1所示之平面對應。圖16(a)~(h)係顯示第4實施形態之半導體裝置之製造方法之模式剖視圖。圖16(a)~(h)所示之剖面係與沿圖15(a)及(b)中之XVI-XVI線之剖面對應。圖15(a)~圖16(h)顯示第4實施形態之半導體裝置之製造方法之1例。
1.積層體100之形成
如圖15(a)及圖16(a)所示，於基板10(於圖15(a)及圖16(a)中未圖示)上，形成積層體100。積層體100係藉由交替地於Z方向積層絕緣體40與第1犧牲層47而形成。絕緣體40與第1犧牲層47係選擇彼此可取得蝕刻之選擇比之材料。對絕緣體40例如選擇矽氧化物之情形，對第1犧牲層47例如選擇矽氮化物。
2.階段部分2之形成
如圖15(b)所示，於第1端部區域101與第2端部區域102形成階段部分2。階段部分2係例如使用“抗蝕劑薄化法”等周知之方法形成。藉此，於積層體100獲得階段部分2與記憶體胞陣列1。
3.第2狹槽SHE之形成
如圖16(b)所示，於積層體100形成第2狹槽SHE。第2狹槽SHE係例如藉由將光阻劑用於掩模之各向異性蝕刻而形成於積層體100。於本實施形態中，第2狹槽SHE例如以到達置換成WLDD1之第1犧牲層47之方式形成。
4.第2犧牲層48之形成
如圖16(c)所示，於積層體100上形成第2犧牲層48。第2犧牲層48之材料例如選擇與第1犧牲層47相同之材料。例如，於第1犧牲層47為矽氮化物之情形時，對第2犧牲層48選擇矽氮化物。第2犧牲層48之厚度設為可填入第2狹槽SHE之厚度。其次，將第2犧牲層48例如回蝕，且藉由第2犧牲層48填入第2狹槽SHE。
5.第2犧牲層48之凹槽
如圖16(d)所示，使第2犧牲層48凹陷。第2犧牲層48係於第2狹槽SHE之內部，例如以填入置換成WIDD0及WLDD1之第1犧牲層47之方式
殘留。參照符號70顯示第2犧牲層48凹陷之部分。
6.第2絕緣層46之形成
如圖16(e)所示，於積層體100上形成第2絕緣層46。第2絕緣層46之材料例如選擇與絕緣體40相同之材料。例如，於絕緣體40為矽氧化物之情形時，對第2絕緣層46選擇矽氧化物。第2絕緣層46之厚度設為可填入凹陷之部分70之厚度。其次，將第2絕緣層46例如回蝕，且藉由第2絕緣層46填入凹陷之部分70。
7.記憶體孔MH之形成
如圖16(f)所示，於積層體100形成記憶體孔MH。記憶體孔MH例如藉由將光阻劑用於掩模之各向異性蝕刻而形成於積層體100。記憶體孔MH係貫通積層體100，到達基板10(未圖示)而形成。於本實施形態中，記憶體孔MH亦形成於形成有第2狹槽SHE之部分71。於部分71中，記憶體孔MH貫通第2絕緣層46與第2犧牲層48。
8.柱狀部CL之形成
如圖16(g)所示，於記憶體孔MH形成柱狀部CL。柱狀部CL係例如於積層體100上形成記憶體膜30。其次，去除位於記憶體孔MH之底(未圖示)之記憶體膜30之部分，且使基板10(未圖示)自記憶體孔MH之底露出。其次，於記憶體膜30上形成半導體本體20。其次，將核心層50形成於半導體本體20。核心層50係填入形成有記憶體膜30與半導體本體20之記憶體孔MH。
9.第1犧牲層47及第2犧牲層48之去除(替換步驟)
如圖16(h)所示，於積層體100形成第1狹槽ST(未圖示)。其次，經由第1狹槽ST去除第1犧牲層47及第2犧牲層48。藉此，空間43形成於絕緣體
40之間。於本實施形態中，空間43亦形成於第2絕緣層46b之下之部分。形成於第2絕緣層46b之下之空間43係跨及於Z方向沿柱狀部CL介隔絕緣體40存在之空間43而形成。
10.電極層41之填入(替換步驟)
如圖14所示，藉由電極層41填入空間43。藉此，於積層體100形成電極層41與第5配線65c。
第4實施形態之半導體裝置例如可藉由圖15(a)~圖16(h)所示之製造方法而製造。
(第5實施形態)
<半導體裝置>
圖17係第5實施形態之半導體裝置之模式俯視圖。圖17所示之平面係與圖3所示之平面對應。圖18係沿圖17中之XVIII-XVIII線之模式剖視圖。
如圖17及圖18所示，第5實施形態例如與圖14所示之第4實施形態不同之處在於，具備第8配線68。第8配線68係與第5配線65c同樣，設置於積層體100中，且於Z方向延伸。
第8配線68與第4實施形態之第5配線65c不同之處在於，第5配線65c使成為虛設字元線之電極層41(WLDD0)與電極層41(WLDD1)電性連接，與此相對，第8配線68係使成為汲極側選擇閘極之電極層41(SGDA)~41(SGDC)電性連接。於第5實施形態中，包含3種第8配線680~682。第8配線680電性連接屬於String0之電極層41(SGDA0)~(SGDC0)。第8配線681電性連接屬於String1之電極層41(SGDA1)~(SGDC1)。第8配線682電性連接屬於String2之電極層41(SGDA2)~(SGDC2)。
第8配線68亦與第5配線65c同樣地設置於第2狹槽SHE。於第4實施形態中，雖例示亦將柱狀部CL設置於第2狹槽SHE之例，但於第5實施形態中，顯示有未將柱狀部CL設置於第2狹槽SHE之情形。
根據第5實施形態，藉由第8配線68而使電極層41(SGDA)、41(SGDB)、及41(SGDC)電性連接。因此，可縮小與String間之“上升/下降時間”之延遲差。
於第5實施形態中，將3個String0~String2設置於1個BLOCK。於具備止於積層體100之中途之第2狹槽SHE的半導體裝置中，設置於1個BLOCK之String通常為2個。可將超過2個之String設置於1個BLOCK的理由之一係依據以下說明之製造方法。
<製造方法>
圖19~圖30係顯示第5實施形態之半導體裝置之製造方法之模式剖視圖。圖19~圖30所示之剖面係與圖18所示之剖面對應。於圖19~圖30顯示第5實施形態之半導體裝置之製造方法之1例。
1.積層體100之形成
如圖19所示，例如，以與參照圖15(a)及圖16(a)說明之方法同樣之方法，於基板10之主表面10a上形成積層體100。
2.階段部分2之形成
雖未特別圖示，但例如以與參照圖15(b)說明之方法同樣之方法，於積層體100之第1端部區域101與第2端部區域102形成階段部分2。
3.記憶體孔MH之形成
如圖20所示，例如，以與參照圖16(f)說明之方法同樣之方法，於積層體100形成記憶體孔MH。
4.柱狀部CL之形成
如圖21所示，例如，以與參照圖16(g)說明之方法同樣之方法，於記憶體孔MH形成柱狀部CL。其次，於形成有柱狀部CL之積層體100上形成第3絕緣層51。第3絕緣層51包含絕緣物。絕緣物係例如矽氧化物。
5.第2狹槽SHE之形成
如圖22所示，例如，以與參照圖16(b)說明之方法同樣之方法，於積層體100形成第2狹槽SHE。於本實施形態中，第2狹槽SHE例如以到達置換成SGDA之第1犧牲層47之方式形成。
6.第3犧牲層49之形成
如圖23所示，於第2狹槽SHE之側壁形成第3犧牲層49。第3犧牲層49之材料例如選擇與第1犧牲層47相同之材料。例如，於第1犧牲層47為矽氮化物之情形時，對第3犧牲層49選擇矽氮化物。
7.第2絕緣層46之形成
如圖24所示，於形成有第3犧牲層49之第2狹槽SHE形成第2絕緣層46。第2絕緣層46之材料例如選擇與絕緣體40相同之材料。例如，於絕緣體40為矽氧化物之情形時，對第2絕緣層46選擇矽氧化物。
8.第1狹槽ST之形成
如圖25所示，於積層體100形成第1狹槽ST。第1狹槽ST例如以到達基板10之方式形成。其次，將與基板10不同之導電型之雜質，例如n型雜質經由第1狹槽ST導入基板10。藉此，於基板10形成n型半導體層11。
9.第1犧牲層47及第3犧牲層49之去除(替換步驟)
如圖26所示，經由第1狹槽ST及第2狹槽SHE而去除第1犧牲層47及第3犧牲層49。藉此，空間43亦形成於絕緣體40之間。於本實施形態中，
於被第2狹槽夾著之區域104中，亦去除第1犧牲層47及第3犧牲層49，而形成空間43。於本實施形態中，第3犧牲層49形成於第2狹槽SHE。因此，於被第2狹槽夾著之區域104中，亦可形成空間43。
10.電極層41之填入(替換步驟)
如圖27所示，藉由電極層41填入空間43。藉此，於積層體100形成電極層41與第8配線68。
11.第1絕緣層45之形成
如圖28所示，自第1狹槽ST之側壁去除電極層41。其次，於第1狹槽ST之側壁形成第1絕緣層45。
12.導電層LI之形成
如圖29所示，自第1狹槽ST之底去除第1絕緣層45。藉此，於第1狹槽ST之底，露出半導體層11。其次，於第1狹槽ST形成導電層LI。導電層LI電性連接於半導體11。
13.第1導電物M之形成
如圖30所示，於形成有導電層LI之積層體100上形成第4絕緣層52。第4絕緣層52包含絕緣物。絕緣物係例如矽氧化物。其次，於第4絕緣層52及第3絕緣層51形成第1開孔55。第1開孔55到達柱狀部CL。其次，於第1開孔55形成第1導電物M。第1導電物M例如包含W。第1導電物M係電性連接於柱狀部CL之半導體本體20(未圖示)。
14.第2導電物V之形成
其次，於形成有第1導電物M之積層體100上形成第5絕緣層53。第5絕緣層53包含絕緣物。絕緣物係例如矽氧化物。其次，於第5絕緣層53形成第2開孔56。第2開孔56到達第1導電物M。其次，於第2開孔56形成第2
導電物V。第2導電物V例如包含W。第2導電物V電性連接於第1導電物M。第1導電物M及第2導電物V例如構成圖2所示之接觸部Cb。
15.位元線BL之形成
其次，於形成有第2導電物V之積層體100上形成位元線BL。
第5實施形態之半導體裝置例如可藉由圖19~圖30所示之製造方法而製造。
以上，對第1~第5實施形態進行說明。然而，實施形態並非限定於上述第1~第5實施形態。該等實施形態係作為一例而提出者，並未意圖限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，於不脫離實施形態之主旨之範圍內，可進行各種省略、置換及變更。
Claims (20)
- 一種半導體裝置，其具備：積層體，其包含第1電極層、及沿積層方向與上述第1電極層電性絕緣而設置之第2電極層；至少2個第1絕緣層，其等遍及上述積層體之上端至上述積層體之下端而設置於上述積層體，且於與上述積層方向相交之第1方向延伸；第1階段部，其設置於上述至少2個第1絕緣層之間之上述積層體之第1端部區域；第2階段部，其設置於上述至少2個第1絕緣層之間之上述積層體之位於上述第1端部區域之相反側之第2端部區域；及第2絕緣層，其於上述第1方向延伸，設置於上述至少2個第1絕緣層之間之上述積層體，且沿上述第1方向將上述第2電極層分離；且上述第2絕緣層之沿上述第1方向之長度較上述第2電極層之沿上述第1方向之長度更長，且較上述第1電極層之沿上述第1方向之長度更短。
- 如請求項1之半導體裝置，其中上述第1電極層為字元線；且上述第2電極層為選擇閘極層。
- 如請求項2之半導體裝置，其中上述字元線為虛設字元線。
- 如請求項1之半導體裝置，其中上述積層體具備第1柱狀部，該第1柱狀部設置於上述積層體之位於上述第1端部區域與上述第2端部區域之間之 中間區域，且於上述積層方向延伸；上述第1柱狀部包含：半導體本體，其於上述積層方向延伸；及電荷蓄積部，其設置於上述半導體本體與上述第1電極層之間。
- 一種半導體裝置，其具備：積層體，其包含第1電極層、沿積層方向與上述第1電極層電性絕緣而設置之第2電極層、及沿上述積層方向隔著上述第1電極層與上述第2電極層電性絕緣而設置之第3電極層；至少2個第1絕緣層，其等遍及上述積層體之上端至上述積層體之下端而設置於上述積層體，且於與上述積層方向相交之第1方向延伸；第1階段部，其設置於上述至少2個第1絕緣層之間之上述積層體之第1端部區域；第2階段部，其設置於上述至少2個第1絕緣層之間之上述積層體之位於上述第1端部區域之相反側之第2端部區域；第2絕緣層，其於上述第1方向延伸，設置於上述至少2個第1絕緣層之間之上述積層體，且沿上述第1方向將上述第2電極層分離；及配線，其使上述第1電極層與上述第3電極層於上述積層體中電性連接。
- 如請求項5之半導體裝置，其中上述第1電極層為第1字元線；上述第2電極層為選擇閘極層；且上述第3電極層為第2字元線。
- 如請求項6之半導體裝置，其中上述第1字元線為第1虛設字元線；且上述第2字元線為第2虛設字元線。
- 如請求項6之半導體裝置，其中上述第2絕緣層係沿上述第1方向將上述第1字元線分離。
- 如請求項5之半導體裝置，其中上述積層體具備第1柱狀部，該第1柱狀部設置於上述積層體之位於上述第1端部區域與上述第2端部區域之間之中間區域，且於上述積層方向延伸；且上述第1柱狀部包含：半導體本體，其於上述積層方向延伸；及電荷蓄積部，其設置於上述半導體本體與上述第1電極層之間。
- 如請求項5之半導體裝置，其中上述配線設置於積層體之外，且上述配線係設置於上述第1端部區域及上述第2端部區域之至少1者之上方。
- 如請求項5之半導體裝置，其中上述配線設置於上述積層體之中；且上述配線設置於上述第2絕緣層之下方。
- 如請求項11之半導體裝置，其中上述積層體具備貫通上述第2絕緣層且於上述積層方向延伸之第2柱狀部；且 上述第2柱狀部具有與上述第1柱狀部相同之構造；上述配線沿上述第2柱狀部設置。
- 一種半導體裝置，其具備：積層體，其包含第1電極層、沿積層方向與上述第1電極層電性絕緣而設置之第2電極層、及沿上述積層方向與上述第2電極層電性絕緣而設置之第3電極層；至少2個第1絕緣層，其等遍及上述積層體之上端至上述積層體之下端而設置於上述積層體，且於與上述積層方向相交之第1方向延伸；第1階段部，其設置於上述至少2個第1絕緣層之間之上述積層體之第1端部區域；第2階段部，其設置於上述至少2個第1絕緣層之間之上述積層體之位於上述第1端部區域之相反側之第2端部區域；第2絕緣層，其於上述第1方向延伸，設置於上述至少2個第1絕緣層之間之上述積層體，且沿上述第1方向將上述第2電極層及上述第3電極層分離；及配線，其使上述第2電極層與上述第3電極層於上述積層體中電性連接。
- 如請求項13之半導體裝置，其中上述第1電極層為字元線；上述第2電極層為第1選擇閘極層；且上述第3電極層為第2選擇閘極層。
- 如請求項14之半導體裝置，其中上述字元線為虛設字元線。
- 如請求項13之半導體裝置，其中上述積層體具備第1柱狀部，該第1柱狀部設置於上述積層體之位於上述第1端部區域與上述第2端部區域之間之中間區域，且於上述積層方向延伸；且上述第1柱狀部包含：半導體本體，其於上述積層方向延伸；及電荷蓄積部，其設置於上述半導體本體與上述第1電極層之間。
- 如請求項13之半導體裝置，其中上述配線設置於上述積層體之中，且上述配線沿著上述第2絕緣層設置。
- 如請求項13之半導體裝置，其進而具備第3絕緣層，該第3絕緣層於上述第1方向延伸，設置於上述第1絕緣層與上述第2絕緣層之間之上述積層體，且沿上述第1方向分離上述第2電極層及上述第3電極層。
- 一種半導體裝置之製造方法，其具備以下步驟：將積層體形成於基板上，該積層體沿積層方向包含：第1犧牲層；第2犧牲層，其與上述第1犧牲層介隔第1絕緣體而設置；第3犧牲層，其與上述第2犧牲層介隔第2絕緣體而設置；及第4犧牲層，其與上述第3犧牲層介隔第3絕緣體而設置；於上述積層體形成貫通上述第4犧牲層、上述第3絕緣體、上述第3犧 牲層、上述第2絕緣體、及第2犧牲層之狹槽；於上述狹槽形成填入上述第2犧牲層及上述第3犧牲層之第5犧牲層；於上述狹槽形成填入上述第4犧牲層之第4絕緣體；於上述積層體形成柱狀部，該柱狀部包含：半導體本體，其於上述積層方向延伸；及電荷蓄積部，其設置於上述半導體本體與上述第1犧牲層之間；且該柱狀部貫通上述第4絕緣體、上述第5犧牲層、及上述第1犧牲層；及將上述第1至5犧牲層各自置換成第1至5電極層。
- 一種半導體裝置之製造方法，其具備以下步驟：將積層體形成於基板上，該積層體沿積層方向包含：第1犧牲層；第2犧牲層，其與上述第1犧牲層介隔第1絕緣體而設置；及第3犧牲層，其與上述第2犧牲層介隔第2絕緣體而設置；於上述積層體形成柱狀部，該柱狀部包含：半導體本體，其於上述積層方向延伸；及電荷蓄積部，其設置於上述半導體本體與上述第1犧牲層之間；於上述積層體形成貫通上述第3犧牲層、上述第2絕緣體、上述第2犧牲層之第1狹槽；於上述第1狹槽之側壁形成第4犧牲層；於上述第1狹槽形成第3絕緣體；於上述積層體形成貫通上述第3犧牲層、上述第2絕緣體、上述第2犧牲層、上述第1絕緣體、及上述第1犧牲層之第2狹槽；及將上述第1至4犧牲層分別置換成第1至第4電極層。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201203523A (en) * | 2010-05-14 | 2012-01-16 | Univ Tohoku | Semiconductor integrated circuit and method for making same |
| TW201517255A (zh) * | 2013-10-16 | 2015-05-01 | Seiko Epson Corp | 半導體裝置及其製造方法 |
| TW201606148A (zh) * | 2014-07-25 | 2016-02-16 | Nat University Corp Japan Advanced Inst Of Science And Technology | 氧化物介電體及其製造方法、以及固態電子裝置及其製造方法 |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5016832B2 (ja) | 2006-03-27 | 2012-09-05 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| JP2007334974A (ja) * | 2006-06-14 | 2007-12-27 | Sharp Corp | 半導体記憶装置 |
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| KR101702060B1 (ko) * | 2010-02-19 | 2017-02-02 | 삼성전자주식회사 | 3차원 반도체 장치의 배선 구조체 |
| KR20110135692A (ko) * | 2010-06-11 | 2011-12-19 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 및 그 제조 방법 |
| KR101778287B1 (ko) | 2010-08-30 | 2017-09-14 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| JP2012069695A (ja) | 2010-09-22 | 2012-04-05 | Toshiba Corp | 半導体記憶装置 |
| JP2012119013A (ja) * | 2010-11-29 | 2012-06-21 | Toshiba Corp | 不揮発性半導体記憶装置 |
| KR101805769B1 (ko) | 2010-11-29 | 2017-12-08 | 삼성전자주식회사 | 3차원 반도체 기억 소자의 제조 방법 |
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| KR20130070153A (ko) * | 2011-12-19 | 2013-06-27 | 에스케이하이닉스 주식회사 | 반도체 장치의 캐패시터, 레지스터, 메모리 시스템 및 이들의 제조 방법 |
| KR101974352B1 (ko) * | 2012-12-07 | 2019-05-02 | 삼성전자주식회사 | 수직 셀을 갖는 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자 |
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| KR102183713B1 (ko) * | 2014-02-13 | 2020-11-26 | 삼성전자주식회사 | 3차원 반도체 장치의 계단형 연결 구조 및 이를 형성하는 방법 |
| KR102171263B1 (ko) * | 2014-08-21 | 2020-10-28 | 삼성전자 주식회사 | 제어된 다결정 반도체 박막을 포함하는 집적회로 소자 및 그 제조 방법 |
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| JP2019054162A (ja) * | 2017-09-15 | 2019-04-04 | 東芝メモリ株式会社 | 記憶装置の製造方法および記憶装置 |
| JP2019160871A (ja) * | 2018-03-08 | 2019-09-19 | 東芝メモリ株式会社 | 半導体装置の製造方法および半導体記憶装置 |
-
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201203523A (en) * | 2010-05-14 | 2012-01-16 | Univ Tohoku | Semiconductor integrated circuit and method for making same |
| TW201517255A (zh) * | 2013-10-16 | 2015-05-01 | Seiko Epson Corp | 半導體裝置及其製造方法 |
| TW201606148A (zh) * | 2014-07-25 | 2016-02-16 | Nat University Corp Japan Advanced Inst Of Science And Technology | 氧化物介電體及其製造方法、以及固態電子裝置及其製造方法 |
Also Published As
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