KR20110042619A - 3차원 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

3차원 반도체 장치 및 그 제조 방법이 제공된다. 이 방법은 마스크 패턴들 및 그 상부에 형성된 희생 마스크 패턴을 소모적 식각 마스크로 사용하여 계단 모양의 구조물을 형성하는 단계를 포함하는 3차원 반도체 장치의 제조 방법을 제공한다.

Description

3차원 반도체 장치 및 그 제조 방법{Three Dimensional Semiconductor Memory Device And Method Of Fabricating The Same}
본 발명은 3차원 반도체 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 증가된 집적도가 특히 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 제약을 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 하지만, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성있는 제품 특성을 구현할 수 있는 공정 기술이 요구 되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 제조 비용을 줄일 수 있는 3차원 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 배선 연결에서의 신뢰성을 향상시키면서 제조 비용을 줄일 수 있는 3차원 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 배선 연결에서의 증가된 신뢰성을 가지면서 제조 비용이 저렴한 3차원 반도체 장치를 제공하는 데 있다.
본 발명의 기술적 사상에 따른 일 실시예는 마스크 패턴들을 소모적 식각 마스크로 사용하여 계단 모양의 구조물을 형성하는 단계를 포함하는 3차원 반도체 장치의 제조 방법을 제공한다. 구체적으로, 이 방법은 기판 상에 차례로 적층된 복수의 막들을 포함하는 박막 구조체를 형성하고, 상기 박막 구조체 상에 수평적으로 배열된 복수의 마스크 패턴들을 포함하는 마스크 구조체를 형성하고, 상기 마스크 구조체 상에 희생 마스크 패턴을 형성한 후, 상기 마스크 구조체 및 상기 희생 마스크 패턴을 소모적 식각 마스크로 사용하여 상기 박막 구조체를 패터닝하는 단계를 포함한다.
본 발명의 기술적 사상에 따른 일 실시예는 계단 모양의 배선 구조체를 포 함하는 3차원 반도체 장치를 제공한다. 이 장치는 셀 어레이 영역 및 콘택 영역을 포함하는 기판, 적층된 복수의 수평 전극들을 포함하면서 상기 기판 상에 배치되는 배선 구조체, 및 상기 셀 어레이 영역에 배치되는 비트라인들을 포함할 수 있다. 상기 수평 전극들의 폭들은 상기 기판으로부터의 거리가 멀어질수록 감소하도록 구성됨으로써, 상기 배선 구조체는 상기 콘택 영역에서 계단 모양을 가질 수 있다. 이때, 상기 수평 전극들 중의 하나의 측벽은
Figure 112009063925211-PAT00001
의 조건을 만족하는 ym의 범위 내에서, 수식
Figure 112009063925211-PAT00002
(여기서, y0는 기준점의 y좌표이고, ym는 측정되는 점의 y좌표이고, Ln(ym)는 y좌표가 ym인 n번째 수평 전극의 측벽과 이에 가장 인접하는 상기 비트라인의 측벽 사이의 거리이고, s는 2 내지 20 중의 한 값이고, y1은 상기 비트라인의 길이보다 짧은 길이)를 만족할 수 있다.
본 발명의 기술적 사상에 따른 실시예들에 따르면, 희생 마스크 패턴 아래에 형성되는 마스크 패턴들이 소모적 식각 단계에서 식각 마스크로 사용된다. 구체적으로, 상기 희생 마스크 패턴은 상기 마스크 패턴들 중의 하나를 선택적으로 제거하기 위한 식각 마스크로 사용되고, 상기 마스크 패턴들은 계단 모양의 구조물을 형성하기 위한 패터닝 공정에서의 식각 마스크로 사용된다.
그 결과, 상기 워드라인들의 측벽들은 상기 희생 마스크 패턴이 아니라 상 기 마스크 패턴들에 의해 정의되고, 워드라인 콘택 플러그와 워드라인들 사이의 접촉을 위한 콘택 영역 역시 상기 희생 마스크 패턴이 아니라 상기 마스크 패턴들에 의해 정의될 수 있다. 된다. 이에 따라, 워드라인의 측벽들은, 국소적으로 뿐만이 아니라 전역적으로도, 실질적으로 편평하게 형성될 수 있다. 이에 더하여, 상기 콘택 영역의 위치적 변동 및 이에 따른 상기 워드라인 콘택 플러그들과 상기 워드라인들 사이의 의도되지 않은 전기적 연결(예를 들면, 쇼트)은 예방될 수 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별 시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 1은 본 발명의 기술적 사상에 따른 반도체 메모리 칩의 일 실시예를 설명하기 위한 도면이다.
도 1을 참조하면, 이 실시예에 따른 반도체 메모리 칩은 셀 어레이 영역(CAR), 주변회로 영역(PPR), 센스 앰프 영역(SAR), 디코딩 회로 영역(DCR) 및 워드라인 콘택 영역(WCTR)을 포함할 수 있다. 상기 셀 어레이 영역(CAR)에는, 복수의 메모리 셀들 및 상기 메모리 셀들로의 전기적 연결을 위한 비트라인들 및 워드라인들이 배치된다. 상기 주변 회로 영역(PPR)에는, 상기 메모리 셀들의 구동을 위한 회로들이 배치되고, 상기 센스 앰프 영역(SAR)에는, 상기 메모리 셀들에 저장된 정보를 판독하기 위한 회로들이 배치된다. 상기 워드라인 콘택 영역(WCTR)은 상기 셀 어레이 영역(CAR)과 상기 디코딩 회로 영역(DCR) 사이에 배치될 수 있으며, 여기에는 상기 워드라인들과 상기 디코딩 회로 영역(DCR)을 전기적으로 연결하는 배선 구조체가 배치될 수 있다.
상기 워드라인들은 상기 셀 어레이 영역으로부터 상기 워드라인 콘택 영역(WCTR)으로 연장될 수 있으며, 상기 디코딩 회로 영역의 회로들과의 전기적 연결에서의 용이함을 위해, 상기 워드라인 콘택 영역(WCTR)에서 계단식 구조(stepwise structure)를 형성할 수 있다.
도 2는 본 발명의 기술적 사상에 기초한 제 1 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 순서도이다. 도 3 내지 도 18은 본 발명의 기술적 사상에 기초한 제 1 실시예에 따른 3차원 반도체 장치의 제조 방법을 도시하는 사시도들이다. 도 19는 도 18과 다른 방향에서 보여지는 제 1 실시예에 따른 3차원 반도체 장치를 도시하는 사시도이다.
도 2 및 도 3을 참조하면, 기판(10) 상에 박막 구조체(100)를 형성한다(S1). 상기 기판(10)은 셀 어레이 영역, 주변회로 영역 및 콘택 영역을 포함할 수 있으며, 이들 영역들은 도 1을 참조하여 설명된 것들과 동일한 기술적 특징들을 포함할 수 있다. 상기 기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다.
상기 박막 구조체(100)는 복수의 절연막들(121~128:120) 및 복수의 희생막들(131~137:130)을 포함할 수 있다. 상기 절연막(120) 및 상기 희생막(130)은, 도시된 것처럼, 교대로 그리고 반복적으로 적층될 수 있다. 상기 절연막(120) 및 상기 희생막(130)은 식각 선택성을 가질 수 있도록 선택된 물질들로 형성될 수 있다. 예를 들면, 상기 절연막(120)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지일 수 있고, 상기 희생막(130)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 상기 절연막(120)과 다른 물질일 수 있다.
일 실시예에 따르면, 상기 박막 구조체(100)를 형성하기 전에, 상기 기판(10) 내에 또는 상기 기판(10) 상에 도전 영역을 형성하는 단계를 더 포함할 수 있다. 상기 기판(10)이 반도체 특성을 갖는 물질일 경우, 상기 도전 영역은 상기 기판(10) 내에 형성되는 불순물 영역일 수 있다. 상기 기판(10)이 절연성 물질인 경우, 상기 도전 영역은 상기 기판(10) 상에 배치되는 도전막 또는 도전 패턴일 수 있다. 일 실시예에 따르면, 상기 도전 영역은 공통 소오스 라인으로 사용될 수 있다.
도 2, 도 4 내지 도 6을 참조하면, 상기 박막 구조체(100)를 관통하는 반도체 패턴들(205)을 형성한다(S2). 상기 반도체 패턴들을 형성하는 단계(S2)는 도 4에 도시된 것처럼 상기 박막 구조체(100)를 관통하는 개구부들(105)을 형성한 후, 도 5에 도시된 것처럼 상기 개구부들(105)을 차례로 채우는 반도체막(200) 및 제 1 매립 패턴들(210)을 형성한 후, 도 6에 도시된 것처럼 상기 반도체막(200)을 패터닝하는 단계를 포함할 수 있다.
구체적으로, 상기 개구부들(140)은 상기 기판(10) 또는 상기 도전 영역의 상부면을 노출시키도록 형성될 수 있으며, 그 결과, 상기 반도체막(200)은 상기 기판(10) 또는 상기 도전 영역의 상부면에 직접 접촉하도록 형성될 수 있다. 상기 개구부들(140)의 수평적 단면들은 적어도 10 이상의 종횡비를 갖는 직사각형일 수 있지만, 변형된 실시예들에 따르면, 원 기둥 또는 타원 기둥의 모양을 가지면서 2차원적으로 형성될 수 있다.
상기 반도체막(200)은 화학기상증착 기술을 사용하여 형성되는 다결정 구조의 반도체 물질(예를 들면, 폴리실리콘)일 수 있다. 이 경우, 상기 반도체막(200)은 상기 개구부들(105)의 내벽들을 실질적으로 콘포말하게 덮도록 형성될 수 있다. 하지만, 상기 반도체막(200)은 에피택시얼 기술 또는 화학기상증착 기술을 사용하여 형성되는 반도체 물질들 중의 한가지일 수 있으면, 그 결정 구조는 다결정, 단결정 및 비정질 구조들 중의 한가지일 수 있다.
상기 제 1 매립 패턴들(210)은 상기 반도체막(200)이 형성된 상기 개구부들(105)을 채우도록 형성될 수 있으며, 절연성 물질들 중의 적어도 한가지를 포함할 수 있다. 예를 들면, 상기 제 1 매립 패턴들(210)은 실리콘 산화막 또는 에스오지 기술을 이용하여 형성되는 절연성 물질들일 수 있다. 일 실시예에 따르면, 수소 또는 중수소를 포함하는 가스 분위기에서, 상기 반도체막(200)이 형성된 결과물을 처리하는 수소 어닐링 단계가 더 실시될 수 있다. 이러한 수소 어닐링 단계는 상기 반도체막(200) 내에 존재하는 결정 결함들을 치유할 수 있다.
도 6을 참조하면, 상기 반도체막(200)을 패터닝하여, 상기 개구부(105) 내에 서로 분리된 복수의 반도체 패턴들(205)을 형성한 후, 상기 반도체 패턴들(205) 사이의 공간을 채우는 제 2 매립 패턴들(220)을 더 형성할 수 있다.
상기 반도체 패턴들(205)을 형성하는 단계는 상기 개구부들(105)의 장축을 가로지르는 식각 마스크 패턴들을 사용하여 상기 제 1 매립 패턴들(210)을 패터닝함으로써 상기 반도체막(200)의 내측벽을 노출시키는 단계 및 상기 노출된 반도체막(200)의 내측벽을 식각하여 상기 반도체 패턴들(205)을 수평적으로 분리시키는 단계를 포함할 수 있다.
상기 제 2 매립 패턴(220)은 절연성 물질들 중의 적어도 한가지로 형성될 수 있다. 일 실시예에 따르면, 상기 제 2 매립 패턴들(220)을 형성하는 단계는 상 기 분리된 반도체 패턴들(205) 사이의 공간을 채우는 제 2 매립막을 형성한 후, 상기 박막 구조체(100)의 상부면이 노출될 때까지 상기 제 2 매립막 및 상기 반도체 패턴들(205)을 평탄화 식각하는 단계를 포함할 수 있다. 이 경우, 상기 반도체 패턴들(205)은 노드 분리되어, 상기 개구부(105) 및 상기 제 2 매립 패턴(220) 내에 국소적으로 형성될 수 있다.
도 2, 도 7 내지 도 9를 참조하면, 차례로 적층되어 상기 반도체 패턴들(205)의 측벽을 마주보는 도전 패턴들(260)을 형성하는 수평 배선 형성 공정을 실시한다(S3). 상기 수평 배선 형성 공정(S3)은 상기 반도체 패턴들(205) 사이에 상기 박막 구조체(100)를 구성하는 박막들 중의 일부 또는 전부를 관통하는 트렌치들(230)을 형성하는 단계(S31) 및 상기 박막 구조체(100)의 희생막들을 도전성 물질막으로 대체(replace)하는 단계(S32)를 포함할 수 있다.
구체적으로, 도 7에 도시된 것처럼, 상기 트렌치들(230)은 상기 반도체 패턴들(205)로부터 이격되어, 상기 희생막들(130) 및 상기 절연막들(120)의 측벽들을 노출시키도록 형성될 수 있다. 수평적 모양에 있어서, 상기 트렌치들(230)은 라인 형태 또는 직사각형으로 형성될 수 있으며, 수직적 깊이에 있어서, 상기 트렌치들(230)은 적어도 상기 희생막들(130) 중의 최하층의 상부면을 노출시키도록 형성될 수 있다. 변형된 실시예에 따르면, 공통 소오스 라인으로 사용될 수 있는, 상기 도전 영역(미도시)은 상기 트렌치들(230) 하부의 상기 기판(10) 내에 국소적으로 형성될 수 있다. 상기 도전 영역은 상기 트렌치들(230)이 형성된 박막 구조체(100)를 이온 마스크로 사용하는 이온 주입 공정을 통해 형성될 수 있다.
상기 대체 단계(S32)는, 도 8에 도시된 것처럼, 상기 트렌치들(230)에 의해 그 측벽들이 노출된 상기 희생막들(130)을 선택적으로 제거하여, 상기 절연막들(120) 사이에 리세스 영역들(240)을 형성한 후, 도 9에 도시된 것처럼, 상기 리세스 영역들(240) 각각의 내부에 정보저장막(250) 및 도전 패턴(260)을 형성하는 단계를 포함할 수 있다.
상기 리세스 영역들(240)은 상기 트렌치(230)로부터 상기 절연막들(120) 사이로 수평적으로 연장된 갭 영역들일 수 있으며, 상기 반도체 패턴들(205)의 측벽들을 노출시키도록 형성될 수 있다. 상기 리세스 영역들(240)을 형성하는 단계는 상기 절연막들(120)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 희생막들(130)을 등방적으로 식각하는 단계를 포함할 수 있다. 예를 들면, 상기 희생막들(130)이 실리콘 질화막이고, 상기 절연막들(120)이 실리콘 산화막인 경우, 상기 식각 단계는 인산을 포함하는 식각액을 사용하여 수행될 수 있다.
상기 정보저장막(250) 및 도전 패턴(260)을 형성하는 단계는 상기 트렌치들(230) 및 상기 리세스 영역들(240)을 차례로 덮는 상기 정보저장막(250) 및 도전막을 형성하는 단계, 및 상기 트렌치(230) 내에서 상기 도전막을 제거하여 상기 리세스 영역들(240) 내에 상기 도전 패턴들(260)을 남기는 단계를 포함할 수 있다. 이어서, 도 9에 도시된 것처럼, 상기 트렌치(230)를 채우는 전극 분리 패턴(265)이 더 형성될 수 있다.
상기 정보저장막(250)은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있으며, 상기 리세스 영역들(240)의 두께의 절반보다 얇은 두께로 형성될 수 있다. 이에 따라, 상기 정보저장막(250)은 상기 리세스 영역들(240)이 형성된 결과물을 실질적으로 콘포말하게 덮도록 형성될 수 있다. 플래쉬 메모리를 위한 본 발명의 일 실시예에 따르면, 상기 정보저장막(250)은 전하저장막을 포함할 수 있다. 예를 들면, 상기 정보저장막(250)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지를 포함할 수 있다. 일 실시예에 따르면, 상기 정보저장막(250)은 터널 절연막 및 블록킹 절연막을 더 포함할 수 있고, 상기 터널 절연막은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지를 포함하고, 상기 블록킹 절연막은 알루미늄 산화막, 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지를 포함할 수 있다.
상기 도전막은, 상기 정보저장막(250)에 의해 덮인, 상기 리세스 영역들(240) 및 상기 트렌치들(230)을 채우도록 형성될 수 있다. 상기 도전막은 도핑된 실리콘, 텅스텐, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 한편, 본 발명의 기술적 사상은 플래쉬 메모리 장치에 한정적으로 적용되는 것은 아니기 때문에, 상기 정보저장막(250) 및 상기 도전막은 물질 및 구조 등에서 다양하게 변형될 수 있다.
상기 트렌치(230) 내에서 상기 도전막을 제거하는 단계는, 상기 박막 구조체(100)를 구성하는 최상부의 절연막(130) 또는 그 상부에 추가적으로 형성되는 하드 마스크 패턴(미도시)을 식각 마스크로 사용하여, 상기 도전막을 이방성 식각하는 단계를 포함할 수 있다. 상기 트렌치(230) 내에서 상기 도전막이 제거될 경우, 상기 도전막은 수직적으로 분리된 상기 도전 패턴들(260)을 형성한다. 즉, 상기 도전 패턴들(260)은 상기 리세스 영역들(240) 내에 국소적으로 형성될 수 있으며, 수평 배선 구조체(260S)를 구성할 수 있다.
상기 전극 분리 패턴(265)을 형성하는 단계는, 절연성 물질들 중의 적어도 하나로, 상기 도전막이 제거된 상기 트렌치(230)를 채우는 단계를 포함한다. 일 실시예에 따르면, 상기 전극 분리 패턴(265)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중의 적어도 한가지일 수 있다.
도 2, 도 10 내지 도 17을 참조하면, 상기 수평 배선 구조체(260S)를 패터닝하여, 상기 워드라인 콘택 영역(WCTR) 상부에 계단 모양의 콘택 영역을 형성한다(S4). 구체적으로, 이 과정(S4)은 상기 수평 배선 구조체(260S) 상에 마스크 구조체(300S)를 형성하고(S41), 상기 마스크 구조체(300S) 상에 희생 마스크 패턴(310)을 형성한 후(S42), 상기 수평 배선 구조체(260S)를 패터닝하여 상기 계단 모양의 콘택 영역을 형성하는 단계(S43)를 포함할 수 있다.
상기 마스크 구조체(300S)는 상기 트렌치들(230)을 가로지르는 방향으로 형성되는 복수의 마스크 패턴들(301, 302)을 포함할 수 있다. 상기 마스크 패턴들(301, 302)은 교대로 그리고 반복적으로 배열되는 제 1 마스크 패턴들(301) 및 제 2 마스크 패턴들(302)을 포함할 수 있으며, 상기 제 1 및 제 2 마스크 패턴들(301, 302)은 서로 식각 선택성을 갖는 물질들로 형성될 수 있다. 예를 들면, 상기 제 1 마스크 패턴(301)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 다결정 실리콘, 비정질 실리콘, 실리콘 카바이드, 금속성 물질들, 실리사이드 물질 들 중의 적어도 한가지일 수 있으며, 상기 제 2 마스크 패턴(302)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 다결정 실리콘, 비정질 실리콘, 실리콘 카바이드, 금속성 물질들, 실리사이드 물질들 중에서 선택되는, 상기 제 1 마스크 패턴(301)과 다른, 적어도 한가지일 수 있다.
일 실시예에 따르면, 상기 제 2 마스크 패턴(302)은 상기 반도체 패턴(205)과 다른 도전형을 갖는 다결정 실리콘이고, 상기 제 1 마스크 패턴(301)은 상기 박막 구조체(100)를 구성하는 절연막들(120) 중의 최상부층을 패터닝하여 형성될 수 있다. 다른 실시예에 따르면, 상기 제 1 및 제 2 마스크 패턴들(301, 302)은, 도시된 것과 달리, 서로 다른 높이에 형성될 수 있다. 예를 들면, 상기 제 2 마스크 패턴(302)은 상기 제 1 마스크 패턴(301)으로 사용되는 상기 절연막(120)의 상부에 형성될 수 있다.
상기 마스크 구조체(300S)를 형성하는 단계(S41)는, 도 10에 도시된 것처럼, 상기 박막 구조체(100)를 구성하는 절연막(120)을 패터닝하여 상기 트렌치들(230)을 가로지르는 제 1 마스크 패턴들(301)을 형성한 후, 도 11에 도시된 것처럼, 상기 제 1 마스크 패턴들(301) 사이에 상기 제 2 마스크 패턴들(302)을 형성하는 단계를 포함할 수 있다.
변형된 실시예에 따르면, 도 10에 도시된 것처럼, 상기 제 1 매립 패턴(210) 및 상기 반도체 패턴(205)의 상부 영역들은 상기 제 1 마스크 패턴들(301)을 형성하는 동안 함께 식각될 수 있다. 이 경우, 상기 반도체 패턴들(205)의 상부에는, 상기 제 1 마스크 패턴(301)의 상부면보다 낮은 상부면을 갖는 홈들(280)이 형성될 수 있다. 상기 제 2 마스크 패턴들(302)을 형성하는 공정 동안, 상기 홈들(280)은 상기 제 2 마스크 패턴(302)과 동일한 물질로 채워질 수 있다. 이러한 변형된 실시예에 따르면, 상기 제 2 마스크 패턴(302)은 상기 반도체 패턴(205)과 다른 도전형을 갖는 다결정 실리콘일 수 있다.
상기 희생 마스크 패턴(310)은 상기 마스크 구조체(300S), 상기 절연막들(120) 및 상기 수평 배선 구조체(260S)를 구성하는 물질들에 대해 식각 선택성을 갖는 물질들 중의 한가지일 수 있다. 일 실시예에 따르면, 상기 희생 마스크 패턴(310)은 유기물들 중의 한가지 또는 포토 레지스트 물질들 중의 한가지일 수 있다. 또한, 상기 희생 마스크 패턴(310)의 두께는 상기 콘택 영역의 넓이 보다 클 수 있다.
상기 수평 배선 구조체(260S)를 패터닝하는 단계(S43)는 도 12 내지 도 17에 도시된 것처럼 상기 마스크 구조체(300S) 및 상기 희생 마스크 패턴(310)을 소모적 식각 마스크로 사용하는 소모적 식각의 과정을 포함할 수 있다. 구체적으로, 상기 소모적 식각의 과정은 복수의 하위 패터닝 단계들을 포함하고, 도 12 내지 도 17에 도시된 상기 하위 패터닝 단계들 각각은 수평 식각 단계 및 수직 식각 단계를 포함할 수 있다.
상기 수평 식각 단계는 상기 마스크 구조체(300S) 및 상기 희생 마스크 패턴(310)의 점유 면적을 점차적으로 축소시키도록 구성될 수 있으며, 상기 희생 마스크 패턴(310)의 측벽을 수평적으로 식각하는 제 1 수평 식각 단계 및 상기 마스크 구조체(300S)를 구성하는 마스크 패턴들 중의 적어도 하나를 선택적으로 제거하 는 제 2 수평 식각 단계를 포함할 수 있다. 상기 제 1 수평 식각 단계는 상기 희생 마스크 패턴(310)에 의해 노출되는 영역을 수평적으로 확장함으로써, 그 이전 하위 패터닝 단계에서 상기 희생 마스크 패턴(310)에 의해 덮였던 마스크 패턴들(301, 302) 중의 적어도 하나의 상부면을 새롭게 노출시킬 수 있다. 상기 제 2 수평 식각 단계는 상기 제 1 수평 식각 단계를 통해 새롭게 노출되는 상기 마스크 패턴들(301, 302) 중의 적어도 하나를 선택적으로 제거하는 단계를 포함할 수 있다. 상기 마스크 패턴들(301, 302)이 제거됨에 따라 노출되는 상기 절연막들(120) 및 상기 수평 배선 구조체(260S)의 면적은 상기 하위 패터닝의 단계들이 반복적으로 실시됨에 따라 확장될 수 있다.
상기 제 1 수평 식각 단계는 등방적 건식 식각의 방법으로 실시될 수 있지만, 습식 식각의 방법으로도 실시될 수 있다. 또한, 상기 제 1 수평 식각 단계는 전면 식각의 방법으로 실시됨으로써, 상기 희생 마스크 패턴(310)은 측벽뿐만이 아니라 상부면도 함께 식각될 수 있다. 이에 따라, 도 12 내지 도 17에 도시된 것처럼, 상기 희생 마스크 패턴(310)의 폭 및 두께는 상기 하위 패터닝의 단계들이 반복적으로 실시됨에 따라 감소될 수 있다. (즉, D1>D2>D3>D4>D5>D6 및 t1>t2>t3>t4>t5>t6.)
상기 수평 식각 단계에서 제거되는 마스크 패턴(301, 302)의 수는 하나 또는 둘일 수 있다. 제거되는 마스크 패턴의 수가 하나인 경우, 상기 제 1 마스크 패턴들(301) 중의 하나는 홀수번째 하위 패터닝 단계 이후 새롭게 제거되고, 상기 제 2 마스크 패턴들(302) 중의 하나는 짝수번째 하위 패터닝 단계 이후에 새롭게 제거 될 수 있다. 즉, 홀수번째 하위 패터닝 단계들의 제 2 수평 식각 단계들은 상기 제 1 마스크 패턴(301)을 선택적으로 제거할 수 있는 식각 레서피를 사용하고, 짝수번째 하위 패터닝 단계들의 제 2 수평 식각 단계들은 상기 제 2 마스크 패턴(302)을 선택적으로 제거할 수 있는 식각 레서피를 사용하도록 구성될 수 있다.
상기 수직 식각 단계는 상기 희생 마스크 패턴(310) 및 상기 마스크 패턴들(301, 302)을 식각 마스크로 사용하여 상기 수평 배선 구조체(260S) 및 상기 절연막들(120)을 식각하는 단계를 포함할 수 있다. 상기 수직 식각 단계의 수직적 깊이에 있어서, 상기 하위 패터닝 단계는 상기 도전 패턴들(260)의 하나 및 상기 절연막들(120) 중의 하나를 제거하도록 실시될 수 있다. 또한, 상기 수직 식각 단계의 수평적 범위에 있어서, 상기 수직 식각 단계에서 식각되는 상기 수평 배선 구조체(260S) 및 상기 절연막들(120)의 영역은 해당 하위 패터닝 단계 및 그 이전에 실시된 하위 패터닝 단계를 통해 제거된 마스크 패턴들(301, 302)의 아래일 수 있다. 즉, 앞선 하위 패터닝 단계에서 패터닝되었던 수평 배선 구조체(260S) 및 절연막(120)은 소정의 하위 패터닝 단계 동안 추가적으로 패터닝될 수 있다.
이에 따라, 상기 수평 배선 구조체(260S)에 대해 실시되는 상기 하위 패터닝 단계들의 누적 횟수는 상기 셀 어레이 영역(CAR) 또는 상기 반도체 패턴들(205)로부터의 거리에 따라 달라질 수 있다. 이러한 하위 패터닝 단계의 누적 횟수의 차이에 따라, 도 12 내지 도 17에 도시된 것처럼, 상기 수평 배선 구조체(260S)는 상기 워드라인 콘택 영역(WCTR)에서 계단 모양의 콘택 영역을 갖도록 형성될 수 있다.
도 2, 도 18 및 도 19를 참조하면, 상기 희생 마스크 패턴(310)을 제거한 후, 상기 수평 배선 구조체(260S)에 접속하는 워드라인 플러그들(WPLG) 및 상기 워드라인 플러그들(WPLG)에 접속하는 전역 워드라인들(GWL; global word line)을 형성한다(S5). 상술한 것처럼, 상기 수평 배선 구조체(260S)는 상기 워드라인 콘택 영역(WCTR)에서 계단 모양의 콘택 영역을 갖도록 형성되기 때문에, 서로 다른 높이에 형성된 도전 패턴들(260)은, 동일한 공정을 이용하여 동시에 형성된, 워드라인 플러그들(WPLG) 각각에 연결될 수 있다.
한편, 상기 반도체 패턴들(205)에 접속하는 비트라인 플러그들(BPLG) 및 상기 비트라인 플러그들(BPLG)을 연결하는 비트라인들(BL)이 더 형성될 수 있다. 상기 비트라인들(BL)은 도시된 것처럼 상기 트렌치(230) 또는 상기 도전 패턴들(260)를 가로지르는 방향을 따라 형성될 수 있다. 일 실시예에 따르면, 상기 비트라인 플러그(BPLG)은 상기 워드라인 플러그(WPLG)를 형성하는 공정을 이용하여 형성될 수 있다. 유사하게, 상기 비트라인(BL)은 상기 전역 워드라인(GWL)을 형성하는 공정을 이용하여 형성될 수 있다.
이 실시예에 따르면, 상기 적층된 도전 패턴들(260)은 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 및 워드라인들(WL)로 사용될 수 있다. 예를 들면, 상기 도전 패턴들(260)의 최상부층 및 최하부층은 각각 상기 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)으로 사용되고, 이들 사이의 도전 패턴들(260)은 워드라인들로 사용될 수 있다. 또는, 도 18 및 도 19에 도시된 것처럼, 최상부에 배치된 두 층의 도전 패턴들(260)이 상기 스트링 선택 라인(SSL)으로 사용될 수도 있다. 상기 스트링 선택 라인(SSL)으로 사용되는 도전 패턴들(260)은 수평적으로 분리될 수 있으며, 이 경우, 동일한 높이에는 전기적으로 분리된 복수의 스트링 선택 라인들(SSL)이 배치될 수 있다. 이와 달리, 하나의 블록 내에 포함되는 워드라인들(WL)은 상기 워드라인 콘택 영역(WCTR)에서 서로 연결되어, 빗 모양(comb-shape) 또는 손가락 모양(finger-shape)으로 형성될 수 있다.
도 20 및 도 21은 본 발명의 기술적 사상에 따른 제 1 실시예의 변형을 설명하기 위한 도면들이다. 도 20은 도 12의 영역 95을 다른 방향에서 확대한 도면이고, 도 21은 도 19의 영역 96을 확대한 도면이다.
상기 희생 마스크 패턴(310)의 측벽은 도 20에 도시된 것처럼 그 하부의 마스크 패턴들(301, 302)의 측벽으로부터 이격될 수 있다. 즉, 상기 하위 패터닝 단계들이 실시되는 동안, 상기 희생 마스크 패턴(310)과 상기 마스크 패턴들(301, 302)의 측벽들은 오정렬되어, 상기 마스크 패턴(301, 302)의 가장자리 상부면이 일부 노출될 수 있다. 이 경우, 상기 하위 패터닝 단계들을 구성하는 수평 식각 단계 및 수직 식각 단계들이 실시되는 동안, 상기 노출된 마스크 패턴의 가장자리 상부면은 아래쪽으로 리세스될 수 있으며, 상기 마스크 패턴(301, 302)의 리세스된 영역은 후속 하위 패터닝 단계에서 상기 도전 패턴(260)으로 전사될 수 있다. 그 결과로서, 상기 도전 패턴(260)은 도 21에 도시된 것처럼 상기 워드라인 콘택 영역(WCTR)에서 서로 다른 두께를 가지면서 연결되는 두 부분들을 포함할 수 있다. 즉, 상기 도전 패턴들(260) 중의 적어도 하나의 가장자리(260e)는 계단 모양으로 형성될 수 있다.
도 22는 본 발명의 기술적 사상에 기초한 제 2 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 순서도이다. 도 23 내지 도 30은 본 발명의 기술적 사상에 기초한 제 2 실시예에 따른 3차원 반도체 장치의 제조 방법을 도시하는 사시도들이다. 설명의 간결함을 위해, 상술한 제 1 실시예와 중복되는 기술적 특징들에 대한 설명은 생략될 수 있다.
도 2 및 도 22를 비교하면, 제 2 실시예에 따른 제조 방법은 공정 순서에 있어서 제 1 실시예의 그것과 차이가 있다. 구체적으로, 상기 수평 배선 구조체(260S)를 형성하기 위한 일련의 공정 단계들(S3)은 계단 구조 형성을 위한 일련의 공정 단계들(S4) 이후에 실시될 수 있다.
도 22 내지 도 24를 참조하면, 박막 구조체(100)를 형성하고(S1), 상기 박막 구조체(100)를 관통하는 반도체 패턴들(205)을 형성한다(S2). 상기 박막 구조체(100)는 복수의 절연막들(121~128:120) 및 복수의 희생막들(131~137:130)을 포함할 수 있으며, 도 3을 참조하여 설명된 제 1 실시예의 그것과 동일하게 형성될 수 있다.
상기 반도체 패턴들(205)을 형성하는 단계(S2)는 도 23에 도시된 것처럼 상기 박막 구조체(100)를 관통하는 관통홀들(106)을 형성한 후, 도 24에 도시된 것처럼 상기 관통홀들(106)을 차례로 채우는 반도체 패턴들(205) 및 제 1 매립 패턴들(210)을 형성하는 단계를 포함할 수 있다. 도 23에 도시된 것처럼, 이 실시예의 상기 관통홀들(106)은 도 4에 도시된 라인 형태가 아니라 홀 형태로 형성될 수 있다. 상기 반도체 패턴들(205) 및 상기 제 1 매립 패턴들(210)은 상기 관통홀 들(106)을 주형으로 사용하는 다마신 공정을 통해 형성될 수 있다. 이에 따라, 이 실시예에 따른 반도체 패턴들(205)은 바닥면이 닫힌 원통형 또는 컵 모양일 수 있다. 상기 반도체 패턴들(205) 및 상기 제 1 매립 패턴들(210)을 위한 물질들은 제 1 실시예에서와 동일할 수 있다.
도 22 및 도 25을 참조하면, 상기 박막 구조체(100) 상에 마스크 구조체(300S)를 형성한다(S41). 제 1 실시예의 경우, 상기 마스크 구조체(300S)는 상기 수평 배선 구조체(260S)가 형성된 결과물 상에 형성되었다. 하지만, 이 실시예에 따르면, 상기 마스크 구조체(300S)는 상기 희생막들(130)을 포함하는 박막 구조체(100) 상에 형성된다.
상기 마스크 구조체(300S)는 상기 트렌치들(230)을 가로지르는 방향으로 형성되는 복수의 마스크 패턴들(301, 302)을 포함할 수 있다. 상기 마스크 패턴들(301, 302)은 교대로 그리고 반복적으로 배열되는 제 1 마스크 패턴들(301) 및 제 2 마스크 패턴들(302)을 포함할 수 있으며, 상기 제 1 및 제 2 마스크 패턴들(301, 302)은 서로 식각 선택성을 갖는 물질들로 형성될 수 있다. 예를 들면, 상기 제 1 마스크 패턴(301)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 다결정 실리콘, 비정질 실리콘, 실리콘 카바이드, 금속성 물질들, 실리사이드 물질들 중의 적어도 한가지일 수 있으며, 상기 제 2 마스크 패턴(302)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 다결정 실리콘, 비정질 실리콘, 실리콘 카바이드, 금속성 물질들, 실리사이드 물질들 중에서 선택되는, 상기 제 1 마스크 패턴(301)과 다른, 적어도 한가지일 수 있다.
이 실시예에 따른 상기 마스크 구조체(300S)는 상술한 제 1 실시예의 그것과 동일하게 형성될 수 있다. 하지만, 상술한 실시예와 이 실시예 사이에는 상술한 공정 순서에서의 차이가 존재할 수 있기 때문에, 상기 마스크 구조체(300S)를 식각 마스크로 사용하는 소모적 식각 단계(S43)에서 식각되는 물질은 두 실시예들에서 서로 다를 수 있다. 즉, 제 1 실시예의 경우, 상기 소모적 식각 단계는 도전 패턴들(260)을 식각하는 단계를 포함하지만, 제 2 실시예에 따르면, 도 26 및 도 27을 참조하여 후술될 것처럼, 상기 박막 구조체(100)를 구성하는 희생막들(130)을 식각하는 단계를 포함할 수 있다. 이처럼 상기 소모적 식각 단계(S43)의 식각 목적 물질(etch target material)이 다르기 때문에, 상기 제 1 및 제 2 마스크 패턴들(301, 302)을 구성하는 물질들은 제 1 실시예의 그것으로부터 변형될 수 있다. 하지만, 이 분야에 종사하는 통상의 지식을 가진 자라면, 과도한 실험없이 상기 마스크 패턴들(301, 302)의 물질 종류에 대한 최적의 해답(solution)을 얻을 수 있음은 자명하다. 이런 이유에서, 이러한 물질에서의 변형들에 대한 설명은 생략할 것이다. 또한, 상기 제 1 및 제 2 마스크 패턴들(301, 302)을 위한 물질의 종류는 위에서 예시된 물질들에 한정되지 않는다.
도 23, 도 26 및 도 27을 참조하면, 상기 마스크 구조체(300S) 상에 희생 마스크 패턴(310)을 형성한 후(S42), 상기 마스크 구조체(300S) 및 상기 희생 마스크 패턴(310)을 소모적 식각 마스크로 사용하는 소모적 식각 단계(S43)를 실시한다. 상기 소모적 식각 단계(S43)는 복수의 하위 패터닝 단계들을 포함하고, 상기 하위 패터닝 단계들 각각은 수평 식각 단계 및 수직 식각 단계를 포함할 수 있다. 상기 희생 마스크 패턴(310)은 상술한 제 1 실시예의 그것과 동일한 방법 및 동일한 물질로 형성될 수 있다.
상기 수평 식각 단계는 상기 마스크 구조체(300S) 및 상기 희생 마스크 패턴(310)의 점유 면적을 점차적으로 축소시키도록 구성될 수 있으며, 상술한 제 1 실시예에서와 유사하게, 상기 희생 마스크 패턴(310)의 측벽을 수평적으로 식각하는 제 1 수평 식각 단계 및 상기 마스크 구조체(300S)를 구성하는 마스크 패턴들 중의 적어도 하나를 선택적으로 제거하는 제 2 수평 식각 단계를 포함할 수 있다. 상술한 것처럼, 이 실시예에 따른 상기 제 1 및 제 2 마스크 패턴들(301, 302)을 위한 물질은 제 1 실시예의 그것과 다를 수 있다. 이러한 차이에 의해, 상기 제 2 수평 식각 단계는 제 1 실시예의 그것과 다를 수 있지만, 이 분야에 종사하는 통상의 지식을 가진 자라면, 과도한 실험없이 상기 제 2 수평 식각 단계를 위한 최적의 해답(solution)을 얻을 수 있을 것이다. 따라서, 물질의 종류에서의 차이에 의해 초래될 수 있는, 상기 제 2 수평 식각 단계에 대한 제 1 실시예로부터의 변형에 대한 설명은 생략한다.
상기 수직 식각 단계는 상기 희생 마스크 패턴(310) 및 상기 마스크 패턴들(301, 302)을 식각 마스크로 사용하여 상기 절연막들(120) 및 상기 희생막들(130)을 식각하는 단계를 포함할 수 있다. 상기 수직 식각 단계의 수직적 깊이에 있어서, 상기 하위 패터닝 단계는 상기 희생막들(130)의 하나 및 상기 절연막들(120) 중의 하나를 제거하도록 실시될 수 있다. 또한, 상기 수직 식각 단계의 수평적 범위에 있어서, 상기 수직 식각 단계에서 식각되는 상기 희생막들(130) 및 상 기 절연막들(120)의 영역은 해당 하위 패터닝 단계 및 그 이전에 실시된 하위 패터닝 단계를 통해 제거된 마스크 패턴들(301, 302)의 아래일 수 있다. 즉, 앞선 하위 패터닝 단계에서 패터닝되었던 희생막(130) 및 절연막(120)은 소정의 하위 패터닝 단계 동안 추가적으로 패터닝될 수 있다.
이에 따라, 상기 박막 구조체(100)에 대해 실시되는 상기 하위 패터닝 단계들의 누적 횟수는 상기 셀 어레이 영역(CAR) 또는 상기 반도체 패턴들(205)로부터의 거리에 따라 달라질 수 있다. 이러한 하위 패터닝 단계의 누적 횟수의 차이에 따라, 도 26 및 도 27에 도시된 것처럼, 상기 박막 구조체(100)는 상기 워드라인 콘택 영역(WCTR)에서 계단 모양의 콘택 영역을 갖도록 형성될 수 있다.
상술한 것처럼, 이 실시예에 따른 상기 수직 식각 단계는, 제 1 실시예에서 설명된 수평 배선 구조체(260S)가 아니라, 상기 희생막들(130)을 포함하는 박막 구조체(100)이다. 이러한 차이에 의해, 이 실시예에 따른 상기 수직 식각 단계는 제 1 실시예의 그것과 다른 식각 방법 또는 식각 레서피를 사용하여 실시될 수 있다. 하지만, 이 분야에 종사하는 통상의 지식을 가진 자라면, 과도한 실험없이 상기 수직 식각 단계를 위한 최적의 해답(solution)을 얻을 수 있을 것이다. 따라서, 상기 수직 식각 단계에 대한 제 1 실시예로부터의 변형에 대한 설명은 생략한다.
도 23, 도 28 내지 도 30를 참조하면, 상기 희생 마스크 패턴(310)을 제거하고, 상기 박막 구조체(100)로부터 상기 희생막들(130)을 선택적으로 제거하여 리세스 영역들(240)을 형성한다. 이어서, 상기 리세스 영역들(240)을 채움으로써 상기 반도체 패턴들(205)의 측벽을 마주보는 도전 패턴들(260)을 형성한 후(S3), 상 기 도전 패턴들(260)에 접속하는 워드라인 플러그들(WPLG)을 형성한다(S5). 결과적으로, 이 실시예에 따르면, 상기 소모적 식각 단계(S43)를 통해 상기 박막 구조체(100)를 계단 모양으로 형성한 이후에, 상기 도전 패턴들(260)이 형성된다.
상기 리세스 영역들(240)을 형성하는 단계는 도 28에 도시된 것처럼 상기 박막 구조체(100) 내에 상기 희생막들(130)의 측벽들을 노출시키는 트렌치들(230)을 형성한 후(S31), 도 29에 도시된 것처럼 상기 노출된 희생막들(130)을 선택적으로 제거하는 단계를 포함할 수 있다. 방법에 있어서, 이 단계는 도 7 및 도 8을 참조하여 설명된 실시예의 그것과 동일하게 실시될 수 있다.
한편, 도 28에 도시된 것처럼, 상기 트렌치(230)는, 길이에 있어서, 상기 셀 어레이 영역(CAR)으로부터 연장되어 상기 워드라인 콘택 영역(WCTR)을 가로지르도록 형성될 수 있다. 즉, 상술한 제 1 실시예에 따르면, 상기 워드라인들(WL)이 빗 모양 또는 손가락 모양으로 형성될 수 있도록, 상기 트렌치(230)는 상기 워드라인 콘택 영역(WCTR)을 가로지르지 않도록 형성되었다. 하지만, 제 2 실시예에 따르면, 상기 트렌치(230)는 상기 워드라인 콘택 영역(WCTR)을 가로지르도록 형성되어, 상기 박막 구조체(100)를 수평적으로 배열된 복수의 부분들로 분리시킬 수 있다. 또다른 변형된 실시예들로서, 도 28을 참조하여 설명된 트렌치(230)는 제 1 실시예에 적용될 수 있고, 도 7을 참조하여 설명된 트렌치(230)는 제 2 실시예에 적용될 수도 있다.
방법에 있어서, 상기 도전 패턴들(260)을 형성하는 단계(S3)는 도 9 및 도 10을 참조하여 설명된 실시예의 그것과 동일하게 실시될 수 있다. 상기 희생막 들(130)을 도전성 물질로 대체(replace)하는 단계(S32)를 포함하는 이 방법에 따르면, 상기 리세스 영역들(240)은 정보저장막(250) 및 도전 패턴(260)으로 채워질 수 있으며, 상기 도전 패턴들(260)은 상기 트렌치(230)를 채우는 전극 분리 패턴(265)에 의해 공간적으로 분리될 수 있다.
상기 워드라인 플러그들(WPLG)을 형성한 후, 도 30에 도시된 것처럼, 상기 워드라인 플러그들(WPLG)에 접속하는 전역 워드라인들(GWL; global word line)이 더 형성될 수 있다. 이에 더하여, 상기 반도체 패턴들(205)에 접속하는 비트라인 플러그들(BPLG) 및 상기 비트라인 플러그들(BPLG)을 연결하는 비트라인들(BL)이 더 형성될 수 있다. 상기 워드라인 플러그들(WPLG), 상기 전역 워드라인들(GWL), 상기 비트라인 플러그들(BPLG) 및 상기 비트라인들(BL)은 도 18을 참조하여 설명된 실시예에서와 동일한 방법을 이용하여 형성될 수 있다.
한편, 상술한 것처럼, 상기 희생막들(130)을 포함하는 상기 박막 구조체(100)가 수평적으로 배열된 복수의 부분들로 분리되기 때문에, 상기 대체 공정(S32)을 통해 형성되는 상기 도전 패턴들(260) 각각은 상기 트렌치들(230)에 의해 수평적으로 분리되어, 복수의 도전 라인들을 형성할 수 있다. 따라서, 이 실시예에 따른 상기 워드라인 플러그들(WPLG)은 도 30에 도시된 것처럼 상기 트렌치(230)에 의해 수평적으로 분리된 도전 패턴들(260) 각각에 접속하도록 형성된다. 이에 더하여, 동일한 높이에 배치되는 도전 패턴들(260)은 상기 전역 워드라인들(GWL) 중의 하나에 전기적으로 연결될 수 있다. 이를 위해, 상기 워드라인 플러그들(WPLG)와 상기 전역 워드라인들(GWL) 사이에는, 복수의 상기 워드라인 플러그 들(WPLG)을 연결하는 중간 배선(IL) 및 상기 중간 배선(IL)과 상기 전역 워드라인(GWL)을 연결하는 중간 플러그(IPLG)가 더 배치될 수 있다. 일 실시예에 따르면, 상기 중간 배선(IL)의 장축은 도시된 것처럼 상기 비트라인(BL)의 장축에 평행한 방향일 수 있다.
도 31 및 도 32는 본 발명의 기술적 사상에 기초한 실시예들에 따른 3차원 반도체 장치로부터 발견될 수 있는 기술적 특징들 중의 한가지를 설명하기 위한 평면도 및 그래프이다. 도 31은 도 1의 점선 99에 의해 표현되는 영역을 확대한 평면도이다.
도 31을 참조하면, 상기 도전 패턴(260) 및 상기 비트라인(BL)의 장축들은 각각 x 및 y 축들에 평행하게 배치될 수 있다. 상술한 것처럼, 상기 도전 패턴들(260)은 상기 워드라인 콘택 영역(WCTR)에서 계단 구조를 형성하기 때문에, 상기 도전 패턴들(260)의 일 측벽과 상기 비트라인(BL)의 일 측벽 사이의 거리들(L1, L2, L3, L4, L5)은 도시된 것처럼 해당 도전 패턴의 적층 높이에 따라 다를 수 있다. 즉, 상기 기판(10)과 상기 도전 패턴(260) 사이의 거리가 증가할수록, 상기 측벽들 사이의 거리 Ln은 감소한다(여기서, 아래 첨자 n은 상기 도전 패턴(260)의 적층 순서를 나타낸다).
도 32를 참조하면, 그래프의 세로축은 상기 도전 패턴(260)의 일 측벽과 상기 비트라인(BL)의 일 측벽 사이의 거리(즉, Ln)를 나타내고, 그래프의 가로축은 선택된 도전 패턴의 일 측벽 상의 한 점의 y-거리(즉, 선택된 점의 y 좌표)를 나타낸다. 하나의 도전 패턴에 있어서, 상기 거리 Ln은 y-좌표에 실질적으로 독립적일 수 있다. 즉, 거리 Ln의 곡선은, 점선으로 도시된, 좁은 폭의 포락선(envelope) 내에 위치함으로써, y-좌표에 관계없이 실질적으로 균일하다. 다시 말해, 상술한 실시예들에 따른 도전 패턴(260)은 전역적으로(globally) 또한 국소적으로도(locally) 실질적으로 직선일 수 있다.
본 발명의 기술적 사상에 기초한 실시예들에 따르면, 거리 Ln의 균일성 또는 상기 도전 패턴의 직진성(straightness)은 아래의 식을 통해 정량적으로 표현될 수 있다.
Figure 112009063925211-PAT00003
Figure 112009063925211-PAT00004
, for
여기서, y0는 기준점의 y좌표이고, ym는 측정되는 점의 y좌표이고, Ln(ym)는 y좌표가 ym인 n번째 도전 패턴의 측벽과 이에 가장 인접하는 비트라인(BL)의 측벽 사이의 거리이고, s는 2 내지 20 중의 한 값이고, y1은 비트라인(BL)의 길이보다 짧은 길이이다.
설명된 실시예들의 제 1 측면(aspect)에 따르면, 측정되는 점들의 범위를 결정하는 상기 파라미터 y1은 상기 비트라인(BL)의 길이 또는 상기 셀 어레이 영역(CAR)을 구성하는 메모리 블록의 한 변 길이의 80% 내지 100%일 수 있다. 이 경우, 상기 워드라인 콘택 영역(WCTR)에서, n번째 도전 패턴의 측벽은 전역적 직진성(global straightness)를 가질 수 있다. 설명된 실시예들의 제 2 측면에 따르면, 상기 파라미터 y1은 상기 마스크 패턴들(301, 302)의 최소 폭 또는 상기 비트라인들(BL) 사이의 간격의 80% 내지 120%일 수 있다. 이 경우, n번째 도전 패턴의 측벽은 국소적 직진성(local straightness)를 가질 수 있다. 상술한 제 1 측면(즉, 전역적 직진성)은 이러한 국소적 직진성이 상기 비트라인(BL)을 길이 방향을 따라 전역적으로 확장된 결과일 수 있다. 본 발명의 실시예들에 따른 3차원 반도체 장치는 상기 제 1 측면 및 상기 제 2 측면 중의 하나를 갖거나, 상기 제 1 및 제 2 측면들 모두를 가질 수 있다.
상술한 실시예들에 따르면, 상기 소모적 식각 단계(S43)를 진행하는 과정에서 사용되는 상기 마스크 패턴들(301, 302)은 상기 도전 패턴(260) 측벽의 상술한 국소적 직진성 또는 전역적 직진성을 가능하게 한다. 구체적으로, 상술한 실시예들과 달리, 상기 마스크 패턴들(301, 302)이 상기 소모적 식각 단계(S43)에서 사용되지 않는 경우, 상기 하위 패터닝 단계들이 반복됨에 따라 상기 희생 마스크 패턴(310)의 측벽은 최초 모양으로부터 변형될 수 있다.
예를 들면, 상기 희생 마스크 패턴(310)의 측벽이 최초에는 편평(flat)하게 형성되더라도, 상기 하위 패터닝 단계들이 반복될 경우, 그 측벽의 거칠기는 국소적으로 증가될 수 있다. 이 경우, 상부에 배치된 도전 패턴의 측벽은 하부에 배치된 도전 패턴의 측벽에 비해 감소된 국소적 직진성을 가질 수 있다.
또한, 알려진 것처럼, 육면체 모양을 갖는 패턴의 모서리는 그 중앙부에 비해 더욱 깊게 식각될 수 있다. 이에 따라, 상기 하위 패터닝 단계들이 반복될 경우, 상기 희생 마스크 패턴(310)의 모서리 영역은 점차적으로 라운드될 수 있다. 이 경우, 상기 워드라인 콘택 영역(WCTR)에서, 상기 도전 패턴의 측벽은, 특히 상기 제 1 및 제 2 에지들(Edge 1 및 Edge 2)에서, 원호(arc) 모양으로 형성될 수 있다. 즉, 상기 마스크 패턴들(301, 302)이 상기 소모적 식각 단계(S43)에서 사용되지 않는 경우, 상기 도전 패턴들(260)은 전역적 직진성(global straightness)을 갖지 못할 수 있다.
이에 더하여, 상기 희생 마스크 패턴(310)의 측벽 위치는 상기 하위 패터닝 단계들이 반복되는 동안 전역적으로 제어되기 어렵다. 이에 따라, 상기 하위 패터닝 단계들 각각에서, 상기 희생 마스크 패턴(310)의 측벽 위치가 큰 범위 내에서 변동될 수 있으며, 이러한 변동의 제어는 용이하지 않다. 본 발명의 발명자들의 실험에 따르면, 이러한 변동의 범위는 상기 워드라인 콘택 플러그들(WPLG) 사이의 간격보다 클 수 있음이 확인되었다. 한편, 상기 마스크 패턴들(301, 302)이 상기 소모적 식각 단계(S43)에서 사용되지 않는 경우, 상기 희생 마스크 패턴(310)의 측벽 위치에서의 변동은 상기 워드라인 콘택 플러그(WPLG)와의 접촉을 위한 영역(즉, 소정의 도전 패턴에 의해 노출되는 그 하부 도전 패턴의 상부면)의 위치적 변동을 초래할 수 있으며, 이는 상기 워드라인 콘택 플러그들(WPLG)과 상기 도전 패턴들(260) 사이의 의도되지 않은 전기적 연결(예를 들면, 쇼트)을 초래할 수 있다.
하지만, 본 발명의 기술적 사상에 기초한 상술한 실시예들에서와 같이, 상기 마스크 패턴들(301, 302)이 상기 소모적 식각 단계(S43)에서 사용되는 경우, 상기 희생 마스크 패턴(310)은 상기 마스크 패턴들(301, 302) 중의 하나를 선택적으로 제거하기 위한 마스크로 사용되고, 상기 마스크 패턴들(301, 302)이 상기 박막 구조체(100) 또는 상기 수평 배선 구조체(260S)를 패터닝하기 위한 식각 마스크로 사용된다. 즉, 상기 워드라인 콘택 영역(WCTR)에서, 상기 도전 패턴들(260)의 측벽들의 위치는 상기 희생 마스크 패턴(310)이 아니라 상기 마스크 패턴들(301, 302)에 의해 정의된다. 따라서, 상기 마스크 패턴들(301, 302)이 상기 소모적 식각 단계(S43)에서 사용하지 않는 경우에 발생하는 상술한 기술적 문제들은 예방될 수 있다.
도 33 내지 도 35는 본 발명의 기술적 사상에 기초한 제 3 실시예에 따른 3차원 반도체 장치를 설명하기 위한 사시도들이다. 구체적으로, 도 33 및 도 34는 두가지 다른 방향에서 보여지는 제 3 실시예에 따른 반도체 장치의 사시도들이고, 도 35는 이 장치에서의 워드라인 배치를 도시하는 사시도이다.
이 실시예에 따른 반도체 장치는, 도 33 및 도 34에 도시된 것처럼, 기판(10) 상의 비트라인들(BL), 상기 기판(10)과 상기 비트라인(BL) 사이의 게이트 구조체(GTS), 상기 게이트 구조체(GTS)와 상기 비트라인(BL) 사이의 공통 소오스 라인(CSL), 및 상기 게이트 구조체(GTS)를 관통하는 파이프 구조체(PS)를 포함할 수 있다. 상기 파이프 구조체(PS)는 상기 비트라인(BL) 및 상기 공통 소오스 라인(CSL)에 각각 접속하는 양단들을 갖는 "U"자 모양일 수 있다. 상기 게이트 구조체(GTS)와 상기 비트라인(BL) 사이에는, 이들 사이의 전기적 연결을 위한 플러그(PLG) 및 패드(PAD)가 더 배치될 수 있다.
상기 게이트 구조체(GTS)는 차례로 적층된 복수의 워드라인들(WL) 및 상기 워드라인(WL)과 상기 비트라인(BL) 사이에 배치되는 선택 라인들을 포함할 수 있 다. 상기 선택 라인은 상기 워드라인(WL)과 상기 패드(PAD) 사이에 배치되는 스트링 선택 라인들(SSL) 및 상기 공통 소오스 라인(CSL)과 상기 워드라인(WL) 사이에 배치되는 접지 선택 라인(GSL)을 포함할 수 있다. 상기 스트링 선택 라인들(SSL) 및 접지 선택 라인(GSL)은 상기 워드라인(WL)을 형성하는 공정 단계를 이용하여 형성되거나 이와는 독립적으로 형성될 수 있다.
상기 워드라인들(WL)은, 상기 워드라인들(WL)의 양단에 각각 배치되는, 한 쌍의 전역 워드라인들을(GWL)을 더 포함할 수 있다. 도 35에 도시된 것처럼, 상기 한 쌍의 전역 워드라인들 중의 하나에는 짝수번째 워드라인들이 전기적으로 연결되고, 다른 하나에는 홀수번째 워드라인들이 전기적으로 연결될 수 있다.
상기 파이프 구조체(PS)는 반도체 패턴(205) 및 상기 반도체 패턴(205)의 외벽을 덮는 정보저장막(400)을 포함할 수 있다. 상기 반도체 패턴들(205) 각각은 상기 게이트 구조체(GTS)를 관통하는 한 쌍의 수직 반도체 패턴들 및 상기 게이트 구조체(GTS) 아래에서 상기 수직 반도체 패턴들을 연결하는 수평 반도체 패턴을 포함할 수 있다. 하나의 반도체 패턴(205)을 구성하는 두 수직 반도체 패턴들은 도 33 및 도 34에 도시된 것처럼 서로 분리된 워드라인들(WL)을 관통할 수 있다. 또한, 상기 수평 반도체 패턴들은, 하나의 워드라인(WL) 아래로부터, 이에 인접하는 다른 워드라인(WL)의 아래로 연장될 수 있다.
상기 워드라인들(WL)은 상기 반도체 패턴(205)의 전위를 제어할 수 있도록 구성될 수 있다. 이에 따라, 상기 비트라인(BL)과 상기 공통 소오스 라인(CSL) 사이의 전기적 연결은 상기 워드라인들(WL), 상기 스트링 선택 라인(SSL) 및 상기 접 지 선택 라인(GSL)에 의해 제어될 수 있다. 이러한 구성에 따르면, 상기 반도체 패턴(205)은 낸드형 셀 어레이 구조의 단위 셀 스트링을 구성할 수 있다.
일 실시예에 따르면, 상기 게이트 구조체(GTS)는 상술한 제 1 실시예 또는 제 2 실시예의 제조 방법을 이용하여 형성될 수 있다. 또한, 일 실시예에 따르면, 상기 정보저장막(400)은 도 33 내지 도 34에 도시된 것처럼 상기 반도체 패턴(205)의 외측벽을 연속적으로 덮도록 형성될 수 있다. 다른 실시예에 따르면, 상기 정보저장막(250)은 상기 반도체 패턴(205)과 상기 워드라인(WL)의 측벽들 사이로부터 수평적으로 연장되어 상기 워드라인(WL)의 상부면 및 하부면을 덮을 수 있다. 예를 들면, 상기 반도체 패턴(205) 및 상기 정보저장막(250)은 도 2 내지 도 30을 참조하여 설명된 실시예들의 제조 방법들을 변형하여 적용함으로써 형성될 수 있으며, 이 경우, 도 18에 도시된 것처럼, 상기 정보저장막(250)은 상기 도전 패턴(260)(즉, 워드라인 WL)의 상부면 및 하부면을 덮을 수 있다.
한편, 상기 워드라인들(WL)은 상술한 제 1 실시예의 제조 방법을 이용함으로써 도 35에 도시된 것처럼 계단 모양의 구조를 형성할 수 있다. 구체적으로, 도 2에 도시된 것처럼, 상기 워드라인들(WL) 상부에 상기 마스크 패턴들(301, 302) 및 상기 희생 마스크 패턴(310)을 차례로 형성한 후, 이들을 소모적 식각 마스크로 사용하여 상기 워드라인들(WL)을 패터닝할 수 있다(S43). 마찬가지로, 상기 마스크 패턴들(301, 302)가 상기 워드라인들(WL)을 패터닝하기 위한 식각 마스크로 사용하기 때문에, 상기 마스크 패턴들(301, 302)이 상기 소모적 식각 단계(S43)에서 사용하지 않는 경우에 발생하는 상술한 기술적 문제들은 이 실시예의 경우에서도 예방 될 수 있다. 또한, 이 실시예에 따른 3차원 반도체 장치는 도 31 및 도 32를 참조하여 설명된 기술적 특징들을 가질 수 있다.
도 36은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드(1200)의 일 예를 간략히 도시한 블록도이다. 도 36을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk:이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 37은 본 발명에 따른 플래시 메모리 시스템(1310)을 장착하는 정보 처리 시스템(1300)을 간략히 보여주는 블록도이다. 도 37을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 1은 본 발명의 기술적 사상에 따른 반도체 메모리 칩의 일 실시예를 설명하기 위한 도면이다.
도 2는 본 발명의 기술적 사상에 기초한 제 1 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 순서도이다.
도 3 내지 도 18은 본 발명의 기술적 사상에 기초한 제 1 실시예에 따른 3차원 반도체 장치의 제조 방법을 도시하는 사시도들이다.
도 19는 도 18과 다른 방향에서 보여지는 제 1 실시예에 따른 3차원 반도체 장치를 도시하는 사시도이다.
도 20 및 도 21은 본 발명의 기술적 사상에 따른 제 1 실시예의 변형을 설명하기 위한 도면들이다.
도 22는 본 발명의 기술적 사상에 기초한 제 2 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 순서도이다.
도 23 내지 도 30은 본 발명의 기술적 사상에 기초한 제 2 실시예에 따른 3차원 반도체 장치의 제조 방법을 도시하는 사시도들이다.
도 31 및 도 32는 본 발명의 기술적 사상에 기초한 실시예들에 따른 3차원 반도체 장치를 설명하기 위한 평면도 및 그래프이다.
도 33 내지 도 35는 본 발명의 기술적 사상에 기초한 제 3 실시예에 따른 3차원 반도체 장치를 설명하기 위한 사시도들이다.
도 36은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 37은 본 발명에 따른 플래시 메모리 시스템을 장착하는 정보 처리 시스템(1300)을 간략히 보여주는 블록도이다.

Claims (10)

  1. 기판 상에, 차례로 적층된 복수의 막들을 포함하는, 박막 구조체를 형성하는 단계;
    상기 박막 구조체 상에, 수평적으로 배열된 복수의 마스크 패턴들을 포함하는, 마스크 구조체를 형성하는 단계;
    상기 마스크 구조체 상에 희생 마스크 패턴을 형성하는 단계; 및
    상기 마스크 구조체 및 상기 희생 마스크 패턴을 소모적 식각 마스크로 사용하여 상기 박막 구조체를 패터닝함으로써, 계단 모양의 콘택 영역을 갖는 패턴 구조체를 형성하는 단계를 포함하는 3차원 반도체 장치의 제조 방법.
  2. 청구항 1에 있어서,
    상기 박막 구조체를 패터닝하는 단계는 복수의 하위 패터닝 단계들을 포함하되,
    상기 하위 패터닝 단계들 각각은
    그 직전에 실시된 하위 패터닝 단계에서 사용된 상기 희생 마스크 패턴에 의해 덮여 있던, 상기 마스크 패턴들 중의 하나를 노출시키는 단계;
    상기 노출된 마스크 패턴을 제거하는 단계; 및
    상기 제거된 마스크 패턴 아래의 상기 박막 구조체를 식각하는 단계를 포함하는 3차원 반도체 장치의 제조 방법.
  3. 청구항 2에 있어서,
    상기 박막 구조체를 식각하는 단계는, 그 이전의 하위 패터닝 단계에서 식각된 상기 박막 구조체를 함께 식각하는 3차원 반도체 장치의 제조 방법.
  4. 청구항 2에 있어서,
    상기 마스크 패턴들 중의 하나를 노출시키는 단계는 상기 희생 마스크 패턴의 측벽을 수평적으로 식각하는 단계를 포함하는 3차원 반도체 장치의 제조 방법.
  5. 청구항 2에 있어서,
    상기 마스크 구조체를 형성하는 단계는 수평적으로 교대로 배열되는 제 1 마스크 패턴들 및 제 2 마스크 패턴들을 형성하는 단계를 포함하되,
    상기 제 1 마스크 패턴들은 상기 제 2 마스크 패턴들과 서로 다른 물질로 형성되는 3차원 반도체 장치의 제조 방법.
  6. 청구항 5에 있어서,
    상기 희생 마스크 패턴을 형성하기 전에,
    상기 막들을 관통하는 활성 반도체 패턴들을 형성하는 단계; 및
    상기 활성 반도체 패턴들의 각각의 상부 영역에 접촉하는 도핑된 반도체 패턴들을 형성하는 단계를 더 포함하되,
    상기 제 1 마스크 패턴들은 상기 도핑된 반도체 패턴들을 형성하는 단계를 이용하여 형성되는 3차원 반도체 장치의 제조 방법.
  7. 청구항 6에 있어서,
    상기 제 1 마스크 패턴들 및 상기 도핑된 반도체 패턴들은 상기 활성 반도체 패턴들과 다른 도전형의 불순물로 도핑되는 3차원 반도체 장치의 제조 방법.
  8. 청구항 1에 있어서,
    상기 마스크 패턴들 각각은 상기 막들의 최대 두께보다 두껍게 형성되는 3차원 반도체 장치의 제조 방법.
  9. 청구항 1에 있어서,
    상기 기판은 메모리 셀들이 배치되는 셀 어레이 영역 및 상기 셀 어레이 영역의 적어도 일 측면에 배치되는 콘택 영역을 포함하고,
    상기 3차원 반도체 장치는 상기 셀 어레이 영역에서 상기 막들을 관통하는 활성 반도체 패턴들을 더 포함하되,
    상기 마스크 패턴들의 측벽들과 이에 인접하는 활성 반도체 패턴들 사이의 거리들의 편차는 상기 마스크 패턴들의 측벽들 사이의 간격의 절반보다 작은 3차원 반도체 장치의 제조 방법.
  10. 청구항 9에 있어서,
    상기 마스크 패턴들 중의 하나의 측벽은
    Figure 112009063925211-PAT00005
    의 조건을 만족하는 ym의 범위 내에서, 수식
    Figure 112009063925211-PAT00006
    (여기서, y0는 기준점의 y좌표이고, ym는 측정되는 점의 y좌표이고, L(ym)는 y좌표가 ym인 마스크 패턴의 일 측벽 상의 한 점과 상기 셀 어레이 영역의 가장자리 사이의 거리이고, W(y0)는 해당 마스크 패턴의 폭이고, s는 2 내지 20 중의 한 값이고, y1은 상기 마스크 패턴의 길이보다 짧은 길이)를 만족하는 3차원 반도체 장치.
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