KR20150019811A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR20150019811A
KR20150019811A KR20130097143A KR20130097143A KR20150019811A KR 20150019811 A KR20150019811 A KR 20150019811A KR 20130097143 A KR20130097143 A KR 20130097143A KR 20130097143 A KR20130097143 A KR 20130097143A KR 20150019811 A KR20150019811 A KR 20150019811A
Authority
KR
South Korea
Prior art keywords
stacks
memory device
semiconductor memory
contact
lines
Prior art date
Application number
KR20130097143A
Other languages
English (en)
Other versions
KR102039600B1 (ko
Inventor
최은석
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020130097143A priority Critical patent/KR102039600B1/ko
Priority to US14/139,998 priority patent/US9361949B2/en
Publication of KR20150019811A publication Critical patent/KR20150019811A/ko
Application granted granted Critical
Publication of KR102039600B1 publication Critical patent/KR102039600B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

반도체 메모리 장치는 끝단에 제1 콘택 영역들이 정의된 제1-1 내지 제1-n 물질막들을 포함하는 복수의 제1 적층물들 (여기서, n은 2 이상의 자연수); 끝단에 제2 콘택 영역들이 정의된 제2-1 내지 제2-n 물질막들을 포함하고, 상기 제1 콘택 영역들과 상기 제2 콘택 영역들이 중첩되도록 상기 제1 적층물들 사이에 배치된 복수의 제2 적층물들; 및 상기 제1 콘택 영역들과 상기 제2 콘택 영역들에 공통으로 연결된 복수의 배선들을 포함한다.

Description

반도체 메모리 장치 {SEMICONDUCTOR MEMORY DEVICE}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 메모리 셀들이 3차원으로 적층된 반도체 메모리 장치에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 최근 실리콘 기판상에 단층으로 메모리 셀을 형성하는 2차원 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 장치가 제안되고 있다.
3차원 비휘발성 메모리 장치는 메모리 셀들이 적층된 복수의 적층물들을 포함한다. 또한, 각각의 적층물들은 각 층의 메모리 셀들을 제어하기 위해 계단 형태로 패터닝된 콘택 영역을 포함한다. 그러나, 콘택 영역의 면적이 넓기 때문에 메모리 소자의 집적도를 향상시키는데 한계가 있다.
본 발명의 실시예는 집적도가 향상된 반도체 메모리 장치를 제공한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 끝단에 제1 콘택 영역들이 정의된 제1-1 내지 제1-n 물질막들을 포함하는 복수의 제1 적층물들 (여기서, n은 2 이상의 자연수); 끝단에 제2 콘택 영역들이 정의된 제2-1 내지 제2-n 물질막들을 포함하고, 상기 제1 콘택 영역들과 상기 제2 콘택 영역들이 중첩되도록 상기 제1 적층물들 사이에 배치된 복수의 제2 적층물들; 및 상기 제1 콘택 영역들과 상기 제2 콘택 영역들에 공통으로 연결된 복수의 배선들을 포함한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 차례로 적층된 제1-1 내지 제1-n 스트링들 (여기서, n은 2 이상의 자연수); 차례로 적층된 제2-1 내지 제2-n 스트링들; 및 상기 제1-1 내지 제1-n 스트링들 중 하나의 제1 스트링과 상기 제2-1 내지 제2-n 스트링들 중 하나의 제2 스트링에 공통으로 연결되며, 상기 제1-1 내지 제1-n 스트링들과 순서대로 연결되고 상기 제2-1 내지 제2-n 스트링들과 역순으로 연결되는 제1 내지 제n 드레인 선택 라인들을 포함한다.
또한, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 차례로 적층된 제1-1 내지 제1-n 메모리 셀들을 포함하는 복수의 제1 스트링들, (여기서, n은 2 이상의 자연수); 차례로 적층된 제2-1 내지 제2-n 메모리 셀들을 포함하는 복수의 제2 스트링들; 상기 복수의 제1 스트링들에 포함된 상기 제1-1 내지 제1-n 메모리 셀들과 연결된 제1-1 내지 제1-n 워드라인들; 상기 복수의 제2 스트링들에 포함된 상기 제2-1 내지 제2-n 메모리 셀들과 연결된 제2-1 내지 제2-n 워드라인들; 및 상기 제1-1 내지 제1-n 워드라인들 중 하나의 제1 워드라인과 상기 제2-1 내지 제2-n 워드라인들 중 하나의 제2 워드라인에 공통으로 연결되며, 상기 제1-1 내지 제1-n 워드라인들과 순서대로 연결되고 상기 제2-1 내지 제2-n 워드라인들과 역순으로 연결된 제1 내지 제n 로컬 전압 공급 배선들을 포함한다.
반도체 메모리 장치의 콘택 영역의 면적을 감소시킬 수 있다. 또한, 적층물들, 배선들 및 콘택 플러그들을 효율적으로 배치시킬 수 있다. 따라서, 반도체 메모리 장치의 집적도를 향상시킬 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구조를 설명하기 위한 사시도이고, 도 1c는 도 1a 및 도 1b의 레이아웃도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 셀 어레이의 회로도이다..
도 3a 및 도 3b는 도 2를 참조하여 설명한 반도체 메모리 장치의 구조를 설명하기 위한 레이아웃도이다.
도 4는 도 2를 참조하여 설명한 반도체 메모리 장치의 구조를 설명하기 위한 사시도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 셀 어레이의 회로도이다.
도 6a 내지 도 6d는 도 5를 참조하여 설명한 반도체 메모리 장치의 구조를 설명하기 위한 레이아웃도이다.
도 7은 도 5를 참조하여 설명한 반도체 메모리 장치의 구조를 나타내는 사시도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 10은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 11은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구조를 설명하기 위한 사시도이고, 도 1c는 도 1a 및 도 1b의 레이아웃도이다. 이해를 돕고자, 도 1a 및 도 1b는 콘택 영역을 중심으로 도시하고, 도 1c는 하나의 적층물에 포함된 막들을 펼쳐서 도시하였다.
도 1a 및 도 1b에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 복수의 제1 적층물들(S11, S12) 및 복수의 제2 적층물들(S21, S22)을 포함한다.
각각의 제1 적층물들(S11, S12)은 제1 방향(I-I')으로 확장되며, 복수의 제1-1 내지 제1-n 물질막들(11-1~11-4)을 포함한다. 각각의 제2 적층물들(S21, S22)은 제1 방향(I-I')으로 확장되며, 복수의 제2-1 내지 제2-n 물질막들(12-1~12-4)을 포함한다. 각 층의 제1 물질막들(11-1~11-4)마다 제1-1 내지 제1-n 콘택 영역들(C11~C14)이 정의되고, 각 층의 제2 물질막들(12-1~12-4)마다 제2-1 내지 제2-n 콘택 영역들(C21~C24)이 정의된다. 여기서, n은 2 이상의 자연수이며, 본 도면에서는 일 실시예로 n=4인 경우에 대해 도시하였다.
도 1a는 각각의 적층물들(S11, S12, S21, S22)의 끝단을 계단 형태로 패터닝하여 콘택 영역들(C11~C14, C21~C24)을 정의한 경우를 나타내고, 도 1b는 각각의 적층물들(S11, S12, S21, S22)에 포함된 물질막들(11-1~11-4, 12-1~12-4)이 끝단이 상부로 돌출되어 콘택 영역들(C11~C14, C21~C24)을 정의한 경우를 나타낸다.
여기서, 제1 적층물들(S11, S12)과 제2 적층물들(S21, S22)은 교대로 배열된다. 도 1a는 이해를 돕고자 제1 적층물들(S11, S12)과 제2 적층물들(S21, S22)을 이격시켜 도시하였으나, 제1 적층물들(S11, S12)과 제2 적층물들(S21, S22) 제1 콘택 영역들(C11~C14)과 제2 콘택 영역들(C21~C24)이 중첩되도록 배치된다. 즉, 제2 적층물들(S21, S22)은 화살표 방향으로 이동되어 제1 적층물들(S11, S12)의 사이에 배치된다(점선 참조).
도 1c에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 복수의 배선들(L1~L4)을 더 포함한다. 복수의 배선들(L1~L4)은 제1 방향(I-I')과 교차된 제2 방향(Ⅱ-Ⅱ')으로 확장된다. 또한, 각각의 배선들(L1~L4)은 제1 콘택 영역들(C11~C14)과 제2 콘택 영역들(C21~C24)에 공통으로 연결된다. 예를 들어, 복수의 배선들(L1~L4)은 제1 콘택 플러그들(CP1)을 통해 제1 콘택 영역들(C11~C14)과 연결되고, 제2 콘택 플러그들(CP2)을 통해 제2 콘택 영역들(C21~C24)과 연결된다.
여기서, 제1-1 내지 제1-n 물질막들(11-1~11-4)은 배선들(L1~L4)과 순서대로 연결되고, 제2-1 내지 제2-n 물질막들(12-1~12-4)은 배선들(L1~L4)과 역순으로 연결된다. 예를 들어, 제1-1 물질막(11-1)과 제2-4 물질막(12-4)은 동일한 배선(L1)에 연결되고, 제1-2 물질막(11-2)과 제2-3 물질막(12-3)은 동일한 배선(L2)에 연결되고, 제1-3 물질막(11-3)과 제2-2 물질막(12-2)은 동일한 배선(L3)에 연결되고, 제1-4 물질막(11-4)과 제2-1 물질막(12-1)은 동일한 배선(L4)에 연결된다.
참고로, 도 1a 및 도 1b에서는 제1 및 제2 물질막들(11-1~11-4, 12-1~12-4)을 하나의 막으로 도시하였으나, 각각의 막은 다층막으로 구성될 수 있다. 일 예로, 각각의 막은 교대로 적층된 적어도 하나의 채널막과 적어도 하나의 절연막을 포함한다. 이러한 경우, 배선들(L1~L4)은 드레인 선택 라인들일 수 있다. 다른 예로, 각각의 막은 교대로 적층된 적어도 하나의 도전막과 적어도 하나의 절연막을 포함할 수 있다. 이러한 경우, 배선들(L1~L4)은 워드라인용 로컬 전압 공급 배선들일 수 있다.
전술한 바와 같은 구조에 따르면, 제1 적층물들(S11, S12)과 제2 적층물들(S21, S22)을 일부 중첩시켜 배치시킴으로써, 콘택 영역의 총 면적을 감소시킬 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 셀 어레이의 회로도이다.
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 기판 상에 수평으로 배열되며, 차례로 적층된 제1-1 내지 제1-n 스트링들(ST1_1~ST1_n), 차례로 적층된 2-1 내지 2-n 스트링들(ST2_1~ST2_n)을 포함한다. 여기서, n은 2 이상의 자연수이다. 차례로 적층된 제1-1 내지 제1-n 스트링들(ST1_1~ST1_n)은 하나의 제1 적층물에 포함되고, 차례로 적층된 2-1 내지 2-n 스트링들(ST2_1~ST2_n)은 하나의 제2 적층물에 포함된다. 또한, 각 스트링들(ST1_1~ST1_n, ST2_1~ST2_n)은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제m 메모리 셀들(MC1~MCm) 및 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
반도체 메모리 장치는 제1-1 내지 제1-n 스트링들(ST1_1~ST1_n) 중 하나의 제1 스트링과 제2-1 내지 제2-n 스트링들(ST2_1~ST2_n) 중 하나의 제2 스트링에 공통으로 연결된 제1 내지 제n 드레인 선택 라인들(DSL1~DSLn)을 더 포함한다. 여기서, 제1 내지 제n 드레인 선택 라인들(DSL1~DSLn)은 제1-1 내지 제1-n 스트링들(ST1_1~ST1_n)과 순서대로 연결되고 제2-1 내지 제2-n 스트링들(ST2_1~ST2_n)과 역순으로 연결된다. 예를 들어, 제1-1 스트링(ST1_1)과 제2-n 스트링(ST2_n)은 제1 드레인 선택 라인(DSL1)에 공통으로 연결되고, 제1-n 스트링(ST1_n)과 제2-1 스트링(ST2_1)은 제n 드레인 선택 라인(DSLn)에 공통으로 연결된다.
반도체 메모리 장치는 제1 내지 제m 워드라인들(WL1~WLm)을 더 포함한다. 여기서, m은 2 이상의 자연수이다. 제1 스트링들(ST1_1~ST1_n)의 제1 내지 제m 메모리 셀들(MC1~MCm)은 제1-1 내지 제1-m 워드라인들(WL1_1~WL1_m)과 연결되고, 제2 스트링들(ST2_1~ST2_m)의 제1 내지 제m 메모리 셀들(MC1~MCm)은 제2-1 내지 제2-m 워드라인들(WL2_1~WL2_m)과 연결된다. 여기서, 제1-1 내지 제1-m 워드라인들(WL1_1~WL1_m)과 제2-1 내지 제2-m 워드라인들(WL2_1~WL2_m)은 각각 연결된다. 예를 들어, 제1-1 워드라인(WL1_1)과 제2-1 워드라인(WL2-1)은 제1 워드라인(WL1)으로 연결되어 동일한 신호로 제어되고, 제1-m 워드라인(WL1_m)과 제2-m 워드라인(WL2_m)은 제m 워드라인(WLm)으로 연결되어 동일한 신호로 제어된다.
반도체 메모리 장치는 제1 및 제2 소스 선택 라인들(SSL1, SSL2)을 더 포함한다. 제1 스트링들(ST1_1~ST1_n)의 소스 선택 트랜지스터들(SST)은 제1 소스 선택 라인(SSL1)과 연결되고, 제2 스트링들(ST2_1~ST2_n)의 소스 선택 트랜지스터들(SST)은 제2 소스 선택 라인(SSL2)과 연결된다.
또한, 반도체 메모리 장치는 제1 및 제2 비트 라인들(BL1, BL2)을 더 포함한다. 제1 스트링들(ST1_1~ST1_n)의 드레인 선택 트랜지스터들(DST)은 제1 비트 라인(BL1)과 연결되고, 제2 스트링들(ST2_1~ST2_n)의 드레인 선택 트랜지스터들(DST)은 제2 비트 라인(BL2)과 연결된다.
이와 같은 회로 구조에 따르면, 제1 내지 제n 드레인 선택 라인들(DSL1~DSLn) 중 동일한 드레인 선택 라인(DSL1~DSLn)에 연결된 스트링들(ST1_1~ST1_n, ST1_1~ST2_n)에서, 제1-k 워드라인에 연결된 제1 메모리 셀들과 제2-k 워드라인에 연결된 제2 메모리 셀들은 하나의 페이지로 구동된다. 여기서, k는 1≤k≤m을 만족하는 자연수이다.
도 3a 및 도 3b는 도 2를 참조하여 설명한 반도체 메모리 장치의 구조를 설명하기 위한 레이아웃도이다.
도 3a는 적층물들, 소스 라인들, 소스 선택 라인들, 워드라인들, 드레인 선택 라인들 및 콘택 플러그들의 위치를 나타내는 레이아웃도이다. 도 3a에 도시된 바와 같이, 복수의 제1 적층물들(S11~S13) 및 복수의 제2 적층물들(S21~S23)은 제1 방향(I-I')으로 확장되며 교대로 배열된다.
여기서, 각각의 적층물들(S11~S13, S21~S23)은 셀 영역(CELL) 및 콘택 영역(CONTACT)을 포함한다. 특히, 제1 적층물들(S11~S13)은 제1 콘택 영역들을 포함하고, 제2 적층물들(S21~S23)은 제2 콘택 영역들을 포함한다. 제1 콘택 영역들에는 제1-1 콘택 플러그들(CP11)이 각각 위치되고, 제2 콘택 영역들에는 제2-1 콘택 플러그들(CP21)이 각각 위치된다.
제1 내지 제n 드레인 선택 라인들(DSL1~DSLn)은 제2 방향(Ⅱ-Ⅱ')으로 확장되며 콘택 영역(CONTACT)에 위치된다. 각각의 제1 내지 제n 드레인 선택 라인들(DSL1~DSLn)은 제1 및 제2 콘택 영역들에 공통으로 연결된다. 여기서, 제1 내지 제n 드레인 선택 라인들(DSL1~DSLn)은 제1-1 콘택 플러그들(CP11)을 통해 제1 콘택 영역들에 연결되고, 제2-1 콘택 플러그들(CP21)을 통해 제2 콘택 영역들에 연결된다.
제1-1 내지 제1-m 워드라인들(WL1_1~WL1_m) 및 제2-1 내지 제2-m 워드라인들(WL1_1~WL1_m)은 셀 영역(CELL)에 위치된다. 여기서, 제1-1 내지 제1-m 워드라인들(WL1_1~WL1_m)은 제1 적층물들(S11~S13)과 접하면서 제2 방향(Ⅱ-Ⅱ')으로 확장되고, 제2-1 내지 제2-m 워드라인들(WL1_1~WL1_m)은 제2 적층물들(S21~S23)과 접하면서 제2 방향(Ⅱ-Ⅱ')으로 확장된다.
제1 소스 라인(SL1) 및 적어도 하나의 제1 소스 선택 라인(SSL1)은 셀 영역(CELL)에 위치된다. 제1 소스 라인(SL1) 및 적어도 하나의 제1 소스 선택 라인(SSL1)은 제1-1 내지 제1-m 워드라인들(WL1_1~WL1_m)의 일측에 위치되며, 제1 적층물들(S11~S13)과 접하면서 제2 방향(Ⅱ-Ⅱ')으로 확장된다.
제2 소스 라인(SL2) 및 적어도 하나의 제2 소스 선택 라인(SSL2)은 셀 영역(CELL)에 위치된다. 제2 소스 라인(SL2) 및 적어도 하나의 제2 소스 선택 라인(SSL2)은 제2-1 내지 제2-m 워드라인들(WL2_1~WL2_m)의 일측에 위치되며, 제2 적층물들(S21~S23)과 접하면서 제2 방향(Ⅱ-Ⅱ')으로 확장된다.
도 3b는 비트라인들 및 콘택 플러그들의 위치를 나타내는 레이아웃도이다. 도 3b에 도시된 바와 같이, 제1-2 콘택 플러그들(CP12)은 제1 콘택 영역들에 위치되어 제1 내지 제n 드레인 선택 라인들(DSL1~DSLn)과 각각 연결된다. 또한, 제2-2 콘택 플러그들(CP22)는 제2 콘택 영역들에 위치되어 제1 내지 제n 드레인 선택 라인들(DSL1~DSLn)과 각각 연결된다.
제1-1 내지 제1-3 비트 라인들(BL11~BL13)은 제1 방향(I-I')으로 확장되며 제1-2 콘택 플러그들(CP12)을 통해 제1 스트링들의 드레인 선택 트랜지스터들과 연결된다. 제1-1 내지 제1-3 비트 라인들(BL11~BL13)은 제1-1 내지 제1-3 적층물들(S11~S13)마다 하나씩 배열된다.
또한, 제2-1 내지 제2-3 비트 라인들(BL21~BL23)은 제1 방향(I-I')으로 확장되며 제2-2 콘택 플러그들(CP22)을 통해 각 스트링들의 드레인 선택 트랜지스터들과 연결된다. 제2-1 내지 제2-3 비트 라인들(BL21~BL23)은 제2-1 내지 제2-3 적층물들(S21~S23)마다 하나씩 배열된다.
전술한 바와 같은 구조에 따르면, 하나의 콘택 영역(CONTACT)에 제1 및 제2 콘택 영역들을 모두 위치시킴으로써, 콘택 영역(CONTACT)의 총 면적을 감소시킬 수 있다. 따라서, 반도체 메모리 장치의 집적도를 더욱 향상시킬 수 있다.
도 4는 도 2를 참조하여 설명한 반도체 메모리 장치의 구조를 나타내는 사시도이다.
도 4에 도시된 바와 같이, 제1 적층물들(S11~S13)은 제1 막들(31_1~31_n)을 포함하고, 제2 적층물들(S21~S23)은 제2 막들(32_1~32_n)을 포함한다. 여기서, 각각의 제1 막들(31_1~31_n)은 교대로 적층된 적어도 하나의 채널막(31_1A) 및 적어도 하나의 절연막(31_1B)을 포함한다. 제2 막들(32_1~32_n) 또한 이와 동일한 구조를 갖는다.
제1 적층물들(S11~S13)과 제1-1 내지 제1-m 워드라인들(WL1_1~WL1_m) 사이에는 제1 메모리막들(미도시됨)이 개재된다. 제2 적층물들(S21~S23)과 제2-1 내지 제2-m 워드라인들(WL2_1~WL2_m) 사이에는 제2 메모리막들(미도시됨)이 개재된다. 여기서, 제1 및 제2 메모리 막들은 터널절연막, 데이터 저장막 및 전하차단막을 포함한다. 예를 들어, 데이터 저장막은 폴리실리콘 등을 포함하는 플로팅 게이트, 질화물 등을 포함하는 전하트랩막, 나노 닷 또는 상변화 물질막 중 적어도 하나를 포함할 수 있다.
반도체 메모리 장치는 제1 및 제2 적층물들(S11~S13, S21~S23)의 상부에 드레인 선택 라인들(DSL1~DSLn)이 배열되고, 드레인 선택 라인들(DSL1~DSLn)의 상부에 비트라인들(BL11~BL13, BL21~BL23)이 배열된 구조를 가질 수 있다.
참고로, 도 4는 이해를 돕고자, 제n 드레인 선택 라인(DSLn)에 연결된 제1-1 및 제2-1 콘택 플러그들(CP11, CP21)만을 도시하였다. 또한, 제2-1 비트라인(BL21) 및 이에 연결된 하나의 제2-2 콘택 플러그들(CP22)만을 도시하였다.
이와 같은 구조에 따르면, 드레인 선택 라인들(DSL1~DSLn), 비트라인들(BL11~BL13, BL21~BL23) 및 이들에 연결된 콘택 플러그들(CP11~CP12, CP21~CP22)을 효율적으로 배치시킴으로써, 반도체 메모리 장치의 집적도를 더욱 향상시킬 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 셀 어레이의 회로도이다.
도 5에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 기판 상에 수직으로 배열된 제1 스트링들(ST1_1~ST1_m) 및 제2 스트링들(ST2_1~ST2_m)을 포함한다. 각각의 제1 스트링들(ST1_1~ST1_m)은 차례로 적층된 적어도 하나의 소스 선택 트랜지스터(SST), 제1-1 내지 제1-n 메모리 셀들(MC1_1~MC1_n) 및 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다. 또한, 각각의 제2 스트링들(ST2_1~ST2_m)은 차례로 적층된 적어도 하나의 소스 선택 트랜지스터(SST), 2-1 내지 2-n 메모리 셀들(MC2_1~MC2_n) 및 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다. 여기서, n, m은 2 이상의 자연수이다.
반도체 메모리 장치는 제1 스트링들(ST1_1~ST1_m)에 포함된 제1-1 내지 제1-n 메모리 셀들(MC1_1~MC1_n)에 연결된 제1-1 내지 제1-n 워드라인들(WL1_1~WL1_n)을 포함한다. 또한, 반도체 메모리 장치는 제2 스트링들(ST2_1~ST2_m)에 포함된 제2-1 내지 제2-n 메모리 셀들(MC2_1~MC2_n)에 연결된 제2-1 내지 제2-n 워드라인들(WL1_1~WL1_n)을 포함한다.
반도체 메모리 장치는 워드라인용 제1 내지 제n 로컬 전압 공급 배선들(WL_LCL1~WL_LCLn)을 포함한다. 각각의 제1 내지 제n 로컬 전압 공급 배선들(WL_LCL1~WL_LCLn)은 제1-1 내지 제1-n 워드라인들(WL1_1~WL1_n) 및 제2-1 내지 제2-n 워드라인들(WL1_1~WL1_n)에 공통으로 연결된다.
여기서, 워드라인용 제1 내지 제n 로컬 전압 공급 배선들(WL_LCL1~WL_LCLn)은 제1-1 내지 제1-n 워드라인들(WL1_1~WL1_n)과 순서대로 연결되고 제2-1 내지 제2-n 워드라인들(WL2_1~WL2_n)과 역순으로 연결된다. 예를 들어, 제1-1 워드라인(WL1_1)과 제2_n 워드라인(WL2_n)은 워드라인용 제1 로컬 전압 공급 배선(WL_LCL1)에 공통으로 연결되고, 제1-n 워드라인(WL1_n)과 제2-1 워드라인(WL2_1)은 워드라인용 제n 로컬 절압 공급 배선(WL_LCLn)에 공통으로 연결된다.
반도체 메모리 장치는 워드라인용 제1 내지 제n 로컬 전압 공급 배선들(WL_LCL1~WL_LCLn)과 각각 연결된 워드라인용 제1 내지 제n 글로벌 전압 공급 배선들(WL_GBL1~WL_GBLn)을 더 포함한다.
반도체 메모리 장치는 제1 스트링들(ST1_1~ST1_m)에 공통으로 연결된 소스용 제1 로컬 전압 공급 배선(S_LCL1), 제2 스트링들(ST2_1~ST2_m)에 공통으로 연결된 소스용 제2 로컬 전압 공급 배선(S_LCL2), 소스용 제1 로컬 전압 공급 배선(S_LCL1)에 연결된 소스용 제1 글로벌 전압 공급 배선(S_GBL1) 및 소스용 제2 로컬 전압 공급 배선(S_LCL2)에 연결된 소스용 제2 글로벌 전압 공급 배선(S_GBL2)을 더 포함한다.
또한, 반도체 메모리 장치는 제1-1 내지 제1-m 스트링들(ST1_1~ST1_m)과 각각 연결된 제1-1 내지 제1-m 비트라인들(BL1_1~BL1_m), 제2-1 내지 제2-m 스트링들(ST2_1~ST2_m)과 각각 연결된 제2-1 내지 제2-m 비트라인들(BL1_1~BL1_m)을 더 포함한다.
이와 같은 회로 구조에 따르면, 동일한 워드라인용 로컬 전압 공급 배선(WL_LCL1~WL_LCLn)에 연결된 제1 및 제2 메모리 셀들(MC1_1~MC1_m, MC2_1~MC2_m)은 하나의 페이지로 구동된다. 예를 들어, 제1-1 내지 제1-m 스트링들(ST1_1~ST1_m)의 제1 메모리 셀들(MC1_1)과 제2-1 내지 제2-m 메모리 셀들(MC2_1~MC2_m)의 제2-n 메모리 셀들(MC2_n)은 워드라인용 제1 로컬 전압 공급 배선(WL_LCL1)에 공통으로 연결되어 하나의 페이지로 구동된다. 또한, 제1-1 내지 제1-m 스트링들(ST1_1~ST1_m)의 제1-n 메모리 셀들(MC1_n)과 제2-1 내지 제2-m 메모리 셀들(MC2_1~MC2_m)의 제2-1 메모리 셀들(MC2_1)은 워드라인용 제n 로컬 전압 공급 배선(WL_LCLn)에 공통으로 연결되어 하나의 페이지로 구동된다.
도 6a 내지 도 6d는 도 5를 참조하여 설명한 반도체 메모리 장치의 구조를 설명하기 위한 레이아웃도이다. 설명의 편의를 위해, 배선들 별로 레이아웃을 도시하였다.
도 6a는 적층물들, 채널막들 및 로컬 콘택 플러그들의 위치를 나타내는 레이아웃도이다. 도 6a에 도시되 바와 같이, 복수의 제1 적층물들(S11~S14) 및 복수의 제2 적층물들(S21~S24)은 제1 방향(I-I')으로 확장되며 교대로 배열된다.
각각의 적층물들(S11~S14, S21~S24)은 셀 영역(CELL) 및 콘택 영역(CONTACT)을 포함한다. 제1 적층물들(S11~S14)의 셀 영역(CELL)에는 제1 채널막들(CH1)이 위치되고, 제2 적층물들(S21~S24)의 셀 영역(CELL)에는 제2 채널막들(CH2)이 위치된다. 예를 들어, 제1 및 제2 채널막들(CH1, CH2)은 매트릭스 형태로 배열되거나, 중심이 오프 셋된 형태로 배열될 수 있다. 여기서, 제1 방향(I-I')으로 배열된 채널막들(CH1, CH2)은 하나의 채널 열을 구성하며, 각각의 적층물들(S11~S14, S21~S24)에 적어도 하나의 채널 열이 위치된다. 참고로, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 적어도 두 개의 채널막들(CH1, CH2)은 연결 패턴(미도시됨)에 의해 연결되어, U 형태, W형태 등을 가질 수 있다.
또한, 셀 영역(CELL)은 콘택 영역(CONTACT)과 동일한 폭을 가지거나, 상이한 폭을 가질 수 있다. 도 5a는 셀 영역(CELL)이 콘택 영역(CONTACT)에 비해 넓은 폭을 갖는 경우를 도시하였다.
워드라인용 제1 및 제2 로컬 콘택 플러그들(WL_LCP1, WL_LCP2)은 콘택 영역(CONTACT)에 위치된다. 여기서, 워드라인용 제1 로컬 콘택 플러그들(WL_LCP1)은 제1 적층물들(S11~S14)의 제1 콘택 영역들에 각각 위치되고, 워드라인용 제2 로컬 콘택 플러그들(WL_LCP2)은 제2 적층물들(S21~S24)의 제2 콘택 영역들에 각각 위치된다.
제1 및 제2 소스 영역들(S1, S2)은 기판(미도시됨) 내에 형성되며, 제1 적층물들(S11~S14)과 제2 적층물들(S21~S24)의 사이에 위치된다. 예를 들어, 제1 소스 영역(S1)은 제1 적층물들(S11~S14)의 셀 영역(CELL)과 제2 적층물들(S21~S24)의 제2 콘택 영역들 사이에 위치되며, 제2 방향(Ⅱ-Ⅱ')으로 확장된 라인 형태를 가질 수 있다. 제2 소스 영역(S2)은 제2 적층물들(S12~S24)의 셀 영역(CELL)과 제1 적층물들(S21~S24)의 제1 콘택 영역들 사이에 위치되며, 제2 방향(Ⅱ-Ⅱ')으로 확장된 라인 형태를 가질 수 있다.
소스용 제1 로컬 콘택 플러그들(S_LCP1)은 제1 소스 영역(S1)에 연결되고, 소스용 제2 로컬 콘택 플러그들(S_LCP2)은 제2 소스 영역(S2)에 연결된다. 여기서, 소스용 제1 로컬 콘택 플러그들(S_LCP1) 및 소스용 제2 로컬 콘택 플러들(S_LCP2)은 제1 적층물들(S11~S14)과 제2 적층물들(S21~S24)의 사이에 위치된다. 예를 들어, 소스용 제1 로컬 콘택 플러그들(S_LCP1)은 제2 적층물들(S21~S24)의 채널막들(CH2) 또는 워드라인용 제2 로컬 콘택 플러그들(WL_LCP2)과 동일한 선 상에 위치될 수 있다. 소스용 제2 로컬 콘택 플러그들(S_LCP2)은 제1 적층물들(S11~S14)의 채널막들(CH1) 또는 워드라인용 제1 로컬 콘택 플러그들(WL_LCP1)과 동일한 선 상에 위치될 수 있다.
도 6b는 로컬 전압 공급 배선들 및 비트라인들의 위치를 나타내는 레이아웃도이다. 도 6b에 도시되 바와 같이, 워드라인용 로컬 전압 공급 배선들(WL_LCL1~WL_LCLn)은 워드라인용 제1 및 제2 로컬 콘택 플러그들(WL_LCP1, WL_LCP2)에 연결되며 제2 방향(Ⅱ-Ⅱ')으로 확장된다. 소스용 제1 로컬 전압 공급 배선(S_LCL1)은 소스용 제1 로컬 콘택 플러그들(S_LCP1)과 연결되며 제2 방향(Ⅱ-Ⅱ')으로 확장되고, 소스용 제2 로컬 전압 공급 배선(S_LCL2)은 소스용 제2 로컬 콘택 플러그들(S_LCP2)과 연결되며 제2 방향(Ⅱ-Ⅱ')으로 확장된다. 또한, 제1 비트라인들(BL1)은 제1 채널막들(CH1)과 연결되며 제2 방향(Ⅱ-Ⅱ')으로 확장되고, 제2 비트라인들(BL2)은 제2 채널막들(CH2)과 연결되며 제2 방향(Ⅱ-Ⅱ')으로 확장된다.
도 6c는 글로벌 전압 공급 배선들 및 글로벌 콘택 플러그들의 위치를 나타내는 레이아웃도이다. 도 6c에 도시된 바와 같이, 적어도 하나의 소스용 제1 글로벌 콘택 플러그(S_GBP1)는 소스용 제1 로컬 전압 공급 배선(S_LCL1)과 연결되고, 적어도 하나의 소스용 제2 글로벌 콘택 플러그(S_GBP2)는 소스용 제2 로컬 전압 공급 배선(S_LCL2)과 연결된다. 또한, 워드라인용 글로벌 콘택 플러그들(WL_GBP)은 워드라인용 로컬 전압 공급 배선들(WL_LCL1~WL_LCLn)과 각각 연결된다.
도 6d는 글로벌 전압 공급 배선들의 위치를 나타내는 레이아웃도이다. 도 6d에 도시된 바와 같이, 워드라인용 글로벌 전압 공급 배선들(WL_GBL1~WL_GBLn)은 워드라인용 글로벌 콘택 플러그들(WL_GBP)과 각각 연결되며 제1 방향(I-I')으로 확장된다. 또한, 소스용 제1 글로벌 전압 공급 배선(S_GBL1)은 소스용 제1 글로벌 콘택 플러그(S_GBP1)과 연결되며 제1 방향(I-I')으로 확장되고, 소스용 제2 글로벌 전압 공급 배선(S_GBL2)은 소스용 제2 글로벌 콘택 플러그(S_GBP2)과 연결되며 제1 방향(I-I')으로 확장된다.
도 7은 도 5를 참조하여 설명한 반도체 메모리 장치의 구조를 나타내는 사시도이다.
도 7에 도시된 바와 같이, 제1 적층물들(S11~S12)은 제1 막들(61_1~61_n)을 포함하고, 제2 적층물들(S21~S22)은 제2 막들(62_1~62_n)을 포함한다. 또한, 각각의 제1 막들(61_1~61_n)은 교대로 적층된 적어도 하나의 도전막(61_1A) 및 적어도 하나의 절연막(61_1B)을 포함한다. 여기서, 도전막(61_1A)은 워드라인일 수 있다. 예를 들어, 도전막(61_1A)은 폴리실리콘, 비정질 실리콘, 티타늄, 티타늄 질화막, 텅스텐, 텅스텐 질화막 등을 포함한다. 제2 막들(62_1~62_n) 또한 이와 동일한 구조를 갖는다.
제1 채널막들(CH1)은 제1 적층물들(S11, S12)을 관통하고, 제2 채널막들(CH2)은 제2 적층물들(S21, S22)을 관통한다. 또한, 제1 채널막들(CH1)과 제1 막들(61_1~61_n)의 사이에는 제1 메모리막들(미도시됨)이 개재되고, 제2 채널막들(CH2)과 제2 막들(62_1~62_n)의 사이에는 제2 메모리막들(미도시됨)이 개재된다. 여기서, 제1 및 제2 메모리 막들은 터널절연막, 데이터 저장막 및 전하차단막을 포함한다. 예를 들어, 데이터 저장막은 폴리실리콘 등을 포함하는 플로팅 게이트, 질화물 등을 포함하는 전하트랩막, 나노 닷 또는 상변화 물질막 중 적어도 하나를 포함할 수 있다.
반도체 메모리 장치는 적층물들의 상부에 로컬 전압 배선들이 배열되고, 로컬 전압 배선들의 상부에 글로벌 전압 배선들이 배열된 구조를 가질 수 있다. 예를 들어, 제1 및 제2 적층물들(S11~S12, S21~S22)의 상부에 소스용 제1 및 제2 로컬 전압 공급 배선들(S_LCL1, S_LCL2) 및 워드라인용 로컬 전압 공급 배선들(WL_LCL1~WL_LCLn)이 배열되고, 이들의 상부에 소스용 제1 및 제2 글로벌 전압 공급 배선들(S_GBL1, S_GBL2) 및 워드라인용 글로벌 전압 공급 배선들(WL_GBL1~WL_GBLn)이 배열된다.
참고로, 도 7은 이해를 돕고자, 소스용 제1 로컬 전압 공급 배선(S_LCL1) 및 이에 연결된 소스용 제1 로컬 콘택 플러그(S_LCP1)만을 도시하였다. 또한, 소스용 제1 글로벌 전압 공급 배선(S_GBL1) 및 이에 연결된 하나의 소스용 제1 글로벌 콘택 플러그(S_GBP1)만을 도시하였다.
이와 같은 구조에 따르면, 스트랩핑 구조를 이용하여 워드라인 전압 및 소스 전압을 인가할 수 있다. 따라서, 상대적으로 저항 값이 큰 물질로 워드라인들 및 소스 영역을 형성하더라도, 상대적으로 저항 값이 작은 물질로 로컬 전압 공급 배선 및 글로벌 전압 공급 배선을 형성함으로써, 워드라인 전압 및 소스 전압을 빠른 속도로 인가할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 8에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 7을 참조하여 설명된 반도체 메모리 장치일 수 있다. 또한, 메모리 장치(1200)는 끝단에 제1 콘택 영역들이 정의된 제1-1 내지 제1-n 물질막들을 포함하는 복수의 제1 적층물들 (여기서, n은 2 이상의 자연수), 끝단에 제2 콘택 영역들이 정의된 제2-1 내지 제2-n 물질막들을 포함하고 제1 콘택 영역들과 제2 콘택 영역들이 중첩되도록 제1 적층물들 사이에 배치된 복수의 제2 적층물들, 및 제1 콘택 영역들과 제2 콘택 영역들에 공통으로 연결된 복수의 배선들을 포함하도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 구동 속도가 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 데이터 저장 용량을 향상시키고 구동 속도를 개선할 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 9에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 7을 참조하여 설명된 반도체 메모리 장치일 수 있다. 또한, 메모리 장치(1200')는 끝단에 제1 콘택 영역들이 정의된 제1-1 내지 제1-n 물질막들을 포함하는 복수의 제1 적층물들 (여기서, n은 2 이상의 자연수), 끝단에 제2 콘택 영역들이 정의된 제2-1 내지 제2-n 물질막들을 포함하고 제1 콘택 영역들과 제2 콘택 영역들이 중첩되도록 제1 적층물들 사이에 배치된 복수의 제2 적층물들, 및 제1 콘택 영역들과 제2 콘택 영역들에 공통으로 연결된 복수의 배선들을 포함하도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 구동 속도가 개선된 메모리 장치(1000')를 포함하므로, 메모리 시스템(1000')의 데이터 저장 용량을 향상시키고 구동 속도를 개선할 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 더욱 증가시키고, 구동 속도를 더욱 향상시킬 수 있다.
도 10은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 10에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 7을 참조하여 설명된 반도체 메모리 장치일 수 있다. 메모리 장치(2100)는 끝단에 제1 콘택 영역들이 정의된 제1-1 내지 제1-n 물질막들을 포함하는 복수의 제1 적층물들 (여기서, n은 2 이상의 자연수), 끝단에 제2 콘택 영역들이 정의된 제2-1 내지 제2-n 물질막들을 포함하고 제1 콘택 영역들과 제2 콘택 영역들이 중첩되도록 제1 적층물들 사이에 배치된 복수의 제2 적층물들, 및 제1 콘택 영역들과 제2 콘택 영역들에 공통으로 연결된 복수의 배선들을 포함하도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 9를 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 메모리 구동 속도가 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 데이터 저장 용량을 향상시키고 속도를 개선할 수 있다.
도 11은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 11에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3100), 어플리케이션(3200), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3100)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3200)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3100)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3100)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3100)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3100)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3100), 어플리케이션(3200) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3200) 및 파일 시스템(3300)은 운영 체제(3100) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 7을 참조하여 설명된 반도체 메모리 장치일 수 있다. 또한, 메모리 장치(3500)는 끝단에 제1 콘택 영역들이 정의된 제1-1 내지 제1-n 물질막들을 포함하는 복수의 제1 적층물들 (여기서, n은 2 이상의 자연수), 끝단에 제2 콘택 영역들이 정의된 제2-1 내지 제2-n 물질막들을 포함하고 제1 콘택 영역들과 제2 콘택 영역들이 중첩되도록 제1 적층물들 사이에 배치된 복수의 제2 적층물들, 및 제1 콘택 영역들과 제2 콘택 영역들에 공통으로 연결된 복수의 배선들을 포함하도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 시스템(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(2000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 구동 속도가 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 데이터 저장 용량을 향상시키고 속도를 개선할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
S11, S12: 제1 적층물들
S21, S22: 제2 적층물들
11-1~11-4: 제1-1 내지 제1-n 물질막들
12-1~12-4: 제2-1 내지 제2-n 물질막들
C11~C14: 제1 콘택 영역들
C21~C24: 제2 콘택 영역들

Claims (20)

  1. 끝단에 제1 콘택 영역들이 정의된 제1-1 내지 제1-n 물질막들을 포함하는 복수의 제1 적층물들 (여기서, n은 2 이상의 자연수);
    끝단에 제2 콘택 영역들이 정의된 제2-1 내지 제2-n 물질막들을 포함하고, 상기 제1 콘택 영역들과 상기 제2 콘택 영역들이 중첩되도록 상기 제1 적층물들 사이에 배치된 복수의 제2 적층물들; 및
    상기 제1 콘택 영역들과 상기 제2 콘택 영역들에 공통으로 연결된 복수의 배선들
    을 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1-1 내지 제1-n 물질막들은 상기 배선들과 순서대로 연결되고, 상기 제2-1 내지 제2-n 물질막들은 상기 배선들과 역순으로 연결된
    반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 및 제2 적층물들의 상기 끝단은 계단 형태로 패터닝되고, 각 층에 제1 또는 제2 콘택 영역들이 정의된
    반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 및 제2 적층물들은 제1 방향으로 확장되고, 상기 배선들은 상기 제1 방향과 교차된 제2 방향으로 확장된
    반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 제1 및 제2 물질막들은 채널막들이고, 상기 배선들은 드레인 선택 라인들인
    반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 제1 적층물들과 접하면서 상기 제1 적층물들과 교차된 방향으로 확장된 제1 워드라인들; 및
    상기 제2 적층물들과 접하면서 상기 제2 적층물들과 교차된 방향으로 확장된 제2 워드라인들
    을 더 포함하는 반도체 메모리 장치.
  7. 제5항에 있어서,
    상기 제1 적층물들과 접하면서 상기 제1 적층물들과 교차된 방향으로 확장된 제1 소스라인들; 및
    상기 제2 적층물들과 접하면서 상기 제2 적층물들과 교차된 방향으로 확장된 제2 소스라인들
    을 더 포함하는 반도체 메모리 장치.
  8. 제5항에 있어서,
    상기 제1 적층물들과 동일한 방향으로 확장되며, 상기 제1 적층물들의 상기 제1 콘택 영역들과 연결된 복수의 제1 비트라인들; 및
    상기 제2 적층물들과 동일한 방향으로 확장되며, 상기 제2 적층물들의 상기 제2 콘택 영역들과 연결된 복수의 제2 비트라인들
    을 더 포함하는 반도체 메모리 장치.
  9. 제1항에 있어서,
    상기 제1 및 제2 물질막들은 워드라인들이고, 상기 배선들은 워드라인용 로컬 전압 공급 배선들인
    반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 제1 적층물들의 셀 영역을 관통하는 제1 채널막들; 및
    상기 제2 적층물들의 셀 영역을 관통하는 제2 채널막들
    을 더 포함하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 제1 적층물들과 교차된 방향으로 확장되며, 상기 제1 채널막들과 연결된 제1 비트라인들; 및
    상기 제2 적층물들과 교차된 방향으로 확장되며, 상기 제2 채널막들과 연결된 제2 비트라인들
    을 더 포함하는 반도체 메모리 장치.
  12. 제9항에 있어서,
    상기 제1 및 제2 적층물들의 하부에 위치된 기판;
    상기 기판 내에 형성된 제1 및 제2 소스 영역들;
    상기 제1 적층물들과 상기 제2 적층물들의 사이에 위치되며, 상기 제1 소스 영역들과 연결된 복수의 소스용 제1 로컬 콘택 플러그들; 및
    상기 제1 적층물들과 상기 제2 적층물들의 사이에 위치되며, 상기 제2 소스 영역들과 연결된 복수의 소스용 제2 로컬 콘택 플러그들
    을 더 포함하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 제1 적층물들과 교차된 방향으로 확장되며, 상기 소스용 제1 로컬 콘택 플러그들과 연결된 소스용 제1 로컬 전압 공급 배선; 및
    상기 제2 적층물들과 교차된 방향으로 확장되며, 상기 소스용 제2 로컬 콘택 플러그들과 연결된 소스용 제2 로컬 전압 공급 배선
    을 더 포함하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 제1 및 제2 적층물들과 동일한 방향으로 확장되며, 상기 워드라인용 로컬 전압 배선들과 각각 연결된 워드라인용 글로벌 전압 공급 배선들;
    상기 제1 적층물들과 동일한 방향으로 확장되며, 상기 소스용 제1 로컬 전압 공급 배선과 연결된 소스용 제1 글로벌 전압 공급 배선; 및
    상기 제2 적층물들과 동일한 방향으로 확장되며, 상기 소스용 제2 로컬 전압 공급 배선과 연결된 소스용 제2 글로벌 전압 공급 배선
    을 더 포함하는 반도체 메모리 장치.
  15. 차례로 적층된 제1-1 내지 제1-n 스트링들 (여기서, n은 2 이상의 자연수);
    차례로 적층된 제2-1 내지 제2-n 스트링들; 및
    상기 제1-1 내지 제1-n 스트링들 중 하나의 제1 스트링과 상기 제2-1 내지 제2-n 스트링들 중 하나의 제2 스트링에 공통으로 연결되며, 상기 제1-1 내지 제1-n 스트링들과 순서대로 연결되고 상기 제2-1 내지 제2-n 스트링들과 역순으로 연결되는 제1 내지 제n 드레인 선택 라인들
    을 포함하는 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 제1-1 내지 제1-n 스트링들에 포함된 제1 메모리 셀들과 연결된 제1-1 내지 제1-m 워드라인들 (여기서, m은 2 이상의 자연수); 및
    상기 제2-1 내지 제2-n 스트링들에 포함된 제2 메모리 셀들과 연결된 제2-1 내지 제2-m 워드라인들
    을 더 포함하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 제1 내지 제n 드레인 선택 라인들 중 동일한 드레인 선택 라인에 연결된 스트링들에 있어서, 제1-k 워드라인에 연결된 제1 메모리 셀들과 제2-k 워드라인에 연결된 제2 메모리 셀들은 하나의 페이지로 구동되는 (여기서, k는 1≤k≤m을 만족하는 자연수)
    반도체 메모리 장치.
  18. 차례로 적층된 제1-1 내지 제1-n 메모리 셀들을 포함하는 복수의 제1 스트링들, (여기서, n은 2 이상의 자연수);
    차례로 적층된 제2-1 내지 제2-n 메모리 셀들을 포함하는 복수의 제2 스트링들;
    상기 복수의 제1 스트링들에 포함된 상기 제1-1 내지 제1-n 메모리 셀들과 연결된 제1-1 내지 제1-n 워드라인들;
    상기 복수의 제2 스트링들에 포함된 상기 제2-1 내지 제2-n 메모리 셀들과 연결된 제2-1 내지 제2-n 워드라인들; 및
    상기 제1-1 내지 제1-n 워드라인들 중 하나의 제1 워드라인과 상기 제2-1 내지 제2-n 워드라인들 중 하나의 제2 워드라인에 공통으로 연결되며, 상기 제1-1 내지 제1-n 워드라인들과 순서대로 연결되고 상기 제2-1 내지 제2-n 워드라인들과 역순으로 연결된 제1 내지 제n 로컬 전압 공급 배선들
    을 포함하는 반도체 메모리 장치.
  19. 제18항에 있어서,
    상기 제1 내지 제n 로컬 전압 공급 배선들과 각각 연결된 제1 내지 제n 글로벌 전압 공급 배선들
    을 더 포함하는 반도체 메모리 장치.
  20. 제18항에 있어서,
    상기 제1 내지 제n 로컬 전압 공급 배선들 중 동일한 로컬 전압 공급 배선에 연결된 메모리 셀들은 하나의 페이지로 구동되는
    반도체 메모리 장치.
KR1020130097143A 2013-08-16 2013-08-16 반도체 메모리 장치 KR102039600B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130097143A KR102039600B1 (ko) 2013-08-16 2013-08-16 반도체 메모리 장치
US14/139,998 US9361949B2 (en) 2013-08-16 2013-12-24 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130097143A KR102039600B1 (ko) 2013-08-16 2013-08-16 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20150019811A true KR20150019811A (ko) 2015-02-25
KR102039600B1 KR102039600B1 (ko) 2019-11-01

Family

ID=52466719

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130097143A KR102039600B1 (ko) 2013-08-16 2013-08-16 반도체 메모리 장치

Country Status (2)

Country Link
US (1) US9361949B2 (ko)
KR (1) KR102039600B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021140844A (ja) * 2020-03-04 2021-09-16 キオクシア株式会社 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の駆動方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110092038A1 (en) * 2009-10-19 2011-04-21 Sukhun Choi Three dimensional semiconductor memory device and method of fabricating the same
KR20110054361A (ko) * 2009-11-17 2011-05-25 삼성전자주식회사 3차원 반도체 기억 소자
KR20110082328A (ko) * 2010-01-11 2011-07-19 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US20120168858A1 (en) * 2010-12-30 2012-07-05 Hynix Semiconductor Inc. Non-volatile memory device and method of fabricating the same
KR20120121177A (ko) * 2011-04-26 2012-11-05 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
JP2013026289A (ja) * 2011-07-15 2013-02-04 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100272162B1 (ko) 1997-10-24 2000-11-15 윤종용 메모리셀어레이및이를구비하는디램
JP5193796B2 (ja) * 2008-10-21 2013-05-08 株式会社東芝 ３次元積層型不揮発性半導体メモリ
JP5674579B2 (ja) * 2011-07-15 2015-02-25 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR102056893B1 (ko) 2012-08-24 2019-12-17 에스케이하이닉스 주식회사 반도체 장치
KR101965602B1 (ko) * 2012-10-16 2019-04-04 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110092038A1 (en) * 2009-10-19 2011-04-21 Sukhun Choi Three dimensional semiconductor memory device and method of fabricating the same
KR20110042619A (ko) * 2009-10-19 2011-04-27 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR20110054361A (ko) * 2009-11-17 2011-05-25 삼성전자주식회사 3차원 반도체 기억 소자
KR20110082328A (ko) * 2010-01-11 2011-07-19 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US20120168858A1 (en) * 2010-12-30 2012-07-05 Hynix Semiconductor Inc. Non-volatile memory device and method of fabricating the same
KR20120121177A (ko) * 2011-04-26 2012-11-05 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
JP2013026289A (ja) * 2011-07-15 2013-02-04 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US20130175490A1 (en) * 2011-07-15 2013-07-11 Haruka KUSAI Nonvolatile semiconductor memory device and method of manufacturing the same

Also Published As

Publication number Publication date
KR102039600B1 (ko) 2019-11-01
US20150049534A1 (en) 2015-02-19
US9361949B2 (en) 2016-06-07

Similar Documents

Publication Publication Date Title
US8743614B2 (en) Vertically-integrated nonvolatile memory devices having laterally-integrated ground select transistors
US9082492B2 (en) Nonvolatile memory device and memory management method thereof
US20170323898A1 (en) Semiconductor memory device including 3-dimensional structure and method for manufacturing the same
CN108417578B (zh) 包括具有三维结构的存储单元阵列的非易失性存储器
US9583382B2 (en) Interconnection structure including air gap, semiconductor device including air gap, and method of manufacturing the same
KR20120062506A (ko) 불휘발성 메모리 장치
KR20120077506A (ko) 불휘발성 메모리 장치
US9530792B2 (en) Semiconductor device
US10559330B2 (en) Memory device having selectable memory block pairs
US11935619B2 (en) Page buffer circuits of three-dimensional memory device
US9721670B1 (en) Semiconductor device and operating method thereof
US12068047B2 (en) Memory system for programming dummy data to a portion of a storage region in a program mode
KR20170025714A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20170103428A (ko) 데이터 처리 시스템 및 데이터 처리 시스템의 동작 방법
US20160155509A1 (en) Memory string and semiconductor device including the same
US11984193B2 (en) Page buffer circuits in three-dimensional memory devices
KR102039600B1 (ko) 반도체 메모리 장치
CN115802759A (zh) 半导体存储器装置
KR102547795B1 (ko) 데이터 처리 시스템 및 데이터 처리 시스템의 동작 방법
KR102593362B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
CN112310098A (zh) 半导体装置及其制造方法
US20210327893A1 (en) Semiconductor memory device
CN115910169A (zh) 执行块编程的半导体设备及其操作方法
CN112242396A (zh) 半导体存储器装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant