KR20110054361A - 3차원 반도체 기억 소자 - Google Patents

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Abstract

3차원 반도체 기억 소자를 제공한다. 3차원 기억 소자는 한 쌍의 부 셀 영역들과, 상기 한 쌍의 부 셀 영역들 사이에 개재된 스트래핑 영역을 포함하는 셀 어레이 영역을 갖는 기판을 포함한다. 각 부 셀 영역 내에 차례로 적층된 부 게이트들이 배치되고, 배선들이 스트래핑 영역 내로 연장된 부 게이트들의 연장부들과 각각 전기적으로 접속된다. 각 배선은 한 쌍의 부 셀 영역들 내에 각각 배치되고 서로 동일한 레벨에 위치한 한 쌍의 부 게이트들의 연장부들과 전기적으로 접속된다.

Description

3차원 반도체 기억 소자{THREE DIMENSIONAL SEMICONDUCTOR MEMORY DEVICES}
본 발명은 반도체 소자에 관한 것으로, 특히, 3차원 반도체 기억 소자에 관한 것이다.
전자 산업이 고도 발전함에 따라, 반도체 기억 소자의 집적도가 증가되고 있다. 반도체 메모리 장치의 집적도는 제품의 가격을 결정하는 중요한 요인으로 작용되고 있다. 즉, 집적도가 높아질수록 반도체 메모리 장치의 제품 가격이 감소될 수 있다. 이에 따라, 반도체 메모리 장치의 집적도 향상에 대한 요구가 심화되고 있다. 통상적으로, 반도체 메모리 장치의 집적도는 단위 메모리 셀이 점유하는 평면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 초 고가의 장비들 및/또는 반도체 제조 공정의 어려움 등에 의하여 패턴의 미세화가 점점 한계에 다다르고 있다.
이러한 여러 제약들을 극복하기 위하여, 최근에 3차원 구조를 갖는 반도체 메모리 장치가 제안되고 있다. 하지만, 새로운 구조로 인하여 여러 문제점들, 예컨대, 제품의 신뢰성 저하 및/또는 동작 속도의 저하 등이 발생될 수 있다. 따라서, 이러한 문제점들을 해결하기 위한 많은 연구들이 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 우수한 신뢰성을 갖는 3차원 반도체 기억 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고속으로 동작할 수 있는 3차원 반도체 기억 소자를 제공하는데 있다.
상술된 기술적 과제들을 해결하기 위한 3차원 반도체 기억 소자를 제공한다. 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자는 한 쌍의 부 셀 영역들과, 상기 한 쌍의 부 셀 영역들 사이에 개재된 스트래핑 영역(strapping region)을 포함하는 셀 어레이 영역을 갖는 기판; 상기 각 부 셀 영역 내 기판 상에 차례로 적층되고, 각각이 상기 스트래핑 영역 내로 옆으로 연장된 연장부를 갖는 복수의 부 게이트들; 상기 각 부 셀 영역 내의 상기 적층된 부 게이트들을 연속적으로 관통하는 수직형 채널 패턴(vertical-type channel pattern); 및 상기 적층된 부 게이트들의 연장부들에 각각 전기적으로 접속된 배선들을 포함할 수 있다. 상기 각 배선은 상기 한 쌍의 부 셀 영역들 내에 각각 배치되고 서로 동일한 레벨에 위치한 한 쌍의 부 게이트들의 연장부들과 전기적으로 접속될 수 있다.
일 실시예에 따르면, 상기 적층된 부 게이트들의 연장부들은 계단형 구조일 수 있다.
일 실시예에 따르면, 상기 소자는 상기 수직형 채널 패턴 및 상기 부 게이 트들 사이에 개재된 데이터 저장막; 및 상기 수직형 채널 패턴의 상단에 전기적으로 접속된 비트 라인을 더 포함할 수 있다. 상기 배선은 상기 부 셀 영역 내로 연장되어 상기 비트 라인의 상부를 가로지를 수 있다.
일 실시예에 다르면, 상기 소자는 상기 스트래핑 영역 내 기판의 상면의 일부분에 전기적으로 접속되고, 상기 배선들의 길이 방향에 수직한(perpendicular) 방향으로 연장된 도전 라인을 더 포함할 수 있다. 이 경우에, 상기 배선들은 상기 스트래핑 영역 내에 배치될 수 있다.
본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자는 제1 부 셀 영역, 제2 부 셀 영역과, 상기 제1 및 제2 부 셀 영역들 사이에 배치된 스트래핑 영역을 포함하는 셀 어레이 영역을 갖는 기판; 상기 제1 부 셀 영역의 기판 상에 차례로 적층되되, 각각이 상기 스트래핑 영역 내로 옆으로 연장된 연장부를 갖는 복수의 제1 부 게이트들; 상기 제2 부 셀 영역의 기판 상에 차례로 적층되되, 각각이 상기 스트래핑 영역 내로 옆으로 연장된 연장부를 갖는 복수의 제2 부 게이트들; 상기 제1 부 셀 영역내 상기 적층된 제1 부 게이트들을 관통하는 제1 수직형 채널 패턴 및 상기 제2 부 셀 영역내 상기 적층된 제2 부 게이트들을 관통하는 제2 수직형 채널 패턴; 상기 제1 및 제2 수직형 채널 패턴들의 상단들에 각각 전기적으로 접속되고 나란한 제1 비트라인 및 제2 비트라인; 및 상기 제1 및 제2 비트라인들의 상부를 가로지르는 복수의 스트래핑 라인들을 포함할 수 있다. 상기 각 스트래핑 라인은 상기 스트래핑 영역 내에서 서로 동일한 레벨에 위치한 상기 제1 부 게이트의 연장부 및 상기 제2 부 게이트의 연장부와 전기적으로 접속될 수 있다.
본 발명의 또 다른 실시예에 따른 3차원 반도체 기억 소자는 제1 부 셀 영역, 제2 부 셀 영역과, 상기 제1 및 제2 부 셀 영역들 사이에 배치된 제1 스트래핑 영역을 포함하는 셀 어레이 영역을 갖는 기판; 상기 제1 부 셀 영역의 기판 상에 차례로 적층되되, 각각이 상기 제1 스트래핑 영역 내로 옆으로 연장된 연장부를 갖는 복수의 제1 부 게이트들; 상기 제2 부 셀 영역의 기판 상에 차례로 적층되되, 각각이 상기 제1 스트래핑 영역 내로 옆으로 연장된 연장부를 갖는 복수의 제2 부 게이트들; 상기 제1 부 셀 영역내 상기 적층된 제1 부 게이트들을 관통하는 제1 수직형 채널 패턴 및 상기 제2 부 셀 영역내 상기 적층된 제2 부 게이트들을 관통하는 제2 수직형 채널 패턴; 상기 제1 스트래핑 영역 내에 배치되고, 상기 제1 스트래핑 영역 내 기판의 상면의 일부분과 전기적으로 접속 된 제1 도전 라인; 및 상기 제1 스트래핑 영역 내에 배치되고, 상기 제1 도전 라인의 길이 방향에 수직한(perpendicular) 방향으로 나란히 연장된 복수의 제1 배선들을 포함할 수 있다. 상기 각 제1 배선은 서로 동일한 레벨에 위치한 상기 제1 부 게이트의 연장부 및 상기 제2 부 게이트의 연장부와 전기적으로 접속될 수 있다.
상술된 3차원 반도체 기억 소자에 따르면, 배선들이 상기 스트래핑 영역 내에 배치된 적층된 부 게이트들의 연장부들과 전기적으로 접속된다. 이로써, 부 게이트들 간의 저항을 감소시킬 수 있으며, 또한, 부 게이트들에 동작 전압등을 보다 신속하게 공급할 수 있다. 결과적으로, 신뢰성이 향상되고 고속으로 동작할 수 있는 3차원 반도체 기억 소자를 구현할 수 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 1은 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자를 나타내는 평면도이고, 도 2a, 2b, 2c, 2d 및 2e는 각각 도 1의 절취선 I-I', II-II', III-III', IV-IV' 및 V-V'을 따라 취해진 단면도들이며, 도 3은 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자를 나타내는 사시도이다.
도 1, 도 2a 내지 2e 및 도 3을 참조하면, 기판(100)은 3차원 기억 셀들이 배치되는 셀 어레이 영역(90, cell array region)을 갖는다. 상기 기판(100)은 반도체 물질로 형성될 수 있다. 예컨대, 상기 기판(100)은 실리콘 기판, 실리콘-게르마늄 기판 또는 게르마늄 기판일 수 있다. 상기 셀 어레이 영역(90)은 복수의 부 셀 영역들(85a,85b) 및 상기 부 셀 영역들(85a,85b) 사이에 개재된 적어도 하나의 스트래핑 영역(80, strapping region)을 포함한다. 예컨대, 상기 셀 어레이 영역(90)은 제1 부 셀 영역(85a, first sub-cell region), 제2 부 셀 영역(85b), 및 상기 제1 및 제2 부 셀 영역들(85a,85b) 사이에 개재된 스트래핑 영역(80)을 포함할 수 있다. 상기 제1 부 셀 영역(85a), 스트래핑 영역(80) 및 제2 부 셀 영역(85b)은 상기 기판(100)의 상면에 평행한 제1 방향을 따라 순차적으로 배열될 수 있다. 상기 제1 방향은 도면들에 개시된 x축 방향에 해당할 수 있다.
웰 영역(102, well region)이 상기 셀 어레이 영역(90)의 기판(100) 내에 형성될 수 있다. 상기 웰 영역(102)은 제1 형의 도펀트로 도핑된다. 상기 웰 영역(102)은 평면적으로(in plan view) 상기 셀 어레이 영역(90)의 전역에 형성될 수 있다. 다시 말해서, 상기 웰 영역(102)은 상기 제1 부 셀 영역(85a), 스트래핑 영 역(80) 및 제2 부 셀 영역(85b)의 기판(100)내에 형성될 수 있다. 상기 웰 영역(102)의 상면은 상기 셀 어레이 영역(90)의 기판(100)의 상면과 동일한 레벨(level)일 수 있다.
상기 제1 부 셀 영역(85a)의 기판(100) 상에 복수의 제1 부 게이트들(135a,135au, first sub-gates)이 차례로 적층된다. 상기 적층된 제1 부 게이트들(135a,135au)은 아래위로 서로 이격된다. 상기 적층된 제1 부 게이트들(135a,135au)의 각각은 상기 스트래핑 영역(80) 내로 옆으로 연장된 연장부(135ae)를 갖는다. 상기 제2 부 셀 영역(85b)의 기판(100) 상에 복수의 제2 부 게이트들(135b,135bu)이 차례로 적층된다. 상기 적층된 제1 부 게이트들(135b,135bu)도 아래위로 서로 이격된다. 상기 적층된 제2 부 게이트들(135b,135bu)의 각각은 상기 스트래핑 영역(80) 내로 연장된 연장부(135be)를 갖는다. 상기 적층된 제2 부 게이트들(135b,135bu)의 연장부들(135be)은 상기 적층된 제1 부 게이트들(135a,135au)의 연장부들(135ae)과 옆으로 서로 이격 될 수 있다.
상기 제1 및 제2 부 게이트들(135a,135au,135b,135bu)은 도전 물질로 형성된다. 예컨대, 상기 제1 및 제2 부 게이트들(135a,135au,135b,135bu)은 도핑된 반도체, 금속(ex, 텅스텐, 티타늄, 탄탈늄등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄등) 및/또는 금속-반도체 화합물(ex, 티타늄실리사이드, 텅스텐실리사이드, 니켈실리사이드등) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 제1 및 제2 부 게이트들(135a,135au,135b,135bu)은 서로 동일한 도전 물질을 포함할 수 있다.
유전 패턴들(108a)이 상기 적층된 제1 부 게이트들(135a,135au) 사이 및 상기 적층된 제2 부 게이트들(135b,135bu) 사이에 개재된다. 이로써, 상기 적층된 제1 부 게이트들(135a,135au)은 아래위로 서로 이격 될 수 있으며, 또한, 상기 적층된 제2 부 게이트들(135b,135bu)도 아래위로 서로 이격 될 수 있다. 상기 적층된 제1 부 게이트들(135a,135au) 중에서 최상위의 제1 부 게이트(135au) 상에도 상기 유전 패턴들(108a) 중에 하나가 배치될 수 있으며, 상기 적층된 제2 부 게이트들(135b,135bu) 중에서 최상위의 제2 부 게이트(135bu) 상에도 상기 유전 패턴들(108a) 중에 다른 하나가 배치될 수 있다. 상기 각 유전 패턴(108a)은 그것의 바로 아래에 위치한 제1 부 게이트(135a 또는 135au) 또는 제2 부 게이트(135b 또는 135bu)와 평면적으로 동일한 형태를 가질 수 있다. 따라서, 상기 각 유전 패턴(108a)은 상기 스트래핑 영역(80) 내로 연장된 연장부를 가질 수 있다. 상기 각 유전 패턴(108a)의 연장부는 상기 각 유전 패턴(108a) 바로 아래에 위치한 부 게이트(135a, 135au, 135b 또는 135bu)의 연장부(135ae 또는 135be)을 덮을 수 있다.
버퍼 유전막(104)이 상기 제1 부 게이트들(135a,135au) 중에서 최하위의 제1 부 게이트와 상기 기판(100) 사이, 및 상기 제2 부 게이트들(135b,135bu) 중에서 최하부의 제2 부 게이트와 상기 기판(100) 사이에 개재될 수 있다. 상기 버퍼 유전막(104)은 상기 유전 패턴들(108a)에 비하여 얇을 수 있다. 본 발명의 일 실시예에 따르면, 상기 버퍼 유전막(104)은 생략될 수 있다.
제1 수직형 채널 패턴(115a)이 상기 제1 부 셀 영역(85a)내에 배치된다. 상기 제1 수직형 채널 패턴(115a)은 상기 적층된 제1 부 게이트들(135a,135au), 유전 패턴들(108a) 및 버퍼 유전막(104)을 연속적으로 관통하여 상기 제1 부 셀 영역(85a)의 기판(100)에 접촉될 수 있다. 상기 제1 수직형 채널 패턴(115a)은 상기 웰 영역(102)에 접촉될 수 있다. 상기 제1 수직형 채널 패턴(115a)은 속이 비어 있으며 상기 기판(100)의 상면으로부터 위로 연장된 파이프 형태일 수 있다. 이 경우에, 상기 제1 수직형 채널 패턴(115a)의 내부는 충전 유전 패턴(117)으로 채워질 수 있다. 파이프 형태인 상기 제1 수직형 채널 패턴(115a)은 상단은 캐핑 반도체 패턴(122)에 의하여 닫힌 상태일 수 있다. 상기 제1 수직형 채널 패턴(115a)은 반도체 물질로 형성될 수 있다. 상기 제1 수직형 채널 패턴(115a)은 상기 기판(100)과 동일한 반도체 물질을 포함할 수 있다. 예컨대, 상기 제1 수직형 채널 패턴(115a)은 실리콘, 실리콘-게르마늄 또는 게르마늄으로 형성될 수 있다. 상기 제1 수직형 채널 패턴(115a)은 언도프트 상태(undoped state) 이거나, 상기 제1 형의 도펀트로 도핑될 수 있다. 상기 제1 수직형 채널 패턴(115a)은 단결정 상태 또는 다결정 상태일 수 있다. 상기 캐핑 반도체 패턴(122)은 상기 제1 수직형 채널 패턴(115a)과 동일한 반도체 물질로 형성될 수 있다. 상기 제1 수직형 채널 패턴(115a)의 윗부분에 드레인 영역(120)이 형성될 수 있다. 상기 드레인 영역(120)은 제2 형의 도펀트로 도핑된다. 상기 드레인 영역(120)의 하면은 상기 최상위의 제1 부 게이트(135au)의 상면 보다 높을 수 있다. 상기 캐핑 반도체 패턴(122)도 상기 드레인 영역(120)과 동일한 도펀트로 도핑되는 것이 바람직하다.
본 발명의 일 실시예에 따르면, 상기 제1 수직형 채널 패턴(115a)은 속이 찬 필라 형태(pillar-shaped)일 수 있다. 이 경우에, 상기 충전 유전 패턴(117) 및 캐핑 반도체 패턴(122)은 생략될 수도 있다.
제2 수직형 채널 패턴(115b)이 상기 제2 부 셀 영역(85b)내에 배치된다. 상기 제2 수직형 채널 패턴(115b)은 상기 적층된 제2 부 게이트들(135b,135bu), 유전 패턴들(108a) 및 버퍼 유전막(104)을 연속적으로 관통하여 상기 제2 부 셀 영역(85b)의 기판(100)에 접촉될 수 있다. 상기 제2 수직형 채널 패턴(115b)도 상기 웰 영역(102)에 접촉될 수 있다. 상기 제2 수직형 채널 패턴(115b)은 상기 제1 수직형 채널 패턴(115a)과 동일한 형태이며, 또한, 상기 제2 수직형 채널 패턴(115b)은 상기 제1 수직형 채널 패턴(115a)과 동일한 물질로 형성된다. 상기 제1 및 제2 수직형 채널 패턴들(115a,115b)이 속이 빈 파이프 형태인 경우에, 상기 제2 수직형 채널 패턴(115b) 상에도 상기 캐핑 반도체 패턴(122)이 배치될 수 있다. 상기 제2 수직형 채널 패턴(115b)의 윗부분에도 드레인 영역(120)이 형성된다. 상기 제2 수직형 채널 패턴(115b)의 드레인 영역(120)의 하면은 상기 최상위의 제2 부 게이트(135bu)의 상면 보다 높을 수 있다.
데이터 저장막(132)이 상기 적층된 제1 부 게이트들(135a,135au)과 상기 제1 수직형 채널 패턴(115a) 사이, 및 상기 적층된 제2 부 게이트들(135b,135bu)과 상기 제2 수직형 채널 패턴(115b) 사이에 개재된다. 상기 데이터 저장막(132)은 터널 유전막, 전하저장막 및 블로킹 유전막을 포함할 수 있다. 상기 전하저장막은 상기 터널 유전막 및 블로킹 유전막 사이에 개재된다. 상기 전하저장막은 전하를 축적할 수 있는 깊은 준위의 트랩들을 갖는 유전막을 포함할 수 있다. 예컨대, 상기 전하저장막은 질화막 및/또는 금속 산화막(ex, 알루미늄 산화막 및/또는 하프늄 산 화막등)등을 포함할 수 있다. 상기 터널 유전막은 상기 수직형 채널 패턴들(115a,115b)의 측벽 및 상기 전하저장막 사이에 개재된다. 상기 터널 유전막은 열산화막을 포함할 수 있다. 상기 터널 유전막은 단일층 또는 다층으로 형성될 수 있다. 상기 블로킹 유전막은 상기 전하저장막 및 부 게이트들(135a,135au,135b,135bu) 사이에 개재된다. 상기 블로킹 유전막은 단일층 또는 다층으로 형성될 수 있다. 예컨대, 상기 블로킹 유전막은 실리콘 산화막 및 터널 유전막에 비하여 높은 유전상수를 갖는 고유전막(ex, 알루미늄 산화막 및/또는 하프늄 산화막등과 같은 금속 산화막) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 데이터 저장막(132)은 연장되어 상기 유전 패턴(108a) 및 부 게이트(135a, 135au, 135b 또는 135bu) 사이에 개재될 수 도 있다. 또한, 상기 데이터 저장막(132)은 연장되어 상기 최하위의 제1 부 게이트 및 상기 기판(100) 사이 및 상기 최하위의 제2 부 게이트 및 상기 기판(100) 사이에도 개재될 수 있다. 이에 더하여, 상기 데이터 저장막(132)은 연장되어 상기 최상위의 부 게이트들(135au,135bu) 상에 배치된 유전 패턴들(108)의 상면 상에도 배치될 수 있다.
상기 최하위의 제1 부 게이트 및 상기 최하위의 제2 부 게이트는 접지 선택 트랜지스터들의 게이트들에 해당할 수 있다. 이 경우에, 상기 최하부의 제1 및 제2 부 게이트들 및 상기 제1 및 제2 수직형 채널 패턴들(115a,115b) 사이에 개재된 데이터 저장막(132)은 상기 접지 선택 트랜지스터들의 제1 게이트 유전막들에 해당할 수 있다. 상기 최하위의 제1 및 제2 부 게이트들 및 기판(100) 사이에 개재된 데이터 저장막(132), 또는 데이터 저장막(132)/버퍼 유전막(104)는 상기 접지 선택 트 랜지스터들의 제2 게이트 유전막들에 해당할 수 있다. 상기 최상위의 제1 부 게이트(135au) 및 최상위의 제2 부 게이트(135bu)는 스트링 선택 트랜지스터들의 게이트들에 해당할 수 있다. 이 경우에, 상기 최상위의 제1 및 제2 부 게이트들(135au,135bu) 및 상기 제1 및 제2 수직형 채널 패턴들(115a,115b) 사이에 개재된 데이터 저장막(132)은 상기 스트링 선택 트랜지스터들의 게이트 유전막에 해당할 수 있다. 상기 최하위의 제1 부 게이트 및 상기 최상위의 제1 부 게이트(135au) 사이의 제1 부 게이트들 및 상기 최하부의 제2 부 게이트 및 상기 최상위의 제2 부 게이트(135bu) 사이의 제2 부 게이트들은 셀 트랜지스터들의 게이트들에 해당한다.
도 1 및 도 3에 개시된 바와 같이, 상기 적층된 제1 부 게이트들(135a,135au)은 상기 제1 방향을 따라 연장된 라인 형태일 수 있다. 상기 적층된 제1 부 게이트들(135a,135au)를 제1 부 게이트 스택(first sub-gate stack)이라 정의한다. 복수의 상기 제1 수직형 채널 패턴들(115a)이 상기 제1 부 셀 영역(85a) 내에 배치되어 하나의 상기 제1 부 게이트 스택을 관통한다. 상기 제1 부 게이트 스택을 관통하는 복수의 제1 수직형 채널 패턴들(115a)은 상기 제1 방향을 따라 배열되며 서로 이격된다. 이와 마찬가지로, 상기 적층된 제2 부 게이트들(135b,135bu)은 상기 제1 방향을 따라 연장된 라인 형태일 수 있다. 상기 적층된 제2 부 게이트들(135b,135bu)를 제2 부 게이트 스택이라 정의한다. 복수의 상기 제2 수직형 채널 패턴들(115b)이 상기 제2 부 셀 영역(85b) 내에 배치되어 하나의 상기 제2 부 게이트 스택을 관통한다. 상기 제2 부 게이트 스택을 관통하는 복수의 제2 수직형 채널 패턴들(115b)은 상기 제1 방향을 따라 배열되며 서로 이격된다. 상기 제1 및 제2 부 게이트 스택들은 상기 제1 방향을 따라 배열되어 하나의 행을 이룬다. 이로써, 상기 제1 및 제2 부 게이트 스택들을 관통하는 상기 제1 수직형 채널 패턴들(115a) 및 제2 수직형 채널 패턴들(115b)도 상기 제1 방향을 따라 배열되어 하나의 행을 이룰 수 있다.
상기 하나의 행을 이루는 상기 제1 부 게이트 스택(즉, 적층된 제1 부 게이트들(135a,135au)), 제2 부 게이트 스택(즉, 적층된 제2 부 게이트들(135b,135bu)), 제1 수직형 채널 패턴들(115a) 및 제2 수직형 채널 패턴들(115b)은 하나의 수직형 스트링 그룹(vertical type string group)에 포함된다. 도 1 및 도 3에 도시된 바와 같이, 상기 셀 어레이 영역(90) 내에 복수의 상기 수직형 스트링 그룹들이 상기 제1 방향으로 연장되어 나란히 배열된다. 상기 복수의 수직형 스트링 그룹들은 상기 기판(100)의 상면에 평행하고 상기 제1 방향(perpendicular) 제2 방향으로 서로 이격된다. 상기 제2 방향은 도 1 및 3에 개시된 y축 방향에 해당할 수 있다. 이로써, 상기 제1 셀 부 영역(85a) 내에 제1 수직형 채널 패턴들(115a)은 행들 및 열들을 따라 2차원적으로 배열될 수 있으며, 또한, 상기 제2 셀 부 영역(85b) 내에 상기 제2 수직형 채널 패턴들(115b)이 행들 및 열들을 따라 2차원적으로 배열될 수 있다.
도1, 도 2a 및 도 3에 개시된 바와 같이, 상기 각 수직형 스트링 그룹 내 상기 적층된 제1 부 게이트들(135a,135au)의 연장부들(135ae)은 상기 스트래핑 영역(80) 내에서 계단형 구조(stair-step structure)로 구현될 수 있다. 예컨대, 상기 적층된 제1 부 게이트들(135a,135au)의 연장부들(135ae) 중에서 상대적으로 낮 게 위치한 것은 상대적으로 높게 위치한 것에 비하여 상기 제1 방향으로 긴 길이를 가질 수 있다. 다시 말해서, 상기 적층된 제1 부 게이트들(135a,135au)의 연장부들(135ae) 중에서 상대적으로 낮게 위치한 것은 상대적으로 높게 위치한 것과 중첩되지 않는 부분을 포함할 수 있다.
상기 각 수직형 스트링 그룹 내 상기 적층된 제2 부 게이트들(135b,135bu)의 연장부들(135be)도 상기 스트래핑 영역(80) 내에서 계단형 구조로 구현될 수 있다. 상기 적층된 제2 부 게이트들(135b,135bu)의 연장부들(135be) 중에서 상대적으로 낮게 위치한 것은 상대적으로 높게 위치한 것에 비하여 상기 제1 방향으로 긴 길이를 가질 수 있다. 즉, 상기 적층된 제1 부 게이트들(135a,135au)의 연장부들(135ae) 중에서 상대적으로 낮게 위치한 것은 상대적으로 높게 위치한 것과 중첩되지 않는 부분을 포함할 수 있다.
상기 스트래핑 영역(80) 내에서 상기 적층된 제1 부 게이트들(135a,135au)의 연장부들(135ae)은 상기 제1 방향으로 내려가는(downward) 계단형 구조일 수 있으며, 상기 적층된 제2 부 게이트들(135b,135bu)의 연장부들(135ae)은 상기 제1 방향으로 올라가는(upward) 계단형 구조일 수 있다. 도 2a에 개시된 바와 같이, 상기 각 수직형 스트링 그룹 내에서, 상기 적층된 제1 부 게이트들(135a,135au)의 연장부들(135ae)들은 상기 스트래핑 영역(80)의 중심을 기준으로 하여 상기 적층된 제2 부 게이트들(135b,135bu)의 연장부들(135be)과 대칭적일 수 있다.
도 1, 도 2a 및 도 2e에 개시된 바와 같이, 상기 스트래핑 영역(80) 내에 복수의 캐핑 절연 패턴들(124a)이 배치될 수 있다. 상기 캐핑 절연 패턴들(124a)은 상기 제2 방향으로 서로 이격될 수 있다. 상기 캐핑 절연 패턴들(124a)은 상기 수직형 스트링 그룹들에 각각 포함될 수 있다. 상기 각 캐핑 절연 패턴(124a)은 상기 최상위의 제1 및 제2 부 게이트들 (135au,135bu) 아래에 위치한 제1 부 게이트들(135a)의 연장부들(135ae) 및 제2 부 게이트들(135b)의 연장부들(135be)을 덮는다. 상기 캐핑 절연 패턴(124a)은 상기 최상위의 제1 및 제2 부 게이트들(135au,135bu)의 연장부들(135ae,135be)는 덮지 않을 수 있다. 상기 각 캐핑 절연 패턴(124a)은 상기 유전 패턴들(108a)의 연장부들의 측벽에 정렬된 측벽을 가질 수 있다. 상기 캐핑 절연 패턴(124a)의 상면은 상기 최상위의 제1 및 제2 부 게이트들(135au,135bu) 상에 위치한 최상위의 유전 패턴들(108a)의 상면과 공면을 이룰 수 있다. 상기 캐핑 절연 패턴(124a)은 상기 유전 패턴들(108a)과 동일한 식각율을 갖는 절연물질로 형성될 수 있다. 예컨대, 상기 캐핑 절연 패턴(124a)은 상기 유전 패턴들(108a)과 동일한 물질로 형성될 수 있다. 일 실시예에 따르면, 상기 데이터 저장막(132)은 연장되어 상기 캐핑 절연 패턴(124a)의 상면 상에도 배치될 수 있다. 물론, 상기 데이터 저장막(132)은 상기 캐핑 절연 패턴(124a)의 상면을 덮지 않을 수도 있다.
인접한 상기 수직형 스트링 그룹들 사이에 소자 분리 패턴(136)이 배치될 수 있다. 상기 소자분리 패턴(136)은 상기 제1 방향으로 연장되어 상기 제1 부 셀 영역(85a), 스트래핑 영역(80) 및 제2 부 셀 영역(85b)을 지날 수 있다. 상기 소자분리 패턴(136)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있다.
상기 소자 분리 패턴(136) 아래의 기판(100) 내에 공통 소오스 영역(130)이 배치된다. 상기 공통 소오스 영역(130)은 상기 제2 형의 도펀트로 도핑 된다. 상기 공통 소오스 영역(130)은 상기 웰 영역(102) 내에 배치된다. 좀더 구체적으로, 상기 공통 소오스 영역(130)의 하면은 상기 웰 영역(102)의 하면 보다 높다. 이로써, 상기 공통 소오스 영역(130)의 하면은 상기 웰 영역(102)에 의하여 덮혀 진다. 상기 공통 소오스 영역(130)의 상면은 상기 기판(100)의 상면과 동일한 레벨인 것이 바람직하다. 상기 공통 소오스 영역(130)은 상기 제1 방향으로 연장된 라인 형태일 수 있다. 상기 공통 소오스 영역(130)은 상기 제1 부 셀 영역(85a), 스트래핑 영역(80) 및 제2 부 셀 영역(85b) 내에 연속적으로 배치될 수 있다. 상기 셀 어레이 영역(90) 내에 복수의 상기 공통 소오스 영역들(130)이 나란히 배치된다. 상기 공통 소오스 영역들(130)은 상기 제2 방향으로 서로 이격된다. 인접한 한 쌍의 공통 소오스 영역들(130) 사이에 상기 수직형 스트링 그룹이 배치될 수 있다.
제1 층간 유전막(137)이 상기 수직형 스트링 그룹들 및 소자 분리 패턴들(136) 상에 배치될 수 있다. 제1 비트라인(145a)이 상기 제1 부 셀 영역(85a)의 제1 층간 유전막(137) 상에 배치된다. 상기 제1 비트라인(145a)은 상기 제1 수직형 채널 패턴(115a)의 상단에 전기적으로 접속된다. 구체적으로, 상기 제1 비트라인(145a)은 상기 제1 수직형 채널 패턴(115a)의 드레인 영역(120)에 전기적으로 접속된다. 상기 제1 부 셀 영역(85a) 내에 복수의 상기 제1 비트라인들(145a)이 상기 제2 방향으로 나란히 연장될 수 있다. 상기 각 제1 비트라인(145a)은 상기 제2 방향을 따라 배열되어 하나의 열을 이루고 상기 수직형 스트링 그룹들 내에 각각 포함된 제1 수직형 채널 패턴들(115a)의 상단들에 전기적으로 접속된다.
이와 마찬가지로, 제2 비트라인(145b)이 상기 제2 부 셀 영역(85b)의 제1 층간 유전막(137) 상에 배치될 수 있다. 상기 제2 비트라인(145b)은 상기 제2 수직형 채널 패턴(115b)의 상단에 전기적으로 접속된다. 상기 제2 비트라인(145b)은 상기 제2 수직형 채널 패턴(115b)의 드레인 영역(120)에 전기적으로 접속된다. 상기 제2 부 셀 영역(85b) 내에 복수의 상기 제2 비트라인들(145b)이 상기 제2 방향으로 나란히 연장될 수 있다. 상기 각 제2 비트라인(145b)은 상기 제2 방향을 따라 배열되어 하나의 열을 이루고 상기 수직형 스트링 그룹들 내에 각각 포함된 제2 수직형 채널 패턴들(115b)의 상단들에 전기적으로 접속된다.
상기 제1 및 제2 비트라인들(145a,145b)은 서로 동일한 레벨에 위치하는 것이 바람직하다. 다시 말해서, 상기 제1 및 제2 비트라인들(145a,145b)은 상기 상기 기판(100)의 상면으로부터 동일한 높이에 위치하는 것이 바람직하다. 상기 제1 및 제2 비트라인들(145a,145b)은 서로 동일한 도전 물질로 형성될 수 있다. 상기 제1 및 제2 비트라인들(145a,145b)은 금속(ex, 텅스텐, 티타늄, 탄탈늄, 알루미늄 및/또는 구리등) 및/또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄등) 등으로 형성될 수 있다. 상기 제1 및 제2 비트라인들(145a,145b)은 상기 제1 층간 유전막(137)을 관통하여 상기 캐핑 반도체 패턴(122)과 접속되는 비트라인 콘택 필라들(139, bitline contact pillar)을 경유하여 상기 제1 및 제2 수직형 채널 패턴들(115a,115b)의 상단들에 각각 전기적으로 접속될 수 있다.
상기 기판(100)의 상부에 복수의 스트래핑 라인들(160a,160b)이 상기 제1 방향으로 나란히 연장된다. 상기 스트래핑 라인들(160a,160b)은 배선들에 해당할 수 있다. 상기 스트래핑 라인들(160a,160b)은 상기 제1 부 셀 영역(85a), 스트래핑 영역(80) 및 제2 부 셀 영역(85b) 내에 연속적으로 배치될 수 있다. 상기 스트래핑 라인들(160a,160b)은 상기 제1 및 제2 비트라인들(145a,145b)의 상부를 가로지를 수 있다. 상기 스트래핑 라인들(160a,160b) 및 상기 제1 및 제2 비트라인들(145a,145b)은 서로 절연된다. 예컨대, 상기 제2 층간 유전막(152)이 상기 제1 및 제2 비트라인들(146a,145b) 및 제1 층간 유전막(137) 상에 배치되고, 상기 스트래핑 라인들(160a,160b)은 상기 제2 층간 유전막(152) 상에 배치될 수 있다.
상기 스트래핑 라인들(160a,160b)은 복수의 제1 스트래핑 라인들(160a) 및 복수의 제2 스트래핑 라인들(160b)을 포함한다. 상기 각 제1 스트래핑 라인(160a)은 상기 각 수직형 스트링 그룹 내 최상위의 제1 부 게이트(135au)의 연장부(135ae) 및 최상위의 제2 부 게이트(135bu)의 연장부(135be)에 전기적으로 접속된다. 이로써, 상기 제1 스트래핑 라인들(160a)의 개수는 상기 수직형 스트링 그룹들의 개수와 동일할 수 있다.
상기 각 제2 스트래핑 라인(160b)은 상기 최상위의 제1 및 제2 부 게이트들(135au,135bu)의 연장부들 보다 아래에 배치됨과 더불어 동일한 레벨에 위치한 복수의 제1 부 게이트들(135a)의 연장부들(135ae) 및 복수의 제2 부 게이트들(135b)의 연장부들(135be)에 전기적으로 접속된다. 상기 각 제2 스트래핑 라인(160b)에 전기적으로 접속된 복수의 제1 부 게이트들(135a) 및 복수의 제2 부 게이트들(135b)은 상기 복수의 수직형 스트링 그룹들에 각각 포함된다. 이로써, 상기 제2 스트래핑 라인들(160b)의 개수는 상기 최상위의 제1 부 게이트(135au)를 제외 한 제1 부 게이트들(135a)의 적층된 층수와 동일할 수 있다. 다시 말해서, 상기 각 제1 스트래핑 라인(160a) 및 복수의 제2 스트래핑 라인들(160b)은 상기 적층된 제1 부 게이트들(135a,135au)의 연장부들(135ae)에 각각 전기적으로 접속됨과 더불어, 상기 적층된 제2 부 게이트들(135b,135bu)의 연장부들(135be)에 각각 전기적으로 접속된다.
상기 스트래핑 영역(80) 내에 복수의 제1 국소 배선들(147a) 및 복수의 제2 국소 배선들(147b)이 배치될 수 있다. 상기 제1 및 제2 국소 배선들(147a,147b)은 상기 제2 방향으로 나란히 연장될 수 있다. 즉, 상기 제1 및 제2 국소 배선들(147a,147b)은 상기 제1 및 제2 비트라인들(145a,145b)과 평행할 수 있다. 상기 제1 및 제2 국소 배선들(147a,147b)은 상기 제1 및 제2 비트라인들(145a,145b)과 동일한 레벨에 위치할 수 있다. 즉, 상기 제1 및 제2 국소 배선들(147a,147b)은 상기 제2 층간 유전막(152) 및 제1 층간 유전막(137) 사이에 개재될 수 있다. 상기 각 제1 국소 배선(147a)은 상기 최상위의 제1 부 게이트(135au) 아래에 배치되고 동일한 레벨에 위치한 제1 부 게이트들(135a)의 연장부들(135ae)에 전기적으로 접속된다. 상기 각 제2 국소 배선(147b)은 상기 최상위의 제2 부 게이트(135bu) 아래에 배치되고 동일한 레벨에 위치한 제2 부 게이트들(135b)의 연장부들(135be)에 전기적으로 접속된다.
상기 제1 국소 배선(147a) 및 상기 제1 부 게이트(135a)의 연장부(135ae) 사이에 콘택 필라(141)가 배치된다. 상기 콘택 필라(141)는 제1 층간 유전막(137), 캐핑 절연 패턴(124a), 유전 패턴(108a)의 연장부 및 데이터 저장막(132)의 연장부 를 연속적으로 관통하여 상기 제1 부 게이트(135a)의 연장부(135ae)와 접촉될 수 있다. 상기 각 제1 국소 배선(147a) 아래에 상기 제2 방향을 따라 배열된 복수의 콘택 필라들(141)이 배치될 수 있다. 상기 각 제1 국소 배선(147a) 아래에 배치된 콘택 필라들(141)은 동일한 레벨에 위치한 제1 부 게이트들(135a)의 연장부들(135ae)에 각각 접속된다. 이와 마찬가지로, 상기 제2 국소 배선(147b) 및 제2 부 게이트(135b)의 연장부(135be) 사이에도 콘택 필라(141)가 배치될 수 있다. 상기 각 제2 국소 배선(147b) 아래에 동일한 레벨에 위치한 제2 부 게이트들(135b)의 연장부들(135be)에 각각 접속된 복수의 콘택 필라들(141)이 배치될 수 있다. 상기 제1 및 제2 국소 배선들(147a,147b)은 상기 제1 및 제2 비트라인들(145a,145b)과 동일한 도전 물질로 형성될 수 있다.
도 1, 도 2a 및 도 3에 개시된 바와 같이, 제1 도전 패드(146a, first conductive pad)가 상기 각 최상위의 제1 부 게이트(135au)의 연장부(135ae) 상부에 배치될 수 있으며, 제2 도전 패드(146b)가 상기 각 최상위의 제2 부 게이트(135bu)의 연장부(135be) 상부에 배치될 수 있다. 상기 복수의 수직형 스트링 그룹들에 각각 대응되는 복수의 상기 제1 도전 패드들(146a)이 상기 제2 방향을 따라 서로 이격되어 배열될 수 있다. 이와 마찬가지로, 상기 복수의 수직형 스트링 그룹들에 각각 대응되는 복수의 상기 제2 도전 패드들(146b)이 상기 제2 방향을 따라 서로 이격되어 배열될 수 있다. 상기 제1 및 제2 도전 패드들(146a,146b)은 상기 제1 및 제2 비트라인들(145a,145b)과 동일한 레벨에 위치할 수 있다. 상기 제1 및 제2 도전 패드들(146a,146b)은 상기 제1 층간 유전막(137) 상에 배치되고, 상기 제 2 층간 유전막(152) 아래에 배치된다. 상기 제1 도전 패드(146a)는 그 아래에 배치된 제1 콘택 필라(140a)에 의하여 상기 최상위의 제1 부 게이트(135au)의 연장부(135ae)와 전기적으로 접속될 수 있다. 상기 제1 콘택 필라(140a)는 상기 제1 층간 유전막(137), 유전 패턴(108a) 및 데이터 저장막(132)의 연장부를 관통할 수 있다. 상기 제2 도전 패드(146b)는 그 아래에 배치된 제2 콘택 필라(140b)에 의하여 상기 최상위의 제2 부 게이트(135bu)의 연장부(135be)와 전기적으로 접속될 수 있다. 상기 제2 콘택 필라(140b)는 상기 제1 층간 유전막(137), 유전 패턴(108a) 및 데이터 저장막(132)의 연장부를 관통할 수 있다. 상기 제1 및 제2 도전 패드들(146a,146b)은 상기 제1 및 제2 비트라인들(145a,145b)과 동일한 도전 물질로 형성될 수 있다.
상기 각 제1 스트래핑 라인(160a)은 상기 제1 및 제2 도전 패드들(146a,146b)를 경유하여 상기 최상위의 부 게이트들(135au,135bu)의 연장부들(135ae,135be)과 전기적으로 접속될 수 있다. 상기 각 제1 스트래핑 라인(160a)은 상기 제2 층간 유전막(152)을 관통하는 제1 스트래핑 콘택 필라들(155a)을 각각 경유하여 제1 및 제2 도전 패드들(146a,146b)과 각각 전기적으로 접속될 수 있다.
상기 각 제2 스트래핑 라인(160b)은 서로 동일한 레벨에 위치한 제1 부 게이트들(135a)의 연장부들(135ae) 및 제2 부 게이트들(135b)의 연장부들(135be)에 전기적으로 접속된 제1 국소 배선(147a) 및 제2 국소 배선(147b)에 전기적으로 접속된다. 상기 각 제2 스트래핑 라인(160b)은 상기 제2 층간 유전막(152)을 관통하는 제2 스트래핑 콘택 필라들(155b)에 의하여 상기 제1 국소 배선(147a) 및 제2 국 소 배선(147b)에 전기적으로 접속될 수 있다.
상기 스트래핑 라인들(160a,160b)은 상기 부 게이트들(135a,135au,135b,135bu)에 비하여 낮은 비저항을 갖는 것이 바람직하다. 예를 들면, 상기 스트래핑 라인들(160a,160b)은 알루미늄 및/또는 구리등을 포함할 수 있다.
낮은 비저항을 갖는 상기 스트래핑 라인들(160a,160b)이 상기 스트래핑 영역(80)내 계단형 구조의 제1 부 게이트들의 연장부들(135ae) 및 제2 부 게이트들의 연장부들(135be)에 접속된다. 이에 따라, 상기 스트래핑 라인들(160a,160b)을 통하여 상기 부 게이트들(135a,135au,135b,135bu)에 보다 신속하게 동작 전압들을 공급할 수 있다. 다시 말해서, 상기 스트래핑 라인들(160a,160b)로 인하여 상기 부 게이트들(135a,135au,135b,135bu)과 전원 간의 저항을 감소시킬 수 있다. 또한, 상기 스트래핑 라인들(160a,160b)로 인하여 상기 제1 부 게이트들(135a,135au) 및 상기 제2 부 게이트들(135b,135bu)에 실질적으로 균일하게 동작전압들을 인가할 수 있다. 결과적으로, 우수한 신뢰성의 3차원 반도체 기억 소자를 구현할 수 있으며, 또한, 고속으로 동작할 수 있는 3차원 반도체 기억 소자를 구현할 수 있다.
도 2c, 도 2d 및 도 3에 개시된 바와 같이, 상기 제1 스트래핑 라인들(160a) 및 제2 스트래핑 라인들(160b)은 서로 동일한 레벨에 위치할 수 있다. 이때, 도 1에 개시된 바와 같이, 상기 제1 스트래핑 라인들(160a)은 상기 제2 방향으로 등 간격으로 배열될 수 있다. 이때, 인접한 한 쌍의 제1 스트래핑 라인들(160a) 사이에 하나 또는 복수의 제2 스트래핑 라인들(160b)이 배치될 수 있다. 상기 제2 스트래핑 라인들(160b)은 상기 국소 배선들(147a,147b)에 의하여 평면적으로 주변회로에 의해 요구되는 위치에 임의대로 배치시킬 수 있다.
도 1, 도 2a, 도 2e 및 도 3에 개시된 바와 같이, 상기 스트래핑 영역(80) 내에 상기 제2 방향으로 연장된 도전 라인(150a)이 배치될 수 있다. 즉, 상기 도전 라인(150a)은 상기 비트라인들(145a,145b)과 평행할 수 있다. 상기 도전 라인(150a)은 상기 스트래핑 영역(80)내 기판(100)의 상면의 일부분과 전기적으로 접속될 수 있다. 상기 도전 라인(150a)은 상기 스트래핑 영역(80)내 기판(100)에 형성된 공통 소오스 영역들(130)의 일부분들과 전기적으로 접속될 수 있다. 상기 도전 라인(150a)은 상기 공통 소오스 영역(130)에 비하여 낮은 비저항을 갖는 도전 물질을 포함하는 것이 바람직하다. 상기 도전 라인(150a)은 상기 비트라인들(145a,145b)과 동일한 레벨에 위치할 수 있다. 즉, 상기 도전 라인(150a)은 상기 제1 층간 유전막(137) 상에 배치되고, 상기 제2 층간 유전막(152)에 의하여 덮혀질 수 있다. 상기 도전 라인(150a)은 비트라인들(145a,145b)과 동일한 물질로 형성될 수 있다.
상기 도전 라인(150a)은 그 아래에 배치된 콘택 필라들(143)에 의하여 상기 공통 소오스 영역들(130)과 전기적으로 접속될 수 있다. 상기 콘택 필라(143)는 상기 제1 층간 유전막(137), 소자 분리 패턴(136) 및 버퍼 유전막(104)을 연속적으로 관통하여 상기 공통 소오스 영역(130)에 접촉될 수 있다. 상기 도전 라인(150a)을 통하여 상기 공통 소오스 영역(130)에 기준 전압을 공급할 수 있다. 상기 공통 소오스 영역(130)에 비하여 낮은 비저항을 갖는 상기 도전 라인(150a)에 신속하게 기 준 전압을 공급할 수 있다. 또한, 상기 스트래핑 영역(80)에 상기 도전 라인(150a)이 배치됨으로써, 상기 제1 부 셀 영역(85a)의 공통 소오스 영역(130) 및 상기 제2 부 셀 영역(85b)의 공통 소오스 영역(130)에 보다 신속하게 기준전압을 공급할 수 있다.
본 발명의 일 실시예에 따르면, 상기 스트래핑 영역(80) 내 기판(100)의 상면의 일부에 전기적으로 접속된 도전 라인은 웰 영역(102)에 웰 전압을 공급할 수도 있다. 이를 도 2f를 참조하여 설명한다.
도 2f는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자에 포함된 스트래핑 영역내 기판의 일부와 전기적으로 접속된 도전 라인의 변형예를 설명하기 위하여 도 1의 절취선 V-V'을 따라 취해진 단면도이다.
도 2f를 참조하면, 본 발명의 일 실시예에 따른 도전 라인(150b)은 스트래핑 영역(80)의 기판(100)에 형성된 웰 영역(102)과 전기적으로 접속될 수 있다. 상기 도전 라인(150b)은 그 아래에 배치된 적어도 하나의 콘택 필라(143a)에 의하여 상기 웰 영역(102)과 전기적으로 접속될 수 있다. 상기 콘택 필라(143a)는 상기 제1 층간 유전막(137), 데이터 저장막(132)의 연장부, 캐핑 절연 패턴(124a) 및 버퍼 유전막(104)을 연속적으로 관통하여 상기 스트래핑 영역(80)내 기판(100)의 상면 일부와 접촉될 수 있다. 상기 콘택 필라(143a)가 접촉된 기판(100) 내에 웰 픽업 영역(144)이 배치될 수 있다. 이에 따라, 상기 콘택 필라(143a)는 상기 웰 픽업 영역(144)을 통하여 상기 웰 영역(102)에 전기적으로 접속될 수 있다. 상기 웰 픽업 영역(144)은 상기 웰 영역(102)과 동일한 타입(즉, 제1 형)의 도펀트로 도핑될 수 있다. 이때, 상기 웰 픽업 영역(144)의 도펀트 농도는 상기 웰 영역(102)의 도펀트 농도 보다 높은 것이 바람직하다. 상기 도전 라인(150b)은 도 2a 및 2e의 도전 라인(150a)과 같이 비트라인들(145a,145b)과 동일한 레벨에 위치할 수 있으며, 비트라인들(145a,145b)과 동일한 물질로 형성될 수 있다.
도 1에 개시된 바와 같이, 상기 제1 스트래핑 라인들(160a)은 등 간격으로 배치될 수 있다. 이와는 다르게, 상기 제1 스트래핑 라인들(160a) 및 제2 스트래핑 라인들(160b)은 다양한 간격 및/또는 평면적 위치에 배치될 수 있다. 이러한 스트래핑 라인들(160a,160b)의 평면적 위치와 관련된 변형예들을 도면들을 참조하여 설명한다.
도 4a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 다른 변형예를 나타내는 평면도이다.
도 4a를 참조하면, 제1 스트래핑 라인들(160a)은 복수의 라인 그룹들을 포함할 수 있다. 상기 각 라인 그룹은 제1 간격(D1)으로 이격된 한 쌍의 제1 스트래핑 라인들(160a)을 포함한다. 상기 복수의 라인 그룹들은 상기 제2 방향으로 제2 간격(D2)으로 이격된다. 이때, 상기 제2 간격(D2)은 상기 제1 간격(D1)에 비하여 작은 것이 바람직하다. 상기 제2 간격(D2)으로 이격된 인접한 상기 라인 그룹들 사이에 배치된 제2 스트래핑 라인(160b)의 개수는 상기 제1 간격(D1)으로 이격된 상기 한 쌍의 제1 스트래핑 라인들(160a) 사이에 개재된 제2 스트래핑 라인(160b)의 개수 보다 작을 수 있다. 다시 말해서, 상기 제1 스트래핑 라인들(160a)은 서로 다른 길이의 상기 제1 간격(D1) 및 제2 간격(D2)으로 이격될 수 있다. 이때, 상대적 으로 좁은 제2 간격(D2)으로 이격된 한 쌍의 제1 스트래핑 라인들(160a) 사이에 m개(m은 자연수)의 제2 스트래핑 라인(160b)을 배치시키고, 상대적으로 넓은 제1 간격(D1)으로 이격된 한 쌍의 제1 스트래핑 라인들(160a) 사이에 상기 m개 보다 많은 n개의 제2 스트래핑 라인들(160b)을 배치시킬 수 있다. 이로써, 상기 수직형 스트링 그룹들 간의 간격 및/도는 상기 라인 형태의 부 게이트들(135a,135au,135b,135bu)의 선폭을 감소시킬 수 있다. 그 결과, 보다 고집적화된 3차원 기억 소자를 구현할 수 있다. 본 변형예에 따르면, 상기 제1 및 제2 스트래핑 라인들(160a,160b)을 모두 등 간격으로 배치시킬 수도 있다.
제1 및 제2 도전 패드들(146a,146b)의 상기 제2 방향으로의 길이를 조절하여 상기 제1 스트래핑 라인들(160a)을 상기 제1 간격(D1) 및 제2 간격(D2)으로 배열시킬 수 있다.
도 4b는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 평면도이다.
도 4b를 참조하면, 본 변형예에 따르면, 제1 스트래핑 라인들(160a) 중에 적어도 하나는 그것에 전기적으로 접속되는 최상위의 제1 및 제2 부 게이트들(135au,135bu)과 중첩되지 않을 수 있다. 구체적으로, 제1 및 제2 도전 패드들(146a,146b)의 제2 방향(ex, y축 방향)으로의 길이들을 임의로 조절하여 상기 제1 스트래핑 라인들(160a) 및 제2 스트래핑 라인들(160b)의 간격을 조절할 수 있다. 이 경우에, 상기 수직형 스트링 그룹들간의 간격 및 부 게이트들(135a,135au,135b,135bu)의 선폭을 더욱 감소시킬 수 있다. 또한, 상기 제1 및 제2 스트래핑 라인들(160a,160b)을 주변회로가 요구하는 평면적 위치로 보다 용이하게 배열시킬 수 있다.
도 4c는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 평면도이다.
도 4c를 참조하면, 상기 기판(100)은 상기 셀 어레이 영역(90) 일 측에 위치한 외부 영역(95)을 더 포함할 수 있다. 상기 셀 어레이 영역(90) 및 외부 영역(95)은 제2 방향(도면에서 y축 방향)을 따라 배열될 수 있다. 이때, 상기 제2 스트래핑 라인들(160b) 중에서 일부는 상기 셀 어레이 영역(90) 내에 배치되고, 다른 일부는 상기 외부 영역(95) 내에 배치될 수 있다. 이 경우에, 적어도 상기 외부 영역(95)에 배치된 제2 스트래핑 라인(160)과 전기적으로 접속되는 제1 및 제2 국소 배선들(147a,147b)은 상기 외부 영역(95) 내로 연장되는 것이 바람직하다. 도 4c에 도시된 바와 같이, 모든 국소 배선들(147a,147b)이 상기 외부 영역(95) 내로 연장될 수도 있다. 본 변형예에 따르면, 상기 제1 스트래핑 라인들(160a)은 상기 수직형 스트링 그룹들의 상부에 각각 배치될 수 있으며, 인접한 한 쌍의 제1 스트래핑 라인들(160a) 사이에 하나의 제2 스트래핑 라인(160b)이 배치될 수 있다. 상기 제1 스트래핑 라인들(160a) 사이에 배치되지 못한 제2 스트래핑 라인(160b)은 상기 외부 영역(95)내에 배치될 수 있다. 이 경우에, 상기 수직형 스트링 그룹들의 간격 및/또는 부 게이트들(135a,135au,135b,135bu)의 선폭은 최소화될 수 있다. 또한, 상기 제1 및 제2 스트래핑 라인들(160a,160b)은 등 간격으로 배열될 수 있다.
한편, 상술된 3차원 반도체 기억 소자에서, 상기 스트래핑 영역(80) 내 도 전 라인(150a 또는 150b)은 공통 소오스 영역(130) 또는 웰 영역(102)과 전기적으로 접속될 수 있다. 본 발명의 일 변형예에 따르면, 3차원 반도체 기억 소자는 공통 소오스 영역(130)에 접속된 도전 라인(150a) 및 웰 영역(102)에 접속된 도전 라인(150b)을 모두 포함할 수 있다. 이를 도면을 참조하여 설명한다.
도 4d는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 평면도이다.
도 4d를 참조하면, 기판(100)은 셀 어레이 영역(90)을 갖는다. 상기 셀 어레이 영역(90)은 제1, 제2 및 제3 부 셀 영역들(85a,85b,85c)과, 제1 및 제2 스트래핑 영역들(80,80a)을 포함할 수 있다. 상기 제1 스트래핑 영역(80)은 상기 제1 및 제2 부 셀 영역들(85a,85b) 사이에 개재되고, 상기 제2 스트래핑 영역(80a)은 상기 제2 및 제3 부 셀 영역들(85b,85c) 사이에 개재될 수 있다.
상기 제1 및 제2 부 셀 영역들(85a,85b) 및 제1 스트래핑 영역(80) 내의 기억 소자의 구조들은 도 1, 도 2a 내지 도 2e 및 도 3을 참조하여 설명한 것과 동일할 수 있다. 다만, 상기 제2 부 셀 영역들(85b)의 기판 상에 적층된 제2 부 게이트들의 각각은 상기 제2 스트래핑 영역(80a) 내로 옆으로 연장된 연장부(135be1)을 더 포함할 수 있다. 상기 제3 부 셀 영역(85c)의 기판 상에 제3 부 게이트들이 차례로 적층된다. 상기 적층된 제3 부 게이트들의 각각은 상기 제2 스트래핑 영역(80a)내로 옆으로 연장된 연장부(135ce)를 갖는다. 상기 적층된 제3 부 게이트들의 연장부들(135ce)은 계단형 구조를 갖는 것이 바람직하다. 제3 수직형 채널 패턴(115c)이 상기 적층된 제3 부 게이트들을 연속적으로 관통한다. 제3 수직형 채널 패턴(115c)은 제1 수직형 채널 패턴(115a)과 동일한 형태 및 동일한 물질로 형성될 수 있다. 또한, 상기 제3 수직형 채널 패턴(115c)의 윗부분에는 드레인 영역이 형성될 수 있다. 상기 제3 수직형 채널 패턴(115c) 및 상기 적층된 제3 부 게이트들 사이에 데이터 저장막이 개재되며, 상기 적층된 제3 부 게이트들 사이에는 유전 패턴들이 각각 개재될 수 있다. 제3 비트라인(147c)이 상기 제3 수직형 채널 패턴(115c)의 상단에 전기적으로 접속된다. 상기 제3 비트라인(147c)은 제1 및 제2 비트라인들(147a,147b)과 동일한 물질로 형성되며, 동일한 레벨에 위치한다. 상기 적층된 제3 부 게이트들은 제1 방향으로 연장된 라인 형태일 수 있다. 상기 제1 방향은 도면의 x축 방향에 해당할 수 있다.
도 1, 도 2a 내지 도 2e 및 도 3을 참조하여 설명한 각 수직형 스트링 그룹은 상기 적층된 제3 부 게이트들 및 상기 제3 수직형 채널 패턴(115c)을 더 포함할 수 있다. 도 1, 도 2a 내지 도 2e 및 도 3을 참조하여 설명한 공통 소오스 영역(130)은 더 연장되어 상기 제2 스트래핑 영역(80a) 및 제3 부 셀 영역(85c) 내에 연속적으로 배치되며, 웰 영역(102) 역시 제2 스트래핑 영역(80a) 및 제3 부 셀 영역(85c) 내 기판(100) 내로 연장된다.
상기 제2 스트래핑 영역(80a) 내에 제2 방향으로 나란히 연장된 제3 국소 배선들(147c) 및 제4 국소 배선들(147d)이 배치될 수 있다. 상기 제2 방향은 도면의 y축 방향에 해당할 수 있다. 상기 제3 및 제4 국소 배선들(147c,147d)은 제1 및 제2 국소 배선들(147a,147b)과 평행하다. 상기 각 제3 국소 배선(147c)은 최상위의 제2 부 게이트 아래에 배치됨과 더불어 동일한 레벨에 위치한 제2 부 게이트들의 연장부들(135be1)에 전기적으로 접속되고, 상기 각 제4 국소 배선(147d)은 최상위의 제3 부 게이트(135cu) 아래에 배치됨과 더불어 동일한 레벨에 위치한 제3 부 게이트들의 연장부들(135ce)과 전기적으로 접속된다. 제3 및 제4 국소 배선들(147c,147d)은 제1 및 제2 국소 배선들(147a,147b)과 동일한 레벨에 위치하고, 동일한 물질로 형성될 수 있다. 제3 도전 패드(146c)가 제2 스트래핑 영역(80a)내에 배치된 최상위의 제2 부 게이트의 연장부(135be1)에 전기적으로 접속될 수 있으며, 제4 도전 패드(146d)가 제2 스트래핑 영역(80a)내 배치된 최상위의 제3 부 게이트(135cu)의 연장부(135ce)에 전기적으로 접속될 수 있다.
상기 제3 및 제4 국소 배선들(147c,147d)은 상기 제1 및 제2 국소 배선들(147a,147b)과 동일한 레벨에 위치하며, 동일한 물질로 형성된다. 이와 마찬가지로, 상기 제3 및 제4 도전 패드들(146c,146d)도 제1 및 제2 도전 패드들(146a,146b)과 동일한 레벨에 위치하며, 동일한 물질로 형성된다.
각 제1 스트래핑 라인(160a)은 상기 각 수직형 스트링 그룹 내에 포함되고, 상기 제1 및 제2 스트래핑 영역들(80,80a) 내에 배치된 제1, 제2 및 제3 부 게이트들의 연장부들(135ae,135be,135be1,135ce)에 전기적으로 접속된다. 각 제2 스트래핑 라인(160b)은 최상위의 부 게이트들 아래에 배치되고 서로 동일한 레벨에 위치한 연장부들과 전기적으로 접속된 제1 국소 배선(147a), 제2 국소 배선(147b), 제3 국소 배선(147c) 및 제4 국소 배선(147d)과 전기적으로 접속된다.
상기 제1 스트래핑 영역(80) 내에 도 2e를 참조하여 설명한 제1 도전 라인(150a)이 배치될 수 있다. 상술된 바와 같이, 상기 제1 도전 라인(150a)은 공통 소오스 영역과 전기적으로 접속될 수 있다. 상기 제2 스트래핑 영역(80a) 내에 상기 제1 도전 라인(150a)과 평행하게 연장되고, 도 2f를 참조하여 설명한 제2 도전 라인(150b)이 배치될 수 있다. 도 2f를 참조하여 설명한 것과 같이, 상기 제2 도전 라인(150b)은 상기 제2 스트래핑 영역(80a) 내 웰 영역(102)에 전기적으로 접속될 수 있다.
도 1, 도 2a 내지 도 2e 및 도 3을 참조하여 설명한 3차원 반도체 기억 소자에서, 제1 및 제2 스트래핑 라인들(160a,160b)은 서로 동일한 레벨에 위치할 수 있다. 이와는 다르게, 스트래핑 라인들의 일부는 다른 일부와 서로 다른 레벨에 위치할 수도 있다. 이를 도 5를 참조하여 설명한다.
도 5는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 설명하기 위하여 도 1의 IV-IV'을 따라 취해진 단면도이다.
도 5를 참조하면, 최상위의 부 게이트들의 연장부들(135ae)과 전기적으로 접속된 제1 스트래핑 라인들(160a')은 제2 스트래핑 라인들(160b)과 서로 다른 레벨에 위치할 수 있다. 예컨대, 상기 제1 스트래핑 라인들(160a')은 상기 제2 스트래핑 라인들(160b) 보다 높게 배치될 수 있다. 이 경우에, 제3 층간 유전막(162)이 제2 스트래핑 라인들(160b) 및 제2 층간 유전막(152)을 덮고, 상기 제1 스트래핑 라인들(160a')은 상기 제3 층간 유전막(162) 상에 배치될 수 있다. 이 경우에, 상기 제1 스트래핑 라인(160a')과 도전 패드(145a)를 연결하는 제1 스트래핑 콘택 필라(155a')는 상기 제3 층간 유전막(162) 및 제2 층간 유전막(152)을 관통할 수 있다.
상기 제1 스트래핑 라인들(160a')이 상기 제2 스트래핑 라인들(160b) 보다 높게 배치됨으로써, 상기 제2 스트래핑 라인들(160b)간의 간격을 감소시킬 수 있다. 이로써, 수직형 스트링 그룹들 간의 간격 및/또는 부 게이트들의 선폭을 감소시켜 보다 고집적화된 3차원 기억 소자를 구현할 수 있다. 예컨대, 상기 제1 스트래핑 콘택 필라(155a') 및 그것에 인접한 제2 스트래핑 라인(160b)은 상기 제2 스트래핑 라인(160b) 측벽 상의 스페이서(미도시함) 및/또는 상기 제1 스트래핑 콘택 필라(155a') 및 층간 유전막들(162,152) 사이의 홀 스페이서(미도시함)에 의해 절연될 수 있다. 따라서, 상기 제1 스트래핑 콘택 필라(155a') 및 제2 스트래핑 라인(160b)은 디자인룰 상의 최소 간격 보다 더 감소시킬 수 있다.
이 경우에도, 상기 제1 스트래핑 라인들(160a')은 도 4a 또는 도 4b에 도시된 제1 스트래핑 라인들(160a)과 같이 배치시킬 수 있다. 이에 더하여, 본 변형예에 따른 3차원 반도체 기억 소자의 일부 제2 스트래핑 영역(160b)은 도 4c에 도시된 것과 같이 외부 영역에 배치될 수도 있다. 본 변형예에서, 상기 제1 스트래핑 라인들(160a')이 상기 제2 스트래핑 라인들(160b) 보다 높게 위치할 수 있다. 이와는 다르게, 상기 제2 스트래핑 라인들(160b)이 상기 제1 스트래핑 라인들(160a') 보다 높게 배치될 수도 있다.
상술된 3차원 반도체 기억 소자들에서, 최상위의 부 게이트들(135au,135bu) 뿐만 아니라 그 아래에 위치한 부 게이트들(135a,135b)도 상기 제1 방향으로 연장된 라인 형태일 수 있다. 이와는 다르게, 최상위의 부 게이트들 아래에 위치하고 서로 동일한 레벨에 위치한 부 게이트들은 옆으로 연장되어 서로 연결됨으로써, 평 판 형태(plate shaped)를 이룰 수도 있다. 이를 도면들을 참조하여 설명한다.
도 6a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 사시도이고, 도 6b는 도 6a의 VI-VI'을 따라 취해진 단면도이며, 도 6c는 도 6a의 VII-VII'을 따라 취해진 단면도이다.
도 6a, 도 6b 및 도 6c를 참조하면, 최상위의 부 게이트들(135au,135bu)은 도 1, 도 2a 및 도 3에 개시된 바와 같이 제1 방향으로 연장된 라인 형태들이다. 제1 부 셀 영역(85a) 내에 복수의 최상위의 제1 부 게이트들(135au)이 나란히 배열된다. 상기 최상위의 제1 부 게이트들(135au)은 상기 제1 방향에 수직한 제2 방향으로 서로 이격된다. 상기 각 최상위의 제1 부 게이트(135au)는 스트래핑 영역(80) 내로 연장된 연장부(135ae)를 갖는다. 상기 제1 방향은 도면에서 x축 방향에 해당하며, 상기 제2 방향은 도면에서 y축 방향에 해당한다. 이와 마찬가지로, 제2 부 셀 영역(85b) 내에 복수의 최상위의 제2 부 게이트들(135bu)이 나란히 배열되고, 상기 제2 방향으로 서로 이격된다. 상기 최상위의 제2 부 게이트들(135bu)의 각각은 상기 스트래핑 영역(80) 내로 연장된 연장부(135be)를 갖는다.
상기 최상부의 제1 부 게이트(135au) 아래에 배치되고 서로 동일한 레벨에 위치한 제1 부 게이트들은 옆으로 연장되어 서로 연결된다. 이에 따라, 각 층에 하나의 평판 형태를 갖는 제1 부 게이트(235a)가 배치된다. 다시 말해서, 상기 제1 부 셀 영역(85a)내 기판(100) 상에 평판 형태의 제1 부 게이트들(235a)이 차례로 적층되고, 상기 평판 형태의 제1 부 게이트들(235a) 상에 라인 형태의 상기 최상위의 제1 부 게이트들(135au)이 배치될 수 있다. 상기 적층된 제1 부 게이트 들(235a,135a) 사이에 유전 패턴들(208)이 배치될 수 있다. 상기 유전 패턴들(208)도 평판 형태를 가진다. 상기 평판 형태의 제1 부 게이트들(235a)의 각각은 상기 스트래핑 영역(80)내로 연장된 연장부(235ae)를 갖는다. 이때, 상기 각 평판 형태의 제1 부 게이트(235a)는 하나의 연장부(235ae)를 갖는다. 상기 각 연장부(235ae)는 상기 스트래핑 영역(80) 내에서 상기 제2 방향으로 연장된다.
이와 마찬가지로, 상기 최상부의 제2 부 게이트(135bu) 아래에 배치되고 서로 동일한 레벨에 위치한 제2 부 게이트들은 옆으로 연장되어 서로 연결된다. 이에 따라, 각 층에 하나의 평판 형태를 갖는 제2 부 게이트(235b)가 배치된다. 상기 적층된 제2 부 게이트들(235b,135b) 사이에 평판 형태의 유전 패턴들(208)이 배치될 수 있다. 상기 평판 형태의 제2 부 게이트들(235b)의 각각도 상기 스트래핑 영역(80)내로 연장된 하나의 연장부(235be)를 갖는다. 상기 각 평판 형태의 제2 부 게이트(235b)의 연장부(235be)는 상기 스트래핑 영역(80) 내에서 상기 제2 방향으로 연장된다.
캐핑 절연막(125)이 상기 연장부들(135ae,135be,235ae,235be)을 덮는다. 이에 더하여, 상기 캐핑 절연막(125)은 상기 제1 및 제2 부 셀 영역들(85a,85b) 내로 연장되어 상기 부 게이트들(135au,135bu,235a,235b)을 덮을 수 있다. 제1 수직형 채널 필라(115a)가 상기 제1 부 셀 영역(85a) 내 상기 캐핑 절연막(125), 적층된 제1 부 게이트들(235a,135au) 및 유전 패턴들(208)을 관통한다. 상기 제1 수직형 채널 필라(115a)는 기판(100)과 접촉될 수 있다. 제2 수직형 채널 필라(115b)가 상기 제2 부 셀 영역(85b) 내 상기 캐핑 절연막(125), 적층된 제2 부 게이트 들(235b,135bu) 및 유전 패턴들(208)을 연속적으로 관통한다. 상기 제2 수직형 채널 필라(115b)는 상기 기판(100)과 접촉될 수 있다.
공통 소오스 영역(230)이 웰 영역(102) 내에 형성될 수 있다. 상기 웰 영역(102)은 제1 형의 도펀트로 도핑되고, 상기 공통 소오스 영역(230)은 제2 형의 도펀트로 도핑된다. 상기 상기 공통 소오스 영역(230)은 평면적 관점에서 상기 셀 어레이 영역(90)의 전역에 형성될 수 있다. 상기 제1 및 제2 수직형 채널 필라들(115a,115b)은 상기 공통 소오스 영역(230)과 접속될 수 있다. 이와는 달리, 상기 제1 및 제2 수직형 채널 필라들(115a,115b)은 상기 공통 소오스 영역(230)을 관통하여 상기 웰 영역(102)과 전기적으로 접속될 수도 있다.
제1 층간 유전막(137)이 상기 캐핑 절연막(125) 상에 배치될 수 있다. 상기 제1 층간 절연막(137) 상에 제1 및 제2 수직형 채널 필라들(115a,115b)의 상단들과 각각 전기적으로 접속되는 제1 및 제2 비트라인들이(145a,145b)이 배치될 수 있다. 상기 평판 형태의 부 게이트들(235a,235b)의 연장부들(235ae,235be)로 인하여, 본 변형예에 따른 3차원 반도체 기억 소자는 도 1, 도 2a 및 도 3에 개시된 3차원 반도체 기억 소자에서 설명한 국소 배선들(147a,147b)이 요구되지 않을 수 있다.
제2 층간 유전막(152)이 상기 기판(100) 전면 상에 배치되고, 상기 제2 층간 유전막(152) 상에 제1 및 제2 스트래핑 라인들(160a,160b)이 배치된다. 상기 각 제1 스트래핑 라인(160a)는 도 1, 도 2a 및 도 3을 참조하여 설명한 것과 같이, 제1 스트래핑 콘택 필라들(155a), 도전 패드들(146a,146b) 및 콘택 필라들(140a,140b)에 의하여 상기 최상위의 제1 부 게이트들(135au,135bu)에 전기적으 로 접속될 수 있다.
상기 연장부들(235ae,235be)로 인하여, 국소 배선들이 요구되지 않음으로써, 상기 각 스트래핑 라인(160b) 아래에 배치된 제2 스트래핑 콘택 필라(155b')는 상기 제2 및 제1 층간 유전막들(152,137) 및 캐핑 절연막(125)을 연속적으로 관통하여 상기 연장부(235ae 또는 235be)에 접속될 수 있다.
도전 라인(150a)이 상기 스트래핑 영역(80) 내에 배치되어 상기 비트라인들(145a,145b)과 평행하게 연장될 수 있다. 상기 도전 라인(150a)은 콘택 필라(143)를 통하여 상기 스트래핑 영역(80)의 기판(100)내에 형성된 공통 소오스 영역(230)과 전기적으로 접속될 수 있다. 상기 도전 라인(150a)은 상기 비트라인들(145a,145b)과 동일한 레벨에 위치할 수 있다.
이와는 다르게, 스트래핑 영역(80) 내의 도전 라인은 웰 영역(102)과 접촉될 수도 있다. 이를 도 6d를 참조하여 설명한다.
도 6d는 도 6a에 도시된 3차원 반도체 기억 소자에 포함된 스트래핑 영역 내 기판의 상면 일부와 전기적으로 접속된 도전 라인의 변형예를 설명하기 위하여 도 6a의 절취선 VIII-VIII'을 따라 취해진 단면도이다.
도 6d를 참조하면, 도전 라인(150b)은 그 아래에 위치한 도전 필라(143a)를 통하여 웰 영역(102)에 전기적으로 접속될 수 있다. 상기 스트래핑 영역의 기판(100) 내에 웰 픽업 영역(244)이 형성된다. 상기 웰 픽업 영역(244)은 상기 공통 소오스 영역(230)을 관통하여 상기 웰 영역(102)과 접촉된다. 즉, 상기 웰 픽업 영역(244)의 하면은 상기 공통 소오스 영역(230)의 하면 보다 낮다. 상기 웰 픽업 영 역(244)은 상기 웰 영역(102)과 동일한 타입의 도펀트로 도핑된다. 상기 웰 픽업 영역(244)의 도펀트 농도는 상기 웰 영역(102)의 도펀트 농도 보다 높은 것이 바람직하다. 상기 도전 필라(143a)는 상기 제1 층간 유전막(137), 캐핑 절연막(125) 및 버퍼 유전막(104)을 연속적으로 관통하여 상기 웰 픽업 영역(244)에 접촉될 수 있다.
도 7a 내지 도 11a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 형성 방법을 설명하기 위하여 도 1의 절취선 I-I'을 따라 취해진 단면도들이고, 도 7b 내지 도 11b는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 형성 방법을 설명하기 위하여 도 1의 절취선 III-III'을 따라 취해진 단면도들이다.
도 7a 및 도 7b를 참조하면, 셀 어레이 영역(90)을 갖는 기판(100)을 준비한다. 상기 셀 어레이 영역(90)은 제1 부 셀 영역(85a), 스트래핑 영역(80) 및 제2 부 셀 영역(85b)을 포함할 수 있다. 상기 셀 어레이 영역(90)의 기판(100) 내에 제1 형의 도펀트들을 공급하여 웰 영역(102)을 형성할 수 있다. 상기 웰 영역(102)은 도펀트 이온 주입 공정에 의하여 형성될 수 있다. 상기 웰 영역(102)은 평면적으로 상기 셀 어레이 영역(90)의 전역에 형성될 수 있다.
상기 웰 영역(102)을 갖는 기판(100) 상에 버퍼 유전막(104)을 형성할 수 있다. 상기 버퍼 유전막(104) 상에 희생막들(106) 및 유전막들(108)을 교대로 그리고 반복적으로 형성할 수 있다. 상기 유전막들(108)은 상기 희생막(106)과 식각선택비를 갖는 유전물질로 형성하는 것이 바람직하다. 또한, 상기 버퍼 유전막(104)도 상기 희생막(106)과 식각선택비를 갖는 유전물질로 형성될 수 있다. 예컨대, 상 기 버퍼 유전막(104)은 산화막(ex, 열산화막등)으로 형성될 수 있다. 상기 유전막들(108)은 산화막(ex, CVD 산화막등)으로 형성될 수 있다. 이 경우에, 상기 희생막(106)은 질화막 및/또는 산화질화막등으로 형성될 수 있다. 상기 교대로 적층된 희생막들(106) 및 유전막들(108)의 구조물에서 최상위 층은 상기 유전막(108)인 것이 바람직하다. 상기 유전막들(108) 중에서 최상위의 유전막은 그 아래의 유전막들(108)에 비하여 두껍게 형성될 수 있다.
도 8a 및 도 8b를 참조하면, 상기 유전막들(108), 희생막들(106) 및 버퍼 유전막(104)을 연속적으로 패터닝하여 상기 기판(100)을 노출시키는 채널 홀들(110a,110b)을 형성한다. 상기 제1 부 셀 영역(85a) 내에 복수의 제1 채널 홀들(110a)이 형성되고, 상기 제2 부 셀 영역(85b) 내에 복수의 제2 채널 홀들(110b)이 형성된다.
상기 채널 홀들(110a,110b)을 갖는 기판(100) 상에 채널 반도체막을 콘포말(conformal)하게 형성할 수 있다. 상기 채널 반도체막 상에 상기 채널 홀들(110a,110b)을 채우는 충전 유전막을 형성할 수 있다. 이어서, 상기 충전 유전막 및 채널 반도체막을 상기 최상위의 유전막(108)이 노출될 때까지 평탄화시킨다. 이에 따라, 상기 제1 채널 홀(110a) 내에 제1 수직형 채널 패턴(115a) 및 충전 유전 패턴(117)이 형성되고, 상기 제2 채널 홀(110b) 내에 제2 수직형 채널 패턴(115b) 및 충전 유전 패턴(117)이 형성될 수 있다. 상기 제1 및 제2 수직형 채널 패턴들(115a,115b)의 상단을 상기 최상위의 유전막(108) 보다 낮게 리세스(recess)할 수 있다. 이어서, 상기 채널 홀들(110a,110b)내에 배치되는 캐핑 반도체 패턴 들(122)을 형성할 수 있다.
상기 제1 및 제2 수직형 채널 패턴들(115a,115b)의 윗부분에 제2 형의 도펀트를 주입하여 드레인 영역들(120)을 형성할 수 있다. 이때, 상기 캐핑 반도체 패턴들(122)에도 상기 제2 형의 도펀트가 주입될 수 있다.
본 발명의 일 실시예에 따르면, 상기 채널 반도체막이 상기 채널 홀들(110a,110b)을 채우도록 형성될 수 있다. 이 경우에, 상기 충전 유전막은 요구되지 않으며, 상기 제1 및 제2 수직형 채널 패턴들(115a,115b)은 필라 형태(pillar-shaped)로 형성될 수 있다.
상기 스트래핑 영역(80)내 유전막들(108) 및 희생막들(106)을 패터닝하여 계단형 구조로 형성시킬 수 있다. 상기 계단형 구조의 유전막들(108) 및 희생막들(106)은 평면적 관점(in plan view)에서 평판 형태(plate shape)로 형성될 수 있다. 상기 유전막들(108) 및 희생막들(106)을 계단형 구조로 형성하는 일 방법을 설명한다. 상기 스트래핑 영역(80) 내 최상위의 유전막(108) 상에 개구부를 갖는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 최상위의 유전막 및 최상위의 희생막을 식각 할 수 있다. 이로써, 최상위의 유전막 바로 아래의 유전막이 노출될 수 있다. 이어서, 상기 마스크 패턴을 등방성 식각하여 상기 개구부의 폭을 넓힐 수 있다. 이로써, 넓어진 개구부에 의하여 상기 최상위의 유전막, 및 상기 최상위의 유전막 바로 아래의 유전막이 노출될 수 있다. 이어서, 상기 등방성 식각된 마스크 패턴을 식각 마스크로 하여 상기 최상위의 희생막 및 유전막과, 상기 최상위의 유전막 바로 아래의 유전막 및 희생막을 식각할 수 있다. 이러 한 마스크 패턴의 등방성 식각 및 상기 유전막 및 희생막의 식각을 반복적으로 수행하여 상기 유전막(108) 및 희생막들(106)을 계단형 구조로 형성시킬 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 스트래핑 영역(80) 내 계단형 구조의 유전막들(108) 및 희생막들(106)은 다른 방법에 의해서도 구현될 수 있다.
상기 스트래핑 영역(80) 내에 상기 계단형 구조의 유전막들(108) 및 희생막들(106)을 덮는 캐핑 절연막(124)을 형성한다. 상기 캐핑 절연막(124)은 상기 희생막들(106)에 대하여 식각선택비를 갖는 유전물질로 형성되는 것이 바람직하다. 예컨대, 상기 캐핑 절연막(124)은 상기 유전막들(108)과 동일한 물질로 형성될 수 있다. 예컨대, 상기 캐핑 절연막(124)은 산화막으로 형성될 수 도 있다. 상기 캐핑 절연막(124)은 상기 계단형 구조를 위한 식각된 영역을 채운다. 상기 캐핑 절연막(124)은 증착된 후에, 상면을 평탄화시키는 공정을 수행할 수 있다. 상기 캐핑 절연막(124)은 상기 캐핑 반도체 패턴(122)을 식각정지층으로 사용하여 평탄화 공정을 수행할 수도 있다.
본 발명의 일 실시예에 따르면, 상기 수직형 채널 패턴들(115a,115b)을 형성한 후에, 상기 스트래핑 영역(80) 내 유전막들(108) 및 희생막들(106)을 계단형 구조로 형성시킬 수 있다. 이와는 달리, 상기 스트래핑 영역(80) 내 유전막들(108) 및 희생막들(106)을 계단형 구조로 형성시키고, 상기 캐핑 절연막(124)을 형성한 후에, 상기 수직형 채널 패턴들(115a,115b)을 형성시킬 수도 있다.
도 9a 및 도 9b를 참조하면, 먼저, 도 9b에 도시된 바와 같이, 상기 유전막들(108) 및 희생막들(106)을 연속적으로 패터닝하여 서로 이격되고 나란히 배열된 그루브들(126)을 형성한다. 이때, 상기 스트래핑 영역(80) 내에서는, 상기 캐핑 절연막(124), 유전막들(108) 및 희생막들(106)이 연속적으로 패터닝될 수 있다. 상기 각 그루브(126)는 연장되어 상기 제1 부 셀 영역(85a), 스트래핑 영역(80) 및 제2 부 셀 영역(85b) 내에 연속적으로 배치된다. 상기 그루브(126)의 형성에 의하여 유전 패턴들(108a)이 형성되며, 상기 그루브(126)의 측벽에 상기 패터닝된 희생막들(106)이 노출된다.
이어서, 상기 그루브들(126)에 노출된 상기 희생막들(106)을 제거하여 빈 영역들(128)을 형성한다. 상기 각 빈 영역(128)은 상기 희생막들(106)이 제거된 영역에 해당한다. 상기 빈 영역(128)에 의하여 상기 수직형 채널 패턴들(110a,110b)의 측벽의 일부분들이 노출된다. 상기 스트래핑 영역(80)내에 형성된 희생막들(106)의 계단형 구조에 의하여, 상기 제1 부 셀 영역(85a)내 각 빈 영역(128)은 상기 스트래핑 영역(80) 내로 연장된 연장부를 가질 수 있다. 또한, 상기 제2 부 셀 영역(85b)내 각 빈 영역(128)도 상기 스트래핑 영역(80)내로 연장된 연장부를 가질 수 있다.
도 10a 및 도 10b를 참조하면, 상기 빈 영역들(128)을 갖는 기판(100) 상에 데이터 저장막(132)을 콘포말하게 형성한다. 상기 데이터 저장막(132)의 터널 유전막은 상기 빈 영역(128)에 노출된 상기 수직형 채널 패턴들(110a,110b)에 열산화 공정을 수행하여 형성된 열산화막을 포함할 수 있다. 이와는 달리, 상기 데이터 저장막(132)의 터널 유전막은 원자층 적층법으로 형성된 산화막을 포함할 수도 있다. 상기 데이터 저장막(132)에 포함된 전하저장층 및 블로킹 유전막은 단차도포성이 우수한 원자층 적층법 및/또는 화학기상증착법등으로 형성될 수 있다.
상기 데이터 저장막(132) 상에 상기 빈 영역들(128)을 채우는 게이트 도전막(135)을 형성한다. 상기 게이트 도전막(135)은 도 9b에 도시된 바와 같이 상기 그루브들(126)을 채울 수 있다. 상기 게이트 도전막(135)을 최상위의 유전 패턴 상에 배치된 데이터 저장막(132)이 노출될 때까지 평탄화시킬 수 있다. 본 발명의 일 실시예에 따르면, 상기 최상위의 유전 패턴(108a) 상의 노출된 데이터 저장막(132)을 상기 최상위의 유전 패턴(108a)이 노출될 때까지 식각할 수도 있다. 본 발명의 일 실시예에 따르면, 상기 게이트 도전막(135)은 상기 빈 영역들(128)을 완전히 채우되, 상기 그루브들(126)은 일부분만을 채울 수도 있다.
도 11a 및 도 11b를 참조하면, 상기 빈 영역들(128) 외부에 위치한 게이트 도전막(135)을 제거한다. 이에 따라, 상기 빈 영역들(128) 내에 부 게이트들(135a,135au,135b,135bu)이 형성된다. 상기 빈 영역들(128)의 상기 스트래핑 영역(80) 내로 연장된 연장부들에 의하여, 적층된 제1 부 게이트들(135a,135au)의 각각은 상기 스트래핑 영역(80) 내로 연장된 연장부(135ae)를 갖는다. 또한, 적층된 제2 부 게이트들(135b,135bu)의 각각도 상기 스트래핑 영역(80) 내로 연장된 연장부(135be)를 갖는다.
이어서, 도 11b에 도시된 상기 그루브들(126)을 각각 채우는 소자 분리 패턴들(136)을 형성한다. 상기 소자 분리 패턴(136)을 갖는 기판(100) 상에 제1 층간 유전막(137)을 형성한다. 이어서, 콘택 필라들(139,140a,140b,141,143)을 형성하고, 상기 제1 층간 유전막(137) 상에 도 1, 도 2a 내지 도 2e 및 도 3을 참조하여 설명한 비트라인들(145a,145b), 도전 패드들(146a,146b) 및 국소 배선들(147a,147b)을 형성할 수 있다. 비트라인들(145a,145b), 도전 패드들(146a,146b), 국소 배선들(147a,147b) 및 제1 층간 유전막(137) 상에 제2 층간 유전막(152)을 형성한다.
이어서, 도 1, 도 2a 내지 도 2e 및 도 3을 참조하여 설명한 스트래핑 콘택 필라들(155a,155b) 및 스트래핑 라인들(160a,160b)을 형성할 수 있다. 이로써, 도 1, 도 2a 내지 도 2e 및 도 3을 참조하여 설명한 3차원 반도체 기억 소자를 구현할 수 있다.
도전 패드들(146a,146b), 스트래핑 콘택 필라들(155a,155b) 및 스트래핑 라인들(160a,160b)을 형태 및/또는 위치를 변형하여 도 4a 내지 도 4d, 도 5에 개시된 반도체 기억 소자들을 각각 구현할 수 있다.
한편, 도 6a 내지 도 6c에 도시된 3차원 반도체 기억 소자의 형성 방법을 도 6a 내지 도 6c를 참조하여 간략히 설명한다.
도 6a 내지 도 6c를 참조하면, 기판(100) 내에 웰 영역(102)을 형성하고, 웰 영역(102) 내에 공통 소오스 영역(230)을 형성할 수 있다. 상기 기판(100) 상에 버퍼 유전막(104)을 형성할 수 있다. 상기 버퍼 유전막(104) 상에 게이트 도전막들 및 유전막들을 교대로 그리고 반복적으로 형성하고, 상기 스트래핑 영역(80)내 유전막들 및 게이트 도전막들을 패터닝하여 계단형 구조로 형성할 수 있다. 이때, 상기 제1 부 셀 영역(85a) 상에는 평판 형태의 제1 부 게이트들(235a)이 형성되고, 상기 제2 부 셀 영역(85b) 상에는 평판 형태의 제2 부 게이트들(235b)이 형성될 수 있다. 이때, 상기 제1 및 제2 부 셀 영역들(85a,85b)의 최상위에 각각 배치된 게이트 도전 패턴들은 상기 평판 형태의 제1 및 제2 부 게이트들(235a,235b)에 포함되지 않는다. 상기 최상위의 게이트 도전 패턴들을 패터닝 하여 복수의 최상위의 제1 부 게이트들(135au) 및 최상위의 제2 부 게이트들(135bu)를 형성할 수 있다. 이어서, 캐핑 절연막(125)을 형성하고, 채널 홀들을 형성하고, 채널 홀들 내에 데이터 저장막(132)을 형성한다. 이어서, 상기 채널 홀들의 바닥면들 상의 데이터 저장막(132)을 제거하고, 상기 채널 홀들 내에 제1 및 제2 수직형 채널 패턴들(115a,115b)을 형성할 수 있다.
이어서, 제1 층간 유전막(137), 비트라인들(145a,145b), 도전 라인(150a), 제2 층간 유전막(152) 및 스트래핑 라인들(160a,160b)을 도 11a 및 도 11b를 참조하여 설명한 것과 유사한 방법으로 형성할 수 있다. 이로써, 도 6a 내지 도 6c에 도시된 3차원 반도체 기억 소자를 구현할 수 있다.
(제2 실시예)
본 실시예에서 상술된 제1 실시예와 동일한 구성들은 동일한 참조부호를 사용하며, 설명의 편의를 위하여 동일한 구성들의 설명은 생략한다.
도 12는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자를 나타내는 사시도이고, 도 13은 도 12에 개시된 3차원 반도체 기억 소자의 평면도이고, 도 14는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 일 변형예를 나타내는 평면도이다.
도 12 및 도 13을 참조하면, 도 12 및 도 13에 개시된 3차원 반도체 기억 소자는 도 1, 도 2a 내지 도 2e 및 도 3을 참조하여 설명한 수직형 스트링 그룹들, 도전 라인(150a), 비트라인들(145a,145b), 국소 배선들(147a,147b) 및 제2 층간 유전막(152)을 포함할 수 있다. 스트래핑 영역(80) 내에 복수의 배선들(260a,260b)이 배치될 수 있다. 상기 배선들(260a,260b)은 도 1 및 도 3을 참조하여 설명한 스트래핑 라인들(160a,160b)과 동일한 물질로 형성될 수 있다. 상기 배선들(260a,260b)은 서로 동일한 레벨에 위치할 수 있다.
상기 배선들(260a,260b)은 스트링 연결 배선들(260a, string interconnection) 및 층 연결 배선들(260b, floor interconnection)을 포함할 수 있다. 상기 각 스트링 연결 배선(260a)은 상기 각 수직형 스트링 그룹내 최상위의 제1 및 제2 부 게이트들(135au,135bu)의 연장부들(135ae,135be)과 전기적으로 접속된다. 상기 각 스트링 연결 배선(260a)은 콘택 필라들(155a)에 의하여 상기 최상위의 제1 및 제2 부 게이트들(135au,135bu)의 연장부들(135ae,135be)과 전기적으로 접속될 수 있다. 상기 각 층 연결 배선(260b)은 상기 최상위의 부 게이트들(135au,135bu) 아래에 배치됨과 더불어 동일한 레벨에 위치한 제1 및 제2 부 게이트들(135a,135b)의 연장부들(135ae,135be)과 전기적으로 접속된다. 상기 각 층간 연결 배선(260b)은 콘택 필라들(155b), 제1 국소 배선(147a) 및 제2 국소 배선(147b)에 의하여 상기 동일한 레벨의 부 게이트들(135a,135b)의 연장부들(135ae,135be)과 전기적으로 접속될 수 있다.
상기 배선들(260a,260b)은 상기 스트래핑 영역(80) 내에 배치됨으로써, 상기 제1 부 셀 영역(85a)의 제1 부 게이트들(135a,135au) 및 상기 제2 부 셀 영 역(85b)의 제2 부 게이트들(135b,135bu)을 전기적으로 연결시킬 수 있다. 상술된 바와 같이, 스트래핑 영역(80) 내에는 상기 도전 라인(150a)이 배치된다. 상기 도전 라인(150a)은 공통 소오스 영역들(130)과 전기적으로 접속된다. 따라서, 본 실시예에 따른 3차원 반도체 기억 소자는 스트래핑 영역(80) 내에 배치된 공통 소오스 영역들(130)을 스트래핑 하는 상기 도전 라인(150a), 및 상기 제1 및 제2 부 게이트들을 전기적으로 접속시키는 상기 배선들(260a,260b)을 포함한다.
도 12 및 도 13에 개시된 3차원 반도체 기억 소자에서, 상기 도전 라인(150a)은 도 2f에 개시된 웰 영역(102)과 전기적으로 접속된 도전 라인(150a)과 대체될 수 있다.
상기 배선들(260a,260b)은 제1 방향으로 나란히 연장되고, 상기 도전 라인(150a)은 상기 제1 방향에 수직한 제2 방향으로 연장된다. 상기 배선들(260a,260b)은 상기 도전 라인(150a)의 상부를 가로지를 수 있다. 즉, 상기 배선들(260a,260b)이 상기 도전 라인(150a) 보다 높게 배치될 수 있다. 도 12 및 도 13에 개시된 바와 같이, 상기 배선들(260a,260b)은 상기 제1 방향으로 서로 동일한 길이를 가질 수 있다.
이와는 달리, 도 14에 개시된 바와 같이, 상기 스트링 연결 배선들(260a)은 상기 제1 방향으로 서로 동일한 길이를 가지는 반면에, 층 연결 배선들(260b')은 상기 제1 방향으로 서로 다른 길이를 가질 수도 있다.
본 발명의 일 실시예에 따르면, 3차원 반도체 기억 소자는 셀 어레이 영역 내에 공통 소오스 영역을 스트래핑 하는 도전 라인 및 웰 영역을 픽업하는 도전 라 인을 모두 포함할 수도 있다. 이를 도면을 참조하여 설명한다.
도 15는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 다른 변형예를 나타내는 평면도이다.
도 15를 참조하면, 본 변형예에 따른 3차원 반도체 기억 소자는 도 4d에 개시된 제1, 제2 및 제3 부 셀 영역들(85a,85b,85c)과 제1 및 제2 스트래핑 영역들(80,80a)을 포함하는 셀 어레이 영역(90)을 포함할 수 있다. 또한, 본 변형예에 따른 3차원 반도체 기억 소자는 도 4d에 개시된 제1, 제2 및 제3 부 게이트들, 제1, 제2 및 제3 비트라인들(145a,145b,145c) 및 제1 내지 제4 국소 배선들(147a,147b,147c,147d)을 포함할 수 있다.
상기 제1 스트래핑 영역(80) 내에 제1 배선들(260a,260b)이 배치된다. 상기 제1 배선들(260a,260b)은 제1 방향으로 나란히 연장될 수 있다. 상기 제1 배선들(260a,260b)은 제1 스트링 연결 배선들(260a) 및 제1 층 연결 배선들(260b)을 포함할 수 있다. 상기 제1 배선들(260a,260b)은 도 12 및 도 13을 참조하여 설명한 것과 동일할 수 있다. 제1 층 연결 배선(260b)은 도 13의 층 연결 배선(260b')과 대체될 수도 있다. 상기 제1 스트래핑 영역(80) 내에 공통 소오스 영역과 전기적으로 접속되고 상기 제1 방향에 수직한 제2 방향으로 연장된 제1 도전 라인(150a)이 배치될 수 있다.
상기 제2 스트래핑 영역(80a) 내에 웰 영역과 전기적으로 접속되고 상기 제1 도전 라인(150a)과 평행하게 연장된 제2 도전 라인(150b)이 배치된다. 상기 제2 스트래핑 영역(80a) 내에 제2 배선들(262a,262b)이 배치된다. 상기 제2 배선 들(262a,262b)은 상기 제1 방향으로 연장된다. 상기 제2 배선들(262a,262b)은 제2 스트링 연결 배선들(262a) 및 제2 층 연결 배선들(262b)을 포함한다. 상기 각 제2 스트링 연결 배선(262a)은 각 수직형 스트링 그룹에 포함된 최상위의 제2 부 게이트(135bu)의 제2 연장부(135be1) 및 최상위의 제3 부 게이트(135cu)의 연장부(135ce)과 전기적으로 접속된다. 상기 각 제2 층 연결 배선(262b)은 상기 최상위의 제2 및 제3 부 게이트들(135bu,135cu) 아래에 배치됨과 더불어 동일한 레벨에 위치한 제2 및 제3 부 게이트들(135be1,135ce)과 전기적으로 접속된다. 상기 각 제2 층 연결 배선(262b)은 제3 국소 배선(147c) 및 제4 국소 배선(147d)과 전기적으로 접속될 수 있다.
상기 제2 배선들(262a,262b)은 상기 제1 배선들(260a,260b)과 동일한 물질로 형성될 수 있으며, 상기 제1 배선들(260a,260b)과 동일한 레벨에 배치될 수 있다. 상기 제1 배선들(260a,260b)은 상기 제2 배선들(262a,262b)과 서로 이격되어 있다.
한편, 도 12 및 도 13에 개시된 배선들(260a,260b)은 서로 동일한 레벨에 위치할 수 있다. 이와는 달리, 배선들의 일부는 다른 일부와 다른 레벨에 위치할 수도 있다.
도 16은 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 사시도이다.
도 16을 참조하면, 배선들(260a',260b) 중에서, 스트링 연결 배선들(260a')은 층 연결 배선들(260b)과 다른 레벨에 위치할 수 있다. 예컨대, 도시된 바와 같 이, 상기 스트링 연결 배선들(260a')은 상기 층 연결 배선들(260b)에 비하여 높게 위치할 수 있다. 본 발명의 일 실시예에 따르면, 상기 층 연결 배선들(260b)이 상기 스트링 연결 배선들(260a')에 비하여 높게 배치될 수 도 있다.
상술된 제1 및 제2 실시예들에서 개시된 3차원 반도체 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 일 실시예들에 따른 3차원 반도체 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시예들에 따른 3차원 반도체 기억 소자가 실장된 패키지는 상기 3차원 반도체 기억 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 17은 본 발명의 기술적 사상에 기초한 반도체 메모리 장치를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도 이다.
도 17을 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이 스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 제1 및 제2 실시예들에 개시된 3차원 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 기억 소자(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 18은 본 발명의 기술적 사상에 기초한 반도체 메모리 장치를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도 이다.
도 18을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 제1 및 제2 실시예들에 개시된 3차원 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 기억 소자(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 플로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장 치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자를 나타내는 평면도.
도 2a는 도 1의 절취선 I-I'을 따라 취해진 단면도.
도 2b는 도 1의 절취선 II-II'을 따라 취해진 단면도.
도 2c는 도 1의 절취선 III-III'을 따라 취해진 단면도.
도 2d는 도 1의 절취선 IV-IV'을 따라 취해진 단면도.
도 2e는 도 1의 절취선 V-V'을 따라 취해진 단면도.
도 2f는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자에 포함된 스트래핑 영역 내 기판의 상면 일부와 전기적으로 접속된 도전 라인의 변형예를 설명하기 위하여 도 1의 절취선 V-V'을 따라 취해진 단면도.
도 3은 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자를 나타내는 사시도.
도 4a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 일 변형예를 나타내는 평면도.
도 4b는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 다른 변형예를 나타내는 평면도.
도 4c는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 평면도.
도 4d는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변 형예를 나타내는 평면도.
도 5는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 설명하기 위하여 도 1의 IV-IV'을 따라 취해진 단면도.
도 6a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 사시도.
도 6b는 도 6a의 VI-VI'을 따라 취해진 단면도.
도 6c는 도 6a의 VII-VII'을 따라 취해진 단면도.
도 6d는 도 6a에 도시된 3차원 반도체 기억 소자에 포함된 스트래핑 영역 내 기판의 상면 일부와 전기적으로 접속된 도전 라인의 변형예를 설명하기 위하여 도 6a의 절취선 VIII-VIII'을 따라 취해진 단면도.
도 7a 내지 도 11a는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 형성 방법을 설명하기 위하여 도 1의 절취선 I-I'을 따라 취해진 단면도들.
도 7b 내지 도 11b는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 형성 방법을 설명하기 위하여 도 1의 절취선 III-III'을 따라 취해진 단면도들.
도 12는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자를 나타내는 사시도.
도 13은 도 12에 개시된 3차원 반도체 기억 소자의 평면도.
도 14는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 일 변형예를 나타내는 평면도.
도 15는 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 다른 변 형예를 나타내는 평면도.
도 16은 본 발명의 다른 실시예에 따른 3차원 반도체 기억 소자의 또 다른 변형예를 나타내는 사시도.
도 17은 본 발명의 기술적 사상에 기초한 반도체 메모리 장치를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도.
도 18은 본 발명의 기술적 사상에 기초한 반도체 메모리 장치를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도.

Claims (33)

  1. 한 쌍의 부 셀 영역들과, 상기 한 쌍의 부 셀 영역들 사이에 개재된 스트래핑 영역을 포함하는 셀 어레이 영역을 갖는 기판;
    상기 각 부 셀 영역 내 기판 상에 차례로 적층되고, 각각이 상기 스트래핑 영역 내로 옆으로 연장된 연장부를 갖는 복수의 부 게이트들;
    상기 각 부 셀 영역 내의 상기 적층된 부 게이트들을 연속적으로 관통하는 수직형 채널 패턴(vertical-type channel pattern); 및
    상기 적층된 부 게이트들의 연장부들에 각각 전기적으로 접속된 배선들을 포함하되, 상기 각 배선은 상기 한 쌍의 부 셀 영역들 내에 각각 배치되고 서로 동일한 레벨에 위치한 한 쌍의 부 게이트들의 연장부들과 전기적으로 접속된 3차원 반도체 기억 소자.
  2. 청구항 1항에 있어서,
    상기 적층된 부 게이트들의 연장부들은 계단형 구조인 3차원 반도체 기억 소자.
  3. 청구항 1항에 있어서,
    상기 배선들은 동일한 레벨에 위치한 3차원 반도체 기억 소자.
  4. 청구항 1항에 있어서,
    상기 적층된 부 게이트들 중에서 최상위 부 게이트의 연장부에 전기적으로 접속된 배선은 다른 배선과 다른 레벨에 위치한 3차원 반도체 기억 소자.
  5. 청구항 1항에 있어서,
    상기 수직형 채널 패턴 및 상기 부 게이트들 사이에 개재된 데이터 저장막; 및
    상기 수직형 채널 패턴의 상단에 전기적으로 접속된 비트 라인을 더 포함하되,
    상기 배선은 상기 부 셀 영역 내로 연장되어 상기 비트 라인의 상부를 가로지르는 3차원 반도체 기억 소자.
  6. 청구항 1항에 있어서,
    상기 수직형 채널 패턴 및 상기 부 게이트들 사이에 개재된 데이터 저장막; 및
    상기 스트래핑 영역 내 기판의 상면의 일부분에 전기적으로 접속되고, 상기 배선들의 길이 방향에 수직한(perpendicular) 방향으로 연장된 도전 라인을 더 포함하되,
    상기 배선들은 상기 스트래핑 영역 내에 배치된 3차원 반도체 기억 소자.
  7. 제1 부 셀 영역, 제2 부 셀 영역과, 상기 제1 및 제2 부 셀 영역들 사이에 배치된 스트래핑 영역을 포함하는 셀 어레이 영역을 갖는 기판;
    상기 제1 부 셀 영역의 기판 상에 차례로 적층되되, 각각이 상기 스트래핑 영역 내로 옆으로 연장된 연장부를 갖는 복수의 제1 부 게이트들;
    상기 제2 부 셀 영역의 기판 상에 차례로 적층되되, 각각이 상기 스트래핑 영역 내로 옆으로 연장된 연장부를 갖는 복수의 제2 부 게이트들;
    상기 제1 부 셀 영역내 상기 적층된 제1 부 게이트들을 관통하는 제1 수직형 채널 패턴 및 상기 제2 부 셀 영역내 상기 적층된 제2 부 게이트들을 관통하는 제2 수직형 채널 패턴;
    상기 제1 및 제2 수직형 채널 패턴들의 상단들에 각각 전기적으로 접속되고 나란한 제1 비트라인 및 제2 비트라인; 및
    상기 제1 및 제2 비트라인들의 상부를 가로지르는 복수의 스트래핑 라인들을 포함하되, 상기 각 스트래핑 라인은 상기 스트래핑 영역 내에서 서로 동일한 레벨에 위치한 상기 제1 부 게이트의 연장부 및 상기 제2 부 게이트의 연장부와 전기적으로 접속된 3차원 반도체 기억 소자.
  8. 청구항 7항에 있어서,
    상기 적층된 제1 부 게이트들 및 상기 적층된 제2 부 게이트들은 일 방향으로 연장된 라인 형태이고,
    상기 적층된 제1 부 게이트들, 상기 적층된 제2 부 게이트들, 상기 제1 수 직형 채널 패턴 및 상기 제2 수직형 채널 패턴은 수직형 스트링 그룹에 포함되고,
    상기 셀 어레이 영역 내에 상기 수직형 스트링 그룹이 복수로 적용되고, 상기 복수의 수직형 스트링 그룹들은 나란히 배치된 3차원 반도체 기억 소자.
  9. 청구항 8항에 있어서,
    상기 스트래핑 라인들은 복수의 제1 스트래핑 라인들 및 복수의 제2 스트래핑 라인들을 포함하되,
    상기 각 제1 스트래핑 라인은 상기 각 수직형 스트링 그룹 내 최상위의 제1 부 게이트의 연장부 및 최상위의 제2 부 게이트의 연장부와 전기적으로 접속되고,
    상기 각 제2 스트래핑 라인은 상기 최상위의 제1 및 제2 부 게이트들의 연장부들 보다 아래에 배치됨과 더불어 동일한 레벨에 위치한 복수의 제1 부 게이트들의 연장부들 및 복수의 제2 부 게이트들의 연장부들과 전기적으로 접속된 3차원 반도체 기억 소자.
  10. 청구항 9항에 있어서,
    상기 각 수직형 스트링 그룹 내에서, 상기 적층된 제1 부 게이트들의 연장부들은 계단형 구조이고, 상기 적층된 제2 부 게이트들의 연장부들도 계단형 구조인 3차원 반도체 기억 소자.
  11. 청구항 9항에 있어서,
    상기 스트래핑 영역 내에 배치되고 상기 제1 및 제2 비트 라인들과 평행한 제1 국소 배선들 및 제2 국소 배선들을 더 포함하되,
    상기 각 제1 국소 배선은 상기 최상위의 제1 부 게이트 아래에 배치됨과 더불어 동일한 레벨에 위치한 상기 제1 부 게이트들의 연장부들과 전기적으로 접속되고,
    상기 각 제2 국소 배선은 상기 최상위의 제2 부 게이트 아래에 배치됨과 더불어 동일한 레벨에 위치한 상기 제2 부 게이트들의 연장부들과 전기적으로 접속되고,
    상기 각 제2 스트래핑 라인은 서로 동일한 레벨에 위치한 제1 부 게이트의 연장부들 및 제2 부 게이트 연장부들에 전기적으로 접속된 제1 국소 배선 및 제2 국소 배선에 전기적으로 접속되는 3차원 반도체 기억 소자.
  12. 청구항 11항에 있어서,
    상기 제1 및 제2 국소 배선들은 상기 제1 및 제2 비트라인들과 동일한 레벨에 위치한 3차원 반도체 기억 소자.
  13. 청구항 9항에 있어서,
    상기 제1 스트래핑 라인들 및 제2 스트래핑 라인들은 동일한 레벨에 위치한 3차원 반도체 기억 소자.
  14. 청구항 9항에 있어서,
    상기 제1 스트래핑 라인들은 상기 제2 스트래핑 라인들과 다른 레벨에 위치한 3차원 반도체 기억 소자.
  15. 청구항 9항에 있어서,
    상기 제1 스트래핑 라인들은 등 간격으로 배치되고, 인접한 한 쌍의 상기 제1 스트래핑 라인들 사이에 하나 또는 복수의 상기 제2 스트래핑 라인들이 배치되는 3차원 반도체 기억 소자.
  16. 청구항 9항에 있어서,
    상기 제1 스트래핑 라인들은 복수의 라인 그룹들을 포함하되, 상기 각 라인 그룹은 상기 제1 간격으로 이격된 한 쌍의 제1 스트래핑 라인들로 구성되고, 상기 복수의 라인 그룹들은 상기 제1 간격 보다 작은 제2 간격으로 이격되고,
    상기 제2 간격으로 이격된 인접한 상기 라인 그룹들 사이에 배치된 상기 제2 스트래핑 라인의 개수는 상기 제1 간격으로 이격된 한 쌍의 제1 스트래핑 라인들 사이에 배치된 상기 제2 스트래핑 라인의 개수 보다 작은 3차원 반도체 기억 소자.
  17. 청구항 9항에 있어서,
    상기 제1 스트래핑 라인들 중에서 적어도 하나는 그것에 전기적으로 접속된 최상위의 제1 부 게이트 및 최상위의 제2 부 게이트와 중첩되지 않는 3차원 반도체 기억 소자.
  18. 청구항 9항에 있어서,
    상기 기판은 상기 셀 어레이 영역 일 측에 위치한 외부 영역을 더 포함하되, 상기 제2 스트래핑 라인들 중에서 일부는 상기 외부 영역 내에 위치하는 3차원 반도체 기억 소자.
  19. 청구항 7항에 있어서,
    상기 제1 수직형 채널 패턴 및 상기 적층된 제1 부 게이트들 사이, 및 상기 제2 수직형 채널 패턴 및 상기 적층된 제2 부 게이트들 사이에 개재된 데이터 저장막;
    상기 적층된 제1 부 게이트들 사이, 및 상기 적층된 제2 부 게이트들 사이에 개재된 유전 패턴들;
    상기 셀 어레이 영역의 기판 내에 형성되고 제1 형의 도펀트로 도핑된 웰 영역;
    상기 제1 및 제2 수직형 채널 패턴들의 윗부분들 내에 형성되고, 상기 제2 형의 도펀트로 도핑된 드레인 영역들; 및
    상기 웰 영역 내에 형성되고 제2 형의 도펀트로 도핑된 공통 소오스 영역을 더 포함하는 3차원 반도체 기억 소자.
  20. 청구항 19항에 있어서,
    상기 스트래핑 영역 내에 배치되어 상기 기판의 상면의 일부분과 전기적으로 접속되고, 상기 제1 및 제2 비트라인들과 평행한 도전 라인을 더 포함하는 3차원 반도체 기억 소자.
  21. 청구항 20항에 있어서,
    상기 공통 소오스 영역은 연장되어 상기 제1 부 셀 영역, 스트래핑 영역 및 제2 부 셀 영역 내에 연속적으로 배치되고, 상기 도전 라인은 상기 스트래핑 영역의 기판 내에 위치한 상기 공통 소오스 영역의 일부분과 전기적으로 접속된 3차원 반도체 기억 소자.
  22. 청구항 20항에 있어서,
    상기 도전 라인은 상기 스트래핑 영역의 기판 내에 위치한 상기 웰 영역의 일부분과 전기적으로 접속된 3차원 반도체 기억 소자.
  23. 청구항 20항에 있어서,
    상기 도전 라인은 상기 제1 및 제2 비트라인들과 동일한 레벨에 위치한 3차원 반도체 기억 소자.
  24. 제1 부 셀 영역, 제2 부 셀 영역과, 상기 제1 및 제2 부 셀 영역들 사이에 배치된 제1 스트래핑 영역을 포함하는 셀 어레이 영역을 갖는 기판;
    상기 제1 부 셀 영역의 기판 상에 차례로 적층되되, 각각이 상기 제1 스트래핑 영역 내로 옆으로 연장된 연장부를 갖는 복수의 제1 부 게이트들;
    상기 제2 부 셀 영역의 기판 상에 차례로 적층되되, 각각이 상기 제1 스트래핑 영역 내로 옆으로 연장된 연장부를 갖는 복수의 제2 부 게이트들;
    상기 제1 부 셀 영역내 상기 적층된 제1 부 게이트들을 관통하는 제1 수직형 채널 패턴 및 상기 제2 부 셀 영역내 상기 적층된 제2 부 게이트들을 관통하는 제2 수직형 채널 패턴;
    상기 제1 스트래핑 영역 내에 배치되고, 상기 제1 스트래핑 영역 내 기판의 상면의 일부분과 전기적으로 접속 된 제1 도전 라인; 및
    상기 제1 스트래핑 영역 내에 배치되고, 상기 제1 도전 라인의 길이 방향에 수직한(perpendicular) 방향으로 나란히 연장된 복수의 제1 배선들을 포함하되, 상기 각 제1 배선은 서로 동일한 레벨에 위치한 상기 제1 부 게이트의 연장부 및 상기 제2 부 게이트의 연장부와 전기적으로 접속된 3차원 반도체 기억 소자.
  25. 청구항 24항에 있어서,
    상기 적층된 제1 부 게이트들의 연장부들은 계단형 구조이고, 상기 적층된 제2 부 게이트들의 연장부들도 계단형 구조인 3차원 반도체 기억 소자.
  26. 청구항 24항에 있어서,
    상기 제1 배선들은 서로 동일한 레벨에 위치한 3차원 반도체 기억 소자.
  27. 청구항 24항에 있어서,
    최상위의 제1 부 게이트의 연장부 및 최상위의 제2 부 게이트의 연장부에 전기적으로 접속된 제1 배선은 다른 제1 배선과 다른 레벨에 위치한 3차원 반도체 기억 소자.
  28. 청구항 24항에 있어서,
    상기 제1 수직형 채널 패턴 및 상기 적층된 제1 부 게이트들 사이, 및 상기 제2 수직형 채널 패턴 및 상기 적층된 제2 부 게이트들 사이에 개재된 데이터 저장막;
    상기 적층된 제1 부 게이트들 사이, 및 상기 적층된 제2 부 게이트들 사이에 개재된 유전 패턴들;
    상기 셀 어레이 영역의 기판 내에 형성되고 제1 형의 도펀트로 도핑된 웰 영역;
    상기 제1 및 제2 수직형 채널 패턴들의 윗부분들 내에 형성되고, 상기 제2 형의 도펀트로 도핑된 드레인 영역들;
    상기 제1 및 제2 수직형 채널 패턴들의 드레인 영역들에 각각 전기적으로 접속되고, 상기 제1 도전 라인과 평행한 제1 비트라인 및 제2 비트라인; 및
    상기 웰 영역 내에 형성되고 제2 형의 도펀트로 도핑된 공통 소오스 영역을 더 포함하는 3차원 반도체 기억 소자.
  29. 청구항 28항에 있어서,
    상기 제1 도전 라인은 상기 제1 스트래핑 영역의 기판 내에 위치한 상기 웰 영역의 일부분과 전기적으로 접속되는 3차원 반도체 기억 소자.
  30. 청구항 28항에 있어서,
    상기 공통 소오스 영역은 연장되어 상기 제1 부 셀 영역, 제1 스트래핑 영역 및 제2 부 셀 영역 내에 연속적으로 배치되고, 상기 제1 도전 라인은 상기 제1 스트래핑 영역의 기판 내에 위치한 상기 공통 소오스 영역의 일부분과 전기적으로 접속된 3차원 반도체 기억 소자.
  31. 청구항 30항에 있어서,
    상기 셀 어레이 영역은 상기 제2 부 셀 영역 일 측에 배치된 제3 부 셀 영역, 및 상기 제2 및 제3 부 셀 영역들 사이에 개재된 제2 스트래핑 영역을 더 포함하고, 상기 적층된 제2 부 게이트들은 상기 제2 스트래핑 영역 내로 옆으로 연장된 연장부들을 더 포함하되,
    상기 제3 부 셀 영역의 기판 상에 차례로 적층되되, 각각이 상기 제2 스트래핑 영역 내로 옆으로 연장된 연장부를 갖는 복수의 제3 부 게이트들;
    상기 적층된 제3 부 게이트들을 연속적으로 관통하는 제3 수직형 채널 패 턴;
    상기 제2 스트래핑 영역 내에 배치되며 상기 제1 도전 라인과 평행하고, 상기 제2 스트래핑 영역의 기판에 위치한 상기 웰 영역의 일부분과 전기적으로 접속된 제2 도전 라인; 및
    상기 제2 스트래핑 영역 내에 배치되고, 상기 제2 도전 라인의 길이 방향에 수직한(perpendicular) 방향으로 나란히 연장된 복수의 제2 배선들을 포함하되, 상기 각 제2 배선은 상기 제2 스트래핑 영역 내에 배치되고 서로 동일한 레벨에 위치한 상기 제2 부 게이트의 연장부 및 상기 제3 부 게이트의 연장부와 전기적으로 접속된 3차원 반도체 기억 소자.
  32. 청구항 31항에 있어서,
    상기 제1 및 제2 도전 라인들은 상기 제1 및 제2 비트라인들과 동일한 레벨에 위치한 3차원 반도체 기억 소자.
  33. 청구항 31항에 있어서,
    상기 제1 배선들 및 제2 배선들은 상기 제1 및 제2 도전 라인들 보다 높게 위치한 3차원 반도체 기억 소자.
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