KR20160132431A - 소스들의 에지들에 인접한 소스 접촉부들을 갖는 메모리 어레이들을 포함하는 장치들 - Google Patents

소스들의 에지들에 인접한 소스 접촉부들을 갖는 메모리 어레이들을 포함하는 장치들 Download PDF

Info

Publication number
KR20160132431A
KR20160132431A KR1020167027969A KR20167027969A KR20160132431A KR 20160132431 A KR20160132431 A KR 20160132431A KR 1020167027969 A KR1020167027969 A KR 1020167027969A KR 20167027969 A KR20167027969 A KR 20167027969A KR 20160132431 A KR20160132431 A KR 20160132431A
Authority
KR
South Korea
Prior art keywords
source
sources
contact
memory
conductor
Prior art date
Application number
KR1020167027969A
Other languages
English (en)
Other versions
KR101903647B1 (ko
Inventor
도루 단자와
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20160132431A publication Critical patent/KR20160132431A/ko
Application granted granted Critical
Publication of KR101903647B1 publication Critical patent/KR101903647B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H01L27/11556—
    • H01L27/11524—
    • H01L27/11526—
    • H01L27/11548—
    • H01L27/1157—
    • H01L27/11573—
    • H01L27/11575—
    • H01L27/11582—
    • H01L27/249—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

3-차원(3D) 메모리 디바이스들 및 이를 포함하는 시스템들을 포함하는, 다양한 장치가 본 출원에 설명된다. 일 실시예에서, 3D 메모리 디바이스는 적어도 두 개의 소스; 각각 적어도 두 개의 소스 위에 형성되고 적어도 두 개의 소스에 결합되는 적어도 두 개의 메모리 어레이; 및 각각 소스의 하나 이상의 에지에 인접한 소스 접촉부들을 사용하여 적어도 두 개의 소스에 전기적으로 결합되는 소스 전도체를 포함할 수 있다. 적어도 두 개의 메모리 어레이의 각각은 메모리 셀들, 제어 게이트들, 및 데이터 라인들을 포함할 수 있다. 소스의 에지 및 에지에 인접한 소스 접촉부들 사이에는 데이터 라인이 없다.

Description

소스들의 에지들에 인접한 소스 접촉부들을 갖는 메모리 어레이들을 포함하는 장치들{APPARATUSES INCLUDING MEMORY ARRAYS WITH SOURCE CONTACTS ADJACENT EDGES OF SOURCES}
우선 출원
본 출원은 2014년 3월 7일에 출원된 미국 출원 제14/200,348호에 대한 우선권의 혜택을 주장하며, 이는 그 전체가 참조용으로 본 출원에 원용된다.
반도체 산업이 발전하면서, 3-차원(3D) 반도체 디바이스들은 그것들의 증가된 저장 능력으로 인해 점점 더 흥미를 끌고 있다. 3D 메모리 디바이스에서, 소스는 일반적으로 소스 접촉부들을 포함하는 상호 접속 계층들을 사용하여 라우팅된다. 몇몇 메모리 디바이스는 메모리 어레이들 내부에 소스 접촉부들을 포함할 수 있다. 그러나, 메모리 디바이스의 메모리 어레이에서의 다수의 소스 접촉부는 메모리 어레이의 효율을 저하키시고 큰 다이 사이즈(die size) 및 높은 제조 비용을 야기할 수 있다.
도 1은 종래 기술에 따른, 메모리 디바이스의 상면도이다.
도 2a는 실시예에 따른, 메모리 디바이스의 측 단면도이다.
도 2b는 실시예에 따른, 도 2a에 도시된 바와 같은 메모리 디바이스의 상면도이다.
도 3a는 실시예에 따른, 메모리 디바이스의 측 단면도이다.
도 3b는 실시예에 따른, 도 3a에 도시된 바와 같은 메모리 디바이스의 상면도이다.
도 3c는 실시예에 따른, 메모리 디바이스의 측 단면도이다.
도 3d는 실시예에 따른, 도 3c에 도시된 바와 같은 메모리 디바이스의 상면도이다.
도 4a는 실시예에 따른, 메모리 디바이스의 측 단면도이다.
도 4b는 실시예에 따른, 도 4a에 도시된 바와 같은 메모리 디바이스의 다른 측 단면도이다.
도 4c는 실시예에 따른, 도 4a에 도시된 바와 같은 메모리 디바이스의 또 다른 측 단면도이다.
도 5a는 실시예에 따른, 메모리 디바이스의 측 단면도이다.
도 5b는 실시예에 따른, 도 5a에 도시된 바와 같은 메모리 디바이스의 다른 측 단면도이다.
도 5c는 실시예에 따른, 도 5a에 도시된 바와 같은 메모리 디바이스의 다른 측 단면도이다.
도 6a는 실시예에 따른, 메모리 디바이스의 측 단면도이다.
도 6b는 실시예에 따른, 도 6a에 도시된 바와 같은 메모리 디바이스의 상면도이다.
도 7은 본 발명의 예시적인 실시예에 따른, 시스템을 예시하는 도해이다.
이하의 상세한 설명은 예로서, 본 주제가 실시될 수 있는 특정한 측면들 및 실시예들을 도시하는 첨부 도면들을 나타낸다. 이들 실시예는 당해 기술분야의 통상의 기술자들이 본 주제를 실시할 수 있게 하기 위해 충분히 상세하게 설명된다.
본 출원에 사용되는 바와 같은 용어 "수평"은 웨이퍼 또는 기판의 실제 배향과 관계 없이, 웨이퍼 또는 이의 부분과 같은, 기판의 통상의 평면 또는 표면에 평행한 평면으로서 정의된다. 용어 "수직"은 위에서 정의된 바와 같은 수평에 수직인 방향을 나타낸다. "~ 상에", "~ 측", "~ 보다 높은", "~ 보다 낮은", "~ 위에", "~ 아래에", 및 "~ 밑에"와 같은, 전치사들은 웨이퍼 또는 기판의 실제 배향과 관계 없이, 웨이퍼 또는 기판의 상부 표면 상에 있는 통상의 평면 또는 표면에 대하여 정의된다.
용어들 "웨이퍼" 및 "기판"은 일반적으로 그 상에 집적 회로들이 형성되는 임의의 구조물을 나타내고, 또한 집적 회로 제조의 다양한 단계들 동안의 그러한 구조물들을 나타내기 위해 본 출원에서 사용된다. 따라서, 이하의 상세한 설명은 한정하는 의미로 취해지지 않아야 하며, 본 주제의 범위는 단지 첨부된 청구항들에 의해, 그러한 청구항들의 권리가 부여되는 등가물들의 전체 범위와 함께, 규정된다.
NAND 어레이 아키텍처는 메모리 셀들이 논리 로우들에서 통상적으로 워드 라인들(word lines)로 지칭되는, 액세스 라인들에 결합되도록 배열되는 메모리 셀들의 어레이이다. 액세스 라인들은 메모리 셀들의 제어 게이트들(CG들)에 결합되고, 몇몇 경우 이들에 의해 적어도 부분적으로 형성된다. 어레이의 메모리 셀들의 스트링은 통상적으로 비트 라인으로 지칭되는, 데이터 라인 및 소스 사이에 직렬로 함께 결합된다.
NAND 어레이 아키텍처에서의 메모리 셀들은 원하는 데이터 상태로 프로그램될 수 있다. 메모리 셀은 통상적으로 적어도 두 개의 데이터 상태 중 원하는 상태(예를 들어, "1" 또는 "0" 상태)로 프로그램될 수 있다. 메모리 셀들은 통상적으로 둘보다 많은 데이터 상태 중 원하는 상태로 프로그램 될 수 있다.
도 1은 출원인에 의해 고려된 종래 아키텍처에 따른, 3D 메모리 디바이스 형태의 장치의 상면도이다. 도 1에 도시된 바와 같이, 3D 메모리 디바이스(100)(예를 들어, 3D NAND 어레이 구조물)는 예를 들어 소스 플레이트(101A), 소스 슬롯들(101B), 및 비트 라인들(BL)(106)을 포함할 수 있다. 소스 플레이트(101A)는 전도성 소스 접촉부들(101D)을 통해 메모리 디바이스(100)의 소스 단자(예를 들어, 공통 소스 라인 또는 "CSL")에 라우팅될 수 있다. 그러나, 어레이 구조물 내부의 빈번한 소스 접촉부들(101D)은 3D 메모리 디바이스(100)의 어레이 효율을 저하시킬 수 있다. 동일한 블록에서의 모든 NAND 스트링의 전류들이 CSL로 흐를 수 있기 때문에, CSL은 CSL에서의 시트 저항이 소스 노이즈를 감소키기에 충분히 낮아야 한다는 과제에 직면한다. 뿐만 아니라, 이웃 블록들 간 추가 공간은 블록 피치 시 오버헤드를 야기할 수 있으며, 이는 큰 다이 사이즈 및 높은 제오 비용을 초래할 수 있다.
도 2a는 본 주제의 실시예에 따른, 3D 메모리 디바이스(200)의 측 단면도이다. 3D 메모리 디바이스(200)는 분리된 소스들(210)(예를 들어, 서로 이격된, 소스 플레이트들/영역들(210A 및 210B)), 및 분리된 메모리 어레이들(220)(예를 들어, 220A 및 220B)을 포함할 수 있다. 분리된 메모리 어레이들(220)은 각각 분리된 소스들(210) 위에(예를 들어, 상에) 형성되고 이들에 결합될 수 있다. 분리된 소스들의 소스(예를 들어, 210A)는 일측 상의 에지(211')를 그리고 반대측 상의 에지(211'')를 포함할 수 있다. 간결성 및 명확성을 위해, 3D 메모리 디바이스에서의 동일한 티어들(tiers), 영역들, 및/또는 요소들이 도 2 내지 도 7 전체에 걸쳐 동일한 참조 번호들에 의해 식별될 것이다.
실시예에서, 분리된 소스들(210)은 금속 물질 또는 금속 및 실리콘의 조합(예를 들어, WSi 물질)을 포함할 수 있다. 다른 실시예에서, 분리된 소스들(210)은 금속 물질 및 폴리실리콘 물질의 스택을 포함할 수 있다. 또 다른 실시예에서, 분리된 소스들(210)은 폴리실리콘 물질 및 금속 및 실리콘의 조합(예를 들어, WSi 물질)의 스택을 포함할 수 있다. 추가 실시예에서, 분리된 소스들(210)은 반도체 기판의 도핑된 영역들을 포함할 수 있다. 그러나, 본 발명의 실시예들은 상술된 소스들 중의 임의의 특정한 소스에 제한되지 않는다.
실시예에서, 분리된 메모리 어레이들(220)의 메모리 어레이(예를 들어, 220A)는 메모리 셀들(215), 수직 필라들(260), 소스 전도체(예를 들어, 소스 라인)(201), 접지 선택 라인(GSL)/소스 선택 게이트(SGS)(203), 제어 게이트들/워드 라인들(CG들/WL들)(204A, 204B, 204C 및 204D), 스트링 선택 라인(SSL)/드레인 선택 게이트(SGD)(205), 및 데이터 라인들(206)을 포함할 수 있다. 다른 실시예에서, 분리된 메모리 어레이들(220)의 메모리 어레이(예를 들어, 220A)는 복수의 소스 전도체(201)를 포함할 수 있다. 각각의 메모리 셀(215)은 제어 게이트들(204)의 제어 게이트, 및 데이터 라인들(206)의 데이터 라인에 전기적으로 결합될 수 있다. 실시예에서, 제어 게이트들(204)은 워드 라인들(WL)(204A 내지 204D)을 포함할 수 있고, 데이터 라인들(206)은 예를 들어 비트 라인들(BL)(206)을 포함할 수 있다.
실시예에서, 소스 전도체(201)는 소스 접촉부들(230)(이를테면 230A, 230B, 230C 및 230D)을 통해 분리된 소스들(210) 양자에 전기적으로 결합될 수 있다. 실시예에서, 소스 접촉부들(230)의 소스 접촉부(230)는 적어도 하나의 소스 전도체(201)에 접촉하기 위한 제1 접촉부(예를 들어, 제1 플러그)(231), 적어도 두 개의 분리된 소스들(210)의 소스(예를 들어, 210A)에 접촉하기 위한 제2 접촉부(예를 들어, 제2 플러그)(232), 및 제1 접촉부(231) 및 제2 접촉부(232)에 접촉하기 위한 전도성 커넥터(233)를 포함할 수 있다.
도 2b는 실시예에 따른, 도 2a에 도시된 바와 같은 메모리 디바이스(200)의 상면도이다. 도 2b에 도시된 바와 같이, 소스 전도체들(201)은 소스들(210)의 에지들에 인접한 소스 접촉부들(230)을 통해 분리된 소스들(210)에 결합될 수 있다. 소스(210)(예를 들어, 210A)의 에지(211)(예를 들어, 211') 및 에지(211)에 인접한 소스 접촉부들(230) 사이에는 데이터 라인(206)이 없다. 예를 들어, 소스(210A)의 에지(211') 및 에지(211')에 인접한 소스 접촉부들(230) 사이에 데이터 라인(206)이 없고, 소스(210A)의 에지(211'') 및 에지(211'')에 인접한 소스 접촉부들(230) 사이에 데이터 라인(206)이 없다.
도 2a 및 도 2b에 도시된 바와 같이, 어레이(220)(예를 들어, 220A)는 어레이(220) 내부의 소스 라우팅(이를테면 소스 접촉들) 없이 제어 게이트들(204) 또는 데이터 라인들(206)을 공유할 수 있다. 각각의 메모리 셀의 데이터 라인(206) 및 소스 전도체(201) 간 전류량은 메모리 셀의 이진 데이터로서 사용될 수 있다. 소스 노이즈가 감소될 수 있다. 추가적으로, 접촉부들이 제어 게이트 방향(예를 들어, WL 방향)에서 어레이의 에지에 인접하게 배치되기 때문에, 다이 사이즈 오버헤드가 감소될 수 있다. 제어 게이트 방향은 도 4a에 도시된 바와 같이 "X" 방향들일 수 있다.
도 3a는 실시예에 따른 메모리 디바이스의 측 단면도이고, 도 3b는 실시예에 따른 메모리 디바이스의 상면도이다. 도 3a 및 도 3b에 도시된 바와 같이, 메모리 어레이(200)는 소스(210), 및 소스(210) 위에(예를 들어, 상에) 형성되고 이에 결합되는 메모리 어레이(220)를 포함할 수 있다. 실시예에서, 메모리 어레이(220)는 메모리 셀들(215)(도 2a에 표시된 바와 같은), 수직 필라들(260), 접지 선택 라인(GSL)(203), 제어 게이트들(204)(이를테면 204A 내지 204D를 포함하는 워드 라인들(WL)), 스트링 선택 라인(SSL)(205), 및 데이터 라인들(206)을 포함할 수 있다. 제어 게이트들(204)은 제어 게이트 접촉부들에 결합될 수 있다.
실시예에서, 소스 전도체(201)(예를 들어, 도 2a에 도시된 바와 같은)는 소스(210)의 에지(211')에 인접한 하나 이상의 전도성 소스 접촉부(230)를 통해 소스(210)에 전기적으로 결합될 수 있다. 소스(210)의 에지(211') 및 소스 접촉부들(230) 사이에는 데이터 라인(206)이 없다.
실시예에서, 도 3a 및 도 3b에 도시된 바와 같이, 소스 전도체(201)는 제어 게이트(예를 들어, 워드 라인(WL)(204)) 방향에서 소스(210)의 에지(211')에 인접한 소스 접촉부들(230)을 사용하여 소스(210)에 전기적으로 결합되고, 소스 접촉부들(230)은 소스(210)의 에지(211')에 인접한 소스(210)를 제어 게이트 접촉부들(235)의 그룹들의 측 상에 그리고 이들 사이에 접촉시킬 수 있다.
도 3c는 다른 실시예에 따른, 메모리 디바이스의 측 단면도이다. 도 3d는 도 3c에 도시된 바와 같은 메모리 디바이스의 상면도이다. 실시예에서, 소스 전도체(201)(예를 들어, 도 2a에 도시된 바와 같은)는 제어 게이트(예를 들어, WL(204)) 방향에서 소스(210)의 에지(211')에 인접한 소스 접촉부들(230)을 사용하여 소스(210)에 전기적으로 결합되고, 소스 접촉부들(230)은 소스(210)의 에지(211'')에서의 소스(210)를 제어 게이트 접촉부들(235)의 그룹들의 반대측 상에 접촉시킬 수 있다.
실시예에서, 도 2a 및 도 2b에 도시된 바와 같이, 소스 접촉부들(230)은 소스(210)의 에지들(211' 및 211'') 양자에 인접한 소스(210)(예를 들어, 소스(210A))에 접촉할 수 있다.
도면들에 도시되지 않은, 다른 실시예에서, 소스 전도체(201)는 데이터 라인(예를 들어, 비트 라인(BL))(206) 방향에서 소스(210)의 에지에 인접한 소스 접촉부들(230)을 사용하여 소스(210)에 전기적으로 결합된다. 데이터 라인 방향은 도 4a 및 도 4b에 도시된 바와 같이 "Y1" 방향일 수 있다.
도 4a는 실시예에 따른, 메모리 디바이스(200)의 측 단면도이다. 3D 메모리 디바이스(200)는 하나(또는 그 이상)의 메모리 어레이(220), 하나(또는 그 이상)의 소스 전도체(201), 및 하나(또는 그 이상)의 상호 접속 구성요소(240)를 포함할 수 있다. 실시예에서, 메모리 어레이(220)는 소스(210)에 결합될 수 있고, 메모리 셀들(215), 제어 게이트들(204), 및 데이터 라인들(206)을 포함할 수 있다. 실시예에서, 소스 전도체(201)는 메모리 어레이(220) 위에 연장될 수 있고, 소스(210)의 하나(또는 그 이상)의 에지에 인접한 소스 접촉부들(230)을 사용하여 소스(210)에 결합될 수 있다.
실시예에서, 메모리 어레이(220)는 예를 들어 제어 게이트들(204)로서 사용될 제1 반도체 물질(이를테면 폴리-실리콘 물질)의 복수의 티어를 포함할 수 있고, 메모리 어레이(220)는 또한 채널들로서 사용될 제2 반도체 물질(이를테면 폴리-실리콘 물질)의 복수의 수직 필라(260)를 포함할 수 있다.
실시예에서, 상호 접속 구성요소(240)는 소스 전도체(201)에 수직하게 연장될 수 있고 전도성 상호 접속 접촉부들(250)을 사용하여 소스 전도체(201)에 전기적으로 결합될 수 있다. 실시예에서, 상호 접속 구성요소(240)는 소스(210) 아래에 연장될 수 있다.
도 4b는 실시예에 따른, 도 4a에 도시된 바와 같은 Y1 방향에 따른 메모리 디바이스(200)의 다른 측 단면도이다. 실시예에서, 도 4b에 도시된 바와 같이, 전도성 상호 접속 접촉부(250)는 소스 전도체(201)에 접촉하기 위한 제1 접촉부(251), 상호 접속 구성요소(240)에 접촉하기 위한 제2 접촉부(252), 및 제1 접촉부(251) 및 제2 접촉부(252) 양자에 접촉하기 위한 제3 접촉부(253)를 포함할 수 있다.
도 4c는 실시예에 따른, 도 4a에 도시된 바와 같은 Y2 방향에 따른 메모리 디바이스(200)의 또 다른 측 단면도이다. 실시예에서, 도 4c에 도시된 바와 같이, 전도성 소스 접촉부(230)(이를테면 도 2a에 도시된 바와 같은 230A)는 소스 전도체(201)에 접촉하기 위한 제1 접촉부(231), 소스(210)에 접촉하기 위한 제2 접촉부(232), 및 제1 접촉부(231) 및 제2 접촉부(232) 양자에 접촉하기 위한 제3 접촉부(233)를 포함할 수 있다.
도 5a는 실시예에 따른, 메모리 디바이스(200)의 측 단면도이다. 3D 메모리 디바이스(200)는 하나(또는 그 이상)의 메모리 어레이(220)(이를테면 도 2a에 도시된 바와 같은 220A), 하나(또는 그 이상)의 소스 전도체(201), 및 하나(또는 그 이상)의 상호 접속 구성요소(240)를 포함할 수 있다. 실시예에서, 메모리 어레이(220)는 소스(210)에 전기적으로 결합될 수 있고, 메모리 셀들(215)(도 2a에 도시된 바와 같은), 제어 게이트들(204), 및 데이터 라인들(206)을 포함할 수 있다. 실시예에서, 소스 전도체(201)는 메모리 어레이(220) 위에 연장될 수 있고, 소스(210)의 하나 이상의 에지에 인접한 소스 접촉부들(230)을 사용하여 소스(210)에 전기적으로 결합될 수 있다.
실시예에서, 상호 접속 구성요소(240)는 소스 전도체(201)에 수직하게 연장될 수 있고 상호 접속 접촉부들(250)을 사용하여 소스 전도체(201)에 전기적으로 결합될 수 있다. 실시예에서, 상호 접속 구성요소(240)는 소스(210) 위에 연장될 수 있다.
도 5b는 실시예에 따른, 도 5a에 도시된 바와 같은 Y1 방향에 따른 메모리 디바이스(200)의 다른 측 단면도이다. 실시예에서, 상호 접속 접촉부(250)는 단일 전도성 접촉부를 포함할 수 있다.
도 5c는 실시예에 따른, 도 5a에 도시된 바와 같은 Y2 방향에 따른 메모리 디바이스(200)의 또 다른 측 단면도이다. 실시예에서, 전도성 소스 접촉부(230)(이를테면 도 5a에 도시된 바와 같은)는 소스 전도체(201)에 접촉하기 위한 제1 접촉부(231), 소스(210)에 접촉하기 위한 제2 접촉부(232), 및 제1 접촉부(231) 및 제2 접촉부(232) 양자에 접촉하기 위한 제3 접촉부(233)를 포함할 수 있다.
도 6a는 실시예에 따른, 메모리 디바이스(200)의 측 단면도이다. 도 6b는 실시예에 따른, 도 6a에 도시된 바와 같은 메모리 디바이스(200)의 상면도이다. 3D 메모리 디바이스(200)는 분리된 소스들(210)(이를테면 210A 및 210B), 분리된 소스들(210)에 각각 결합되는 메모리 어레이들(220)(이를테면 220A 및 220B), 소스 전도체(201), 및 신호 전도체(예를 들어, 신호 라인)(270)를 포함할 수 있다.
도 6a 및 도 6b에 도시된 바와 같이, 각각의 메모리 어레이(220)는 메모리 셀들(215)(도 2a에 도시된 바와 같은), 제어 게이트들(204)(이를테면 워드 라인들(WL)), 및 데이터 라인들(206)(이를테면 비트 라인들(BL))을 포함할 수 있다. 소스 전도체(201)는 메모리 어레이(220) 위에 연장될 수 있고, 적어도 두 개의 분리된 소스(210)의 각각의 하나 이상의 에지에 인접한 소스 접촉부들(230)을 사용하여 분리된 소스들(210)에 전기적으로 결합될 수 있다.
실시예에서, 신호 전도체(270)는 소스 전도체(201)와 평행하게 연장될 수 있다. 신호 전도체(270)는 제어 신호들을 메모리 어레이들(220)에 제공하기 위해 신호 접촉부들(280)을 사용하여 트랜지스터들(290)의 게이트들에 전기적으로 결합될 수 있다. 실시예에서, 트랜지스터들(290)은 동일한 반도체 기판(295) 상에 형성될 수 있다. 반도체 기판(295)은 실리콘, 또는 다른 반도체 물질들을 포함할 수 있다.
도 7은 본 주제의 다양한 실시예에 따라, 시스템(700) 형태의 장치를 예시하는 블록도이다. 시스템(700)은 프로세서(710), 메모리 디바이스(200), 메모리 컨트롤러(730), 그래픽 컨트롤러(740), 입력 및 출력(I/O) 컨트롤러(750), 디스플레이(752), 키보드(754), 포인팅 디바이스(756), 및 주변 디바이스(758)를 포함할 수 있다. 버스(760)는 이들 디바이스들의 전부를 함께 결합한다. 클록 생성기(770)는 클록 신호를 버스(760)를 통해 시스템(700)의 디바이스들 중 적어도 하나에 제공하기 위해 버스(760)에 결합된다. 클록 생성기(770)는 회로 기판 이를테면 마더보드에 발진기를 포함할 수 있다. 시스템(700)에 도시된 두 개 이상의 디바이스는 단일 집적 회로 칩으로 형성될 수 있다.
버스(760)는 회로 기판 상의 상호 접속 트레이스들(interconnect traces)일 수 있거나 하나 이상의 케이블일 수 있다. 버스(760)는 무선 수단에 의해 이를테면 전자기 방사선들(예를 들어, 전파들)에 의해 시스템(700)의 디바이스들을 결합할 수 있다. I/O 컨트롤러(750)에 결합되는 주변 디바이스(758)는 프린터, 광 디바이스 이를테면 CD-ROM 및 DVD 리더기 및 기록기, 자기 디바이스 리더기 및 기록기 이를테면 플로피 디스크 드라이버, 또는 오디오 디바이스 이를테면 마이크로폰일 수 있다.
도 7에 도시된 바와 같은 메모리 디바이스(200)는 예를 들어 3D 부정-논리-곱(NAND) 메모리 디바이스일 수 있다. 메모리 디바이스(200)는 본 개시의 다양한 실시예에 따라, 본 출원에 설명되고 도 2 내지 도 6에 도시된 메모리 디바이스들(200) 중 하나를 포함할 수 있다. 실시예에서, 메모리 디바이스(200)는 분할된 메모리 어레이들(220)(이를테면 220A 및 220B)을 포함할 수 있으며, 이들은 예를 들어, 분리된 소스들(210)(이를테면 도 2a에 도시된 바와 같은 210A 및 210B)에 전기적으로 결합될 수 있고, 소스 전도체(201)를 공유할 수 있다. 각각의 메모리 어레이(220)는 예를 들어, 메모리 셀들(215), 하나 이상의 제어 게이트(204)(이를테면 워드 라인(WL)), 하나 이상의 데이터 라인(206)(이를테면 비트 라인(BL)), 및 분리된 소스들의 소스(210)를 포함할 수 있다. 소스 전도체(201)는 메모리 어레이(220) 위에 연장될 수 있고, 분리된 소스들(210)의 하나 이상의 에지에 인접한 소스 접촉부들(230)을 사용하여 분리된 소스들(210)에 전기적으로 결합될 수 있다.
다른 실시예에서, 메모리 디바이스(200)는 단지 하나의 메모리 어레이(이를테면 220A)를 포함할 수 있으며, 이는 단지 하나의 소스(210)를 포함한다. 소스 전도체(201)는 메모리 어레이(220) 위에 연장될 수 있고, 소스(210)의 하나 이상의 에지에 인접한 소스 접촉부들(230)을 사용하여 소스(210)에 전기적으로 결합될 수 있다.
시스템(700)은, 도 7에 도시된 바와 같이, 컴퓨터들(예를 들어, 데스크탑들, 랩탑들, 핸드-홀드들, 서버, 웹 기기들, 라우터들 등), 무선 통신 디바이스들(예를 들어, 셀룰러 폰들, 코드리그 폰들, 페이저들, 개인용 정보 단말기 등), 컴퓨터-관련 주변장치들(예를 들어, 프린터들, 스캐너들, 모니터들 등), 엔터테인먼트 디바이스들(예를 들어, 텔레비전들, 라디오들, 스테레오들, 테이프 및 소형 디스크 플레이어들, 비디오 카세트 레코더들, 캠코더들, 디지털 카메라들, MP3 (동화상 전문가 그룹, 오디오 계층 3) 플레이어들, 비디오 게임들, 워치들 등) 기타를 포함할 수 있다.
상기 설명 및 도면들은 당해 기술분야의 통상의 기술자들이 본 출원의 실시예들을 실시할 수 있게 하기 위해 본 출원의 몇몇 실시예를 예시한다. 다른 실시예들은 구조적, 논리적, 전기적, 프로세스, 및 다른 변경들을 통합할 수 있다. 예들은 단지 가능한 변형들을 대표한다. 몇몇 실시예의 부분들 및 피처들은 다른 실시예들의 부분들 및 피처들에 포함되거나, 그러한 부분들 및 피처들로 대체될 수 있다. 많은 다른 실시예는 상기 설명을 판독 및 이해할 때 당해 기술분야의 통상의 기술자들에게 분명할 것이다.

Claims (28)

  1. 적어도 두 개의 소스(source);
    각각 상기 적어도 두 개의 소스 위에 형성되고 상기 적어도 두 개의 소스에 결합되는 적어도 두 개의 메모리 어레이로서, 각각이 메모리 셀들, 제어 게이트들, 및 데이터 라인들을 포함하는, 상기 적어도 두 개의 메모리 어레이; 및
    각각 소스 에지들에 인접한 소스 접촉부들을 사용하여 상기 적어도 두 개의 소스에 결합되는 소스 전도체로서, 상기 적어도 두 개의 소스의 각각에 대한 상기 소스 에지들의 소스 에지 및 상기 소스 접촉부들의 소스 접촉부 사이에 데이터 라인이 없는, 상기 소스 전도체를 포함하는, 장치.
  2. 청구항 1에 있어서, 상기 소스 접촉부들의 각각은 상기 소스 전도체에 전기적으로 결합되는 제1 접촉부, 상기 적어도 두 개의 소스의 소스에 전기적으로 결합되는 제2 접촉부, 및 상기 제1 접촉부 및 상기 제2 접촉부를 연결하는 전도성 커넥터를 포함하는, 장치.
  3. 청구항 1에 있어서, 상기 적어도 두 개의 소스의 각각은 금속 물질을 포함하는, 장치.
  4. 청구항 1에 있어서, 상기 적어도 두 개의 소스의 각각은 WSi를 포함하는, 장치.
  5. 청구항 1에 있어서, 상기 적어도 두 개의 소스의 각각은 금속 물질 및 폴리실리콘의 스택을 포함하는, 장치.
  6. 청구항 1에 있어서, 상기 적어도 두 개의 소스의 각각은 폴리실리콘 및 WSi의 스택을 포함하는, 장치.
  7. 소스;
    상기 소스 위에 형성되고 상기 소스에 결합되는 메모리 어레이로서, 메모리 셀들, 제어 게이트들, 및 데이터 라인들의 수직 스트링들을 포함하는, 상기 메모리 어레이; 및
    상기 소스의 에지에 인접한 소스 접촉부를 통해 상기 소스에 결합되는 소스 전도체로서, 상기 소스의 상기 에지 및 상기 소스 접촉부 사이에 데이터 라인이 없는, 상기 소스 전도체를 포함하는, 장치.
  8. 청구항 7에 있어서, 상기 소스 접촉부는 복수의 소스 접촉부로 구성되고, 또한 상기 메모리 어레이 내부에 소스 라우팅(source routing)이 없는, 장치.
  9. 청구항 7에 있어서, 상기 소스 접촉부는 제어 게이트 방향에서 상기 소스의 상기 에지에 인접하는, 장치.
  10. 청구항 7에 있어서, 상기 소스 접촉부는 제어 게이트 접촉부들의 그룹들의 측 상의 그리고 이들 사이의 상기 소스의 상기 에지에 인접한, 장치.
  11. 청구항 7에 있어서, 상기 소스 접촉부는 제어 게이트 접촉부들의 그룹들의 반대측 상의 상기 소스의 상기 에지에 인접한, 장치.
  12. 청구항 7에 있어서, 상기 소스 접촉부는 제1 소스 접촉부를 포함하고, 제2 소스 접촉부는 상기 소스의 다른 에지에 인접한, 장치.
  13. 청구항 7에 있어서, 상기 소스 전도체는 상기 메모리 어레이 위에 연장되고, 또한 상기 소스 전도체에 수직하게 연장되고 상호 접속 접촉부를 사용하여 상기 소스 전도체에 결합되는 상호 접속 구성요소를 더 포함하는, 장치.
  14. 청구항 13에 있어서, 상기 상호 접속 구성요소는 상기 소스 아래에 연장되는, 장치.
  15. 청구항 13에 있어서, 상기 소스는 상기 소스 전도체 및 상기 상호 접속 구성요소 사이에 연장되는, 장치.
  16. 청구항 13에 있어서, 상기 상호 접속 접촉부는 상기 소스 전도체에 전기적으로 결합되는 제1 접촉부, 상기 상호 접속 구성요소에 전기적으로 결합되는 제2 접촉부, 및 상기 제1 접촉부 및 상기 제2 접촉부를 연결하는 제3 접촉부를 포함하는, 장치.
  17. 청구항 13에 있어서, 상기 상호 접속 구성요소는 상기 소스 전도체 위에 연장되는, 장치.
  18. 청구항 13에 있어서, 상기 소스 전도체는 상기 상호 접속 구성요소 및 상기 및 소스 사이에 연장되는, 장치.
  19. 청구항 13에 있어서, 상기 상호 접속 접촉부는 단일 전도성 플러그를 포함하는, 장치.
  20. 청구항 7에 있어서, 상기 제어 게이트들은 제1 반도체 물질의 복수의 티어(tier)를 포함하는, 장치.
  21. 청구항 20에 있어서, 상기 제1 반도체 물질은 폴리실리콘을 포함하는, 장치.
  22. 청구항 21에 있어서, 상기 메모리 어레이는 제2 반도체 물질의 복수의 수직 필라를 포함하는, 장치.
  23. 청구항 22에 있어서, 상기 제2 반도체 물질은 폴리실리콘을 포함하는, 장치.
  24. 적어도 두 개의 소스;
    각각 상기 적어도 두 개의 소스에 결합되는 적어도 두 개의 메모리 어레이로서, 각각이 메모리 셀들, 제어 게이트들, 및 데이터 라인들을 포함하는, 상기 적어도 두 개의 메모리 어레이;
    상기 적어도 두 개의 메모리 어레이 위의, 그리고 상기 적어도 두 개의 소스의 에지들에 인접한 소스 접촉부들을 통해 상기 적어도 두 개의 소스에 결합되는 소스 전도체; 및
    상기 소스 전도체와 평행한, 그리고 제어 신호들을 상기 적어도 두 개의 메모리 어레이에 제공하기 위해 트랜지스터들의 게이트들에 결합되는 신호 전도체를 포함하는, 장치.
  25. 청구항 24에 있어서, 상기 트랜지스터들은 동일한 반도체 기판 상에 형성되는, 장치.
  26. 청구항 25에 있어서, 상기 반도체 기판은 실리콘을 포함하는, 장치.
  27. 청구항 1에 있어서, 상기 적어도 두 개의 메모리 어레이 및 상기 소스 전도체는 메모리 디바이스에 포함되고, 상기 메모리 디바이스는 제어 신호를 상기 적어도 두 개의 메모리 어레이에 송신하기 위해 메모리 컨트롤러 및/또는 프로세서에 결합되는, 장치.
  28. 청구항 1에 있어서, 상기 적어도 두 개의 어레이 중 임의의 어레이 내부에 소스 라우팅이 없는, 장치.
KR1020167027969A 2014-03-07 2015-03-05 소스들의 에지들에 인접한 소스 접촉부들을 갖는 메모리 어레이들을 포함하는 장치들 KR101903647B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/200,348 2014-03-07
US14/200,348 US9263461B2 (en) 2014-03-07 2014-03-07 Apparatuses including memory arrays with source contacts adjacent edges of sources
PCT/US2015/018930 WO2015134727A1 (en) 2014-03-07 2015-03-05 Apparatuses including memory arrays with source contacts adjacent edges of sources

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020187027685A Division KR102227800B1 (ko) 2014-03-07 2015-03-05 소스들의 에지들에 인접한 소스 접촉부들을 갖는 메모리 어레이들을 포함하는 장치들

Publications (2)

Publication Number Publication Date
KR20160132431A true KR20160132431A (ko) 2016-11-18
KR101903647B1 KR101903647B1 (ko) 2018-10-04

Family

ID=54018152

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020187027685A KR102227800B1 (ko) 2014-03-07 2015-03-05 소스들의 에지들에 인접한 소스 접촉부들을 갖는 메모리 어레이들을 포함하는 장치들
KR1020167027969A KR101903647B1 (ko) 2014-03-07 2015-03-05 소스들의 에지들에 인접한 소스 접촉부들을 갖는 메모리 어레이들을 포함하는 장치들

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020187027685A KR102227800B1 (ko) 2014-03-07 2015-03-05 소스들의 에지들에 인접한 소스 접촉부들을 갖는 메모리 어레이들을 포함하는 장치들

Country Status (8)

Country Link
US (3) US9263461B2 (ko)
EP (1) EP3114709A4 (ko)
JP (2) JP6599880B2 (ko)
KR (2) KR102227800B1 (ko)
CN (2) CN110265401A (ko)
SG (1) SG11201607218YA (ko)
TW (2) TWI703710B (ko)
WO (1) WO2015134727A1 (ko)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9263461B2 (en) 2014-03-07 2016-02-16 Micron Technology, Inc. Apparatuses including memory arrays with source contacts adjacent edges of sources
KR102135181B1 (ko) 2014-05-12 2020-07-17 삼성전자주식회사 반도체 장치 및 이의 제조 방법
JP2017054573A (ja) * 2015-09-11 2017-03-16 株式会社東芝 半導体記憶装置
US9953993B2 (en) * 2016-07-25 2018-04-24 Toshiba Memory Corporation Semiconductor memory device
US10134755B2 (en) * 2016-09-16 2018-11-20 Toshiba Memory Corporation Semiconductor memory device
CN106920797B (zh) 2017-03-08 2018-10-12 长江存储科技有限责任公司 存储器结构及其制备方法、存储器的测试方法
US9773807B1 (en) * 2017-03-10 2017-09-26 Micron Technology, Inc. Conductive components and memory assemblies
KR102403732B1 (ko) * 2017-11-07 2022-05-30 삼성전자주식회사 3차원 비휘발성 메모리 소자
KR102400100B1 (ko) 2017-11-17 2022-05-19 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 제조 방법
CN107887395B (zh) 2017-11-30 2018-12-14 长江存储科技有限责任公司 Nand存储器及其制备方法
KR102630926B1 (ko) * 2018-01-26 2024-01-30 삼성전자주식회사 3차원 반도체 메모리 소자
KR102639721B1 (ko) 2018-04-13 2024-02-26 삼성전자주식회사 3차원 반도체 메모리 장치
KR102617961B1 (ko) 2018-05-09 2023-12-26 삼성전자주식회사 반도체 장치
KR102543224B1 (ko) 2018-06-08 2023-06-12 삼성전자주식회사 비휘발성 메모리 장치 및 그의 제조 방법
US10923494B2 (en) 2018-11-19 2021-02-16 Micron Technology, Inc. Electronic devices comprising a source below memory cells and related systems
US10566241B1 (en) 2018-11-19 2020-02-18 Micron Technology, Inc. Methods of forming a semiconductor device, and related semiconductor devices and systems
KR102674860B1 (ko) * 2019-01-18 2024-06-12 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치의 소스 컨택 구조 및 그 제조 방법
JP2020145231A (ja) 2019-03-04 2020-09-10 キオクシア株式会社 半導体装置およびその製造方法
US10580795B1 (en) 2019-08-15 2020-03-03 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
US11088165B2 (en) * 2019-12-06 2021-08-10 Micron Technology, Inc. Integrated assemblies, and methods of forming integrated assemblies
CN111406321B (zh) 2020-01-21 2021-05-14 长江存储科技有限责任公司 具有邻接源触点结构的三维存储器件及其形成方法
EP3925003B1 (en) 2020-02-20 2024-09-04 Yangtze Memory Technologies Co., Ltd. Dram memory device with xtacking architecture
US11424262B2 (en) 2020-03-17 2022-08-23 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
US11158367B1 (en) 2020-04-10 2021-10-26 Micron Technology, Inc. Semiconductor device protection circuits for protecting a semiconductor device during processing thereof, and associated methods, devices, and systems
WO2021237643A1 (en) * 2020-05-29 2021-12-02 Yangtze Memory Technologies Co., Ltd. Vertical memory devices

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009224612A (ja) * 2008-03-17 2009-10-01 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
KR20090128776A (ko) * 2008-06-11 2009-12-16 삼성전자주식회사 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법
JP2010225222A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 不揮発性半導体記憶装置
KR20110049876A (ko) * 2008-09-26 2011-05-12 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치
KR20110054361A (ko) * 2009-11-17 2011-05-25 삼성전자주식회사 3차원 반도체 기억 소자
WO2012070096A1 (ja) * 2010-11-22 2012-05-31 株式会社日立製作所 不揮発性記憶装置およびその製造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW396646B (en) * 1997-09-11 2000-07-01 Lg Semicon Co Ltd Manufacturing method of semiconductor devices
JP2002124585A (ja) 2000-10-17 2002-04-26 Hitachi Ltd 不揮発性半導体記憶装置およびその製造方法
US6667510B2 (en) 2002-02-19 2003-12-23 Silicon Based Technology Corp. Self-aligned split-gate flash memory cell and its contactless memory array
US6734482B1 (en) 2002-11-15 2004-05-11 Micron Technology, Inc. Trench buried bit line memory devices
CN100505268C (zh) * 2005-03-21 2009-06-24 旺宏电子股份有限公司 存储装置以及访问存储器单元的方法
US7488657B2 (en) * 2005-06-17 2009-02-10 Spansion Llc Method and system for forming straight word lines in a flash memory array
CN101326642A (zh) * 2005-10-04 2008-12-17 尼特罗奈克斯公司 用于宽带应用的氮化镓材料晶体管及方法
US7817454B2 (en) * 2007-04-03 2010-10-19 Micron Technology, Inc. Variable resistance memory with lattice array using enclosing transistors
US7906818B2 (en) * 2008-03-13 2011-03-15 Micron Technology, Inc. Memory array with a pair of memory-cell strings to a single conductive pillar
JP4635069B2 (ja) 2008-03-26 2011-02-16 株式会社東芝 不揮発性半導体記憶装置
JP5283960B2 (ja) * 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
KR101502585B1 (ko) * 2008-10-09 2015-03-24 삼성전자주식회사 수직형 반도체 장치 및 그 형성 방법
JP5364336B2 (ja) * 2008-11-04 2013-12-11 株式会社東芝 半導体記憶装置
KR20100052597A (ko) * 2008-11-11 2010-05-20 삼성전자주식회사 수직형 반도체 장치
KR101489458B1 (ko) * 2009-02-02 2015-02-06 삼성전자주식회사 3차원 반도체 소자
JP2011003833A (ja) 2009-06-22 2011-01-06 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8320181B2 (en) * 2009-08-25 2012-11-27 Micron Technology, Inc. 3D memory devices decoding and routing systems and methods
JP2011187794A (ja) * 2010-03-10 2011-09-22 Toshiba Corp 半導体記憶装置及びその製造方法
US8237213B2 (en) * 2010-07-15 2012-08-07 Micron Technology, Inc. Memory arrays having substantially vertical, adjacent semiconductor structures and the formation thereof
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
US8363476B2 (en) * 2011-01-19 2013-01-29 Macronix International Co., Ltd. Memory device, manufacturing method and operating method of the same
JP2013058592A (ja) * 2011-09-08 2013-03-28 Toshiba Corp 不揮発性半導体記憶装置
US8956968B2 (en) 2011-11-21 2015-02-17 Sandisk Technologies Inc. Method for fabricating a metal silicide interconnect in 3D non-volatile memory
KR20130136249A (ko) * 2012-06-04 2013-12-12 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US8853818B2 (en) * 2013-02-20 2014-10-07 Macronix International Co., Ltd. 3D NAND flash memory
KR102170770B1 (ko) * 2014-03-03 2020-10-28 삼성전자주식회사 반도체 장치
US9263461B2 (en) 2014-03-07 2016-02-16 Micron Technology, Inc. Apparatuses including memory arrays with source contacts adjacent edges of sources

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009224612A (ja) * 2008-03-17 2009-10-01 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
KR20090128776A (ko) * 2008-06-11 2009-12-16 삼성전자주식회사 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법
KR20110049876A (ko) * 2008-09-26 2011-05-12 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치
JP2010225222A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 不揮発性半導体記憶装置
KR20110054361A (ko) * 2009-11-17 2011-05-25 삼성전자주식회사 3차원 반도체 기억 소자
WO2012070096A1 (ja) * 2010-11-22 2012-05-31 株式会社日立製作所 不揮発性記憶装置およびその製造方法

Also Published As

Publication number Publication date
CN106170863B (zh) 2019-07-05
SG11201607218YA (en) 2016-09-29
KR20180108905A (ko) 2018-10-04
TW201935664A (zh) 2019-09-01
EP3114709A4 (en) 2018-03-14
KR102227800B1 (ko) 2021-03-16
TWI665782B (zh) 2019-07-11
JP2017511978A (ja) 2017-04-27
JP2020074380A (ja) 2020-05-14
CN106170863A (zh) 2016-11-30
US10879255B2 (en) 2020-12-29
WO2015134727A1 (en) 2015-09-11
US10050049B2 (en) 2018-08-14
KR101903647B1 (ko) 2018-10-04
US9263461B2 (en) 2016-02-16
US20190115355A1 (en) 2019-04-18
TWI703710B (zh) 2020-09-01
CN110265401A (zh) 2019-09-20
JP6599880B2 (ja) 2019-10-30
TW201547010A (zh) 2015-12-16
EP3114709A1 (en) 2017-01-11
US20150255478A1 (en) 2015-09-10
JP7053548B2 (ja) 2022-04-12
US20160163726A1 (en) 2016-06-09

Similar Documents

Publication Publication Date Title
KR101903647B1 (ko) 소스들의 에지들에 인접한 소스 접촉부들을 갖는 메모리 어레이들을 포함하는 장치들
US11653497B2 (en) Semiconductor apparatus with multiple tiers, and methods
KR20090112553A (ko) 3차원 적층형 불휘발성 반도체 메모리
US9425209B1 (en) Multilayer 3-D structure with mirror image landing regions
US8797780B2 (en) Memory device having sub-bit lines and memory system
KR102063530B1 (ko) 적층형 3차원 메모리

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
A107 Divisional application of patent
GRNT Written decision to grant