KR102630926B1 - 3차원 반도체 메모리 소자 - Google Patents

3차원 반도체 메모리 소자 Download PDF

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Abstract

3차원 반도체 메모리 소자를 제공한다. 이 3차원 반도체 메모리 소자는 베이스 기판 상에 배치되며 상기 베이스 기판의 표면과 수직한 방향으로 서로 이격되며 적층되는 게이트 전극들을 포함하는 게이트 적층 구조물; 상기 게이트 적층 구조물을 관통하며 상기 게이트 적층 구조물에 의해 둘러싸이는 관통 영역; 및 상기 관통 영역의 양 측에 배치되며 상기 게이트 적층 구조물을 관통하는 제1 수직 채널 구조물들 및 제2 수직 채널 구조물들을 포함한다. 상기 관통 영역은 상기 제1 수직 채널 구조물들과 상기 제2 수직 채널 구조물들 사이에 배치된다.

Description

3차원 반도체 메모리 소자{THREE-DIMENSIONAL SEMICONDUCTOR MEMORY DEVICE}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 게이트 구조물을 관통하는 관통 영역을 포함하는 3차원 반도체 메모리 소자에 관한 것이다.
반도체 기판의 표면으로부터 수직한 방향으로 적층되는 게이트 전극들을 포함하는 반도체 소자가 개발되고 있다. 반도체 소자의 고집적화를 위하여, 상기 적층되는 게이트 전극들의 수를 증가시키고 있다. 이와 같이, 반도체 기판의 표면과 수직한 방향으로 적층되는 게이트 전극들의 수가 점점 증가하면서, 게이트 전극들을 주변 회로와 연결시키면서 발생하는 불량이 증가하고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 3차원 반도체 메모리 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 고집적화할 수 있는 3차원 반도체 메모리 소자 및 그 형성 방법을 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 3차원 반도체 메모리 소자를 제공한다. 이 3차원 반도체 메모리 소자는 베이스 기판 상에 배치되며 상기 베이스 기판의 표면과 수직한 방향으로 서로 이격되며 적층되는 게이트 전극들을 포함하는 게이트 적층 구조물; 상기 게이트 적층 구조물을 관통하며 상기 게이트 적층 구조물에 의해 둘러싸이는 관통 영역; 및 상기 관통 영역의 양 측에 배치되며 상기 게이트 적층 구조물을 관통하는 제1 수직 채널 구조물들 및 제2 수직 채널 구조물들을 포함한다. 상기 관통 영역은 상기 제1 수직 채널 구조물들과 상기 제2 수직 채널 구조물들 사이에 배치된다.
본 발명의 기술적 사상의 일 실시 예에 따른 3차원 반도체 메모리 소자를 제공한다. 이 3차원 반도체 메모리 소자는 베이스 기판 상의 제1 외측 계단 영역 및 제2 외측 계단 영역; 상기 제1 및 제2 외측 계단 영역들 사이의 복수의 메모리 셀 어레이 영역들; 상기 복수의 메모리 셀 어레이 영역들 사이의 내측 계단 영역; 상기 복수의 메모리 셀 어레이 영역들 내에 배치되고 상기 제1 및 제2 외측 계단 영역들 및 상기 내측 계단 영역으로 연장되는 게이트 적층 구조물; 및 상기 내측 계단 영역 내에서 상기 게이트 적층 구조물을 관통하는 관통 영역을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 3차원 반도체 메모리 소자를 제공한다. 이 3차원 반도체 메모리 소자는 베이스 기판 상에 배치되는 게이트 적층 구조물; 및 상기 게이트 적층 구조물을 관통하며 상기 게이트 적층 구조물에 의해 둘러싸이는 관통 영역을 포함한다. 상기 게이트 적층 구조물은 워드라인들, 및 상기 워드라인들 상에 배치되며 상기 베이스 기판의 표면과 수평한 제1 방향으로 연장되는 제1 및 제2 선택 라인들을 포함하고, 상기 워드라인들은 상기 관통 영역을 향하는 제1 방향으로 낮아지는 계단 모양 및 상기 관통 영역을 향하는 제2 방향으로 낮아지는 계단 모양으로 배열되는 내측 콘택 영역들을 포함하고, 상기 제2 방향은 상기 베이스 기판의 표면과 수평하며 상기 제1 방향과 수직하다.
본 발명의 실시예 들에 따르면, 게이트 전극들을 주변 회로와 연결시키는데 이용할 수 있는 게이트 콘택 영역들을 증가시킬 수 있는 구조를 제공할 수 있다.
본 발명의 실시예 들에 따르면, 서로 이격되는 메모리 셀 어레이 영역들은 워드라인들을 공유할 수 있고, 메모리 셀 어레이 영역들 사이에 워드라인 콘택 영역들을 제공할 수 있다. 따라서, 집적도를 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 개략적인 블록 다이어그램이다.
도 2는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 메모리 셀 어레이 영역의 예시적인 예를 개념적으로 나타낸 회로도이다.
도 3은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 예시적인 예를 개략적으로 나타내는 평면도이다.
도 4는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 예시적인 예를 개략적으로 나타내는 사시도이다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 예시적인 예를 개략적으로 나타내는 단면도들이다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 변형 예를 개략적으로 나타내는 단면도들이다.
도 7a는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 예시적인 예를 개략적으로 나타내는 단면도이다.
도 7b는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 예시적인 예를 개략적으로 나타내는 단면도이다.
도 8은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 예시적인 예를 개략적으로 나타내는 단면도이다.
도 9a는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 예시적인 예를 개략적으로 나타내는 단면도이다.
도 9b는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 예시적인 예를 개략적으로 나타내는 단면도이다.
도 10a는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 변형 예를 개략적으로 나타내는 평면도이다.
도 10b는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 변형 예를 개략적으로 나타내는 평면도이다.
도 11a는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 변형 예를 개략적으로 나타내는 평면도이다.
도 11b는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 변형 예를 개략적으로 나타내는 평면도이다.
도 11c는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 변형 예를 개략적으로 나타내는 평면도이다.
도 12는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 변형 예를 개략적으로 나타내는 평면도이다.
도 13 내지 도 15는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 변형 예를 개략적으로 나타내는 도면들이다.
도 16a는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 변형 예를 개략적으로 나타내는 평면도이다.
도 16b는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 변형 예를 개략적으로 나타내는 사시도이다.
도 16c는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 변형 예를 개략적으로 나타내는 사시도이다.
도 17a는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 변형 예를 개략적으로 나타내는 평면도이다.
도 17b는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 변형 예를 개략적으로 나타내는 사시도이다.
도 17c는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 변형 예를 개략적으로 나타내는 사시도이다.
도 18은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 변형 예를 개략적으로 나타내는 평면도이다.
도 19는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 변형 예를 개략적으로 나타내는 평면도이다.
도 20은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 변형 예를 개략적으로 나타내는 단면도이다.
도 21은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 변형 예를 개략적으로 나타내는 사시도이다.
도 22a는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 변형 예를 개략적으로 나타내는 사시도이다.
도 22b는 도 21a의 일부분을 확대한 부분 확대도이다.
도 23a 및 도 23b는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 변형 예를 개략적으로 나타내는 단면도들이다.
도 24a 및 도 24b는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자 형성 방법을 나타내는 공정 흐름도들이다.
도 25 및 도 26는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자 형성 방법을 설명하기 위한 사시도들이다.
도 1을 참조하여 본 발명의 기술적 사상에 따른 3차원 반도체 메모리 소자의 예시적인 예를 설명하기로 한다. 도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자(1)는 메모리 셀 어레이 영역(20) 및 제어 로직 영역(30)을 포함할 수 있다. 상기 메모리 셀 어레이 영역(20)는 복수의 메모리 블록들을 포함하며, 각각의 메모리 블록들은 복수의 메모리 셀들을 포함할 수 있다. 상기 제어 로직 영역(30)은 로우 디코더(32), 페이지 버퍼(34) 및 제어 회로(36)를 포함할 수 있다.
상기 메모리 셀 어레이 영역(20) 내의 상기 복수의 메모리 셀들은, 스트링 선택 라인(SSL), 복수의 워드 라인들(WL) 및 접지 선택 라인(GSL)을 통해 상기 로우 디코더(32)와 연결될 수 있으며, 비트 라인들(BL)을 통해 상기 페이지 버퍼(34)와 연결될 수 있다.
실시예들에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
상기 로우 디코더(32)는 입력된 어드레스(address)를 디코딩하여, 워드 라인(WL)의 구동 신호들을 발생하고 전달할 수 있다. 상기 로우 디코더(32)는 상기 제어 회로(36)의 제어에 응답하여 상기 제어 회로(36) 내의 전압 발생 회로로부터 발생된 워드 라인 전압을 상기 워드라인들(WL) 중에서 선택된 워드 라인 및 상기 워드라인들(WL) 중에서 비선택된 워드 라인들로 각각 제공할 수 있다.
상기 페이지 버퍼(34)는 상기 비트 라인들(BL)을 통해 상기 메모리 셀 어레이 영역(20)과 연결되어, 상기 메모리 셀들에 저장된 정보를 판독할 수 있다. 상기 페이지 버퍼(34)는 동작 모드에 따라, 상기 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 상기 메모리 셀들에 저장된 데이터를 감지할 수 있다. 상기 페이지 버퍼(34)는 컬럼 디코터 및 감지 증폭기를 포함할 수 있다.
상기 컬럼 디코더는 상기 메모리 셀 어레이 영역(20)의 비트 라인들(BL)을 선택적으로 활성화할 수 있고, 상기 감지 증폭기는 읽기 동작 시에 상기 컬럼 디코더에 의해 선택된 비트 라인(BL)의 전압을 감지하여 선택된 메모리 셀에 저장된 데이터를 읽어낼 수 있다. 상기 제어 회로(36)는 상기 로우 디코더(32) 및 상기 페이지 버퍼(34)의 동작을 제어할 수 있다. 상기 제어 회로(36)는 외부로부터 전달되는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 상기 제어 회로(36)는 외부 전압을 이용하여 내부 동작에 필요한 전압들, 예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등을 생성하는 전압 발생 회로를 포함할 수 있다. 상기 제어 회로(36)는 상기 제어 신호들에 응답하여 읽기, 쓰기 및/또는 소거 동작을 제어할 수 있다. 또한, 제어 회로(36)는 입출력 회로를 포함할 수 있다. 상기 입출력 회로는 프로그램 동작 시 데이터(DATA)를 입력 받아 상기 페이지 버퍼(34)에 전달하고, 읽기 동작 시 상기 페이지 버퍼(34)로부터 전달받은 데이터(DATA)를 외부로 출력할 수 있다.
도 2를 참조하여 도 1에서 설명한 3차원 반도체 메모리 소자(도 1의 1)의 상기 메모리 셀 어레이 영역(도 1의 20)의 각각의 메모리 블록들(BLK)의 회로의 예시적인 예를 설명하기로 한다. 도 2는 상기 메모리 셀 어레이 영역(도 1의 20)의 예를 개념적으로 나타낸 회로도이다.
도 2를 참조하면, 상기 메모리 셀 어레이 영역(도 1의 20)의 상기 각각의 메모리 블록들(BLK)은, 서로 직렬로 연결되는 메모리 셀들(MC), 상기 메모리 셀들(MC)의 양단에 직렬로 연결되는 제1 선택 트랜지스터(ST1) 및 제2 선택 트랜지스터(ST2)를 포함할 수 있다.
상기 제1 및 제2 선택 트랜지스터들(ST1, ST2) 및 상기 제1 및 제2 선택 트랜지스터들(ST1, ST2) 사이의 상기 메모리 셀들(MC)은 메모리 스트링들(S)을 구성할 수 있다. 서로 직렬로 연결되는 상기 메모리 셀들(MC)은 상기 메모리 셀들(MC)을 선택하기 위한 워드 라인들(WL)에 각각 연결될 수 있다.
상기 제1 선택 트랜지스터(ST1)의 게이트 단자는 제1 선택 라인(SL1)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 상기 제2 선택 트랜지스터(ST2)의 게이트 단자는 제2 선택 라인(SL2)에 연결되고, 소스 단자는 상기 메모리 셀들(MC)의 드레인 단자에 연결될 수 있다.
일 예에서, 상기 제1 선택 트랜지스터(ST1)는 접지 선택 트랜지스터일 수 있고, 상기 제2 선택 트랜지스터(ST2)는 스트링 선택 트랜지스터(ST2)일 수 있다.
일 예에서, 상기 제1 선택 라인(SL1)은 도 1에서의 상기 접지 선택 라인(도 1의 GSL)일 수 있고, 상기 제2 선택 라인(SL2)은 도 1에서의 상기 스트링 선택 라인(도 1의 SSL)일 수 있다.
도 2에서는 서로 직렬로 연결되는 상기 메모리 셀들(MC)에 상기 제1 선택 트랜지스터(ST1)와 상기 제2 선택 트랜지스터(ST2)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 제1 선택 트랜지스터(ST1) 또는 복수의 제2 선택 트랜지스터(ST2)가 연결될 수도 있다.
일 예에서, 상기 워드 라인들(WL) 중 최하위 워드라인과 상기 제1 선택 라인(SL1) 사이에 제1 더미 라인(DL1)이 배치될 수 있고, 상기 워드 라인들(WL) 중 최상위 워드 라인(WL)과 상기 제2 선택 라인(SL2) 사이에 제2 더미 라인이 배치될 수 있다. 상기 제1 더미 라인(DL1)은 하나 또는 복수개가 배치될 수 있고, 상기 제2 더미 라인(DL2)은 하나 또는 복수개가 배치될 수 있다.
상기 제2 선택 트랜지스터(ST2)의 드레인 단자는 비트 라인(BL)에 연결될 수 있다. 상기 제2 선택 트랜지스터(ST2)의 게이트 단자에 상기 제2 선택 라인(SL2)을 통해 신호가 인가되면, 상기 비트 라인(BL)을 통해 인가되는 신호가 서로 직렬로 연결된 메모리 셀들(MC)에 전달됨으로써 데이터 읽기, 쓰기 동작이 실행될 수 있다. 또한, 기판을 통해 소정의 소거 전압을 인가함으로써, 상기 메모리 셀들(MC)에 기록된 데이터를 지우는 소거 동작이 실행될 수도 있다.
본 발명의 일 실시예에 따른 반도체 소자는 적어도 하나의 더미 스트링(DS)을 포함할 수 있다. 상기 더미 스트링(DS)은 상기 비트 라인(BL)과 전기적으로 분리되는 더미 채널을 포함하는 스트링일 수 있다.
다음으로, 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 예들을 설명하기로 한다. 우선, 도 3, 도 4, 도 5a, 도 5b 및 도 5c를 참조하여, 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 예시적인 예를 설명하기로 한다. 도 3은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 예시적인 예를 개략적으로 나타내는 평면도이고, 도 4는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 예시적인 예를 개략적으로 나타내는 사시도이고, 도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 예시적인 예를 개략적으로 나타내는 단면도들이다. 도 5a 내지 도 5c에서, 도 5a는 도 3의 I-I'선을 따라 취해진 영역을 개략적으로 나타내는 단면도이고, 도 5b는 도 3의 II-II'선을 따라 취해진 영역을 개략적으로 나타내는 단면도이고, 도 5c는 도 3의 III-III'선을 따라 취해진 영역을 개략적으로 나타내는 단면도이다.
도 3, 도 4, 도 5a, 도 5b 및 도 5c를 참조하면, 하부 기판(105) 상에 주변 회로(107)를 포함하는 하부 구조물(110)이 배치될 수 있다. 상기 하부 기판(105)은 단결정 실리콘 등과 같은 반도체 물질로 형성될 수 있는 반도체 기판일 수 있다.
상기 주변 회로(107)는 하부 절연물(109)에 의해 덮일 수 있다. 상기 주변 회로(107)는 도 1에서 설명한 상기 제어 로직 영역(도 1의 30)에 형성될 수 있는 회로일 수 있다. 상기 주변 회로(107)는 주변 트랜지스터들 및 회로를 구성할 수 있도록 상기 주변 트랜지스터들을 전기적으로 연결하는 주변 배선들을 포함할 수 있다. 상기 하부 구조물(110)은 상기 주변 회로(107)를 덮는 하부 절연물(109)을 포함할 수 있다. 상기 하부 절연물(109)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 하부 구조물(110) 상에 베이스 기판(115)이 배치될 수 있다. 상기 베이스 기판(115)은 폴리 실리콘 등과 같은 반도체 물질로 형성될 수 있는 반도체 기판일 수 있다.
상기 베이스 기판(115)을 관통하는 홀(117 h) 내에 갭필 절연 층(117)이 배치될 수 있다. 상기 갭필 절연 층(117)은 상기 베이스 기판(115)의 적어도 일부를 관통할 수 있다. 상기 베이스 기판(115)의 측면을 둘러싸는 중간 절연 층(119)이 배치될 수 있다. 상기 갭필 절연 층(117) 및 상기 중간 절연 층(119)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 베이스 기판(115) 상에 제1 방향(X)으로 차례로 배열되는 메모리 셀 어레이 영역들(MA1, MA2)이 배치될 수 있다. 상기 메모리 셀 어레이 영역들(MA1, MA2)은 제1 메모리 셀 어레이 영역(MA1) 및 제2 메모리 셀 어레이 영역(MA2)을 포함할 수 있다. 상기 제1 및 제2 메모리 셀 어레이 영역들(MA1, MA2)의 각각은 도 1에서 설명한 상기 메모리 셀 어레이 영역(도 1의 20)에 대응할 수 있다.
상기 제1 메모리 셀 어레이 영역(MA1) 및 상기 제2 메모리 셀 어레이 영역(MA2) 사이에 내측 계단 영역(C_ST)이 배치될 수 있다.
상기 제1 메모리 셀 어레이 영역(MA1)을 사이에 두고 상기 내측 계단 영역(C_ST)과 마주보는 제1 외측 계단 영역(E_ST1)이 배치될 수 있다. 따라서, 상기 제1 메모리 셀 어레이 영역(MA1)은 상기 내측 계단 영역(C_ST)과 상기 제1 외측 계단 영역(E_ST1) 사이에 배치될 수 있다.
상기 제2 메모리 셀 어레이 영역(MA2)을 사이에 두고 상기 내측 계단 영역(C_ST)과 마주보는 제2 외측 계단 영역(E_ST2)이 배치될 수 있다. 따라서, 상기 제2 메모리 셀 어레이 영역(MA2)은 상기 내측 계단 영역(C_ST)과 상기 제2 외측 계단 영역(E_ST2) 사이에 배치될 수 있다.
일 예에서, 상기 제1 외측 계단 영역(E_ST1), 상기 내측 계단 영역(C_ST), 및 상기 제2 엣지 계단영역(E_ST2)은 제1 방향(X)으로 차례로 배열될 수 있다.
평면에서 상기 제1 방향(X)과 수직한 제2 방향(Y)으로 배열되며 서로 대향하는 더미 계단 영역들(D_ST)이 배치될 수 있다. 상기 제1 및 제2 메모리 셀 어레이 영역들(MA1, MA2), 상기 제1 외측 계단 영역(E_ST1), 상기 내측 계단 영역(C_ST), 및 상기 제2 엣지 계단영역(E_ST2)은 상기 더미 계단 영역들(D_ST) 사이에 배치될 수 있다.
상기 내측 계단 영역(C_ST) 내에 배치되는 관통 영역들(TH)이 배치될 수 있다.
상기 복수의 메모리 셀 어레이 영역들, 예를 들어 상기 제1 및 제2 메모리 셀 어레이 영역들(MA1, MA2) 내에 배치되고 상기 제1 및 제2 외측 계단 영역들(E_ST1, E_ST2) 및 상기 내측 계단 영역(C_ST)으로 연장되는 게이트 적층 구조물(GS)이 배치될 수 있다. 상기 관통 영역들(TH)의 각각은 상기 내측 계단 영역(C_ST) 내에서 상기 게이트 적층 구조물(GS)을 관통하며 상기 게이트 적층 구조물(GS)에 의해 둘러싸일 수 있따. 동일 평면에서, 상기 관통 영역(TH)은 하나의 중간 게이트 전극(G_M), 즉 하나의 워드라인(WL)에 의해 둘러싸일 수 있다.
상기 게이트 적층 구조물(GS)은 상기 베이스 기판(115) 상에 상기 베이스 기판(115)의 표면과 수직한 제3 방향(Z)으로 차례로 적층되며 서로 이격되는 게이트 전극들(G_L, G_M, G_U)을 포함할 수 있다.
상기 게이트 전극들(G_L, G_M, G_U)은 제1 및 제2 메모리 셀 어레이 영역들(MA1, MA2) 내에서 차례로 적층되며 서로 이격되고 상기 내측 계단 영역(C_ST) 및 상기 제1 및 제2 외측 계단 영역들(E_ST1, E_ST2)로 연장될 수 있다. 상기 게이트 전극들(G_L, G_M, G_U)은 도우프트 폴리 실리콘, 타이타늄 질화물 등과 같은 금속 질화물, 또는 텅스텐 등과 같은 금속 중 적어도 하나를 포함하는 도전성 물질로 형성될 수 있다.
상기 게이트 전극들(G_L, G_M, G_U)은 하부 게이트 전극(G_L), 상기 하부 게이트 전극(G_L) 상의 중간 게이트 전극들(G_M), 상기 중간 게이트 전극들(G_M) 상의 상부 게이트 전극(G_U)을 포함할 수 있다. 상기 상부 게이트 전극(G_U)은 상기 제3 방향(Z)으로 하나의 전극만을 도시하고 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 상부 게이트 전극(G_U_)은 상기 제3 방향(Z)으로 서로 이격되는 복수의 전극들을 포함할 수 있다. 상기 상부 게이트 전극(G_U)은 상기 제1 메모리 셀 어레이 영역(MA1) 내의 제1 상부 게이트 전극(G_U1) 및 상기 제2 메모리 셀 어레이 영역(MA2) 내의 제2 상부 게이트 전극(G_U2)을 포함할 수 있고, 상기 제1 및 제2 상부 게이트 전극들(G_U1, G_U2)은 사익 관통 영역(TH)을 사이에 두고 서로 마주보며 이격될 수 있다.
상기 하부 게이트 전극(G_L)은 도 2에서 설명한 바와 같은 상기 제1 선택 라인(도 2의 SL1)일 수 있고, 상기 상부 게이트 전극(G_U)은 도 2에서 설명한 바와 같은 상기 제2 선택 라인(도 2의 SL2)일 수 있다. 따라서, 도 2에서 상술한 바와 같이, 상기 하부 게이트 전극(G_L) 및 상기 제1 선택 라인(도 2의 SL1)은 접지 선택 라인(도 1의 GSL)일 수 있고, 상기 상부 게이트 전극(G_U) 및 상기 제2 선택 라인(SL2)은 스트링 선택 라인(도 1의 SSL)일 수 있다. 상기 하부 게이트 전극(G_L)은 하부 선택 라인으로 지칭될 수 있고, 상기 상부 게이트 전극(G_U)은 상부 선택 라인으로 지칭될 수도 있다.
상기 중간 게이트 전극들(G_M)은 도 2에서 설명한 바와 같은 상기 워드 라인들(도 2의 WL)일 수 있다. 이하에서, 상기 중간 게이트 전극들(G_M)에 대한 설명은 상기 워드라인들(도 2의 WL)로 대체되어 설명 또는 이해될 수 있다.
동일 평면에 배치되는 상기 게이트 전극들(G_L, G_M, G_U) 중에서, 일부는 상기 내측 계단 영역(C_ST)에서 서로 이격되고, 나머지는 상기 내측 계단 영역(C_ST)에서 서로 연결될 수 있다. 예를 들어, 상기 상부 게이트 전극(G_U)은 상기 내측 계단 영역(C_ST)에서 서로 이격될 수 있고, 상기 중간 및 하부 게이트 전극들(G_M, G_L)은 상기 내측 계단 영역(C_ST)에서 서로 연결될 수 있다.
상기 제1 방향(X)으로 연장되는 주 분리 구조물들(MS)이 배치될 수 있다. 상기 주 분리 구조물들(MS)은 평면으로 볼 때, 서로 평행한 라인 모양일 수 있으며, 상기 게이트 적층 구조물(GS)을 상기 제2 방향(Y)으로 분리시킬 수 있다. 상기 게이트 적층 구조물(GS)은 상기 제1 방향(X)으로 연장되는 라인 모양일 수 있으며, 상기 주 분리 구조물들(MS)에 의해 상기 제2 방향(Y)으로 분리될 수 있다. 상기 제1 및 제2 메모리 셀 어레이 영역들(MA1, MA2) 및 상기 제1 및 제2 외측 계단 영역들(E_ST1, ST2)은 상기 주 분리 구조물들(MS) 사이에 배치될 수 있다.
일 예에서, 상기 내측 계단 영역(C_ST)은 상기 주 분리 구조물들(MS) 사이에 배치될 수 있다.
일 예에서, 각각의 상기 제1 및 제2 메모리 셀 어레이 영역들(MA1, MA2)에서, 서로 인접하는 한 쌍의 주 분리 구조물들(MS) 사이에 도 1에서 설명한 것과 같은 메모리 블록들(BLK)이 배치될 수 있다. 따라서, 상기 한 쌍의 주 분리 구조물들(MS)은 상기 메모리 블록들(BLK)을 서로 분리하는 역할을 할 수 있다.
일 예에서, 상기 관통 영역들(TH) 중 어느 하나의 관통 영역은 서로 인접하는 한 쌍의 주 분리 구조물들(MS) 사이, 및 서로 마주보는 상기 메모리 블록들(BLK) 사이에 배치될 수 있다. 따라서, 상기 관통 영역들(TH) 중 어느 하나의 관통 영역은 상기 제1 메모리 셀 어레이 영역(MA1) 내의 어느 하나의 메모리 블록(BLK)과 상기 제2 메모리 셀 어레이 영역(MA2) 내의 어느 하나의 메모리 블록(BLK) 사이에 배치될 수 있다.
일 예에서, 상기 내측 계단 영역(C_ST)은 평면에서 상기 제2 방향(Y)으로 복수개가 배열될 수 있다.
일 예에서, 상기 제1 방향(X)으로 서로 인접하는 한 쌍의 메모리 블록들(BLK) 사이에 하나의 내측 계단 영역(C_ST)이 배치될 수 있다.
상기 주 분리 구조물들(MS) 사이에 보조 분리 구조물들(SS)이 배치될 수 있다. 상기 보조 분리 구조물들(SS)은 상기 제1 방향(X)으로 차례로 배열되는 부분들로 구성될 수 있다. 예를 들어, 상기 보조 분리 구조물들(SS)은 상기 제1 및 제2 메모리 셀 어레이 영역들(MA1, MA2)을 가로지르는 메모리 분리 부분들(SSm), 상기 메모리 분리 부분들(SSm)의 끝 부분들과 마주보며 이격되는 끝 부분들 가지며 상기 제1 및 제2 외측 계단 영역들(E_ST1, E_ST2) 내에 배치되는 엣지 분리 부분들(SSe), 및 상기 메모리 분리 부분들(SSm)의 끝 부분들과 마주보며 이격되는 끝 부분들 가지며 상기 내측 계단 영역(C_ST) 내에 배치되는 중간 분리 구조물들(SSc)을 포함할 수 있다. 상기 내측 계단 영역(C_ST)의 가운데 부분에 상기 관통 영역(TH)이 배치될 수 있다.
서로 인접하는 한 쌍의 주 분리 구조물들(MS) 사이의 동일 평면에서, 상기 상부 게이트 전극(G_U)은 서로 이격되면서 상기 제2 방향(Y)으로 차례로 배열되는 복수개가 배치될 수 있다. 예를 들어, 서로 인접하는 한 쌍의 주 분리 구조물들(MS) 사이에서, 상기 상부 게이트 전극(G_U)은 상기 한 쌍의 주 분리 구조물들(MS) 사이에 배치되는 보조 분리 구조물(SS), 상기 보조 분리 구조물(SS)과 상기 주 분리 구조물들(MS) 사이에 배치되는 절연성 라인(IL)에 의해 서로 분리되어 복수개로 형성될 수 있다. 여기서, 상기 절연성 라인(IL)은 상기 중간 게이트 전극들(G_M) 상에 배치될 수 있다. 상기 절연성 라인(IL)은 상기 상부 게이트 전극(G_U)을 가로지르는 절연성 라인 트렌치(도 4의 IL_T) 내에 배치될 수 있다.
상기 게이트 적층 구조물(GS)은 게이트 콘택 영역들(C_Ua, C_Ub, C_Ma, C_Mb, C_La, C_Lb)을 가질 수 있다.
상기 게이트 콘택 영역들(C_Ua, C_Ub, C_Ma, C_Mb, C_La, C_Lb)은 상기 제1 외측 계단 영역(E_ST1) 내에 배치되는 제1 외측 게이트 콘택 영역들과, 상기 제2 외측 계단 영역(E_ST2) 내에 배치되는 제2 외측 게이트 콘택 영역들, 및 상기 내측 계단 영역(C_ST) 내에 배치되는 내측 게이트 콘택 영역들을 포함할 수 있다. 상기 게이트 콘택 영역들(C_Ua, C_Ub, C_Ma, C_Mb, C_La, C_Lb)은 상기 상부 게이트 전극(G_U)의 내측 및 외측 상부 콘택 영역들(C_Ua, C_Ub), 상기 중간 게이트 전극들(G_M)의 내측 및 외측 중간 콘택 영역들(C_Ma, C_Mb), 및 상기 하부 게이트 전극(G_L)의 내측 및 외측 하부 콘택 영역들(C_La, C_Lb)을 포함할 수 있다. 예를 들어, 상기 상부 게이트 전극(G_U)은 상기 내측 계단 영역(C_ST)에 위치하는 상기 내측 상부 콘택 영역(C_Ua)을 가질 수 있고, 상기 제1 및 제2 외측 계단 영역들(E_ST1, E_ST2)에 위치하는 상기 외측 상부 콘택 영역(C_Ub)을 가질 수 있다. 상기 중간 게이트 전극들(G_M)은 상기 내측 계단 영역(C_ST)에 위치하는 상기 내측 중간 콘택 영역들(C_Ma)을 가질 수 있고, 상기 제1 및 제2 외측 계단 영역들(E_ST1, E_ST2)에 위치하는 상기 외측 중간 콘택 영역들(C_Mb)을 가질 수 있다. 상기 하부 게이트 전극(G_L)은 상기 내측 계단 영역(C_ST)에 위치하는 상기 내측 하부 콘택 영역(C_La)을 가질 수 있고, 상기 제1 및 제2 외측 계단 영역들(E_ST1, E_ST2)에 위치하는 상기 외측 하부 콘택 영역(C_Lb)을 가질 수 있다.
상기 내측 하부 콘택 영역(C_La), 상기 내측 중간 콘택 영역들(C_Ma), 및 상기 내측 상부 콘택 영역(C_Ua)은 상기 관통 영역(TH)을 향하는 방향으로 낮아지는 중간 계단들을 형성할 수 있다. 따라서, 상기 내측 하부 콘택 영역(C_La), 상기 내측 중간 콘택 영역들(C_Ma), 및 상기 내측 상부 콘택 영역(C_Ua)으로 구성될 수 있는 중간 계단들은 상기 제1 방향(X)으로 낮아지는 계단들 및 상기 제2 방향(Y)으로 낮아지는 계단들을 포함할 수 있다.
상기 외측 하부 콘택 영역(C_Lb), 상기 외측 중간 콘택 영역들(C_Mb), 및 상기 외측 상부 콘택 영역(C_Ub)은 계단 모양으로 배열되는 엣지 계단들을 형성할 수 있다. 따라서, 상기 외측 하부 콘택 영역(C_Lb), 상기 외측 중간 콘택 영역들(C_Mb), 및 상기 외측 상부 콘택 영역(C_Ub)으로 구성될 수 있는 엣지 계단들은 상기 제1 및 제2 메모리 셀 어레이 영역들(MA1, MA2)로부터 멀어지는 방향(X)으로 낮아질수 있는 계단들을 포함할 수 있다.
상기 내측 및 외측 중간 콘택 영역들(C_Ma, C_Mb), 및 상기 내측 및 외측 하부 콘택 영역들(C_La, C_Lb)은 상대적으로 상부에 위치하는 게이트 전극과 중첩하지 않는 영역들일 수 있다.
서로 인접하는 한 쌍의 주 분리 구조물들(MS) 사이에서, 상기 중간 게이트 전극들(G_M), 및 상기 하부 게이트 전극(G_L)은 상기 보조 분리 구조물들(SS)이 서로 마주보는 끝 부분들 사이의 연결 영역(도 4의 IR) 에 의하여 동일 평면에서 서로 전기적으로 연결되는 하나의 게이트 전극 역할을 할 수 있다. 예를 들어, 도 4에서 SS_T로 나타내는 부분은 상기 보조 분리 구조물들(SS)이 형성될 수 있는 보조 분리 트렌치들(SS_T)일 수 있고, 이와 같은 보조 분리 트렌치들(SS_T) 내에 상술한 상기 보조 분리 구조물들(SS)이 배치될 수 있다.
상기 제1 및 제2 메모리 셀 어레이 영역들(MA1, MA2) 내에 수직 채널 구조물들(VS)이 배치될 수 있다. 상기 수직 채널 구조물들(VS)은 상기 제1 메모리 셀 어레이 영역(MA1) 내에 배치되는 제1 수직 채널 구조물들(VS1) 및 상기 제2 메모리 셀 어레이 영역(MA2) 내에 배치되는 제2 수직 채널 구조물들(VS2)을 포함할 수 있다. 상기 수직 채널 구조물들(VS)은 상기 베이스 기판(115) 상에 배치될 수 있으며, 상기 게이트 적층 구조물(GS)을 관통할 수 있다.
상기 제1 수직 채널 구조물들(VS1)은 상기 제1 외측 계단 영역(E_ST1)의 외측 콘택 영역들과 상기 내측 계단 영역(C_ST)의 내측 콘택 영역들 사이에 배치될 수 있고, 상기 제2 수직 채널 구조물들(VS2)은 상기 제2 외측 계단 영역(E_ST2)의 게이트 콘택 영역들과 상기 내측 계단 영역(C_ST)의 내측 콘택 영역들 사이에 배치될 수 있다.
상기 수직 채널 구조물들(VS) 상에 도 1 및 도 2에서 설명한 것과 같은 비트라인들(BL)이 배치될 수 있다. 상기 비트라인들(BL)과 상기 수직 채널 구조물들(VS) 사이에 비트라인 콘택 플러그들(B_P)이 배치될 수 있다.
상기 게이트 적층 구조물(GS)은 상기 하부 구조물(110) 내의 상기 주변 회로(107)과 전기적으로 연결될 수 있다.
상기 게이트 적층 구조물(GS)의 상기 게이트 콘택 영역들(C_Ua, C_Ub, C_Ma, C_Mb, C_La, C_Lb) 상에 게이트 콘택 플러그들(G_Pa, G_Pb)이 배치될 수 있다. 상기 주변 회로(107) 상에 주변 콘택 플러그들(P_Pa, P_Pb)이 배치될 수 있다.
상기 게이트 콘택 플러그들(G_Pa, G_Pb)은 상기 관통 영역(TH)을 지나면서 상기 주변 회로(107)와 전기적으로 연결되는 내측 게이트 콘택 플러그들(G_Pa), 및 상기 베이스 기판(115)의 외측을 지나면서 상기 주변 회로(107)와 전기적으로 연결되는 외측 게이트 콘택 플러그들(G_Pb)을 포함할 수 있다.
상기 주변 콘택 플러그들(P_Pa, P_Pb)은 상기 관통 영역(TH)을 지나면서 상기 주변 회로(107)와 전기적으로 연결되는 내측 주변 콘택 플러그들(P_Pa), 및 상기 베이스 기판(115)의 외측을 지나면서 상기 주변 회로(107)와 전기적으로 연결되는 외측 주변 콘택 플러그들(P_Pb)을 포함할 수 있다.
상기 내측 게이트 콘택 플러그들(G_Pa)과 상기 내측 주변 콘택 플러그들(P_Pa)을 전기적으로 연결하는 내측 게이트 연결 배선들(G_Ia), 및 상기 외측 게이트 콘택 플러그들(G_Pb)과 상기 외측 주변 콘택 플러그들(P_Pb)을 전기적으로 연결하는 제2 게이트 연결 배선들(G_Ib)이 배치될 수 있다.
상기 게이트 적층 구조물(GS)의 상기 게이트 전극들(G_L, G_M, G_U)은 상기 내측 및 외측 게이트 콘택 플러그들(G_Pa, G_Pb), 상기 내측 및 외측 주변 콘택 플러그들(P_Pa, P_Pb), 및 상기 내측 및 외측 게이트 연결 배선들(G_Ia, G_Ib)에 의해 상기 주변 회로(107)와 전기적으로 연결될 수 있다.
일 예에서, 상기 게이트 적층 구조물(GS) 중 일부는 상기 제1 및 제2 외측 계단 영역들(E_ST1, E_ST2)을 통해서, 상기 주변 회로(107)와 전기적으로 연결될 수 있다.
일 예에서, 상기 게이트 적층 구조물(GS) 중 일부는 상기 내측 계단 영역(C_ST)을 통해서, 상기 주변 회로(107)와 전기적으로 연결될 수 있다.
일 예에서, 상기 게이트 적층 구조물(GS) 중 일부는 상기 제1 및 제2 외측 계단 영역들(E_ST1, E_ST2) 및 상기 내측 계단 영역(C_ST)을 통해서, 상기 주변 회로(107)와 전기적으로 연결될 수 있다.
예시적인 예에서, 상기 상부 게이트 전극(G_U)은 상기 내측 상부 콘택 영역(C_Ua) 상의 내측 게이트 콘택 플러그(G_Pa), 상기 관통 영역(TH)을 지나며 상기 주변 회로(107)와 전기적으로 연결되는 내측 주변 콘택 플러그(P_Pa), 이들 내측 게이트 콘택 플러그(G_Pa)와 상기 내측 주변 콘택 플러그(P_Pa)을 전기적으로 연결하는 제1 게이트 연결 배선(G_I)에 의해서 상기 주변 회로(107)와 전기적으로 연결될 수 있다.
예시적인 예에서, 상기 중간 게이트 전극들(G_M) 및 상기 하부 게이트 전극(G_L) 중 적어도 일부는 상기 내측 중간 콘택 영역(C_Ma) 상의 내측 게이트 콘택 플러그(G_Pa), 상기 관통 영역(TH)을 지나며 상기 주변 회로(107)와 전기적으로 연결되는 내측 주변 콘택 플러그(P_Pa), 이들 내측 게이트 콘택 플러그(G_Pa)와 상기 내측 주변 콘택 플러그(P_Pa)을 전기적으로 연결하는 내측 게이트 연결 배선(G_Ia)에 의해서 상기 주변 회로(107)와 전기적으로 연결될 수 있다.
예시적인 예에서, 상기 중간 게이트 전극들(G_M) 및 상기 하부 게이트 전극(G_L) 중 적어도 일부는 상기 외측 중간 콘택 영역(C_Mb) 상의 외측 게이트 콘택 플러그(G_Pb), 상기 베이스 기판(115)의 외측에 배치되며 상기 주변 회로(107)와 전기적으로 연결되는 외측 주변 콘택 플러그(P_Pb), 이들 외측 게이트 콘택 플러그(G_Pb)와 상기 외측 주변 콘택 플러그(P_Pb)을 전기적으로 연결하는 외측 게이트 연결 배선(G_Ib)에 의해서 상기 주변 회로(107)와 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 메모리 셀 어레이 영역들(MA1, MA2)을 포함하는 메모리 셀 어레이 영역들, 상기 내측 계단 영역(C_ST), 및 상기 외측 계단 영역들(E_ST1, E_ST2)은 폴리 실리콘으로 형성될 수 있는 상기 베이스 기판(115) 상에 배치될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 6a, 도 6b 및 도 6c에서와 같이 상기 제1 및 제2 메모리 셀 어레이 영역들(MA1, MA2)을 포함하는 메모리 셀 어레이 영역들, 상기 내측 계단 영역(C_ST), 및 상기 외측 계단 영역들(E_ST1, E_ST2)은 단결정 실리콘으로 형성될 수 있는 베이스 기판(115a) 상에 배치될 수 있다. 여기서, 도 6a는 도 5a에 대응할 수 있는 단면도이고, 도 6b는 도 5b에 대응할 수 있는 단면도이고, 도 6c는 도 5c에 대응할 수 있는 단면도이다.
도 3 내지 도 5c를 참조하여 설명한 바와 같은 상기 수직 채널 구조물들(VS)의 예시적인 예와, 상기 게이트 적층 구조물(GS)의 예시적인 예를 도 7a를 참조하여 설명하기로 한다. 도 7a는 도 3 내지 도 5c를 참조하여 설명한 바와 같은 상기 수직 채널 구조물들(VS)의 예시적인 예를 설명하기 위하여 나타낸 개략적인 단면도이다
도 3 내지 도 5c와 함께, 도 7a를 참조하면, 상술한 바와 같이 상기 베이스 기판(15) 상에 상기 게이트 전극들(G_L, G_M, G_U)을 포함하는 상기 게이트 적층 구조물(GS)이 배치될 수 있다.
상기 수직 채널 구조물들(VS)의 각각은 상기 게이트 적층 구조물(GS)을 관통할 수 있다. 상기 수직 채널 구조물들(VS)은 상기 게이트 적층 구조물(GS)을 관통하는 채널 홀들(도 4의 CH) 내에 배치될 수 있다.
상기 수직 채널 구조물들(VS)의 각각은 상기 베이스 기판(115)의 표면과 수직한 방향으로 연장되며 상기 게이트 적층 구조물(GS)을 관통하는 절연성 코어 층(148), 상기 절연성 코어 층(148)의 측면 및 바닥면을 덮는 채널 반도체 층(146), 상기 채널 반도체 층(146)의 외측을 둘러싸는 제1 게이트 유전체(140), 상기 절연성 코어 층(148) 상에 배치되며 상기 채널 반도체 층(146)과 전기적으로 연결되는 패드 층(150)을 포함할 수 있다.
일 예에서, 상기 게이트 적층 구조물(GS)의 상부 및 하부, 및 상기 게이트 전극들(G_L, G_M, G_U) 사이에 절연성 물질(INS)이 배치될 수 있다. 상기 절연성 물질(INS)은 실리콘 산화물로 형성될 수 있다. 상기 수직 채널 구조물들(VS)의 각각은 상기 게이트 적층 구조물(GS)을 관통하면서 상기 절연성 물질(INS)을 관통할 수 있다.
일 예에서, 상기 게이트 전극들(G_L, G_M, G_U)과 상기 수직 채널 구조물들(VS) 사이에 배치되며 상기 게이트 전극들(G_L, G_M, G_U)과 상기 절연성 물질(INS) 사이로 연장되는 제2 게이트 유전체(168)가 배치될 수 있다.
상기 채널 반도체 층(146)은 상기 베이스 기판(115)과 전기적으로 연결될 수 있다. 상기 채널 반도체 층(146)은 실리콘 등과 같은 반도체 물질로 형성될 수 있다. 상기 패드 층(150)은 N형의 도전형을 갖는 도우프트 폴리 실리콘으로 형성될 수 있다. 상기 절연성 코어 층(148)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 제1 및 제2 게이트 유전체들(140, 168) 중 어느 하나는 정보를 저장할 수 있는 층을 포함할 수 있다. 예를 들어, 상기 제1 게이트 유전체(140)는 정보를 저장할 수 있는 층을 포함할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 제2 게이트 유전체(168)가 정보를 저장할 수 있는 층을 포함할 수도 있다. 이하에서, 상기 제1 게이트 유전체(140)가 정보를 저장할 수 있는 층을 포함하는 예를 설명하기로 한다.
상기 제1 게이트 유전체(140)는 터널 유전체(144), 정보 저장 층(143) 및 블로킹 유전체(142)를 포함할 수 있다. 상기 정보 저장 층(143)은 상기 터널 유전체(144) 및 상기 블로킹 유전체(142) 사이에 배치될 수 있다. 상기 터널 유전체(144)는 상기 채널 반도체 층(146)과 가까울 수 있고, 상기 블로킹 유전체(142)는 상기 게이트 적층 구조물(GS)과 가까울 수 있다.
상기 터널 유전체(144)는 실리콘 산화물 및/또는 불순물 도핑된 실리콘 산화물을 포함할 수 있다. 상기 블로킹 유전체(142)는 실리콘 산화물 및/또는 고유전체를 포함할 수 있다. 상기 정보 저장 층(143)은 상기 채널 반도체 층(146)과 상기 중간 게이트 전극들(G_M) 사이에서, 정보를 저장하기 위한 층일 수 있다. 예를 들어, 상기 정보 저장 층(143)은 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자의 동작 조건에 따라, 상기 채널 반도체 층(146)으로부터 상기 터널 유전체(144)를 통하여 주입된 전자를 트랩하여 보유(retention) 하거나, 또는 상기 정보 저장 층(143) 내의 트랩된 전자를 소거할 수 있는 물질, 예를 들어 실리콘 질화물로 형성될 수 있다. 상기 제2 게이트 유전체(168)는 고유전체(e.g., AlO 등)를 포함할 수 있다.
상기 정보 저장 층(143)은 상기 게이트 적층 구조물(GS) 중에서 도 1 및 도 2에서 설명한 상기 워드라인들(도 1 및 도 2의 WL)에 대응할 수 있는 상기 중간 게이트 전극들(G_M)과 마주보는 영역들에서 정보를 저장할 수 있다. 상기 수직 채널 구조물(VS) 내의 상기 정보 저장 층(143)에서 정보를 저장할 수 있는 영역들은 상기 베이스 기판(155)의 표면과 수직한 방향으로 배열될 수 있으며, 도 2에서 설명한 상기 메모리 셀들(MC)을 구성할 수 있다.
상기 채널 반도체 층(146)은 상기 베이스 기판(115)과 직접적으로 연결될 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 상기 수직 채널 구조물(VS)의 변형 예에 대하여 도 7b를 참조하여 설명하기로 한다. 도 7b는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자에서, 수직 채널 구조물의 변형 예를 설명하기 위한 개념적인 단면도이다.
도 7b를 참조하면, 수직 채널 구조물(VS)은 상기 게이트 적층 구조물(GS)의 게이트 전극들(G_L, G_M, G_U) 중에서, 상기 베이스 기판(115)과 가장 가까운 하부 게이트 전극(G_L)과 마주보는 하부 채널 반도체 층(135)을 포함할 수 있다. 상기 하부 채널 반도체 층(135)은 상기 중간 게이트 전극들(G_M) 보다 낮은 레벨에 배치될 수 있다.
상기 수직 채널 구조물(VS)은 상기 하부 채널 반도체 층(135) 상에 배치되는 절연성 코어 층(148)', 상기 절연성 코어 층(148')의 측면 및 바닥면을 덮는 상부 채널 반도체 층(146'), 상기 상부 채널 반도체 층(146')의 외측을 둘러싸는 제1 게이트 유전체(140), 상기 절연성 코어 층(148') 상에 배치되며 상기 상부 채널 반도체 층(146')과 전기적으로 연결되는 패드 층(150)을 포함할 수 있다. 상기 하부 채널 반도체 층(135)은 상기 베이스 기판(115)과 직접적으로 연결될 수 있으며, 에피택시얼 반도체 층으로 형성될 수 있다. 상기 상부 채널 반도체 층(146')은 실리콘 등과 같은 반도체 물질로 형성될 수 있다. 상기 제1 게이트 유전체(140')는 도 7a에서 설명한 제1 게이트 유전체(도 7a의 140)와 실질적으로 동일할 수 있다. 또한, 상기 수직 채널 구조물(VS')과 상기 게이트 적층 구조물(GS) 사이에 개재되며, 상기 게이트 적층 구조물(GS)의 상기 게이트 전극들(G_L, G_M, G_U)의 상부면 및 하부면으로 연장되는 도 7a에서 설명한 것과 동일한 제2 게이트 유전체(168)가 배치될 수 있다.
도 3 내지 도 5c를 참조하여 설명한 바와 같은 상기 주 분리 구조물들(MS)의 예시적인 예와, 상기 게이트 적층 구조물(GS)의 예시적인 예를 도 8을 참조하여 설명하기로 한다. 도 8은 도 3 내지 도 5c를 참조하여 설명한 바와 같은 상기 주 분리 구조물(MS)의 예시적인 예를 설명하기 위하여 나타낸 개략적인 단면도이다
도 3 내지 도 5c와 함께, 도 8을 참조하면, 도 3 내지 도 5c에서 상술한 바와 같이, 상기 게이트 적층 구조물(GS)은 상기 게이트 전극들(G_L, G_M, G_U)을 포함할 수 있고, 상기 주 분리 구조물들(MS)의 각각은 상기 게이트 적층 구조물(GS)의 상기 게이트 전극들(G_L, G_M, G_U)을 관통할 수 있다.
도 7a에서 설명한 바와 같이, 상기 게이트 적층 구조물(GS)의 상부 및 하부, 및 상기 게이트 전극들(G_L, G_M, G_U) 사이에 절연성 물질(INS)이 배치될 수 있다. 상기 주 분리 구조물들(MS)의 각각은 상기 게이트 적층 구조물(GS)의 상기 게이트 전극들(G_L, G_M, G_U), 및 상기 절연성 물질(INS)을 관통할 수 있다. 상기 게이트 전극들(G_L, G_M, G_U)과 상기 절연성 물질(INS) 사이로 연장되는 제2 게이트 유전체(168)가 배치될 수 있다.
상기 주 분리 구조체들(MS)의 각각은 도전성 패턴(176) 및 상기 도전성 패턴(176)의 측면을 덮는 스페이서(174)를 포함할 수 있다. 상기 스페이서(174)는 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 스페이서(174)는 상기 도전성 패턴(176)과 상기 게이트 적층 구조물(GS)을 이격시킬 수 있다. 상기 도전성 패턴(176)은 도우프트 폴리 실리콘, 타이타늄 질화물 등과 같은 금속 질화물, 또는 텅스텐 등과 같은 금속 중 적어도 하나를 포함하는 도전성 물질로 형성될 수 있다. 일 예에서, 상기 도전성 패턴(176)은 소스 콘택 플러그로 명명될 수도 있다. 일 예에서, 상기 보조 분리 구조물들(도 3 내지 도 5c의 SS)은 상기 주 분리 구조물들(MS)과 동일한 구조 및 동일한 물질로 형성될 수 있다.
상기 주 분리 구조물들(MS) 하부의 상기 베이스 기판(115) 내에 불순물 영역(172)이 배치될 수 있다. 상기 불순물 영역(172)은 N형의 도전형일 수 있고, 상기 불순물 영역(172)과 인접하는 상기 베이스 기판(115)의 부분은 P형의 도전형일 수 있다. 상기 불순물 영역(172)은 도 1 및 도 2에서 설명한 공통 소스 라인(도 1 및 도 2의 CSL)일 수 있다.
다음으로, 도 3 내지 도 5c를 참조하여 설명한 상기 게이트 적층 구조물(GS)의 게이트 콘택 영역들(C_Ua, C_Ub, C_Ma, C_Mb, C_La, C_Lb)의 예시적인 예를 도 7a 및 도 9a를 참조하여 설명하기로 한다. 도 9a는 상기 게이트 적층 구조물(GS)의 게이트 콘택 영역들(C_Ua, C_Ub, C_Ma, C_Mb, C_La, C_Lb)의 예시적인 예와 함께, 상기 게이트 적층 구조물(GS)을 설명하기 위하여 나타낸 개략적인 단면도이다.
도 3 내지 도 5c와 함께 도 7a 및 도 9a를 참조하면, 도 7a에서 설명한 것과 동일한 상기 제2 게이트 유전체(168)는 상기 게이트 전극들(G_L, G_M, G_U)의 끝 부분들까지 연장되어 상기 게이트 전극들(G_L, G_M, G_U)의 끝 부분들을 덮을 수 있다.
예시적인 예에서, 상기 게이트 전극들(G_L, G_M, G_U)의 게이트 콘택 영역들(C_Ua, C_Ub, C_Ma, C_Mb, C_La, C_Lb)은 상기 게이트 전극들(G_L, G_M, G_U)의 나머지 영역과 동일한 두께를 가질 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 상기 게이트 전극들(G_L, G_M, G_U)의 게이트 콘택 영역들(C_Ua, C_Ub, C_Ma, C_Mb, C_La, C_Lb)의 두께의 변형 예에 대하여 도 9b를 참조하여 설명하기로 한다.
도 9b를 참조하면, 상기 게이트 전극들(G_L, G_M, G_U) 중에서, 상기 상부 게이트 전극(G_U)의 콘택 영역(C_Ua, C_Ub)은 상기 상부 게이트 전극(G_U)의 나머지 영역과 동일한 두께일 수 있다. 상기 중간 및 하부 게이트 전극들(G_M, G_L)은 두께가 증가된 중간 및 하부 게이트 콘택 영역들(C_Ma, C_Mb, C_La, C_Lb)을 가질 수 있다. 따라서, 상기 상부 게이트 전극(G_U)은 일정한 두께로 형성될 수 있고, 상기 중간 및 하부 게이트 전극(G_M, G_L)은 상기 중간 및 하부 게이트 콘택 영역들(C_Ma, C_Mb, C_La, C_Lb)에서 증가된 두께를 가질 수 있다. 이와 같이, 증가된 두께를 갖는 상기 중간 및 하부 게이트 콘택 영역들(C_Ma, C_Mb, C_La, C_Lb)은 도 3 내지 도 5c에서 설명한 것과 같은 주변 콘택 플러그들(도 3 내지 도 5c의 P_Pa, P_Pb)에 의해 상기 중간 및 하부 게이트 콘택 영역들(C_Ma, C_Mb, C_La, C_Lb)이 관통됨으로써 발생할 수 있는 불량을 방지할 수 있다.
도 3 내지 도 5c를 참조하여 설명한 상기 중간 콘택 영역(C_ST)에서, 상기 제1 중간 및 하부 콘택 영역들(C_Ma, C_La)은 사각형의 링 모양일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 10a에서와 같이, 상기 중간 콘택 영역(C_ST)에서, 적어도 일부의 콘택 영역(C_M1)은 원 형의 링 모양으로 변형될 수 있다. 다른 변형 예에서, 도 10b에서와 같이, 상기 중간 콘택 영역(C_ST)에서, 적어도 일부의 콘택 영역(C_M2)은 육각형 등과 같은 다각형의 링 모양으로 변형될 수 있다. 여기서, 도 10a 및 도 10b의 각각은 상기 중간 콘택 영역(C_ST)에서 일부 콘택 영역의 변형 예를 설명하기 위하여 개략적으로 나타낸 평면도들이다.
다음으로, 도 3 내지 도 5c를 참조하여 설명한 상기 중간 콘택 영역(C_ST)에 대하여 도 11a를 참조하여 설명하기로 한다. 도 11a는 도 3 내지 도 5c를 참조하여 설명한 상기 중간 콘택 영역(C_ST)의 변형 예를 설명하기 위하여 개략적으로 나타낸 평면도이다.
도 3 내지 도 5c와 함께, 도 11a를 참조하면, 상기 내측 중간 콘택 영역들(C_Ma)은 상기 제1 방향(X)으로 서로 마주보는 제1 부분(C_Ma1) 및 제3 부분(C_Ma3), 및 상기 제2 방향(Y)으로 서로 마주보는 제2 부분(C_Ma2) 및 제4 부분(C_Ma4)을 포함할 수 있다. 상기 제2 및 제4 부분들(C_Ma2, C_Ma4)은 상기 메모리 셀 어레이 영역들(MA1, MA2)에 인접할 수 있다. 상기 제1 및 제3 부분들(C_Ma1, C_Ma3)은 상기 주 분리 구조물들(MS)에 인접할 수 있다.
상기 내측 중간 콘택 영역들(C_Ma)에서, 서로 인접하는 상기 주 분리 구조물들(MS) 사이에 서로 이격되는 복수개의 보조 분리 구조물들(SS)이 배치될 수 있다.
상기 복수개의 보조 분리 구조물들(SS)은 상기 관통 영역(TH) 양 옆에 배치되며 상기 내측 중간 콘택 영역들(C_Ma)의 상기 제2 및 제4 부분들(C_Ma2, C_Ma4)을 가로지르는 중간 보조 분리 구조물(SSc), 및 상기 중간 보조 분리 구조물(SSc) 보다 상기 주 분리 구조물들(MS)에 가까운 더미 보조 분리 구조물들(SSd)을 포함할 수 있다.
상기 더미 보조 분리 구조물들(SSd)은 상기 제1 및 제3 부분들(C_Ma1, C_Ma3)을 가로지르며 상기 제2 및 제4 부분들(C_Ma2, C_Ma4)의 일부를 가로지를 수 있다.
일 예에서, 상기 더미 보조 분리 구조물들(SSd)의 각각은 상기 메모리 셀 어레이 영역들(MA1, MA2) 사이에서, 상기 제1 방향으로 연장되는 하나의 라인 모양일 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 이와 같은 상기 더미 보조 분리 구조물들(SSd)의 변형 예에 대하여, 도 11b 및 도 11c를 각각 참조하여 설명하기로 한다. 도 11b 및 도 11c의 각각은 도 11a에서의 상술한 상기 더미 보조 분리 구조물들(SSd)의 변형 예를 각각 나타낸 평면도이다.
변형 예에서, 도 11b를 참조하면, 더미 보조 분리 구조물들(SSd')은 상기 제1 방향(X)으로 차례로 배열되며 상기 제1 방향(X)으로 서로 이격되는 복수의 라인 모양들일 수 있다.
변형 예에서, 도 11c를 참조하면, 더미 보조 분리 구조물들(SSd")은 상기 제1 방향(X)으로 차례로 배열되며 상기 제1 방향(X)으로 서로 이격되는 복수의 라인 모양들이면서, 상기 제2 방향(X)으로 서로 평행하게 배열될 수 있다. 상기 더미 보조 분리 구조물들(SSd") 중 일부는 상기 내측 하부 콘택 영역(C_La)을 지나갈 수 있다. 일 예에서, 상기 더미 보조 분리 구조물들(SSd")은 상기 제2 방향(Y)으로 배열되는 계단들에서 서로 다른 평면(plane)에 위치하는 계단들 사이에 배치될 수 있다. 예를 들어, 상기 제2 방향(Y)으로 배열되는 계단들에서, 어느 하나의 계단은 상기 더미 분리 구조물들(SSd") 중 어느 하나의 더미 분리 구조물과 인접할 수 있다.도 12를 참조하여, 상기 보조 분리 구조물들(SS) 중에서 상기 내측 중간 콘택 영역들(C_Ma)의 상기 제1 및 제3 부분들(C_Ma1, C_Ma3)을 가로지르는 더미 보조 분리 구조물(SSd')의 변형 예를 설명하기로 한다.
도 12를 참조하면, 더미 보조 분리 구조물(SSd')의 측면 중 일부분(SS_P)은 상기 제2 방향(Y)으로 돌출될 수 있다. 이와 같이 더미 보조 분리 구조물(SSd')은 상기 제2 방향(Y)으로 돌출된 부분(SS_P)을 포함할 수 있다.
상술한 바와 같은 상기 내측 계단 영역들(C_ST) 중에서, 어느 하나의 내측 계단 영역은 상기 제1 방향(X)으로 차례로 배열되며 서로 마주보는 한 쌍의 메모리 블록들(BLK) 사이에 배치될 수 있다. 예를 들어, 상기 내측 계단 영역들(C_ST) 중 어느 하나의 내측 계단 영역은 상기 제1 메모리 셀 어레이 영역(MA1) 내의 어느 하나의 메모리 블록(BLK)과 상기 제2 메모리 셀 어레이 영역(MA2) 내의 어느 하나의 메모리 블록(BLK) 사이에 배치될 수 있다. 또한, 상기 관통 영역들(TH)은 상기 내측 계단 영역들(C_ST) 내에 배치될 수 있으므로, 상기 관통 영역들(TH) 중 어느 하나의 관통 영역은 상기 제1 메모리 셀 어레이 영역(MA1) 내의 어느 하나의 메모리 블록(BLK)과 상기 제2 메모리 셀 어레이 영역(MA2) 내의 어느 하나의 메모리 블록(BLK) 사이에 배치될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 이와 같이 상기 내측 계단 영역들(C_ST) 및 상기 관통 영역들(TH)이 변형될 수 있는 예시적인 예에 대하여 도 13 내지 도 15를 참조하여 설명하기로 한다. 도 13은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 변형 예를 개략적으로 나타내는 평면도이고, 도 14는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 변형 예를 개략적으로 나타내는 사시도이고, 도 15는 도 13의 IV-IV'선을 따라 취해진 영역을 개략적으로 나타내는 단면도이다. 도 13에서, 도 3의 I-I'선 및 III-III'선에 대응하는 영역은 도 5a 및 도 5c의 단면 영역과 실질적으로 동일하므로, 앞에서 도 5a 및 도 5c의 단면 영역을 참조하여 설명한 내용은 생략하기로 한다. 도 13 내지 도 15에서, 앞에서 설명한 내용과 중복되는 내용에 대한 자세한 설명은 생략하고, 앞에서 설명한 내용에서 변형될 수 있는 부분을 위주로 설명하기로 한다. 따라서, 이하에서는 앞에서 설명한 구성요소들에 대하여 별도의 설명없이 직접 인용하여 설명하기로 한다.
도 13 내지 도 15를 참조하면, 앞에서 설명한 것과 같은 상기 하부 기판(105), 상기 주변 회로(107)를 포함하는 상기 하부 구조물(110), 상기 하부 구조물(110) 상의 베이스 기판(115), 상기 베이스 기판(115)을 관통하는 상기 갭필 절연 층(117)이 배치될 수 있다. 상기 베이스 기판(115) 상에 앞에서 설명한 것과 동일한 상기 제1 및 제2 메모리 셀 어레이 영역들(MA1, MA2) 및 상기 제1 및 제2 외측 계단 영역(E_ST1, E_ST2)이 배치될 수 있다.
상기 제1 메모리 셀 어레이 영역(MA1)과 상기 제2 메모리 셀 어레이 영역(MA2) 사이에 내측 계단 영역(C_ST')이 배치될 수 있다. 상기 내측 계단 영역(C_ST')은 상기 제1 메모리 셀 어레이 영역(MA1) 내에서 상기 제2 방향(Y)으로 차례로 배열되는 복수개의 메모리 블록들(BLK)과 상기 제2 메모리 셀 어레이 영역(MA2) 내에서 상기 제2 방향(Y)으로 차례로 배열되는 복수개의 메모리 블록들(BLK) 사이에 배치될 수 있다. 따라서, 상기 내측 계단 영역(C_ST')은 상기 제1 메모리 셀 어레이 영역(MA1) 내에 배치되는 복수개의 메모리 블록들(BLK)과 상기 제2 메모리 셀 어레이 영역(MA2) 내에 배치되는 복수개의 메모리 블록들(BLK) 사이에 배치될 수 있다 예를 들어, 상기 내측 계단 영역(C_ST')은 상기 제1 메모리 셀 어레이 영역(MA1) 내에 배치되며 서로 인접하는 두 개의 메모리 블록들(BLK)과 상기 제2 메모리 셀 어레이 영역(MA2) 내에 배치되며 서로 인접하는 두 개의 메모리 블록들(BLK) 사이에 배치될 수 있다.
상기 내측 계단 영역(C_ST') 내에 관통 영역(TH')이 배치될 수 있다. 상기 관통 영역(TH')은 상기 갭필 절연 층(117)과 중첩할 수 있다. 상기 관통 영역(TH')은 상기 내측 계단 영역(C_ST')과 마찬가지로, 상기 제1 메모리 셀 어레이 영역(MA1) 내의 복수개의 메모리 블록들(BLK)과 상기 제2 메모리 셀 어레이 영역(MA2) 내의 복수개의 메모리 블록들(BLK)과 사이에 배치될 수 있다. 예를 들어, 상기 관통 영역(TH')은 상기 제1 메모리 셀 어레이 영역(MA1) 내에 배치되며 서로 인접하는 두 개의 메모리 블록들(BLK)과 상기 제2 메모리 셀 어레이 영역(MA2) 내에 배치되며 서로 인접하는 두 개의 메모리 블록들(BLK) 사이에 배치될 수 있다.
상기 베이스 기판(115) 상에 게이트 적층 구조물(GS)이 배치될 수 있다. 상기 게이트 적층 구조물(GS)은 하부 게이트 전극(G_L), 상기 하부 게이트 전극(G_L) 상의 중간 게이트 전극들(G_M), 상기 중간 게이트 전극들(G_M) 상의 상부 게이트 전극(G_U)을 포함할 수 있다. 상기 제1 및 제2 메모리 셀 어레이 영역들(MA1, MA2) 및 상기 제1 및 제2 외측 계단 영역들(E_ST1, E_ST2) 내에서 위치하는 상기 게이트 적층 구조물(GS)은 앞에서 설명한 것과 실질적으로 동일할 수 있다.
상기 상부 게이트 전극(G_U)은 상기 내측 계단 영역(C_ST')에 위치하는 내측 상부 콘택 영역(C_Ua)을 가질 수 있고, 상기 제1 및 제2 외측 계단 영역들(E_ST1, E_ST2)에 위치하는 외측 상부 콘택 영역(C_Ub)을 가질 수 있다. 상기 중간 게이트 전극들(G_M)은 상기 내측 계단 영역(C_ST')에 위치하는 내측 중간 콘택 영역들(C_Ma')을 가질 수 있고, 상기 제1 및 제2 외측 계단 영역들(E_ST1, E_ST2)에 위치하는 외측 중간 콘택 영역들(C_Mb)을 가질 수 있다. 상기 하부 게이트 전극(G_L)은 상기 내측 계단 영역(C_ST')에 위치하는 내측 하부 콘택 영역(C_La')을 가질 수 있고, 상기 제1 및 제2 외측 계단 영역들(E_ST1, E_ST2)에 위치하는 외측 하부 콘택 영역들(C_Lb)을 가질 수 있다. 상기 내측 하부 콘택 영역(C_La'), 상기 내측 중간 콘택 영역들(C_Ma') 및 상기 내측 상부 콘택 영역(C_Ua)은 중간 계단들을 형성할 수 있다.
상기 제1 방향(X)으로 연장되며 상기 메모리 블록들(BLK)을 상기 제2 방향(Y)으로 이격시키는 주 분리 구조물들(MS)이 배치될 수 있다. 상기 주 분리 구조물들(MS)은 상기 게이트 적층 구조물(GS)을 상기 제2 방향(Y)으로 분리시킬 수 있다.
상기 주 분리 구조물들(MS)은 제1 주 분리 구조물들(MS1) 및 상기 제1 주 분리 구조물들(MS1) 사이의 제2 주 분리 구조물(MS2)을 포함할 수 있다.
일 예에서, 상기 내측 계단 영역(C_ST')은 상기 제1 주 분리 구조물들(MS1) 사이에 배치될 수 있고, 상기 제2 주 분리 구조물(MS2)은 상기 제1 주 분리 구조물들(MS1) 사이에서 상기 내측 계단 영역(C_ST')의 계단 부분들을 가로지르며 상기 내측 계단 영역(C_ST')의 계단 부분을 분리할 수 있다.
상기 제1 및 제2 메모리 셀 어레이 영역들(MA1, MA2) 중 어느 하나의 메모리 셀 어레이 영역에서, 어느 하나의 메모리 블록(BLK)은 상기 제1 주 분리 구조물(MS1)과 상기 제2 주 분리 구조물(MS2) 사이에 배치될 수 있다.
상기 내측 계단 영역(C_ST')의 상기 내측 중간 콘택 영역들(C_Ma') 및 상기 내측 하부 콘택 영역(C_La')은 상기 제1 메모리 셀 어레이 영역(MA1) 내의 한 쌍의 메모리 블록들(BLK)과 상기 제2 메모리 셀 어레이 영역(MA2) 내의 한 쌍의 메모리 블록들(BLK) 사이에서, 상기 관통 영역(TH')을 둘러싸는 사각형 또는 육각형 등과 같은 다각형의 링 모양 또는 원 또는 타원 등과 같은 링 모양일 수 있다.
상기 내측 계단 영역(C_ST')의 상기 내측 중간 콘택 영역들(C_Ma') 및 상기 내측 하부 콘택 영역(C_La')은 상기 제1 메모리 셀 어레이 영역(MA1) 내의 하나의 메모리 블록(BLK)과 상기 제2 메모리 셀 어레이 영역(MA2) 내의 하나의 메모리 블록(BLK) 사이에서, 사각형 또는 육각형 등과 같은 다각형의 링이 절반이 절단된 모양, 또는 원 또는 타원 등과 같은 링이 절반이 절단된 모양일 수 있다. 예를 들어, 상기 내측 계단 영역(C_ST')의 상기 내측 중간 콘택 영역들(C_Ma') 및 상기 내측 하부 콘택 영역(C_La')은 상기 제1 메모리 셀 어레이 영역(MA1) 내의 하나의 메모리 블록(BLK)과 상기 제2 메모리 셀 어레이 영역(MA2) 내의 하나의 메모리 블록(BLK) 사이에서, "" 모양일 수 있다. 동일 평면에서, 상기 관통 영역(TH')은 두 개의 중간 게이트 전극들(G_M), 즉 두 개의 워드라인들(WL)에 의해 둘러싸일 수 있다.
상기 제1 주 분리 구조물(MS1)과 상기 제2 주 분리 구조물(MS2) 사이에서 정의되는 상기 제1 메모리 셀 어레이 영역(MA1) 내의 하나의 메모리 블록(BLK)과 상기 제2 메모리 셀 어레이 영역(MA2) 내의 하나의 메모리 블록(BLK) 사이에서, 상기 내측 중간 콘택 영역들(C_Ma')은 상기 제1 주 분리 구조물(MS1)과 인접하며 상기 제1 주 분리 구조물(MS1)로부터 멀어지는 제2 방향(Y)으로 갈수록 낮아지는 계단 부분과, 상기 제1 및 제2 메모리 셀 어레이 영역들(MA1, MA2)과 인접하는 영역에서 상기 제1 및 제2 메모리 셀 어레이 영역들(MA1, MA2)로부터 상기 관통 영역(TH')을 향하는 방향으로 갈수록 낮아지는 계단 부분들을 포함할 수 있다.
상기 내측 중간 콘택 영역들(C_Ma') 내의 상기 게이트 적층 구조물(GS)의 콘택 영역들(C_Ua, C_Ma, C_La) 중 적어도 일부는 상기 관통 영역(TH')을 통하여 상기 주변회로(107)와 전기적으로 연결될 수 있다. 예를 들어, 상기 내측 중간 콘택 영역들(C_Ma') 내의 상기 게이트 적층 구조물(GS)의 콘택 영역들(C_Ua, C_Ma, C_La) 중 적어도 일부와 전기적으로 연결되는 내측 게이트 콘택 플러그(G_Pa), 상기 관통 영역(TH')을 관통하며 상기 갭필 절연 층(117)을 지나면서 연장되어 상기 주변회로(107)와 전기적으로 연결되는 내측 주변 콘택 플러그(P_Pa), 및 상기 내측 주변 콘택 플러그(P_Pa)와 상기 내측 게이트 콘택 플러그(G_Pa)를 전기적으로 연결하는 내측 게이트 연결 배선(G_Ia)이 배치될 수 있다.
앞에서, 상기 제1 방향(X)으로 배열되는 상기 제1 및 제2 메모리 셀 어레이 영역들(MA1, MA2)을 설명하고 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 상기 제1 및 제2 메모리 셀 어레이 영역들(MA1, MA2) 사이에 하나 또는 복수개의 메모리 셀 어레이 영역이 배치되는 예시적인 예들에 대하여 도 3 내지 도 5c와 함께 도 16a, 도 16b 및 도 16c를 참조하여 설명하고, 도 13 내지 도 15와 함께 도 17a, 도 17b 및 도 17c를 참조하여 설명하기로 한다. 도 16a 내지 도 17c에서, 도 16a 및 도 17a의 각각은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타내는 개략적인 평면도이고, 도 16b, 도 16c, 도 17b 및 도 17c의 각각은 어느 하나의 게이트 전극의 전기적 연결 관계를 설명하기 위한 개략적인 사시도이다. 이하에서, 앞에서 설명한 내용과 중복되는 내용에 대한 자세한 설명은 생략하고, 앞에서 설명한 내용에서 변형될 수 있는 부분을 위주로 설명하기로 한다. 따라서, 이하에서는 앞에서 설명한 구성요소들에 대하여 별도의 설명없이 직접 인용하여 설명하기로 한다.
우선, 도 3 내지 도 5c와 함께, 도 16a 내지 도 16c를 참조하면, 본 발명의 일 실시예에 따르면, 도 3 내지 도 5c에서 상술한 바와 같은 상기 베이스 기판(115) 상에 복수의 메모리 셀 어레이 영역들이 배치될 수 있고, 상기 복수의 메모리 셀 어레이 영역들을 사이에 두고 서로 마주보는 제1 및 제2 외측 계단 영역들(E_ST1, E_ST2)이 배치될 수 있다. 상기 복수의 메모리 셀 어레이 영역들 사이에 상기 복수의 내측 계단 영역들(C_ST)이 배치될 수 있다. 상기 제1 메모리 셀 어레이 영역(MA1)과 상기 제2 메모리 셀 어레이 영역(MA2) 사이에 제3 메모리 셀 어레이 영역(MA3)이 배치될 수 있다. 상기 제3 메모리 셀 어레이 영역(MA3)은 복수개가 배치될 수 있다.
상기 제1 메모리 셀 어레이 영역(MA1)과 상기 제3 메모리 셀 어레이 영역(MA3) 사이, 및 상기 제3 메모리 셀 어레이 영역(MA3)과 상기 제2 메모리 셀 어레이 영역(MA2) 사이에 내측 계단 영역들(C_ST)이 배치될 수 있다. 상기 내측 계단 영역들(C_ST)의 각각은 상기 제1 방향(X)으로 배열되는 하나의 메모리 블록(BLK)과, 다른 하나의 메모리 블록(BLK) 사이에 배치될 수 있다.
상기 제1 및 제2 외측 계단 영역들(E_ST1) 내의 엣지 계단들(C_E)은 도 3 내지 도 5c에서 설명한 상기 외측 하부 콘택 영역(C_Lb), 상기 외측 중간 콘택 영역들(C_Mb), 및 상기 외측 상부 콘택 영역(C_Ub)으로 구성될 수 있다.
상기 내측 계단 영역들(C_ST) 내의 제1 및 제2 중간 계단들(C_C1, C_C2)의 각각은 도 3 내지 도 5c에서 설명한 상기 내측 하부 콘택 영역(C_La), 상기 내측 중간 콘택 영역들(C_Ma), 및 상기 내측 상부 콘택 영역(C_Ua)으로 구성될 수 있다.
평면에서, 상기 제1 및 제2 중간 계단들(C_C1, C_C2)에 의해 둘러싸이는 제1 및 제2 관통 영역들(TH1, TH2)이 배치될 수 있다. 상기 제1 및 제2 관통 영역들(TH1, TH2)의 각각은 도 3 내지 도 5c에서 설명한 관통 영역(TH)에 대응할 수 있다.
상기 중간 게이트 전극들(G_M)의 전기적 연결관계를 설명하기 위하여 상기 중간 게이트 전극들(G_M) 중 어느 하나의 제1 중간 게이트 전극(G_M1)과 다른 하나의 제2 중간 게이트 전극(G_M2)을 위주로 하여 설명하기로 한다.
상기 제1 및 제2 중간 게이트 전극(G_M)을 관통하는 채널 홀들(CH)이 배치될 수 있다. 상기 채널 홀들(CH)은 상기 수직 채널 구조물들(VS)로 채워질 수 있다.
상기 제1 관통 영역(TH1) 및 상기 제2 관통 영역(TH2)은 상기 제1 및 제2 중간 게이트 전극들(G_M1, G_M2)을 관통할 수 있다. 상기 제1 관통 영역(TH1)은 상기 제1 및 제2 중간 게이트 전극들(G_M)의 상기 제1 중간 계단(C_C1)에 의해 둘러싸일 수 있고, 상기 제2 관통 영역(TH2)은 상기 제1 및 제2 중간 게이트 전극들(G_M)의 상기 제2 중간 계단(C_C2)에 의해 둘러싸일 수 있다. 상기 제1 및 제2 중간 게이트 전극들(G_M1, G_M2)은 양 끝 부분들에 배치되는 상기 엣지 계단들(C_E)을 가질 수 있다. 상기 제1 및 제2 중간 게이트 전극들(G_M1, G_M2)의 상기 제1 및 제2 중간 계단들(C_C1), 및 상기 엣지 계단들(C_E)은 게이트 콘택 영역들일 수 있다.
상기 제1 중간 게이트 전극(G_M1)에서, 상기 제1 중간 계단(C_C1) 상에 제1 내측 게이트 콘택 플러그(G_Pa1)가 배치될 수 있고, 상기 엣지 계단들(C_E) 중 어느 하나의 계단 상에 외측 게이트 콘택 플러그(G_Pb)가 배치될 수 있다.
상기 제2 중간 게이트 전극(G_M2)에서, 상기 제2 중간 계단(C_C2) 상에 제2 내측 게이트 콘택 플러그(G_Pa2)가 배치될 수 있고, 상기 엣지 계단들(C_E) 중 어느 하나의 계단 상에 외측 게이트 콘택 플러그(G_Pb)가 배치될 수 있다. 상기 외측 게이트 콘택 플러그들(G_Pb)은 도 5a에서 설명한 것과 같은 상기 외측 게이트 연결 배선(G_Ib) 및 상기 외측 주변 콘택 플러그(P_Pb)를 통하여 상기 주변 회로(107)와 전기적으로 연결될 수 있다.
상기 제1 중간 게이트 전극(G_M1)에서, 상기 제1 관통 영역(TH1)을 지나는 제1 내측 주변 콘택 플러그(P_Pa1)가 배치될 수 있고, 상기 제2 중간 게이트 전극(G_M2)에서, 상기 제2 관통 영역(TH2)을 지나는 제2 내측 주변 콘택 플러그(P_Pa2)가 배치될 수 있다.
상기 제1 및 제2 내측 주변 콘택 플러그들(P_Pa1, P_Pa2)은 상기 제1 및 제2 관통 영역들(TH1, TH2)을 지나면서 도 3 내지 도 5c에서 설명한 상기 주변 회로(107)와 전기적으로 연결될 수 있다.
상기 제1 내측 주변 콘택 플러그(P_Pa1) 및 상기 제1 내측 게이트 콘택 플러그(G_Pa1) 상에 제1 내측 게이트 연결 배선(G_Ia1)이 배치될 수 있고, 상기 제2 내측 주변 콘택 플러그(P_Pa2) 및 상기 제2 내측 게이트 콘택 플러그(G_Pa2) 상에 제2 내측 게이트 연결 배선(G_Ia2)이 배치될 수 있다.
상기 제1 및 제2 중간 게이트 전극들(G_M1, G_M2)은 상기 제1 및 제2 중간 계단들(C_C1), 및 상기 엣지 계단들(C_E) 중 적어도 하나의 계단을 통하여 상기 주변 회로(107)와 전기적으로 연결될 수 있다.
상기 제1 및 제2 중간 게이트 전극들(G_M1, G_M2)은 상기 제1 및 제2 중간 계단들(C_C1), 및 상기 엣지 계단들(C_E) 중 적어도 둘 이상의 계단을 통하여 상기 주변 회로(107)와 전기적으로 연결될 수 있다. 따라서, 상기 중간 게이트 전극(G_M)이 상기 제1 방향(X)으로의 길이가 늘어남으로 인하여 발생할 수 있는 게이트 전압 산포 특성이 열화되는 것을 방지할 수 있다.
다음으로, 도 13 내지 도 15와 함께, 도 17a 내지 도 17c를 참조하면, 도 16a 내지 도 16c에서 설명한 상기 내측 계단 영역들(C_ST)의 각각은 도 17a 내지 도 17c에 도시된 모양의 내측 계단 영역들(C_ST')로 변형될 수 있다. 이와 같이 변형될 수 있는 내측 계단 영역들(C_ST')의 각각은 도 13 내지 도 15에서 설명한 내측 계단 영역(C_ST')에 대응할 수 있다. 따라서, 상기 내측 계단 영역들(C_ST') 내의 제1 및 제2 중간 계단들(C_C1', C_C2')의 각각은 도 13 내지 도 15에서 설명한 상기 내측 하부 콘택 영역(C_La'), 상기 내측 중간 콘택 영역들(C_Ma') 및 상기 내측 상부 콘택 영역(C_Ua)로 구성될 수 있다.
상기 제1 및 제2 중간 계단들(C_C1', C_C2')에 의해 둘러싸이는 제1 및 제2 관통 영역들(TH1', TH2')이 배치될 수 있다. 상기 제1 및 제2 관통 영역들(TH1', TH2')의 각각은 도 13 내지 도 15에서 설명한 관통 영역(TH')에 대응할 수 있다.
따라서, 도 17b 및 도 17c에서와 같은 제1 및 제2 중간 게이트 전극들(G_M1, G_M2)은 도 16c 및 도 16c에서 설명한 제1 및 제2 중간 게이트 전극들(G_M1, G_M2)과 동일한 구성으로 도 3 내지 도 5c에서 설명한 상기 주변 회로(107)와 전기적으로 연결될 수 있다.
일 예에서, 상기 내측 계단 영역들(C_ST')은 상기 복수의 메모리 셀 어레이 영역들 사이에 배치될 수 있다. 상기 복수의 메모리 셀 어레이 영역들은 상기 제1 방향(X)으로 차례로 배열될 수 있다. 상기 복수의 메모리 셀 어레이 영역들은 상기 제1 메모리 셀 어레이 영역(MA1), 상기 제2 메모리 셀 어레이 영역(MA2), 및 상기 제1 및 제2 메모리 셀 어레이 영역들(MA1, MA2) 사이의 상기 제3 메모리 셀 어레이 영역(MA3)을 포함하는 경우에, 상기 내측 계단 영역들(C_ST')은 상기 제1 및 제3 메모리 셀 어레이 영역들(MA1, MA3) 사이에서 상기 제2 방향(Y)으로 차례로 배열되는 복수개가 배치될 수 있고, 상기 제2 및 제3 메모리 셀 어레이 영역들(MA2, MA3) 사이에서 상기 제2 방향(Y)으로 차례로 배열되는 복수개가 배치될 수 있다. 이와 같이, 상기 제2 방향(Y)으로 차례로 배열되는 상기 내측 계단 영역들(C_ST') 중 어느 하나의 내측 계단 영역은 복수개의 메모리 블록들(BLK)과 복수개의 메모리 블록들(BLK) 사이에 배치될 수 있다. 상기 제1 및 제2 관통 영역들(TH1', TH2')은 상기 내측 계단 영역들(C_ST') 내에 배치될 수 있으므로, 상기 내측 계단 영역들(C_ST')과 마찬가지로, 상기 제1 및 제2 관통 영역들(TH1', TH2') 중 어느 하나의 관통 영역은 복수개의 메모리 블록들(BLK)과 복수개의 메모리 블록들(BLK) 사이에 배치될 수 있다. 이와 마찬가지로, 상기 제1 및 제2 중간 계단들(C_C1', C_C2') 중 어느 하나의 중간 계단은 복수개의 메모리 블록들(BLK)과 복수개의 메모리 블록들(BLK) 사이에 배치될 수 있다. 예를 들어, 상기 내측 계단 영역들(C_ST') 중 어느 하나의 내측 계단 영역, 상기 제1 및 제2 관통 영역들(TH1', TH2') 중 어느 하나의 관통 영역, 및 상기 제1 및 제2 중간 계단들(C_C1', C_C2') 중 어느 하나의 중간 계단은 두 개의 메모리 블록들(BLK)과 두 개의 메모리 블록들(BLK) 사이에 배치될 수 있다.
일 예에서, 상기 내측 계단 영역들(C_ST')은 상기 제1 주 분리 구조물들(MS1) 사이에 배치될 수 있다. 상기 제2 주 분리 구조물(MS2)은 상기 제1 주 분리 구조물들(MS1) 사이에서 상기 내측 계단 영역들(C_ST')의 계단 부분들을 가로지르며 상기 내측 계단 영역들(C_ST')의 계단 부분을 분리할 수 있다. 따라서, 상기 내측 계단 영역들(C_ST')은 상기 제1 방향(X)으로 가상의 곧은 직선을 따라 차례로 배열될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않고, 상기 내측 계단 영역들(C_ST')의 배열 방법은 변형될 수 있다. 도 18을 참조하여 상기 내측 계단 영역들(C_ST')의 변형될 수 있는 배열에 대하여 설명하기로 한다.
변형 예에서, 도 18을 참조하면, 앞에서 상술한 바와 같이 메모리 셀 어레이 영역은 상기 제1 방향(X)으로 복수개가 배치될 수 있다. 예를 들어, 상기 제1 방향(X)으로 차례로 배열되는 복수개의 메모리 셀 어레이 영역들(MA)은 상술한 제1 및 제2 메모리 셀 어레이 영역들(MA1, MA2), 및 상기 제1 및 제2 메모리 셀 어레이 영역들(MA1, MA2) 사이에 배치되는 복수개의 제3 메모리 셀 어레이 영역들(MA3a, MA3b, MA3c)을 포함할 수 있다. 앞에서 설명한 도 13에서의 내측 계단 영역(C_ST')은 복수개로 배치될 수 있다. 예를 들어, 상기 복수개의 내측 계단 영역들(C_ST')은 상기 복수개의 메모리 셀 어레이 영역들(MA) 중 서로 인접하는 두 개의 메모리 셀 어레이 영역들 사이에서 상기 제2 방향(Y)으로 차례로 배열될 수 있다. 또한, 상기 복수개의 내측 계단 영역들(C_ST')은 상기 제1 방향(X)으로 배열되는 상기 복수개의 메모리 셀 어레이 영역들(MA) 사이에서 상기 제1 방향(X)으로 지그재그로 배열될 수 있다.
상기 복수개의 내측 계단 영역들(C_ST')의 각각에는 도 13에서 상술한 관통 영역(TH')이 배치될 수 있다. 이와 같은 관통 영역(TH')은 상기 복수개의 내측 계단 영역들(C_ST')과 마찬가지로, 복수개가 배치될 수 있다. 따라서, 상기 복수개의 관통 영역들(TH')은 상기 복수개의 메모리 셀 어레이 영역들(MA) 중 서로 인접하는 두 개의 메모리 셀 어레이 영역들 사이에서 상기 제2 방향(Y)으로 차례로 배열될 수 있고, 상기 제1 방향(X)으로 배열되는 상기 복수개의 메모리 셀 어레이 영역들(MA) 사이에서 상기 제1 방향(X)으로 지그재그로 배열될 수 있다.
상술한 주 분리 구조물들(MS) 중 어느 하나는 상기 제1 방향(X)으로 곧은 직선으로 연장되면서 상기 복수개의 내측 계단 영역들(C_ST') 중 상기 제2 방향(Y)으로 배열되는 두 개의 내측 계단 영역들 사이를 지나면서 연장되고, 상기 두 개의 내측 계단 영역들 사이로부터 상기 제1 방향(X)에 위치하는 다른 어느 하나의 내측 계단 영역의 가운데로 연장될 수 있다.
도 3 내지 도 18에서, 상기 게이트 전극들(G_L, G_M, G_U)을 상기 주변 회로(107)와 전기적으로 연결하는 예시적인 예들에 대하여 설명하고 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 3 내지 도 18에서 설명한 상기 게이트 전극들(G_L, G_M, G_U)을 상기 주변 회로(107)와 전기적으로 연결하는 예시적인 예들과 더불어, 도 3 내지 도 18에서 설명한 상기 수직 채널 구조물들(VS)과 전기적으로 연결되는 상기 비트라인들(BL)을 상기 주변 회로(107)와 전기적으로 연결하는 예시적인 예를 도 19 및 도 20을 참조하여 설명하기로 한다. 도 19 및 도 20에서, 도 19는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 예시적인 예를 개략적으로 나타내는 평면도이고, 도 20은 도 19의 V-V'선을 따라 취해진 영역을 개략적으로 나타내는 단면도이다. 이하에서, 도 13 내지 도 18을 참조하여 설명한 내용과 중복되는 내용에 대한 자세한 설명은 생략하고, 앞에서 설명한 내용에서 변형될 수 있는 부분을 위주로 설명하기로 한다. 이하에서 도 3 내지 도 18을 참조하여 앞에서 설명한 구성요소들에 대하여 별도의 설명없이 직접 인용하여 설명하고, 도 3 내지 도 18과 함께 도 20 및 도 21를 참조하여 상기 비트라인들(BL)을 상기 주변 회로(107)와 전기적으로 연결하는 예시적인 예를 설명하기로 한다.
도 3 내지 도 18과 함께, 도 19 및 도 20을 참조하면, 상기 제2 방향(Y)으로 배열되는 메모리 블록들(BLK) 사이에 비트라인 관통 영역(TH_BL)이 배치될 수 있다. 따라서, 상기 비트라인 관통 영역(TH_BL)은 상기 제1 및 제2 메모리 셀 어레이 영역들(MA1, MA2) 내의 상기 게이트 적층 구조물(GS)을 관통할 수 있다.
상기 비트라인 관통 영역(TH_BL)은 앞에서 설명한 주 분리 구조물들(MS) 사이에 배치될 수 있다. 앞에서 상술한 바와 같은 비트라인(BL)은 상기 수직 채널 구조물들(VS)과 상기 비트라인 콘택 플러그들(B_P)을 통하여 전기적으로 연결될 수 있다.
상기 비트라인 관통 영역(TH_BL)과 중첩하며 상기 베이스 기판(115)을 관통하는 홀(117h')을 채우는 비트라인 갭필 절연 층(117')이 배치될 수 있다.
상기 비트라인 관통 영역(TH_Bl)을 관통하면서 상기 비트라인 갭필 절연 층(117')을 지나서 상기 주변 회로(107)로 연장되는 비트라인 주변 콘택 플러그(P_Pc)가 배치될 수 있다.
상기 비트라인(BL)은 상기 비트라인 주변 콘택 플러그(P_Pc)와 상기 비트라인 콘택 플러그들(B_P)과 전기적으로 연결될 수 있다. 따라서, 상기 수직 채널 구조물들(VS)은 상기 비트라인 콘택 플러그들(B_P), 상기 비트라인(BL), 및 상기 비트라인 주변 콘택 플러그(P_Pc)를 통하여 상기 베이스 기판(115)과, 하부 기판(105) 사이의 상기 주변 회로(107)와 전기적으로 연결될 수 있다.
다음으로, 앞에서 설명한 계단들은 다양한 모양으로 변형되어 배열될 수 있다. 이하에서, 도 21, 도 22a, 도 22b, 도 23a 및 도 23b를 참조하여 계단들의 예시적인 예들을 설명하기로 한다. 이하에서, 도 21, 도 22a, 도 22b, 도 23a 및 도 23b를 참조하여 계단들의 예시적인 예를 설명하는 경우에, 3차원 반도체 메모리 소자의 나머지 구성요소들은 도 1 내지 도 20을 참조하여 설명한 내용으로 이해될수 있기 때문에, 계단들 이외의 내용은 앞에서 설명한 구성요소들을 별도의 설명 없이 직접적으로 인용하기로 한다.
우선, 도 21을 참조하여 도 1 내지 도 20에서 설명한 제1 및 제2 외측 계단 영역들(E_ST1, E_ST2) 중 어느 하나의 외측 계단 영역 내의 계단들의 예시적인 예에 대하여 설명하기로 한다. 도 21은 앞에서 설명한 제1 및 제2 외측 계단 영역들(E_ST1, E_ST2) 중 어느 하나의 외측 계단 영역 내의 계단들을 개략적으로 나타낸 사시도이다.
도 21을 참조하면, 앞에서 설명한 것과 같은 상기 하부 기판(105), 상기 주변 회로(107)를 포함하는 상기 하부 구조물(110) 및 상기 베이스 기판(115)이 배치될 수 있다.
상기 베이스 기판(115) 상에 게이트 적층 구조물(GS)이 배치될 수 있다. 상기 게이트 적층 구조물(GS)은 하부 게이트 전극(G_L), 상기 하부 게이트 전극(G_L) 상의 중간 게이트 전극들(G_M), 및 상기 중간 게이트 전극들(G_M) 상의 하나 또는 복수의 상부 게이트 전극들(G_U)을 포함할 수 있다. 상기 게이트 적층 구조물(GS)은 앞에서 설명한 것과 같은 수직 채널 구조물들(VS)로 채워지는 채널 홀들(CH)을 가질 수 있다.
상기 게이트 적층 구조물(GS)은 앞에서 상술한 상기 주 분리 구조물(MS)로 채워지는 주 분리 트렌치(MS_T)에 의해 상기 제2 방향(Y)으로 분리될 수 있다. 또한, 상기 게이트 적층 구조물(GS)은 앞에서 상술한 상기 보조 분리 구조물들(SS)로 채워지는 보조 분리 트렌치(SS_T)에 의해 관통될 수 있다. 또한, 상기 상부 게이트 전극들(G_U)을 관통하는 절연성 라인 트렌치(IL_T)가 배치될 수 있다. 상기 상부 게이트 전극들(G_U) 중에서, 최하위에 위치하는 전극은 더미 게이트 전극일 수 있다.
상기 중간 게이트 전극들(G_M)은 상기 제1 방향(X)으로 제1 경사각(θ1)으로 낮아지는 계단 모양 및 상기 주 분리 트렌치(MS_T)를 기준으로 하여 상기 주 분리 트렌치(MS_T)의 양 옆으로 상기 제1 경사각(θ1) 보다 작은 제2 경사각(θ2)으로 낮아지는 계단 모양으로 배열되는 외측 중간 콘택 영역들(C_Mb)을 가질 수 있다. 예를 들어, 상기 외측 중간 콘택 영역들(C_Mb)은 상기 제1 방향(X)으로 4개의 게이트 전극들씩 낮아지는 계단 모양으로 배열되고, 상기 주 분리 트렌치(MS_T)의 양 옆으로 1개의 게이트 전극씩 낮아지는 계단 모양으로 배열될 수 있다.
상기 하부 게이트 전극(G_L) 및 상기 하부 게이트 전극(G_L)과 인접하는 중간 게이트 전극들(G_M)은 상기 제1 방향(X)으로 1개의 게이트 전극씩 낮아지면서 상기 제2 방향(Y)으로 1개의 게이트 전극씩 낮아지는 계단 모양(M_Re)으로 배열되는 콘택 영역들을 가질 수 있다.
일 예에서, 상기 중간 게이트 전극들(G_M) 상에 상기 상부 게이트 전극들(G_U)과 마주보는 엣지 더미 플로팅 전극들(G_Fe)이 배치될 수 있다. 상기 엣지 더미 플로팅 전극들(G_Fe)은 전기적으로 플로팅될 수 있다.
따라서, 앞에서 설명한 제1 및 제2 외측 계단 영역들(E_ST1, E_ST2) 중 적어도 하나는 도 21과 같은 계단 모양으로 배열되는 계단들을 가질 수 있다.
도 1 내지 도 20에서 설명한 바와 같이, 상기 내측 계단 영역(C_ST)의 상기 게이트 적층 구조물(GS)의 게이트 전극들은 계단 모양으로 배열되는 게이트 콘택 영역들을 가질 수 있다. 이와 같은 게이트 콘택 영역들에 의해 형성될 수 있는 계단들의 모양에 대하여 도 22a 및 도 22b를 참조하여 설명하기로 한다. 도 22a는 앞에서 설명한 내측 계단 영역(C_ST)의 계단들의 개략적인 모양을 설명하기 위한 것으로써, 앞에서 설명한 상기 관통 영역(TH) 및 상기 내측 계단 영역(C_ST)의 평면을 4분의 1로 절단하여 개념적으로 나타낸 사시도이고, 도 22b는 도 22a의 'A'로 표시된 부분, 'B'로 표시된 부분 및 'C'로 표시된 부분을 확대한 부분 확대도이다.
도 22a 및 도 22b를 참조하면, 앞에서 상술한 바와 같은 상기 내측 계단 영역(C_ST)에 의해 둘러싸이는 상기 관통 영역(TH)은 상기 갭필 절연 층(117)과 중첩할 수 있다. 상기 게이트 적층 구조물(GS)의 게이트 콘택 영역들이 배열되며 형성되는 계단들은 상기 제1 방향(X)에서 형성되는 계단들의 모양과 상기 제2 방향(Y)에서 형성되는 계단들의 모양이 다를 수 있다. 도 22b에서의 부분 확대도들과 같이, 상기 게이트 전극들(G_M, G_U) 사이에 절연성 물질(INS)이 배치될 수 있다.
우선, 상기 관통 영역(TH)에서 상기 제2 방향(Y)으로 보았을 때, 상기 내측 계단 영역(C_ST)에 위치하는 계단들의 모양의 예시적인 예를 설명하기로 한다.
상기 관통 영역(TH)에서 상기 제2 방향(Y)으로 보았을 때, 상기 내측 계단 영역(C_ST)은 상기 제1 방향(X)으로 제1 단차(D1)로 차례로 낮아지는 계단들과, 상기 관통 영역(TH)을 향하는 방향으로 상기 제1 단차(D1) 보다 큰 제2 단차(D2)로 차례로 낮아지는 계단들로 형성되는 제1 계단 구조(SA1), 상기 제1 계단 구조(SA1) 하부에 배치되며 상기 제2 단차(D2) 보다 큰 제3 단차(D3)로 계단들이 낮아지는 제2 계단 구조(SA2), 상기 제1 계단 구조(SA1)와 상기 제2 계단 구조(SA2) 사이에 배치되며 상기 제1 및 제2 방향(X, Y)으로 상기 제1 단차(D1)로 계단들이 낮아지는 중간 버퍼 계단 구조(SB)를 포함할 수 있다.
상기 관통 영역(TH)에서 상기 제2 방향(Y)을 보았을 때, 상기 내측 계단 영역(C_ST)에서, 상기 제1 계단 구조(SA1)의 상부에는 상기 제1 방향(X)으로 차례로 낮아지며 전기적으로 플로팅된 플로팅 더미 전극들(G_Fc)이 배치될 수 있다.
다음으로, 상기 관통 영역(TH)에서 상기 제1 방향(X)으로 보았을 때, 상기 내측 계단 영역(C_ST)에 위치하는 계단들의 예시적인 예를 설명하기로 한다.
상기 관통 영역(TH)에서 상기 제1 방향(X)으로 보았을 때, 상기 내측 계단 영역(C_ST)은 상기 제3 단차(D3) 보다 큰 제4 단차(D4)로 계단들이 낮아지는 제3 계단 구조(SA3), 및 상기 제3 계단 구조(SA3) 상의 상부 계단 구조(SA_U)를 포함할 수 있다. 상기 상부 계단 구조(SA_U)는 상기 제1 단차(D1)로 상기 관통 영역(TH)을 향하여 차례로 낮아지는 계단들로 형성될 수 있다. 여기서, 상기 상부 계단 구조(SA_U)의 계단들은 복수개로 형성될 수 있는 상부 게이트 전극들(G_L)의 게이트 콘택 영역들(C_Ua)일 수 있다.
예시적인 예에서, 상기 제1 단차(D1)는 1개의 게이트 전극씩 낮아지는 높이를 의미할 수 있고, 상기 제2 단차(D2)는 4개의 게이트 전극들씩 낮아지는 높이를 의미할 수 있고, 상기 제3 단차(D3)는 8개의 게이트 전극들씩 낮아지는 높이를 의미할 수 있고, 상기 제4 단차(D4)는 16개의 게이트 전극들씩 낮아지는 높이를 의미할 수 있다.
상기 제3 계단 구조(SA3)의 높이 차는 상기 제1 계단 구조(SA1)의 높이 차 보다 클 수 있다. 또한, 상기 제3 계단 구조(SA3)의 높이 차는 상기 제2 계단 구조(SA2)의 높이 차 보다 클 수 있다.
다음으로, 상기 관통 영역(TH) 및 상기 내측 계단 영역(C_ST)의 평면을 상기 제1 방향(X) 및 상기 제2 방향(Y)으로 각각 절단하여 상술한 내측 계단 영역(C_ST)의 계단들의 개략적인 모양을 설하기로 한다. 도 23a는 상기 관통 영역(TH) 및 상기 내측 계단 영역(C_ST)을 상기 제2 방향(Y)으로 절단하여 개략적으로 나타낸 단면도이고, 도 23b는 상기 관통 영역(TH) 및 상기 내측 계단 영역(C_ST)을 상기 제1 방향(X)으로 절단하여 개략적으로 나타낸 단면도이다. 따라서, 도 23a에서는 앞에서 상술한 상기 주 분리 구조물들(MS) 사이에 위치하는 상기 관통 영역(TH) 및 상기 내측 계단 영역(C_ST)의 단면 모양을 나타낼 수 있고, 도 23b는 상술한 수직 채널 구조물들(VS)이 배치되는 메모리 셀 어레이 영역들(MA1, MA2) 사이에 위치하는 상기 관통 영역(TH) 및 상기 내측 계단 영역(C_ST)의 단면 모양을 나타낼 수 있다.
우선, 도 23a를 참조하여 상기 관통 영역(TH)을 중심으로 하여 상기 제2 방향(Y)으로 상기 내측 계단 영역(C_ST)의 양 측을 보았을 때의 계단들의 모양의 예시적인 예를 설명하기로 한다.
도 23a를 참조하면, 일 예에서, 도 23a에서, 도 23a의 왼쪽 부분의 게이트 전극들은 도 22a의 오른쪽 부분의 단면의 게이트 전극들을 나타낼 수 있다. 따라서, 상기 관통 영역(TH)을 중심으로 하여 상기 제2 방향(Y)으로 상기 내측 계단 영역(C_ST)의 일 측의 단면 모양을 보았을 때, 도 22a에서 설명한 것과 같이 상기 제2 단차(D2)로 계단들이 낮아지는 상기 제1 계단 구조(SA1), 상기 제1 계단 구조(SA1) 하부에 위치하며 상기 제3 단차(D3)로 계단들이 낮아지는 상기 제2 계단 구조(SA2), 상기 제1 단차(D1)로 계단들이 낮아지는 상기 중간 버퍼 계단 구조(SB)가 배치될 수 있다.
상기 관통 영역(TH)을 중심으로 하여 상기 제2 방향(Y)으로 상기 내측 계단 영역(C_ST)의 타 측의 단면 모양을 보았을 때, 상기 제2 계단 구조(SA2)에 대응하는 모양의 제2 계단 구조(SA2'), 상기 제2 계단 구조(SA2') 하부에 배치되며 상기 제1 계단 구조(SA1)에 대응하는 모양의 제1 계단 구조(SA1'), 상기 제1 계단 구조(SA1') 하부에 배치되며 상기 중간 버퍼 계단 구조(SB)에 대응하는 모양의 하부 버퍼 계단 구조(SB')가 배치될 수 있다.
일 예에서, 상기 제2 방향(Y)의 단면 모양에서, 상기 관통 영역(TH)을 중심으로 하여 상기 내측 계단 영역(C_ST)의 일 측에는 상기 베이스 기판(115) 상에 상기 제2 계단 구조(SA2), 상기 중간 버퍼 계단 구조(SB), 상기 제1 계단 구조(SA1)가 차례로 배치될 수 있고, 상기 관통 영역(TH)을 중심으로 하여 상기 내측 계단 영역(C_ST)의 타 측에는 상기 베이스 기판(115) 상에 상기 하부 버퍼 계단 구조(SB'), 상기 제1 계단 구조(SA1') 및 상기 제2 계단 구조(SA2')가 차례로 배치될 수 있다. 따라서, 상기 제2 방향(Y)의 단면 모양에서, 상기 관통 영역(TH)을 중심으로 하여 상기 내측 계단 영역(C_ST)의 일 측과 상기 내측 계단 영역(C_ST)의 타 측은 서로 비대칭인 구조로 형성될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 제2 방향(Y)의 단면 모양에서, 상기 관통 영역(TH)을 중심으로 하여 상기 내측 계단 영역(C_ST)의 양 측은 도 23a의 어느 한 측과 같은 구조로 형성될 수도 있다.
다음으로, 도 23b를 참조하여 상기 관통 영역(TH)을 중심으로 하여 상기 제1 방향(X)으로 상기 내측 계단 영역(C_ST)의 양 측을 보았을 때의 계단들의 모양을 설명하기로 한다.
도 23b를 참조하면, 도 23b에서 왼쪽의 게이트 전극들은 도 22a에서의 왼쪽 부분의 단면의 게이트 전극들을 나타낼 수 있다. 따라서, 상기 관통 영역(TH)을 중심으로 하여 상기 제1 방향(X)으로 상기 내측 계단 영역(C_ST)의 일 측의 단면 모양을 보았을 때, 도 22a에서 설명한 것과 같이, 상기 제4 단차(D4)로 계단들 낮아지는 상기 제3 계단 구조(SA3) 및 상기 제3 계단 구조(SA3) 상의 상기 상부 계단 구조(SA_U)가 배치될 수 있다. 또한, 상기 관통 영역(TH)을 중심으로 하여 상기 제1 방향(X)으로 상기 내측 계단 영역(C_ST)의 타 측의 단면 모양을 보았을 때, 상기 제3 계단 구조(SA3)에 대응하는 제3 계단 구조(SA3') 및 상기 제3 계단 구조(SA3') 상에 배치되는 상기 상부 계단 구조(SA_U)에 대응하는 상부 계단 구조(SA_U)가 배치될 수 있다.
본 발명의 기술적 사상은 앞에서 상술한 상기 내측 계단 영역(C_ST)의 계단들의 모양에 한정되지 않고, 상기 내측 계단 영역(C_ST)의 계단들의 모양은 다양한 형태로 변형될 수 있다. 따라서, 본 발명의 기술적 사상에 따른 3차원 반도체 메모리 소자는 계단들을 포함하는 상기 내측 계단 영역(C_ST)을 포함할 수 있고, 본 발명의 기술적 사상은 상기 내측 계단 영역(C_ST)의 다양하게 변형될 수 있는 모든 형태의 계단들의 모양을 포함할 수 있다.
다음으로, 도 24a 및 도 24b, 도 25 및 도 26을 참조하여 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자 형성 방법의 예시적인 예를 설명하기로 한다. 도 24a 및 도 24b는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자 형성 방법의 예시적인 예를 나타내는 공정 흐름도들이고, 도 25 및 도 26은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자 형성 방법의 예시적인 예를 나타내는 사시도들이다.
도 24a, 도 24b 및 도 25를 참조하면, 하부 기판(105) 상에 주변 회로(107)를 포함하는 하부 구조물(110)을 형성할 수 있다 (S5). 상기 주변 회로(107)는 하부 절연물(109)에 의해 덮일 수 있다.
상기 하부 구조물(110) 상에 상부 기판(115)을 형성할 수 있다 (S10). 상기 상부 기판(115)은 실리콘 등과 같은 반도체 물질로 형성될 수 있다.
상기 상부 기판(115)을 관통하는 갭필 절연 층(117)을 형성할 수 있다.
상기 상부 기판(115) 상에 메모리 셀 어레이 영역들(MA), 상기 메모리 셀 어레이 영역들(MA) 사이의 내측 계단 영역(C_ST) 및 상기 메모리 셀 어레이 영역들(MA)의 외측에 형성되는 외측 계단 영역(E_ST)을 형성할 수 있다. 상기 메모리 셀 어레이 영역들(MA)은 앞에서 상술한 상기 제1 및 제2 메모리 셀 어레이 영역들(MA1, MA2)를 포함할 수 있고, 상기 내측 계단 영역(C_ST)은 앞에서 상술한 내측 계단 영역(C_ST)일 수 있고, 상기 외측 계단 영역(E_ST)은 앞에서 상술한 제1 및 제2 외측 계단 영역들(E_ST1, E_ST2) 중 어느 하나일 수 있다.
상기 메모리 셀 어레이 영역들(MA), 상기 내측 계단 영역(C_ST) 및 상기 외측 계단 영역(E_ST)을 형성하는 방법의 예시적인 예를 설명하기로 한다.
상기 상부 기판(115) 상에 교대로 반복적으로 적층되는 층간 절연 층들(205) 및 희생 층들(210)을 포함하는 몰드 구조물(MO)을 형성할 수 있다(S15). 상기 층간 절연 층들(205)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있고, 상기 희생 층들(210)은 상기 층간 절연 층들(205)과 식각 선택성을 갖는 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
일 예에서, 상기 몰드 구조물(MO)을 형성하는 것은 상기 희생 층들(210) 중 최하위 희생 층을 형성한 후에, 상기 최하위 희생 층을 패터닝한 후에, 나머지 층간 절연 층들(205) 및 상기 희생 층들(210)을 형성하는 것을 포함할 수 있다. 여기서, 최하위 희생 층은 앞에서 상술한 상기 최하위 게이트 전극(G_L)을 형성하기 위한 층일 수 있다.
상기 몰드 구조물(MO) 중 상부 몰드 구조물(MO2)을 패터닝하여 상부 계단들을 형성할 수 있다(S20).
상기 상부 계단들은 메모리 상부 몰드 계단 구조(MO2m), 외측 상부 몰드 계단 구조(MO2e), 내측 상부 몰드 계단 구조(MO2c)를 포함할 수 있다.
상기 메모리 상부 몰드 계단 구조(MO2m)는 앞에서 설명한 상기 상부 게이트 전극(G_U)의 게이트 콘택 영역들(C_Ua, C_Ub)의 계단 구조에 대응하는 위치 및 대응하는 모양으로 형성될 수 있다. 도 25에서는 상기 상부 게이트 전극(G_U)이 복수개가 형성되는 경우의 예를 나타내고 있다. 따라서, 상기 메모리 상부 몰드 계단 구조(MO2m)는 계단들이 차례로 낮아지는 모양일 수 있다.
상기 외측 상부 몰드 계단 구조(MO2e)는 상기 외측 계단 영역(E_ST)에서 형성될 수 있으며, 도 21에서 설명한 상기 제2 방향(Y)으로 차례로 낮아지는 계단들을 형성하기 위해 필요할 수 있다.
상기 내측 상부 몰드 계단 구조(MO2c)는 도 22a에서 설명한 상기 제1 계단 구조(SA1)에서 상기 제1 방향(X)으로 차례로 낮아지는 계단들, 및 상기 중간 버퍼 계단 구조(SB)를 형성하는데 필요할 수 있다.
변형 예에서, 상기 외측 상부 몰드 계단 구조(MO2e) 및 상기 내측 상부 몰드 계단 구조(MO2c)를 형성하는 것은 생략될 수 있다.
상기 상부 몰드 구조물(MO2)을 패터닝하여 상부 계단들을 형성하는 것은 제1 포토레지스트 패턴(220)을 형성하고, 상기 제1 포토레지스터 패턴을 식각 마스크로 이용하여 하나의 층간 절연 층 및 하나의 희생 층을 식각하고, 상기 제1 포토레지스트 패턴의 크기를 감소시키고, 크기가 감소된 제1 포토레지스트 패턴을 식각 마스크로 이용하여 하나의 층간 절연 층 및 하나의 희생 층을 식각하고, 상기 제1 포토레지스트 패턴의 크기를 다시 감소시키고, 크기가 감소된 제1 포토레지스트 패턴을 식각 마스크로 이용하여 하나의 층간 절연 층 및 하나의 희생 층을 식각하는 것을 포함할 수 있다.
이어서, 크기가 감소된 제1 포토레지스트 패턴(220)을 제거할 수 있다.
도 24a, 도 24b 및 도 26을 참조하면, 상기 몰드 구조물(MO) 중 상기 하부 구조물(MO1)을 패터닝하여 하부 계단들을 형성할 수 있다(S25). 도 25에서 설명한 상기 제1 포토레지스트 패턴(220)을 제거한 후에, 제2 포토레지스트 패턴(230)을 형성할 수 있다. 상기 제2 포토레지스트 패턴(230)은 상기 내측 계단 영역(C_ST)의 일부분을 노출시키는 내측 개구부(232) 및 상기 외측 계단 영역(E_ST)의 일부를 노출시키는 외측 개구부(231)를 가질 수 있다. 상기 제2 포토레지스트 패턴(230)은 상기 내측 개구부(232)의 제1 내측 경계선(230c1)을 가질 수 있고, 상기 외측 개구부(231)의 제1 외측 경계선(230e1)을 가질 수 있다.
이어서, 상기 제2 포토레지스트 패턴(230)을 식각 마스크로 이용하여 상기 몰드 구조물(MO)의 상기 희생 층들(210) 및 상기 층간 절연 층들(205)을 식각할 수 있다. 예를 들어, 상기 포토레지스트 패턴(230)을 식각 마스크로 이용하여 4개의 희생 층들 및 4개의 층간 절연 층들을 식각할 수 있다.
이어서, 상기 제2 포토레지스트 패턴(230)의 크기를 단계적으로 감소시면서 상기 몰드 구조물(MO)을 차례로 식각할 수 있다. 예를 들어, 상기 제2 포토레지스트 패턴(230)의 크기를 단계적으로 감소시키는 경우에, 상기 외측 개구부(231)의 경계선은 상기 제1 외측 경계선(230e1)에서 제2 내지 제4 외측 경계선들(230e2, 230e3, 230e4)로 차례로 이동할 수 있고, 상기 내측 개구부(232)의 경계선은 상기 제1 내측 경계선(230c1)에서, 제2 내지 제4 내측 경계선들(230c2, 230c3, 230c4)로 차례로 이동할 수 있다. 따라서, 상기 제2 포토레지스트 패턴(230)의 크기를 단계적으로 감소시면서 상기 몰드 구조물(MO)의 희생 층들을 4개씩 4번에 걸쳐서 식각하기 때문에, 상기 제2 포토레지스트 패턴(230)을 이용하여 16개의 희생 층들을 식각할 수 있다. 이와 같이 크기를 단계적으로 감소시키는 제2 포토레지스트 패턴(230)을 이용하여 상기 몰드 구조물(MO)을 식각하는 공정을 반복 진행하는 경우에, 반복적으로 형성되는 상기 내측 개구부(232)의 크기 및 위치를 적절하게 이동시키어, 도 22a에서 설명한 것과 같은 계단 구조들의 모양을 형성할 수 있다. 예를 들어, 4번에 걸쳐서 형성되는 상기 내측 개구부(232)에서, 상기 제1 계단 구조(SA1)가 형성되는 영역에서의 내측 개구부의 경계선들은 서로 중첩하지 않을 수 있고, 상기 제2 및 제3 계단 구조들(SA2, SA3)가 형성되는 영역에서의 내측 개구부의 경계선들은 상기 제2 및 제3 계단 구조들(SA2, SA3)의 계단들의 모양이 형성될 수 있도록 중첩하거나 또는 가깝게 인접하여 형성될 수 있다. 따라서, 상기 몰드 구조물(MO)은 앞에서 설명한 계단들의 모양으로 패터닝될 수 있다. 이와 같이 패터닝된 몰드 구조물(MO)을 형성한 후에, 상기 몰드 구조물(MO)을 덮는 절연성 물질을 형성할 수 있다.
이어서, 상기 몰드 구조물(MO)을 관통하는 수직 채널 구조물들을 형성할 수 있다 (S30). 상기 수직 채널 구조물들은 도 3 내지 도 23b에서 설명한 수직 채널 구조물들(VS)일 수 있다.
상기 몰드 구조물들(MO)을 관통하며 상기 희생 층들(210)을 노출시키는 분리 트렌치들을 형성할 수 있다 (S35). 상기 분리 트렌치들에 의해 노출되는 상기 희생 층들(210)을 제거하여 공간들을 형성할 수 있다 (S40). 상기 공간들 내에 게이트들을 형성할 수 있다 (S45). 상기 게이트들은 앞에서 상술한 상기 게이트 전극들(G_L, G_M, G_U) 및 앞에서 상술한 상기 제2 게이트 유전체(168)를 포함할 수 있다.
상기 분리 트렌치들 내에 분리 구조물들을 형성할 수 있다 (S50). 상기 분리 구조물들은 앞에서 상술한 상기 주 분리 구조물들(MS) 및 상기 보조 분리 구조물들(SS)일 수 있다. 이어서, 콘택 플러그들 및 배선들을 형성할 수 있다 (SS55)
상술한 바와 같이 본 발명의 실시예들에 따르면, 상기 외측 계단 영역들(E_ST1, E_ST2) 사이에 상기 복수의 메모리 셀 어레이 영역들(MA1, MA2)이 배치될 수 있고, 상기 복수의 메모리 셀 어레이 영역들(MA1, MA2) 사이에 상기 내측 계단 영역(C_ST)이 배치될 수 있다. 상술한 게이트 적층 구조물(GS)은 상기 복수의 메모리 셀 어레이 영역들(MA1, MA2) 내에 배치되고 상기 제1 및 제2 외측 계단 영역들(E_ST1, E_ST2) 및 상기 내측 계단 영역(C_ST)으로 연장될 수 있다. 또한, 상술한 관통 영역(TH)은 상기 내측 계단 영역(C_ST) 내에 위치하는 상기 게이트 적층 구조물(GS)을 관통하며 상기 게이트 적층 구조물(GS)에 의해 둘러싸일 수 있다.
상기 복수의 메모리 셀 어레이 영역들(MA1, MA2) 내에 위치하는 상기 게이트 적층 구조물(GS)의 상술한 워드라인들(WL)은 상기 내측 계단 영역(C_ST)에서 연결될 수 있기 때문에, 상기 복수의 메모리 셀 어레이 영역들(MA1, MA2)은 워드라인들(WL)을 공유할 수 있다. 이와 같이 공유되는 워드라인들(WL)의 콘택 영역들은 상기 내측 계단 영역(C_ST), 및 상기 제1 및 제2 외측 계단 영역들(E_ST1, E_ST2)에 위치할 수 있다. 상기 제1 및 제2 외측 계단 영역들(E_ST1, E_ST2), 및 측 계단 영역(C_ST)에 위치하는 워드라인들(WL)의 콘택 영역들은 상기 복수의 메모리 셀 어레이 영역들(MA1, MA2)이 배치되는 베이스 기판(115) 하부의 주변 회로(107)와 전기적으로 연결하는데 이용될 수 있다. 이와 같이 배치되는 콘택 영역들의 구조는 워드라인들(WL)의 적층 수를 증가시킬 수 있을 뿐만 아니라, 상기 복수의 메모리 셀 어레이 영역들(MA1, MA2)을 동작시키는데 필요한 주변 회로를 감소시킬 수 있기 때문에, 3차원 반도체 메모리 소자의 집적도를 향상시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10 : 3차원 반도체 메모리 소자 20, MA1, MA2 : 메모리 셀 어레이
30, 107 : 주변 회로 WL : 워드라인
BL : 비트라인 BLK : 메모리 블록
MC : 메모리 셀 CSL : 공통 소스 라인
E_ST1, E_ST2 : 외측 계단 영역
C_ST : 내측 계단 영역
D_ST : 더미 계단 영역
MS : 주 분리 구조물
SS : 보조 분리 구조물
MS_T, SS_T : 분리 트렌치들
GS : 게이트 구조물
G_L, G_M, G_U : 게이트 전극들
TH : 관통 영역
VS : 수직 채널 구조물
C_Ma, C_Mb, C_La, C_Lb, C_Ua, C_Ub : 콘택 영역들
105 : 하부 기판
110 : 하부 구조물
115 : 베이스 기판
107 : 갭필 절연 층
G_Ia, G_Ib : 게이트 연결 배선
G_Pa, G_Pb : 게이트 콘택 플러그
P_Pa, P_Pb, P_Pc : 주변 콘택 플러그

Claims (20)

  1. 베이스 기판 상에 배치되며 상기 베이스 기판의 표면과 수직한 방향으로 교대로 적층되는 게이트 전극들 및 층간 절연 층들을 포함하는 게이트 적층 구조물, 상기 게이트 전극들은 워드라인들 및 상기 워드라인들 상에 배치되고 서로 이격되는 제1 상부 선택 라인들 및 제2 상부 선택 라인들을 포함하고;
    상기 게이트 적층 구조물 및 상기 베이스 기판을 관통하고, 상기 게이트 적층 구조물의 각각의 상기 워드라인들에 의해 둘러싸이고, 상기 제1 상부 선택 라인들과 상기 제2 상부 선택 라인들 사이에 배치되는 관통 영역;
    상기 관통 영역의 양 측에 배치되며 상기 게이트 적층 구조물을 관통하는 제1 수직 채널 구조물들 및 제2 수직 채널 구조물들;
    상기 제1 수직 채널 구조물들과 전기적으로 연결되는 제1 비트라인들; 및
    상기 제2 수직 채널 구조물들과 전기적으로 연결되는 제2 비트라인들을 포함하되,
    상기 관통 영역은 상기 제1 수직 채널 구조물들과 상기 제2 수직 채널 구조물들 사이에 배치되고,
    상기 게이트 전극들은 금속 물질을 포함하고,
    상기 제1 및 제2 상부 선택 라인들의 각각은 제1 방향으로 연장되는 라인 모양이고,
    상기 제1 및 제2 비트라인들의 각각은 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 모양이고,
    상기 제1 및 제2 비트라인들은 상기 관통 영역과 수직하게 중첩하지 않는 3차원 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 게이트 적층 구조물은 상기 게이트 적층 구조물의 서로 대향하는 양 측에 배치되는 제1 외측 콘택 영역들 및 제2 외측 콘택 영역들, 및 상기 제1 및 제2 외측 콘택 영역들 사이에 배치되는 내측 콘택 영역들을 포함하고,
    상기 제1 수직 채널 구조물들은 상기 제1 외측 콘택 영역들과 상기 내측 콘택 영역들 사이에 배치되고,
    상기 제2 수직 채널 구조물들은 상기 제2 외측 콘택 영역들과 상기 내측 콘택 영역들 사이에 배치되는 3차원 반도체 메모리 소자.
  3. 제 2 항에 있어서,
    상기 게이트 적층 구조물을 관통하며 상기 베이스 기판의 표면과 수평한 제1 방향으로 연장되는 분리 구조물들을 더 포함하되,
    상기 분리 구조물들은 상기 게이트 적층 구조물을 상기 베이스 기판의 표면과 수평하며 상기 제1 방향과 수직한 제2 방향으로 분리하는 주 분리 구조물을 포함하는 3차원 반도체 메모리 소자.
  4. 제 3 항에 있어서,
    상기 분리 구조물들 중 일부는 상기 내측 콘택 영역들을 관통하는 3차원 반도체 메모리 소자.
  5. 제 4 항에 있어서,
    상기 분리 구조물들 중 상기 내측 콘택 영역들을 관통하는 분리 구조물의 적어도 일부는, 평면으로 보았을 때, 상기 제1 방향으로 연장되는 라인 모양에서 상기 제1 방향과 수직한 제2 방향으로 돌출되는 부분을 포함하는 3차원 반도체 메모리 소자.
  6. 베이스 기판 상에 배치되고, 제1 방향으로 배열되는 제1 메모리 셀 어레이 영역 및 제2 메모리 셀 어레이 영역, 상기 제1 및 제2 메모리 셀 어레이 영역들의 각각은 상기 제1 방향과 수직한 제2 방향으로 서로 이격되는 메모리 블록들을 포함하고;
    제1 계단 영역들, 상기 제1 및 제2 메모리 셀 어레이 영역들은 상기 제1 계단 영역들 사이에 배치되고;
    상기 제1 및 제2 메모리 셀 어레이 영역들 사이에 배치되는 제2 계단 영역;
    상기 제1 및 제2 메모리 셀 어레이 영역들, 상기 제1 계단 영역들 및 상기 제2 계단 영역 내에 배치되고, 교대로 적층되는 층간 절연 층들 및 게이트 전극들을 포함하는 게이트 적층 구조물;
    상기 제1 메모리 셀 어레이 영역 내의 상기 게이트 적층 구조물을 관통하는 제1 수직 채널 구조물들;
    상기 제2 메모리 셀 어레이 영역 내의 상기 게이트 적층 구조물을 관통하는 제2 수직 채널 구조물들;
    상기 제1 수직 채널 구조물들과 전기적으로 연결되는 제1 비트라인들;
    상기 제2 수직 채널 구조물들과 전기적으로 연결되는 제2 비트라인들;
    상기 게이트 적층 구조물을 관통하고, 상기 제1 방향으로 연장되는 분리 구조물들;
    상기 제2 계단 영역 내에서 상기 게이트 적층 구조물을 관통하는 제1 관통 영역; 및
    상기 제2 방향에서 서로 인접하는 메모리 블록들 사이에 배치되는 제2 관통 영역을 포함하되,
    상기 제1 관통 영역은 상기 제1 및 제2 메모리 셀 어레이 영역들 사이에 배치되며 상기 분리 구조물들 사이에 배치되고,
    상기 제1 방향에서의 상기 제2 관통 영역의 길이는 상기 제2 방향에서의 상기 제2 관통 영역의 길이 보다 크고,
    상기 제1 방향 및 상기 제2 방향은 상기 베이스 기판의 상부면과 평행한 3차원 반도체 메모리 소자.
  7. 제 6 항에 있어서,
    상기 게이트 전극들은 워드라인들을 포함하고,
    상기 워드라인들은 금속 물질을 포함하는 3차원 반도체 메모리 소자.
  8. 제 6 항에 있어서,
    상기 베이스 기판 하부에 배치되는 하부 기판;
    상기 하부 기판과 상기 베이스 기판 사이에 배치되며, 주변 회로를 포함하는 하부 구조물;
    상기 베이스 기판을 관통하는 제1 갭필 절연 층 및 제2 갭필 절연 층을 더 포함하되,
    상기 제1 갭필 절연 층은 상기 제1 관통 영역과 중첩하고,
    상기 제2 갭필 절연 층은 상기 제2 관통 영역과 중첩하는 3차원 반도체 메모리 소자.
  9. 제 8 항에 있어서,
    상기 제1 관통 영역 및 제1 상기 갭필 절연 층을 지나며 상기 주변 회로와 전기적으로 연결되는 내측 주변 콘택 플러그를 더 포함하는 3차원 반도체 메모리 소자.
  10. 제 9 항에 있어서,
    상기 게이트 전극들의 외측 콘택 영역들 상에 배치되는 복수의 외측 콘택 플러그들;
    상기 베이스 기판의 외측과 인접하고 상기 주변 회로와 전기적으로 연결되는 복수의 외측 주변 콘택 플러그들; 및
    상기 복수의 외측 콘택 플러그들과 상기 복수의 외측 주변 콘택 플러그들을 전기적으로 연결하는 외측 게이트 연결 배선들을 더 포함하는 3차원 반도체 메모리 소자.
  11. 제 6 항에 있어서,
    상기 베이스 기판 하부에 배치되는 하부 기판;
    상기 하부 기판과 상기 베이스 기판 사이에 배치되며, 주변 회로를 포함하는 하부 구조물;
    상기 베이스 기판을 관통하며 상기 제1 관통 영역과 수직하게 중첩하는 제1 갭필 절연 층;
    상기 베이스 기판을 관통하며 상기 제1 관통 영역과 수직하게 중첩하는 제2 갭필 절연 층; 및
    상기 제2 관통 영역 및 상기 제2 갭필 절연 층을 지나며 상기 주변 회로와 상기 비트라인을 전기적으로 연결하는 주변 비트라인 콘택 플러그를 더 포함하는 3차원 반도체 메모리 소자.
  12. 제 6 항에 있어서,
    상기 제1 계단 영역들 내의 상기 적층 구조물은 상기 제1 및 제2 메모리 셀 어레이 영역들로부터 멀어지는 방향으로 낮아지는 계단 모양을 갖고,
    상기 제2 계단 영역 내의 상기 적층 구조물은 상기 제1 관통 영역을 향하는 상기 제1 방향 및 상기 제2 방향으로 낮아지는 계단 모양을 갖는 3차원 반도체 메모리 소자.
  13. 제 6 항에 있어서,
    상기 제1 관통 영역은, 동일 평면에서, 상기 게이트 적층 구조물에 의해 둘러싸이는 3차원 반도체 메모리 소자.
  14. 베이스 기판 상에 배치되고, 제1 방향으로 배열되는 제1 메모리 셀 어레이 영역 및 제2 메모리 셀 어레이 영역, 상기 제1 및 제2 메모리 셀 어레이 영역들의 각각은 상기 제1 방향과 수직한 제2 방향으로 서로 이격되는 메모리 블록들을 포함하고;
    상기 제1 및 제2 메모리 셀 어레이 영역들 사이에 배치되는 계단 영역;
    상기 제1 및 제2 메모리 셀 어레이 영역들 및 상기 계단 영역 내에 배치되고, 교대로 적층되는 층간 절연 층들 및 게이트 전극들을 포함하는 게이트 적층 구조물;
    상기 계단 영역 내에서 상기 게이트 적층 구조물을 관통하며 상기 게이트 적층 구조물에 의해 둘러싸이는 관통 영역; 및
    상기 게이트 적층 구조물을 관통하고, 상기 제1 방향으로 연장되는 분리 구조물들을 포함하되,
    상기 게이트 적층 구조물은 워드라인들, 및 상기 워드라인들 상에 배치되며 상기 베이스 기판의 표면과 수평한 제1 방향으로 각각 연장되는 제1 및 제2 선택 라인들을 포함하고,
    상기 워드라인들은 상기 관통 영역을 향하는 상기 제1 방향으로 낮아지는 계단 모양 및 상기 관통 영역을 향하는 상기 제2 방향으로 낮아지는 계단 모양을 갖는 계단 영역을 포함하고,
    상기 워드라인들은 상기 계단 영역에서 계단 모양으로 배열되는 내측 콘택 영역들을 갖고,
    상기 분리 구조물들은 주 분리 구조물들, 및 상기 주 분리 구조물들 사이의 보조 분리 구조물들을 포함하고,
    상기 주 분리 구조물들은 상기 워드라인들을 상기 제2 방향으로 서로 이격시키고,
    상기 보조 분리 구조물들은 상기 제1 메모리 셀 어레이 영역을 가로지르는 제1 메모리 분리 구조물, 상기 제2 메모리 셀 어레이 영역을 가로지르는 제2 메모리 분리 구조물, 상기 관통 영역과 상기 제1 메모리 셀 어레이 영역 사이에 배치되고 상기 계단 영역을 관통하는 제1 중간 분리 구조물, 및 상기 관통 영역과 상기 제2 메모리 셀 어레이 영역 사이에 배치되고 상기 계단 영역을 관통하는 제2 중간 분리 구조물을 포함하고,
    상기 제1 방향 및 제2 방향은 상기 베이스 기판의 상부면과 평행한 3차원 반도체 메모리 소자.
  15. 제 14 항에 있어서,
    상기 베이스 기판 하부에 배치되는 하부 기판;
    상기 하부 기판과 상기 베이스 기판 사이에 배치되며, 주변 회로를 포함하는 하부 구조물;
    상기 베이스 기판을 관통하며 상기 관통 영역과 중첩하는 갭필 절연 층;
    상기 관통 영역 및 상기 갭필 절연 층을 지나며 상기 주변 회로와 전기적으로 연결되는 주변 콘택 플러그;
    상기 내측 콘택 영역들 중 적어도 하나와 전기적으로 연결되는 내측 콘택 플러그;
    상기 주변 콘택 플러그와 상기 내측 콘택 플러그를 전기적으로 연결하는 내측 게이트 연결 배선을 더 포함하는 3차원 반도체 메모리 소자.
  16. 제 14 항에 있어서,
    상기 내측 콘택 영역들 중에서, 상기 관통 영역을 기준으로 상기 제2 방향에 위치하는 내측 콘택 영역들은 서로 다른 단차들로 낮아지는 적어도 두 개의 계단 구조들로 배열되는 3차원 반도체 메모리 소자.
  17. 제 16 항에 있어서,
    상기 내측 콘택 영역들 중에서, 상기 관통 영역을 기준으로 상기 제1 방향에 위치하는 내측 콘택 영역들은 상기 관통 영역을 기준으로 상기 제2 방향에 위치하는 상기 내측 콘택 영역들의 상기 계단 구조들의 상기 서로 다른 단차들 보다 큰 단차로 낮아지는 다른 계단 구조로 배열되는 3차원 반도체 메모리 소자.
  18. 제 14 항에 있어서,
    상기 게이트 적층 구조물을 관통하는 수직 채널 구조물들을 더 포함하되,
    상기 수직 채널 구조물들은 상기 베이스 기판의 표면과 수직한 방향으로 연장되는 게이트 유전체 및 상기 베이스 기판의 표면과 수직한 방향으로 연장되는 채널 반도체 층을 포함하고,
    상기 게이트 유전체는 상기 게이트 적층 구조물과 상기 채널 반도체 층 사이에 배치되는 3차원 반도체 메모리 소자.



  19. 삭제
  20. 삭제
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10804284B2 (en) * 2018-04-11 2020-10-13 Sandisk Technologies Llc Three-dimensional memory device containing bidirectional taper staircases and methods of making the same
KR102639721B1 (ko) 2018-04-13 2024-02-26 삼성전자주식회사 3차원 반도체 메모리 장치
KR102465534B1 (ko) 2018-04-25 2022-11-14 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR102573272B1 (ko) * 2018-06-22 2023-09-01 삼성전자주식회사 3차원 반도체 메모리 소자
KR102460073B1 (ko) 2018-12-11 2022-10-28 삼성전자주식회사 채널 홀을 갖는 반도체 소자
JP2020155492A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
KR20210037053A (ko) * 2019-09-26 2021-04-06 삼성전자주식회사 반도체 장치
WO2021127974A1 (en) * 2019-12-24 2021-07-01 Yangtze Memory Technologies Co., Ltd. 3d nand memory device and method of forming the same
US11133252B2 (en) * 2020-02-05 2021-09-28 Sandisk Technologies Llc Three-dimensional memory device containing horizontal and vertical word line interconnections and methods of forming the same
KR20210107390A (ko) 2020-02-24 2021-09-01 삼성전자주식회사 수직 펜스 구조물들을 갖는 반도체 소자
KR20210108016A (ko) 2020-02-25 2021-09-02 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
JP2021150296A (ja) * 2020-03-16 2021-09-27 キオクシア株式会社 半導体記憶装置
CN113611706B (zh) * 2020-03-23 2024-04-23 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
CN111403398B (zh) * 2020-03-26 2023-04-07 长江存储科技有限责任公司 3d nand的台阶结构的形成方法以及3d nand存储器及其制造方法
KR20210142457A (ko) 2020-05-18 2021-11-25 삼성전자주식회사 3차원 반도체 메모리 소자
US11342245B2 (en) 2020-05-22 2022-05-24 Sandisk Technologies Llc Through-stack contact via structures for a three-dimensional memory device and methods of forming the same
US11367736B2 (en) 2020-05-22 2022-06-21 Sandisk Technologies Llc Through-stack contact via structures for a three-dimensional memory device and methods of forming the same
US11355506B2 (en) * 2020-05-22 2022-06-07 Sandisk Technologies Llc Through-stack contact via structures for a three-dimensional memory device and methods of forming the same
KR20210152617A (ko) 2020-06-08 2021-12-16 삼성전자주식회사 반도체 소자
KR20220017027A (ko) 2020-08-03 2022-02-11 삼성전자주식회사 반도체 장치
JP2022050069A (ja) * 2020-09-17 2022-03-30 キオクシア株式会社 半導体記憶装置
CN112071843A (zh) * 2020-09-18 2020-12-11 长江存储科技有限责任公司 半导体结构及其制造方法
CN112470275B (zh) * 2020-10-29 2024-01-09 长江存储科技有限责任公司 三维存储器件中的同轴阶梯结构及其形成方法
CN112563284B (zh) * 2020-11-02 2022-05-17 长江存储科技有限责任公司 三维存储器结构及其制备方法
US11917817B2 (en) * 2020-12-17 2024-02-27 Micron Technology, Inc. Microelectronic devices, memory devices, and electronic systems
US20220328512A1 (en) * 2021-04-09 2022-10-13 Sandisk Technologies Llc Three-dimensional memory device with off-center or reverse slope staircase regions and methods for forming the same
US11792988B2 (en) * 2021-08-09 2023-10-17 Sandisk Technologies Llc Three-dimensional memory device with separated contact regions and methods for forming the same
US11889694B2 (en) 2021-08-09 2024-01-30 Sandisk Technologies Llc Three-dimensional memory device with separated contact regions and methods for forming the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107068687A (zh) 2017-03-08 2017-08-18 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
US20180277499A1 (en) 2017-03-22 2018-09-27 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8395206B2 (en) 2008-10-09 2013-03-12 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
KR101855324B1 (ko) * 2011-05-04 2018-05-09 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
KR101868047B1 (ko) * 2011-11-09 2018-06-19 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US9595533B2 (en) 2012-08-30 2017-03-14 Micron Technology, Inc. Memory array having connections going through control gates
US9165937B2 (en) 2013-07-01 2015-10-20 Micron Technology, Inc. Semiconductor devices including stair step structures, and related methods
KR20150104817A (ko) 2014-03-06 2015-09-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9263461B2 (en) * 2014-03-07 2016-02-16 Micron Technology, Inc. Apparatuses including memory arrays with source contacts adjacent edges of sources
US9224747B2 (en) 2014-03-26 2015-12-29 Sandisk Technologies Inc. Vertical NAND device with shared word line steps
US20150371925A1 (en) 2014-06-20 2015-12-24 Intel Corporation Through array routing for non-volatile memory
CN104319276B (zh) * 2014-09-16 2017-05-10 华中科技大学 一种非易失性三维半导体存储器的栅电极及其制备方法
KR20160045340A (ko) 2014-10-17 2016-04-27 에스케이하이닉스 주식회사 3차원 비휘발성 메모리 장치
KR102259943B1 (ko) 2014-12-08 2021-06-04 삼성전자주식회사 멀티 플래인을 포함하는 불 휘발성 메모리 장치
KR102378820B1 (ko) * 2015-08-07 2022-03-28 삼성전자주식회사 메모리 장치
US9704878B2 (en) * 2015-10-08 2017-07-11 Samsung Electronics Co., Ltd. Nonvolatile memory devices and methods of forming same
KR102520042B1 (ko) * 2015-11-25 2023-04-12 삼성전자주식회사 3차원 반도체 장치
US9806093B2 (en) 2015-12-22 2017-10-31 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
KR102649372B1 (ko) * 2016-01-08 2024-03-21 삼성전자주식회사 3차원 반도체 메모리 장치
US9978752B2 (en) * 2016-01-15 2018-05-22 Samsung Electronics Co., Ltd. Three-dimensional (3D) semiconductor memory devices
KR102530757B1 (ko) * 2016-01-18 2023-05-11 삼성전자주식회사 메모리 장치
US9721663B1 (en) 2016-02-18 2017-08-01 Sandisk Technologies Llc Word line decoder circuitry under a three-dimensional memory array
KR102550571B1 (ko) * 2016-05-02 2023-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102610403B1 (ko) * 2016-05-04 2023-12-06 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치 및 그 제조방법
KR102403732B1 (ko) * 2017-11-07 2022-05-30 삼성전자주식회사 3차원 비휘발성 메모리 소자
US11342351B2 (en) * 2018-01-10 2022-05-24 Samsung Electronics Co., Ltd. Three-dimensional semiconductor device
KR102612406B1 (ko) * 2018-04-06 2023-12-13 삼성전자주식회사 반도체 메모리 소자
KR20190118751A (ko) * 2018-04-11 2019-10-21 삼성전자주식회사 반도체 장치
KR102639721B1 (ko) * 2018-04-13 2024-02-26 삼성전자주식회사 3차원 반도체 메모리 장치
KR102619626B1 (ko) * 2018-06-12 2023-12-29 삼성전자주식회사 3차원 반도체 메모리 소자
KR102573272B1 (ko) * 2018-06-22 2023-09-01 삼성전자주식회사 3차원 반도체 메모리 소자

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107068687A (zh) 2017-03-08 2017-08-18 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
US20180277499A1 (en) 2017-03-22 2018-09-27 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same

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