KR20190085475A - 3차원 반도체 소자 - Google Patents

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KR20190085475A
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안종선
천지성
권영진
백석천
이웅섭
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삼성전자주식회사
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Abstract

3차원 반도체 소자를 제공한다. 이 3차원 반도체 소자는 메모리 셀 어레이 영역; 상기 메모리 셀 어레이 영역 양 측의 연장 영역들; 상기 메모리 셀 어레이 영역 및 상기 연장 영역들을 가로지르는 주 분리 구조물들; 상기 메모리 셀 어레이 영역 내에 배치되며 상기 연장 영역들 내로 연장되는 게이트 적층 구조물; 상기 주 분리 구조물들 사이에 배치되며 상기 메모리 셀 어레이 영역 내의 상기 게이트 적층 구조물을 관통하는 수직 채널 구조물들; 및 상기 메모리 셀 어레이 영역 또는 상기 연장 영역들 내에 배치되며 상기 게이트 적층 구조물을 관통하는 적어도 하나의 관통 영역을 포함하되, 상기 관통 영역은 적어도 하나의 계단을 포함하는 사이드(side)를 갖는다.

Description

3차원 반도체 소자{THREE-DIMENSIONAL SEMICONDUCTOR DEVICE}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 게이트 적층 구조물을 관통하는 관통 영역을 포함하는 3차원 반도체 소자에 관한 것이다.
반도체 기판의 표면으로부터 수직한 방향으로 적층되는 게이트 전극들을 포함하는 반도체 소자가 개발되고 있다. 반도체 소자의 고집적화를 위하여, 상기 적층되는 게이트 전극들의 수를 증가시키고 있다. 이와 같이, 반도체 기판의 표면과 수직한 방향으로 적층되는 게이트 전극들의 수가 점점 증가하면서, 게이트 전극들을 주변 회로와 전기적으로 연결시키는 공정의 난이도가 점점 증가하고, 예상치 못한 불량들이 발생하고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 3차원 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 고집적화할 수 있는 3차원 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 발명의 일 실시 예에 따른 3차원 반도체 소자를 제공한다. 이 3차원 반도체 소자는 상부 기판; 상기 상부 기판 상에 배치되고 게이트 전극들을 포함하는 게이트 적층 구조물, 상기 게이트 전극들은 메모리 셀 어레이 영역 내에서 상기 상부 기판의 표면과 수직한 방향으로 서로 이격되면서 적층되고 상기 메모리 셀 어레이 영역과 인접하는 연장 영역 내로 연장되어 상기 연장 영역 내에서 계단 모양으로 배열되는 패드 영역들을 갖고; 및 상기 메모리 셀 어레이 영역 또는 상기 연장 영역 내에서 상기 게이트 적층 구조물을 관통하는 적어도 하나의 관통 영역을 포함한다. 상기 적어도 하나의 관통 영역은 하부 영역 및 상기 하부 영역 상의 상부 영역을 포함하고, 상기 상부 영역은 상기 하부 영역 보다 큰 폭을 갖는다.
본 발명의 일 실시 예에 따른 3차원 반도체 소자를 제공한다. 이 3차원 반도체 소자는 하부 기판; 상기 하부 기판 상에 배치되며 주변 회로를 포함하는 하부 구조물; 상기 하부 구조물 상에 배치되는 상부 기판; 상기 상부 기판 내의 기판 홀 내의 갭필 층; 상기 상부 기판 상에 배치되고 게이트 전극들을 포함하는 게이트 적층 구조물; 및 상기 게이트 적층 구조물을 관통하는 관통 영역을 포함하되, 상기 관통 영역은 단차진 부분을 포함하는 사이드를 갖는다.
본 발명의 일 실시 예에 따른 3차원 반도체 소자를 제공한다. 이 3차원 반도체 소자는 메모리 셀 어레이 영역; 상기 메모리 셀 어레이 영역 양 측의 연장 영역들; 상기 메모리 셀 어레이 영역 및 상기 연장 영역들을 가로지르는 주 분리 구조물들; 상기 메모리 셀 어레이 영역 내에 배치되며 상기 연장 영역들 내로 연장되는 게이트 적층 구조물; 상기 주 분리 구조물들 사이에 배치되며 상기 메모리 셀 어레이 영역 내의 상기 게이트 적층 구조물을 관통하는 수직 채널 구조물들; 및 상기 메모리 셀 어레이 영역 또는 상기 연장 영역들 내에 배치되며 상기 게이트 적층 구조물을 관통하는 적어도 하나의 관통 영역을 포함하되, 상기 관통 영역은 적어도 하나의 계단을 포함하는 사이드(side)를 갖는다.
본 발명의 실시예 들에 따르면, 주변 회로를 게이트 적층 구조물 하부에 배치시킬 수 있는 3차원 반도체 소자를 제공할 수 있기 때문에, 반도체 소자의 집적도를 향상시킬 수 있다. 또한, 게이트 적층 구조물의 게이트 전극들과 주변 회로를 전기적으로 연결하기 위하여 이용되는 게이트 적층 구조물을 관통하는 관통 영역을 제공할 수 있기 때문에, 게이트 전극들의 적층 수를 증가시키더라도 반도체 소자의 집적도를 향상시킬 수 있다. 또한, 상기 관통 영역은 하부 영역 보다 상부 영역의 폭을 크게 형성할 수 있기 때문에, 상기 관통 영역을 절연 층으로 형성하면서 발생할 수 있는 보이드 불량 등을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 블록 다이어그램이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 상기 메모리 셀 어레이 영역의 예시적인 예를 개념적으로 나타낸 회로도이다.
도 3a는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예를 개념적으로 나타낸 평면도이다.
도 3b는 본 발명의 일 실시예에 따른 3차원 반도체 소자(10a)의 예시적인 예를 개념적으로 나타낸 사시도이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예를 개념적으로 나타낸 단면도들이다.
도 6a는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 개념적으로 나타낸 평면도이다.
도 6b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 개념적으로 나타낸 사시도이다.
도 7a는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 일부분을 개념적으로 나타낸 단면도이다.
도 7b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 일부분의 변형 예를 개념적으로 나타낸 단면도이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예들을 설명하기 위하여 도 4의 일부분을 확대한 부분 확대도들이다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타내는 평면도이다.
도 10a는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타내는 단면도이다.
도 10b는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타내는 단면도이다.
도 10c는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타내는 단면도이다.
도 11a은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 개념적으로 나타내는 사시도이다.
도 11b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 개념적으로 나타내는 단면도이다.
도 12는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이다.
도 13a 및 도 13b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도들이다.
도 14는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타낸 평면도이다.
도 15는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타낸 평면도이다.
도 16은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타낸 평면도이다.
도 17은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타낸 평면도이다.
도 18a 및 도 18b는 본 발명의 일 실시예에 따른 3차원 반도체 소자 형성 방법의 예시적인 예를 나타내는 공정 흐름도들이다.
도 19 내지 도 24는 본 발명의 일 실시예에 따른 3차원 반도체 소자 형성 방법의 예시적인 예를 개념적으로 나타내는 사시도들이다.
도 25a 내지 도 31b은 본 발명의 일 실시예에 따른 3차원 반도체 소자 형성 방법의 예시적인 예를 개념적으로 나타내는 단면도들이다.
도 1을 참조하여 본 발명의 기술적 사상에 따른 3차원 반도체 소자의 예시적인 예를 설명하기로 한다. 도 1은 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(10)는 메모리 셀 어레이 영역(20) 및 제어 로직 영역(30)을 포함할 수 있다.
상기 메모리 셀 어레이 영역(20)은 복수의 메모리 블록들(BLK)을 포함하며, 각각의 메모리 블록들(BLK)은 복수의 메모리 셀들을 포함할 수 있다. 상기 제어 로직 영역(30)은 로우 디코더(32), 페이지 버퍼(34) 및 제어 회로(36)를 포함할 수 있다.
각각의 상기 메모리 블록들(BLK)의 상기 복수의 메모리 셀들은, 스트링 선택 라인(SSL), 복수의 워드 라인들(WL) 및 접지 선택 라인(GSL)을 통해 상기 로우 디코더(32)와 연결될 수 있으며, 비트 라인들(BL)을 통해 상기 페이지 버퍼(34)와 연결될 수 있다.
실시예들에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
상기 로우 디코더(32)는 입력된 어드레스(address)를 디코딩하여, 워드 라인(WL)의 구동 신호들을 발생하고 전달할 수 있다. 상기 로우 디코더(32)는 상기 제어 회로(36)의 제어에 응답하여 상기 제어 회로(36) 내의 전압 발생 회로로부터 발생된 워드 라인 전압을 상기 워드라인들(WL) 중에서 선택된 워드 라인 및 상기 워드라인들(WL) 중에서 비선택된 워드 라인들로 각각 제공할 수 있다.
상기 페이지 버퍼(34)는 상기 비트 라인들(BL)을 통해 상기 메모리 셀 어레이 영역(20)과 연결되어, 상기 메모리 셀들에 저장된 정보를 판독할 수 있다. 상기 페이지 버퍼(34)는 동작 모드에 따라, 상기 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 상기 메모리 셀들에 저장된 데이터를 감지할 수 있다. 상기 페이지 버퍼(34)는 컬럼 디코터 및 감지 증폭기를 포함할 수 있다.
상기 컬럼 디코더는 상기 메모리 셀 어레이 영역(20)의 비트 라인들(BL)을 선택적으로 활성화할 수 있고, 상기 감지 증폭기는 읽기 동작 시에 상기 컬럼 디코더에 의해 선택된 비트 라인(BL)의 전압을 감지하여 선택된 메모리 셀에 저장된 데이터를 읽어낼 수 있다. 상기 제어 회로(36)는 상기 로우 디코더(32) 및 상기 페이지 버퍼(34)의 동작을 제어할 수 있다. 상기 제어 회로(36)는 외부로부터 전달되는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 상기 제어 회로(36)는 외부 전압을 이용하여 내부 동작에 필요한 전압들, 예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등을 생성하는 전압 발생 회로를 포함할 수 있다. 상기 제어 회로(36)는 상기 제어 신호들에 응답하여 읽기, 쓰기 및/또는 소거 동작을 제어할 수 있다. 또한, 제어 회로(36)는 입출력 회로를 포함할 수 있다. 상기 입출력 회로는 프로그램 동작 시 데이터(DATA)를 입력 받아 상기 페이지 버퍼(34)에 전달하고, 읽기 동작 시 상기 페이지 버퍼(34)로부터 전달받은 데이터(DATA)를 외부로 출력할 수 있다.
도 2를 참조하여 도 1에서 설명한 본 발명의 일 실시예에 따른 3차원 반도체 소자(도 1의 10)의 상기 메모리 셀 어레이 영역(도 1의 20)의 상기 각각의 메모리 블록들(BLK)의 회로의 예시적인 예를 설명하기로 한다. 도 2는 상기 메모리 셀 어레이 영역(도 1의 20)의 예시적인 예를 개념적으로 나타낸 회로도이다.
도 2를 참조하면, 상기 메모리 셀 어레이 영역(도 1의 20)의 상기 각각의 메모리 블록들(BLK)은, 서로 직렬로 연결되는 메모리 셀들(MC), 상기 메모리 셀들(MC)의 양단에 직렬로 연결되는 제1 선택 트랜지스터(ST1) 및 제2 선택 트랜지스터(ST2)를 포함할 수 있다.
상기 제1 및 제2 선택 트랜지스터들(ST1, ST2), 및 상기 제1 및 제2 선택 트랜지스터들(ST1, ST2) 사이의 상기 메모리 셀들(MC)은 메모리 스트링들(S)을 구성할 수 있다. 서로 직렬로 연결되는 상기 메모리 셀들(MC)은 상기 메모리 셀들(MC)을 선택하기 위한 워드 라인들(WL)에 각각 연결될 수 있다.
상기 제1 선택 트랜지스터(ST1)의 게이트 단자는 제1 선택 라인(SL1)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 상기 제2 선택 트랜지스터(ST2)의 게이트 단자는 제2 선택 라인(SL2)에 연결되고, 소스 단자는 상기 메모리 셀들(MC)의 드레인 단자에 연결될 수 있다.
일 예에서, 상기 제1 선택 트랜지스터(ST1)는 접지 선택 트랜지스터일 수 있고, 상기 제2 선택 트랜지스터(ST2)는 스트링 선택 트랜지스터(ST2)일 수 있다.
일 예에서, 상기 제1 선택 라인(SL1)은 도 1에서의 상기 접지 선택 라인(도 1의 GSL)일 수 있고, 상기 제2 선택 라인(SL2)은 도 1에서의 상기 스트링 선택 라인(도 1의 SSL)일 수 있다.
도 2에서는 서로 직렬로 연결되는 상기 메모리 셀들(MC)에 상기 제1 선택 트랜지스터(ST1)와 상기 제2 선택 트랜지스터(ST2)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 제1 선택 트랜지스터(ST1) 또는 복수의 제2 선택 트랜지스터(ST2)가 연결될 수도 있다.
일 예에서, 상기 워드 라인들(WL) 중 최하위 워드라인(WL)과 상기 제1 선택 라인(SL1) 사이에 제1 더미 라인(DL1)이 배치될 수 있고, 상기 워드 라인들(WL) 중 최상위 워드 라인(WL)과 상기 제2 선택 라인(SL2) 사이에 제2 더미 라인(DL2)이 배치될 수 있다. 상기 제1 더미 라인(DL1)은 하나 또는 복수개가 배치될 수 있고, 상기 제2 더미 라인(DL2)은 하나 또는 복수개가 배치될 수 있다.
상기 제2 선택 트랜지스터(ST2)의 드레인 단자는 비트 라인(BL)에 연결될 수 있다. 상기 제2 선택 트랜지스터(ST2)의 게이트 단자에 상기 제2 선택 라인(SL2)을 통해 신호가 인가되면, 상기 비트 라인(BL)을 통해 인가되는 신호가 서로 직렬로 연결된 메모리 셀들(MC)에 전달됨으로써 데이터 읽기, 쓰기 동작이 실행될 수 있다. 또한, 기판을 통해 소정의 소거 전압을 인가함으로써, 상기 메모리 셀들(MC)에 기록된 데이터를 지우는 소거 동작이 실행될 수도 있다.
본 발명의 일 실시예에 따른 반도체 소자는 적어도 하나의 더미 스트링(DS)을 포함할 수 있다. 상기 더미 스트링(DS)은 상기 비트 라인(BL)과 전기적으로 분리되는 더미 채널을 포함하는 스트링일 수 있다.
도 3a는 본 발명의 일 실시예에 따른 3차원 반도체 소자(10)의 예시적인 예를 개념적으로 나타낸 평면도이다. 도 3b는 본 발명의 일 실시예에 따른 3차원 반도체 소자(10)의 예시적인 예를 개념적으로 나타낸 사시도이고, 도 4는 도 3a의 I-I'선을 따라 취해진 영역을 나타낸 단면도이고, 도 5는 도 3a의 II-II'선을 따라 취해진 영역을 나타낸 단면도이다.
도 3a, 도 3b, 도 4 및 도 5를 참조하면, 예시적인 3차원 반도체 소자(10)는 하부 기판(105), 상기 하부 기판(105) 상의 하부 구조물(110), 상기 하부 구조물(110) 상의 상부 기판(150), 및 상기 상부 기판(150) 상의 게이트 적층 구조물(270)을 포함할 수 있다.
상기 하부 기판(105)은 단결정 실리콘 등과 같은 반도체 물질로 형성된 반도체 기판일 수 있다. 상기 하부 구조물(110)은 아이솔레이션 영역(115)에 한정되는 활성 영역(120) 상에 배치되는 주변 회로(PCIR), 상기 주변 회로(PCIR)를 덮는 하부 절연 층(140)을 포함할 수 있다. 상기 주변 회로(PCIR)는 주변 트랜지스터(PTR) 및 상기 주변 트랜지스터(PTR)와 전기적으로 연결되는 주변 배선들(130)을 포함할 수 있다. 상기 하부 절연 층(140)은 실리콘 산화물로 형성될 수 있다. 상기 상부 기판(150)은 폴리 실리콘 등과 같은 반도체 물질로 형성된 반도체 기판일 수 있다.
예시적인 3차원 반도체 소자(10)는 상기 상부 기판(150)을 관통하는 제1 기판 홀(155a) 내에 배치되는 갭필 층(160a) 및 상기 상부 기판(150)의 측면 상에 배치되는 중간 절연 층(162)을 포함할 수 있다. 상기 갭필 층(160a) 및 상기 중간 절연 층(162)은 동일한 절연성 물질, 예를 들어 실리콘 산화물로 형성될 수 있다.
상기 게이트 적층 구조물(270)은 상기 상부 기판(150)의 표면과 수직한 방향으로 서로 이격되며 적층되는 게이트 전극들을 포함할 수 있다. 상기 게이트 적층 구조물(270)의 게이트 전극들은 도우프트 실리콘, 금속 질화물(e.g., TiN), 금속 실리사이드(e.g., WSi, TiSi, TaSi 등) 또는 금속(e.g., W) 중 적어도 하나를 포함하는 도전성 물질로 형성될 수 있다. 상기 도우프트 실리콘은 N형 불순물(e.g., P, As 등) 또는 P형 불순물(e.g., B 등)을 포함하는 폴리 실리콘일 수 있다.
예시적인 3차원 반도체 소자(10)는 상기 게이트 적층 구조물(270)의 최하위 게이트 전극과 상기 상부 기판(150) 사이에 배치되는 하부 층간 절연 층(210L), 상기 게이트 적층 구조물(270)의 최상위 게이트 전극 상에 배치되는 최상위 층간 절연 층(210U), 및 상기 게이트 적층 구조물(270)의 게이트 전극들 사이에 배치되는 중간 층간 절연 층들(210M)을 포함할 수 있다.
상기 게이트 적층 구조물(270)의 게이트 전극들은 상기 상부 기판(150) 상의 메모리 셀 어레이 영역(20) 내에서 서로 이격되며 적층될 수 있고, 상기 상부 기판(150) 상의 연장 영역(22) 내로 연장되어 상기 연장 영역(22) 내에서 패드 영역들(P)을 가질 수 있다. 상기 게이트 적층 구조물(270)의 게이트 전극들 중에서, 최상위 게이트 전극 하부에 위치하는 게이트 전극들의 각각은 상대적으로 상부에 위치하는 게이트 전극과 중첩하는 중접 영역 및 상대적으로 상부에 위치하는 게이트 전극과 중첩하지 않는 비-중첩 영역을 포함할 수 있다. 상기 비-중첩 영역은 상기 패드 영역(P)일 수 있다.
상기 메모리 셀 어레이 영역(20)은 도 1 및 도 2에서 설명한 바와 같은 상기 복수의 메모리 셀들(도 2의 MC)을 포함하는 상기 메모리 블록들(BLK)이 형성되는 영역일 수 있고, 상기 연장 영역(22)은 상기 메모리 셀 어레이 영역(20) 내에 형성되는 상기 게이트 적층 구조물(270)의 게이트 전극들이 연장되어 형성되는 패드 영역들(P)이 배치되는 영역일 수 있다. 여기서, 상기 패드 영역들(P)은 상기 로우 디코더(도 1의 32)와 전기적으로 연결하기 위하여 형성되는 게이트 콘택 플러그들(280g)과 접촉할 수 있는 게이트 전극들의 영역들일 수 있다.
실시 예들에서, 평면에서 상기 메모리 셀 어레이 영역(20)에서 상기 연장 영역(22)을 향하는 방향은 제1 방향(X)으로 지칭하고, 상기 제1 방향(X)과 수직한 방향은 제2 방향(Y)으로 지칭하고, 단면에서 상기 상부 기판(150)의 표면과 수직한 방향은 제3 방향(Z)으로 지칭하기로 한다.
일 예에서, 상기 게이트 적층 구조물(270)의 게이트 전극들은 하부 게이트 전극(GE_L), 상기 하부 게이트 전극(GE_L) 상의 중간 게이트 전극들(GE_M), 및 상기 중간 게이트 전극들(GE_M) 상의 상부 게이트 전극들(GE_U)을 포함할 수 있다.
일 예에서, 상기 게이트 적층 구조물(270)의 게이트 전극들은 상기 하부 게이트 전극(GE_L)과 상기 중간 게이트 전극들(GE_M) 사이의 더미 게이트 전극(GE_D1), 및 상기 중간 게이트 전극들(GE_M)과 상기 상부 게이트 전극들(GE_U) 사이의 버퍼 게이트 전극(GE_D2)을 포함할 수 있다. 여기서, 상기 버퍼 게이트 전극(GE_D2)은 더미 게이트 전극으로 지칭될 수도 있다.
일 예에서, 상기 하부 게이트 전극(GE_L)은 도 2에서 설명한 상기 제1 선택 라인(도 2의 SL1) 및 도 1에서 설명한 상기 접지 선택 라인(도 1의 GSL)일 수 있고, 상기 더미 게이트 전극(GE_D1)은 도 2에서 설명한 상기 제1 더미 라인(DL1)일 수 있고, 상기 중간 게이트 전극들(GE_M)은 도 1 및 도 2에서 설명한 상기 워드라인들(도 1 및 도 2의 WL)일 수 있고, 상기 버퍼 게이트 전극(GE_D2)은 도 2에서 설명한 상기 제2 더미 라인(도 2의 DL2)일 수 있고, 상기 상부 게이트 전극들(GE_U)은 도 2에서 설명한 상기 제2 선택 라인(도 2의 SL1) 및 도 1에서 설명한 상기 스트링 선택 라인(도 1의 SSL)일 수 있다.
상기 연장 영역(22)은 제1 계단 영역(22a), 제2 계단 영역(22c) 및 상기 제1 및 제2 계단 영역들(22a, 22c) 사이의 버퍼 영역(22b)을 포함할 수 있다.
상기 제1 계단 영역(22a)은 상기 상부 게이트 전극들(GE_U)의 패드 영역들(P)이 계단 모양으로 배치되는 영역일 수 있고, 상기 제2 계단 영역(22c)은 상기 중간 게이트 전극들(GE_M)의 패드 영역들(P), 상기 더미 게이트 전극(GE_D1)의 패드 영역(P), 및 상기 하부 게이트 전극(GE_L)의 패드 영역(P)이 계단 모양으로 배치되는 영역일 수 있다.
예시적인 3차원 반도체 소자(10)는 상기 게이트 적층 구조물(270)을 관통하는 제1 패드 관통 영역(TH1)을 포함할 수 있다. 상기 제1 패드 관통 영역(TH1)은 상기 제1 갭필 층(160a)과 중첩할 수 있다.
일 예에서, 상기 제1 패드 관통 영역(TH1)은 상기 제1 및 제2 계단 영역들(22a, 22c) 사이의 상기 버퍼 영역(22b) 내의 상기 게이트 적층 구조물(270)의 게이트 전극들을 관통할 수 있으며, 이들 게이트 전극들 사이의 상기 중간 층간 절연 층들(210M)을 관통할 수 있다. 더 나아가, 상기 제1 패드 관통 영역(TH1)은 하부 층간 절연 층(210L)을 관통할 수 있다.
일 예에서, 상기 제1 패드 관통 영역(TH1)은 하부 관통 영역(TH1_L) 및 상기 하부 관통 영역(TH1_L) 상의 상부 관통 영역(TH1_U)을 포함할 수 있다. 상기 상부 관통 영역(TH1_U)은 상기 하부 관통 영역(TH1_L) 보다 큰 폭을 가질 수 있다.
일 예에서, 상기 상부 관통 영역(TH1_U)의 측면은 상기 하부 관통 영역(TH1_L)의 측면과 수직 정렬하지 않을 수 있다.
일 예에서, 상기 상부 관통 영역(TH1_U)의 수직 방향의 길이는 상기 하부 관통 영역(TH1_L)의 수직 방향의 길이 보다 클 수 있다.
일 예에서, 상기 제1 패드 관통 영역(TH1)은 단차진 부분(S1)을 포함하는 사이드(side)를 가질 수 있다. 상기 단차진 부분(S1)은 상기 게이트 적층 구조물(270)의 상부면 보다 상기 게이트 적층 구조물(270)의 하부면에 가깝게 위치할 수 있다.
예시적인 3차원 반도체 소자(10)는 상기 게이트 적층 구조물(270) 중 일부를 덮는 상부 절연 층(230)을 포함할 수 있다. 상기 상부 절연 층(230)은 상기 게이트 적층 구조물(270)의 게이트 전극들 중에서 최상위 게이트 전극 하부에 위치하며 상기 연장 영역(22) 상에 위치하는 게이트 전극들을 덮을 수 있다. 따라서, 상기 상부 절연 층(230)은 상기 연장 영역(22) 상에 배치될 수 있다.
일 예에서, 상기 상부 절연 층(230)은 상기 제1 패드 관통 영역(TH1) 상부를 덮으며, 상기 제1 패드 관통 영역(TH1)과 일체로 형성될 수 있다. 상기 제1 패드 관통 영역(TH1) 및 상기 상부 절연 층(230)은 실리콘 산화물로 형성될 수 있다.
예시적인 3차원 반도체 소자(10)는 상기 게이트 적층 구조물(270)을 관통하면서, 상기 상부 층간 절연 층(210U), 상기 중간 층간 절연 층들(210M), 및 상기 하부 층간 절연 층(210L)을 관통하는 수직 채널 구조물들(VS)을 포함할 수 있다. 상기 수직 채널 구조물들(VS)은 상기 상부 기판(150)과 연결될 수 있다. 상기 수직 채널 구조물들(VS)은 상기 메모리 셀 어레이 영역(20) 상에 배치될 수 있다.
상기 게이트 적층 구조물(270)에서, 상기 제2 계단 영역(22c)에 배치되는 패드 영역들(P)은 계단 모양으로 배열될 수 있다. 여기서, 서로 인접하는 한 쌍의 제1 주 분리 구조물들(MS1) 및 이들 한 쌍의 제1 주 분리 구조물들(MS1) 사이에 배치되는 하나의 제2 주 분리 구조물(MS2)에 의해 한정되는 상기 제2 계단 영역(22c)에서의 계단 모양에 대하여 도 3b를 중심으로 하여 설명하기로 한다. 이와 같은 계단 모양은 서로 인접하는 한 쌍의 메모리 블록들(BLK)에서의 계단 모양일 수 있다. 이하에서, 계단 모양으로 배열되는 게이트 전극들의 패드 영역들(P)을 "계단들"로 지칭하여 설명하기로 한다.
상기 제1 주 분리 구조물들(MS1)과 가까운 제1 계단 그룹들(SG1), 상기 제1 계단 그룹들(SG1)의 가운데 부분에 배치되는 제2 계단 그룹(SG2), 상기 제1 계단 그룹들(SG1)과 상기 제2 계단 그룹(SG2) 사이에 배치되는 제3 계단 그룹들(SG3)을 포함할 수 있다. 상기 제3 계단 그룹들(SG3)은 상기 제1 계단 그룹들(SG1)에 가까울 수 있다. 상기 제2 계단 그룹(SG2)은 상기 제2 주 분리 구조물(MS2)에 의해 분리될 수 있다.
일 예에서, 상기 제2 계단 그룹(SG2)과 상기 제3 계단 그룹들(SG3) 사이에 더미 영역들(DA)이 배치될 수 있다. 상기 더미 영역들(DA)은 계단들이 형성되지 않는 영역일 수 있다.
각각의 상기 제1 계단 그룹들(SG1)의 계단들은 상기 제1 주 분리 구조물들(MS1)로부터 멀어지는 방향으로 제1 높이로 높아질 수 있다. 여기서, 상기 제1 높이는 상기 상부 기판(150)의 표면과 수직한 방향으로 이격되는 게이트 전극들 중에서, 서로 인접하는 두 개의 게이트 전극들의 높이 차이일 수 있다.
상기 제1 계단 그룹들(SG1)의 계단들은 상기 메모리 셀 어레이 영역(20)으로부터 멀어지는 방향으로 상기 제1 높이 보다 큰 제2 높이로 낮아질 수 있다. 예를 들어, 상기 제2 높이는 수직 방향으로 차례로 배열되는 제1, 제2 및 제3 게이트 전극들 중에서 제1 및 제3 게이트 전극들의 높이 차이일 수 있다.
상기 제2 계단 그룹들(SG2) 중 적어도 일부의 계단들은 상기 제1 계단 그룹들(SG1)의 계단들 보다 상기 상부 기판(150)에 가깝게 배치될 수 있다. 상기 제3 계단 그룹들(SG3) 중 적어도 일부의 계단들은 상기 제2 계단 그룹들(SG2)의 계단들 보다 상기 상부 기판(150)에 가깝게 배치될 수 있다. 상기 제3 계단 그룹들(SG3)의 계단들은 상기 제1 계단 그룹들(SG1)의 계단들 보다 상기 상부 기판(150)에 가깝게 배치될 수 있다.
변형 예에서, 상술한 바와 같은 상기 제2 계단 그룹(SG2)과 상기 제3 계단 그룹들(SG3) 사이에 배치되는 더미 영역들(DA)은 제2 패드 관통 영역들(도 6a 및 도 6b의 TH2)로 대체될 수 있다. 이와 같은 변형 예에 대하여 도 6a 및 도 6b를 참조하여 설명하기로 한다. 도 6a는 본 발명의 일 실시예에 따른 3차원 반도체 소자(10a)의 변형 예를 개념적으로 나타낸 평면도이다. 도 6b는 본 발명의 일 실시예에 따른 3차원 반도체 소자(10a)의 변형 예를 개념적으로 나타낸 사시도이다.
도 6a 및 도 6b를 참조하면, 앞에서 설명한 바와 같이, 상기 제2 계단 그룹(SG2)과 상기 제3 계단 그룹들(SG3) 사이에 배치되는 상기 더미 영역들(도 3a 및 3b의 DA)은 도 6a 및 도 6b에서와 같이 제2 패드 관통 영역들(TH2)로 대체될 수 있다. 이에 따라, 상기 상부 기판(150)은 상기 제2 패드 관통 영역들(TH2)과 중첩하는 영역에 배치되는 갭필 층(160b)을 포함할 수 있다.
다음으로, 앞에서 상술한 상기 수직 채널 구조물(VS)의 예시적인 예에 대하여, 도 7a 및 도 7b를 각각 참조하여 설명하기로 한다. 도 7a는 본 발명의 일 실시예에 따른 3차원 반도체 소자에서, 수직 채널 구조물 및 게이트의 예시적인 예를 설명하기 위하여 게이트와 함께 어느 하나의 수직 채널 구조물을 개념적으로 나타낸 단면도이다.
도 7a를 참조하면, 상기 수직 채널 구조물(VS)은 상기 게이트 적층 구조물(270), 상기 하부 층간 절연 층(210L), 상기 중간 층간 절연 층(210M) 및 상기 상부 층간 절연 층(210U)을 관통하는 채널 홀(234) 내에 배치될 수 있다.
일 예에서, 상기 수직 채널 구조물(VS)은 상기 상부 기판(150)의 표면과 수직한 방향으로 연장되며 상기 게이트 적층 구조물(270)을 관통하는 절연성 코어 층(248), 상기 절연성 코어 층(248)의 측면 및 바닥면을 덮는 채널 반도체 층(246), 상기 채널 반도체 층(246)의 외측을 둘러싸는 제1 게이트 유전체(240), 상기 절연성 코어 층(248) 상에 배치되며 상기 채널 반도체 층(246)과 전기적으로 연결되는 패드 층(250)을 포함할 수 있다.
상기 채널 반도체 층(246)은 상기 상부 기판(150)과 전기적으로 연결될 수 있다. 상기 채널 반도체 층(246)은 실리콘 등과 같은 반도체 물질로 형성될 수 있다. 상기 패드 층(250)은 N형의 도전형을 갖는 도우프트 폴리 실리콘으로 형성될 수 있다. 상기 절연성 코어 층(248)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
예시적인 3차원 반도체 소자(10a)는 상기 게이트 적층 구조물(270)의 게이트 전극들과 상기 수직 채널 구조물(VS) 사이에 개재되며 상기 게이트 전극들의 하부면 및 상부면으로 연장되는 제2 게이트 유전체(268)를 포함할 수 있다.
상기 제1 및 제2 게이트 유전체들(240, 269) 중 어느 하나는 정보를 저장할 수 있는 층을 포함할 수 있다. 예를 들어, 상기 제1 게이트 유전체(240)는 정보를 저장할 수 있는 층을 포함할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 제2 게이트 유전체(268)가 정보를 저장할 수 있는 층을 포함할 수도 있다. 이하에서, 상기 제1 게이트 유전체(240)가 정보를 저장할 수 있는 층을 포함하는 예를 설명하기로 한다.
상기 제1 게이트 유전체(240)는 터널 유전체(242), 정보 저장 층(243) 및 블로킹 유전체(244)를 포함할 수 있다. 상기 정보 저장 층(243)은 상기 터널 유전체(242) 및 상기 블로킹 유전체(244) 사이에 배치될 수 있다. 상기 터널 유전체(242)는 상기 채널 반도체 층(246)과 가까울 수 있고, 상기 블로킹 유전체(244)는 상기 게이트 적층 구조물(270)과 가까울 수 있다. 상기 터널 유전체(242)는 상기 채널 반도체 층(246)과 상기 정보 저장 층(243) 사이에 배치될 수 있고, 상기 블로킹 유전체(244)는 상기 채널 반도체 층(246)과 상기 게이트 적층 구조물(270) 사이에 배치될 수 있다.
상기 터널 유전체(242)는 실리콘 산화물 및/또는 불순물 도핑된 실리콘 산화물을 포함할 수 있다. 상기 블로킹 유전체(244)는 실리콘 산화물 및/또는 고유전체를 포함할 수 있다. 상기 정보 저장 층(243)은 상기 채널 반도체 층(256)과 상기 중간 게이트 전극들(GE_M) 사이에서, 정보를 저장하기 위한 층일 수 있다. 예를 들어, 상기 정보 저장 층(243)은 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자의 동작 조건에 따라, 상기 채널 반도체 층(246)으로부터 상기 터널 유전체(242)를 통하여 주입된 전자를 트랩하여 보유(retention) 하거나, 또는 상기 정보 저장 층(243) 내의 트랩된 전자를 소거할 수 있는 물질, 예를 들어 실리콘 질화물로 형성될 수 있다. 상기 제2 게이트 유전체(268)는 고유전체(e.g., AlO 등)를 포함할 수 있다.
상기 정보 저장 층(243)은 상기 게이트 적층 구조물(270) 중에서 도 1 및 도 2에서 설명한 상기 워드라인들(도 1 및 도 2의 WL)에 대응할 수 있는 상기 중간 게이트 전극들(GE_M)과 마주보는 영역들에서 정보를 저장할 수 있다. 상기 수직 채널 구조물(VS) 내의 상기 정보 저장 층(243)에서 정보를 저장할 수 있는 영역들은 상기 상부 기판(150)의 표면과 수직한 방향으로 배열될 수 있으며, 도 2에서 설명한 상기 메모리 셀들(MC)을 구성할 수 있다.
상기 채널 반도체 층(246)은 상기 상부 기판(150)과 직접적으로 연결될 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 상기 셀 수직 구조물(VS)의 변형 예에 대하여 도 7b를 참조하여 설명하기로 한다. 도 7b는 본 발명의 일 실시예에 따른 3차원 반도체 소자에서, 수직 채널 구조물의 변형 예를 설명하기 위한 개념적인 단면도이다.
도 7b를 참조하면, 게이트 적층 구조물(270)의 게이트 전극들 중에서, 상기 상부 기판(150)과 가장 가까운 하부 게이트 전극(GE_L)과, 상기 하부 게이트 전극(GE_L) 상의 상기 더미 게이트 전극(GE_D1) 사이의 이격 거리는 다른 게이트 전극들 사이의 이격거리 보다 클 수 있다.
수직 채널 구조물(VS')은 도 7a에서 설명한 것과 같은 상기 채널 홀(234) 내에 배치될 수 있다. 상기 수직 채널 구조물(VS')은 상기 채널 홀(234)의 하부에 배치되며 상기 하부 게이트 전극(GE_L)과 마주보는 하부 채널 반도체 층(235), 상기 하부 채널 반도체 층(235) 상에 배치되는 절연성 코어 층(248), 상기 절연성 코어 층(248)의 측면 및 바닥면을 덮는 상부 채널 반도체 층(246'), 상기 상부 채널 반도체 층(246')의 외측을 둘러싸는 제1 게이트 유전체(240), 상기 절연성 코어 층(248) 상에 배치되며 상기 채널 반도체 층(246)과 전기적으로 연결되는 패드 층(250)을 포함할 수 있다. 상기 하부 채널 반도체 층(235)은 상기 상부 기판(150)과 직접적으로 연결될 수 있으며, 에피택시얼 반도체 층으로 형성될 수 있다. 상기 상부 채널 반도체 층(246')은 실리콘 등과 같은 반도체 물질로 형성될 수 있다. 상기 제1 게이트 유전체(240)는 도 7a에서 설명한 것과 동일할 수 있다. 또한, 상기 수직 채널 구조물(VS')과 상기 게이트 적층 구조물(270) 사이에 개재되며, 상기 게이트 적층 구조물(270)의 게이트 전극들의 상부면 및 하부면으로 연장되는 도 7a에서 설명한 것과 동일한 제2 게이트 유전체(268)가 배치될 수 있다.
다시, 도 3a 내지 도 5을 참조하면, 예시적인 3차원 반도체 소자(10a)는 상기 상부 층간 절연 층(210U) 및 상기 상부 절연 층(230) 상에 배치되는 제1 캐핑 절연 층(255)을 포함할 수 있다. 상기 제1 캐핑 절연 층(255)은 실리콘 산화물로 형성될 수 있다.
예시적인 3차원 반도체 소자(10a)는 상기 메모리 셀 어레이 영역(20) 및 상기 연장 영역(22)을 가로지르는 주 분리 구조물들(MS)을 포함할 수 있다. 도 1에서 설명한 상기 메모리 셀 어레이 영역(20) 내의 상기 메모리 블록들(도 1의 BLK)의 각각은 서로 인접하는 한 쌍의 주 분리 구조물들(MS) 사이에 위치할 수 있다.
예시적인 3차원 반도체 소자(10a)는 상기 주 분리 구조물들(MS) 사이에 배치되는 보조 분리 구조물들(SS)을 포함할 수 있다.
일 예에서, 상기 보조 분리 구조물들(SS)은 상기 메모리 셀 어레이 영역(20)을 가로지르며 상기 연장 영역(22)의 일부까지 연장되는 라인 모양의 보조 분리 구조물들과, 상기 연장 영역(22) 내에 배치되는 보조 구조물들을 포함할 수 있다. 따라서, 상기 보조 분리 구조물들(SS)은 라인 모양일 수 있고, 상기 연장 영역(22) 내의 일부에서 라인 모양의 길이 방향으로 이격될 수 있다. 따라서, 서로 인접하는 한 쌍의 주 분리 구조물들(MS) 사이에 위치하며 서로 동일 평면에 위치하는 어느 하나의 중간 게이트 전극은 상기 보조 분리 구조물들(SS)에 의해 완전히 분리되지 않음으로써, 하나의 워드라인으로 이용될 수 있다.
서로 인접하는 한 쌍의 주 분리 구조물들(MS) 사이에서, 상기 보조 분리 구조물들(SS)은 상기 상부 게이트 전극(GE_U)을 복수개로 분리시킬 수 있다.
일 예에서, 서로 인접하는 한 쌍의 주 분리 구조물들(MS) 사이에서, 상기 보조 분리 구조물들(SS) 사이에 배치되어 복수개로 분리된 상부 게이트 전극(GE_U)을 분리시키는 절연성 라인(232)이 배치될 수 있다. 상기 절연성 라인(232)은 상기 중간 게이트 전극들(GE_M) 보다 높은 레벨에 배치될 수 있다.
상기 주 분리 구조물들(MS) 및 상기 보조 분리 구조물들(SS)은 상기 상부 기판(150) 상에 배치되며 상기 게이트 적층 구조물(270)을 관통할 수 있다. 상기 주 분리 구조물들(MS) 및 상기 보조 분리 구조물들(SS)은 상기 게이트 적층 구조물(270), 상기 하부 층간 절연 층(210L), 상기 중간 층간 절연 층들(210M), 상기 상부 층간 절연 층(210U), 및 상기 상부 절연 층(230)을 관통할 수 있다.
상기 주 분리 구조물들(MS) 및 상기 보조 분리 구조물들(SS)의 각각은 도전성 패턴(276) 및 상기 도전성 패턴(276)의 측면을 덮는 스페이서(274)를 포함할 수 있다. 상기 스페이서(274)는 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 스페이서(274)는 상기 도전성 패턴(276)과 상기 게이트 적층 구조물(270)을 이격시킬 수 있다. 상기 도전성 패턴(276)은 도우프트 폴리 실리콘, 타이타늄 질화물 등과 같은 금속 질화물, 또는 텅스텐 등과 같은 금속 중 적어도 하나를 포함하는 도전성 물질로 형성될 수 있다. 일 예에서, 상기 도전성 패턴(276)은 소스 콘택 플러그로 명명될 수도 있다.
상기 주 분리 구조물들(MS)은 제1 주 분리 구조물들(MS1) 및 상기 제1 주 분리 구조물들(MS1) 사이의 제2 주 분리 구조물(MS2)를 포함할 수 있다.
일 예에서, 상기 제2 주 분리 구조물(MS2)은 상기 메모리 셀 어레이 영역(20)을 하나의 라인으로 가로지르며 상기 연장 영역(22) 내로 연장되고, 상기 제1 패드 관통 영역(TH1)을 둘러싸도록 하나의 라인에서 두 개의 라인들로 분할된 부분(MS2')을 포함할 수 있다. 이와 같은 상기 제2 주 분리 구조물(MS2)의 상기 분할된 부분(MS2')은 다시 하나의 라인으로 결합되어 상기 연장 영역(22)의 나머지 부분을 가로지를 수 있다.
일 예에서, 상기 제2 주 분리 구조물(MS2)의 상기 분할된 부분(MS2')은 상기 제1 패드 관통 영역(TH1)을 둘러싸는 부분으로부터 상기 보조 분리 구조물들(SS)을 향하는 방향으로 연장된 돌출 부분들을 포함할 수 있다.
일 예에서, 상기 제2 주 분리 구조물(MS2)의 상기 분할된 부분(MS2')은 상기 보조 분리 구조물들(SS) 중 적어도 일부의 보조 분리 구조물들 사이에 배치될 수 있다.
예시적인 3차원 반도체 소자(10a)는 상기 주 분리 구조물들(MS) 및 상기 보조 분리 구조물들(SS) 하부의 상기 상부 기판(150) 내에 불순물 영역들(272)을 포함할 수 있다. 상기 불순물 영역들(272)은 N형의 도전형일 수 있고, 상기 불순물 영역들(272)과 인접하는 상기 상부 기판(150)의 부분은 P형의 도전형일 수 있다. 상기 불순물 영역들(272)은 도 1 및 도 2에서 설명한 공통 소스 라인(도 1 및 도 2의 CSL)일 수 있다.
예시적인 3차원 반도체 소자(10a)는 상기 제1 캐핑 절연 층(255) 상에 상기 주 분리 구조물들(MS) 및 상기 보조 분리 구조물들(SS)을 덮는 제2 캐핑 절연 층(278)을 포함할 수 있다. 상기 제2 캐핑 절연 층(278)은 실리콘 산화물로 형성될 수 있다.
예시적인 3차원 반도체 소자(10a)는 상기 제1 및 제2 캐핑 절연 층들(255, 278)을 관통하며 상기 수직 채널 구조물들(VS)과 전기적으로 연결되는 비트라인 콘택 플러그들(280b), 및 상기 제1 및 제2 캐핑 절연 층들(255, 278)을 관통하면서 상기 게이트 적층 구조물(270)의 게이트 전극들의 패드 영역들(P) 상으로 연장되어 상기 게이트 전극들의 패드 영역들(P)과 전기적으로 연결되는 게이트 콘택 플러그들(280g)을 포함할 수 있다.
예시적인 3차원 반도체 소자(10a)는 상기 제1 및 제2 캐핑 절연 층들(255, 278)을 관통하고, 상기 제1 패드 관통 영역(TH1)을 관통하며 하부로 연장되어 상기 하부 구조물(110) 내의 상기 주변 회로(PCIR)의 상기 주변 배선들(130)과 전기적으로 연결되는 주변 콘택 플러그들을 포함할 수 있다. 상기 주변 콘택 플러그들은 게이트 주변 콘택 플러그들(284g)을 포함할 수 있다.
상기 게이트 주변 콘택 플러그들(284g)은 상기 상부 기판(150)을 관통할 수 있다. 예를 들어, 게이트 주변 콘택 플러그들(284g)은 상기 게이트 적층 구조물(270) 및 상기 갭필 층(160a)을 차례로 관통하며 상기 하부 구조물(110) 내로 연장되어 상기 주변 배선들(130)과 전기적으로 연결될 수 있다.
예시적인 3차원 반도체 소자(10a)는 상기 제2 캐핑 절연 층(278) 상에 배치되는 상부 배선들을 포함할 수 있다. 상기 상부 배선들은 상기 비트라인 콘택 플러그들(280b)과 전기적으로 연결되는 비트라인들(290b), 및 상기 게이트 콘택 플러그들(280g)과 전기적으로 연결되는 게이트 연결 배선들(290g)을 포함할 수 있다.
일 예에서, 상기 게이트 연결 배선들(290g) 중 적어도 일부는 상기 게이트 주변 콘택 플러그들(284g)과 전기적으로 연결될 수 있다. 따라서, 상기 게이트 적층 구조물(270)의 게이트 전극들 중 적어도 일부는 상기 제1 패드 관통 영역(TH1)을 통해서 상기 상부 기판(150) 하부의 상기 주변 회로(PCIR)와 전기적으로 연결될 수 있다. 또는, 상기 게이트 적층 구조물(270)의 게이트 전극들 중 적어도 일부는 상기 제1 패드 관통 영역(TH1) 및 도 6a 및 도 6b에서 설명한 상기 제2 패드 관통 영역(TH2)을 통해서 상기 상부 기판(150) 하부의 상기 주변 회로(PCIR)와 전기적으로 연결될 수 있다.
다음으로, 도 8a 및 도 8b를 각각 참조하여 앞에서 설명한 상기 제1 패드 관통 영역(TH1)의 사이드와, 상기 게이트 적층 구조물(270)의 게이트 전극들의 패드 영역(P)에 대하여 설명하기로 한다. 각각의 도 8a 및 도 8b는 도 4의 'A1' 및 'A2'로 표시된 영역을 확대한 부분 확대도이다. 여기서, 'A1'으로 표시된 영역은 상술한 상기 제1 패드 관통 영역(TH1)의 사이드(side)의 단차진 부분(S1)을 나타낼 수 있고, 'A2'로 표시된 영역은 상기 게이트 적층 구조물(270)의 패드 영역(P)을 나타낼 수 있다.
우선, 도 4 및 도 8a를 참조하면, 상기 제1 패드 관통 영역(TH1)의 사이드(side)의 단차진 부분(S1)의 수평 방향의 폭은 상기 게이트 적층 구조물(270)의 패드 영역(P)의 수평 방향의 폭 보다 작을 수 있다.
예시적인 예에서, 상기 제1 패드 관통 영역(TH1)의 사이드(side)의 단차진 부분(S1)에 위치하는 상기 게이트 적층 구조물(270)의 게이트 전극의 부분과, 상기 게이트 적층 구조물(270)의 패드 영역(P)은 두께가 증가될 수 있다. 예를 들어, 상기 게이트 적층 구조물(270)의 게이트 전극은 제1 두께로 연장되면서, 상기 제1 패드 관통 영역(TH1)의 사이드(side)의 단차진 부분(S1) 및 상기 게이트 적층 구조물(270)의 패드 영역(P)에서 상기 제1 두께 보다 두꺼운 제2 두께로 증가할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 8b와 같이, 상기 제1 패드 관통 영역(TH1)의 사이드(side)의 단차진 부분(S1)에 위치하는 상기 게이트 적층 구조물(270)의 게이트 전극의 부분과, 상기 게이트 적층 구조물(270)의 패드 영역(P)은 게이트의 다른 부분과 동일한 두께일 수 있다.
앞에서 도 3a 내지 도 5를 참조하여 한 쌍의 상기 제1 주 분리 구조물들(MS1) 사이에 배치되는 하나의 상기 제1 패드 관통 영역(TH1)과 하나의 상기 제2 주 분리 구조물(MS2)를 위주로 설명하고 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 제1 패드 관통 영역(TH1) 및 상기 제2 주 분리 구조물(MS2)은 각각 복수개가 형성될 수 있다. 이와 같이, 복수개로 형성될 수 있는 제1 패드 관통 영역(TH1) 및 복수개로 형성될 수 있는 제2 주 분리 구조물(MS2)를 포함하는 3차원 반도체 소자(10a)의 예시적인 예에 대하여 도 9를 참조하여 설명하기로 한다. 여기서, 예시적인 3차원 반도체 소자는 도 3a 내지 도 5에서 설명한 구성요소들을 모두 포함할 수 있다. 여기서, 도 3a 내지 도 5를 참조하여 설명한 구성요소들은 앞에서 설명한 바 있으므로, 자세한 설명은 생략하기로 한다. 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타내는 평면도이다.
도 3a 내지 도 5, 및 도 9를 참조하면, 도 3a 내지 도 5에서 설명한 하나의 상기 제1 패드 관통 영역(TH1)과 하나의 상기 제2 주 분리 구조물(MS2)은 어느 한 방향으로 반복적으로 배열될 수 있다. 따라서, 상기 제1 패드 관통 영역(TH1)은 복수개가 배치될 수 있다.
상기 복수개의 제1 패드 관통 영역들(TH1)은 도 9에서와 같은 평면에서, 상기 메모리 셀 어레이 영역(20)에서 상기 연장 영역(22)을 향하는 제1 방향(X)과 수직한 제2 "?*(Y)으로 반복적으로 배열될 수 있다. 예를 들어, 도 9에서와 같이, 상기 제2 패드 관통 영역들(TH1)은 상기 제2 방향(Y)을 따라 서로 이격될 수 있다. 상기 제1 패드 관통 영역들(TH1)의 각각은 상기 제2 방향(Y)을 따라 길쭉한 방향을 가질 수 있다.
상기 복수개의 제1 패드 관통 영역들(TH1)의 각각은 도 3a 내지 도 5에서 설명한 바와 같이, 하나의 제2 주 분리 구조물(MS2)의 분할된 부분(MS2')에 의해 둘러싸일 수 있다. 따라서, 상기 제2 주 분리 구조물(MS2)은 상기 복수개의 제1 패드 관통 영역들(TH1)의 개수에 비례하여 복수개가 배치될 수 있다.
따라서, 주 분리 구조물들(MS)은 복수개의 제1 주 분리 구조물들(MS1) 및 복수개의 제2 주 분리 구조물들(MS2)를 포함할 수 있다. 상기 복수개의 제2 주 분리 구조물들(MS2)의 각각은 상기 복수개의 제1 주 분리 구조물들(MS1) 중에서 서로 인접하는 한 쌍의 제1 주 분리 구조물들(MS1) 사이에 배치될 수 있다. 따라서, 제1 주 분리 구조물(MS1) 및 제2 주 분리 구조물(MS2)이 상기 제2 방향(Y)으로 반복적으로 배열될 수 있다. 예를 들어, 각각의 상기 제1 주 분리 구조물(MS1)은 두 개의 서로 인접하는 상기 제1 패드 관통 영역들(TH1) 사이에서 상기 제1 방향(X)을 따라 연장되는 라인 모양을 가질 수 있고, 각각의 상기 제2 주 분리 구조물(MS2)은 상기 제1 방향을 따라 연장되고 상기 제1 패드 관통 영역들(TH1) 중 어느 하나를 둘러쌀 수 있다.
상기 복수의 제1 패드 관통 영역들(TH1)의 각각은 도 3a 내지 도 5에서 설명한 바와 같이, 상기 게이트 적층 구조물(270)의 게이트 전극들을 상기 상부 기판(150) 하부의 상기 주변 회로(PCIR)와 전기적으로 연결하는데 이용될 수 있다. 본 발명의 일 실시예에 따르면, 도 3a 내지 도 5에서 설명한 상기 비트라인들(290b)을 상기 상부 기판(150) 하부에 배치되는 상기 주변 회로(PCIR)와 전기적으로 연결하기 위하여 상기 제1 패드 관통 영역(TH1)과 유사한 메모리 관통 영역(도 9 및 도 10a의 TH3)을 이용할 수 있다. 이와 같은 메모리 관통 영역(도 9 및 도 10a의 TH3)을 포함하는 반도체 소자(10a)의 예시적인 예에 대하여 도 3a 내지 도 5 및 도 9와 함께 도 10a를 참조하여 설명하기로 한다. 도 10a는 도 9의 III-III'선을 따라 취해진 영역을 개략적으로 나타낸 단면도이다. 여기서, 도 3a 내지 도 5, 및 도 9를 참조하여 설명한 구성요소들은 앞에서 설명한 바 있으므로, 자세한 설명은 생략하기로 한다.
도 3a 내지 도 5 및 도 9와 함께, 도 10a를 참조하면, 예시적인 3차원 반도체 소자는 상기 메모리 셀 어레이 영역(20) 내에 위치하는 상기 주 분리 구조물들(MS) 중에서 서로 인접하는 상기 제1 주 분리 구조물(MS1)과 상기 제2 주 분리 구조물(MS2) 사이에 배치되는 메모리 관통 영역(TH3)을 포함할 수 있다. 따라서, 상기 메모리 블록들(BLK)은 앞에서 설명한 바와 같이, 상기 제2 방향(Y)으로 반복적으로 배열되며, 이와 같이 반복적으로 배열되는 상기 메모리 블록들(BLK) 중에서 어느 하나의 메모리 블록이 상기 메모리 관통 영역(TH3)으로 대체될 수 있다. 따라서, 어느 한 쌍의 메모리 블록들(BLK) 사이에 어느 하나의 상기 메모리 관통 영역(TH3)이 배치될 수 있다. 상기 메모리 관통 영역(TH3)은 상기 제1 방향(X)으로 연장되는 라인 모양 수 있다.
상기 메모리 관통 영역(TH3)은 상기 게이트 적층 구조물(270)을 관통하며, 상기 하부 층간 절연 층(210L), 상기 중간 층간 절연 층(210M) 및 상기 상부 층간 절연 층(210U)을 관통할 수 있다.
도 3a 내지 도 5를 참조하여 상술한 바와 같이, 상기 제1 패드 관통 영역(TH1)은 상기 연장 영역(22) 내에 배치될 수 있다. 또한, 상기 제1 패드 관통 영역(TH1)은 상기 제1 및 제2 계단 영역들(22a, 22c) 사이의 상기 버퍼 영역(22b) 내의 상기 게이트 적층 구조물(270)의 상기 하부 게이트 전극(GE_L), 상기 더미 게이트 전극(GE_D1), 상기 중간 게이트 전극들(GE_M) 및 상기 버퍼 게이트 전극(GE_D2)을 관통할 수 있다.
상기 메모리 관통 영역(TH3)은 상기 메모리 셀 어레이 영역(20) 내에 배치될 수 있으며, 상기 게이트 적층 구조물(270)의 상기 하부 게이트 전극(GE_L), 상기 더미 게이트 전극(GE_D1), 상기 중간 게이트 전극들(GE_M), 상기 버퍼 게이트 전극(GE_D2) 및 상기 상부 게이트 전극(GE_U)을 관통할 수 있다. 따라서, 상기 제1 패드 관통 영역(TH1)은 상기 상부 게이트 전극(GE_U)과 이격될 수 있고, 상기 메모리 관통 영역(TH3)은 상기 제1 패드 관통 영역(TH1) 보다 상기 상부 게이트 전극(GE_U)을 더 관통할 수 있다. 상기 메모리 관통 영역(TH3)은 상기 제1 패드 관통 영역(TH1)과 동일한 물질, 예를 들어 실리콘 산화물로 형성될 수 있다.
상기 메모리 관통 영역(TH3)은 하부 관통 영역(TH3_L) 및 상기 하부 관통 영역(TH3_U) 상의 상부 관통 영역(TH3_U)을 포함할 수 있다. 상기 메모리 관통 영역(TH3)에서, 상기 상부 관통 영역(TH3_U)은 상기 하부 관통 영역(TH3_L) 보다 큰 폭을 가질 수 있다. 상기 메모리 관통 영역(TH3)은 상기 제1 패드 관통 영역(TH1)과 마찬가지로, 단차진 부분(S1)을 포함하는 사이드를 가질 수 있다.
상기 메모리 관통 영역(TH3) 하부에는 상기 메모리 관통 영역(TH3)과 중첩하는 갭필 층(161)이 배치될 수 있다. 상기 갭필 층(161)은 상기 상부 기판(150)을 관통하는 기판 홀(155b)을 채우는 절연성 물질로 형성될 수 있다. 상기 갭필 층(161)은 상기 제1 갭필 층(160a)과 동일한 절연성 물질, 예를 들어 실리콘 산화물로 형성될 수 있다.
상기 메모리 관통 영역(TH3)을 관통하며 상기 제1 및 제2 캐핑 절연 층들(255, 278), 및 상기 제2 갭필 층(160b)을 관통하고, 상기 하부 구조물(110) 내로 연장되어 상기 주변 회로(TCIR)의 주변 배선(130)과 전기적으로 연결되는 비트라인 주변 콘택 플러그(284b)가 배치될 수 있다. 상기 비트라인(290b)은 상기 비트라인 주변 콘택 플러그(284b)와 전기적으로 연결될 수 있다. 따라서, 상기 비트라인(290b)은 상기 메모리 관통 영역(TH3)을 관통하는 상기 비트라인 주변 콘택 플러그(284b)를 통하여 상기 주변 회로(PCIR)와 전기적으로 연결될 수 있다.
일 예에서, 상기 메모리 관통 영역(TH3)은 상기 제1 패드 관통 영역(TH1)과 유사한 모양일 수 있지만, 상기 메모리 관통 영역(TH3)은 다양한 모양으로 변형될 수도 있다. 예를 들어, 상기 메모리 관통 영역(TH3)은 상기 제1 패드 관통 영역(TH1) 보다 상기 상부 게이트 전극(GE_U)을 더 관통할 수 있으므로, 상기 제1 패드 관통 영역(TH1)과 다른 모양으로 변형될 수 있다. 예를 들어, 상기 상부 게이트 전극(GE_U)은 상기 상부 기판(150)의 표면과 수직한 방향으로 복수개로 적층될 수 있고, 이와 같은 복수개의 상부 게이트 전극(GE_U)은 상기 연장 영역(22)에서 계단 모양으로 배열되는 패드 영역들(P)을 가질 수 있다. 이와 같은 상기 복수개의 상부 게이트 전극(GE_U)의 계단 모양의 패드 영역들(P)을 형성하는 패터닝 공정에서, 상기 메모리 관통 영역(TH3)이 형성될 위치에 있는 상기 상부 게이트 전극(GE_U)을 같이 패터닝하여, 상기 버퍼 게이트 전극(GE_D2)을 노출시킬 수 있다. 이와 같은 상태에서 상기 메모리 관통 영역(TH3)은 상기 제1 패드 관통 영역(TH1)과 동일한 공정에 의해서 형성될 수 있다.
상기 메모리 관통 영역(TH3)이 형성될 위치에 있는 상기 상부 게이트 전극(GE_U)이 패터닝되어 상기 버퍼 게이트 전극(GE_D2)을 노출시키는 모양에 따라, 상기 메모리 관통 영역(TH3)의 모양은 다양하게 변형될 수 있다. 각각의 도 10b 및 도 10c는 도 10a에서의 메모리 관통 영역(TH3)의 변형 예를 설명하기 위한 단면도들이다.
우선, 도 10b를 참조하면, 메모리 관통 영역(TH3')은 앞에서 설명한 단차진 부분(S1)과 함께, 상부에서의 단차진 부분(S2)을 더 포함할 수 있다. 상기 단차진 부분들(S1, S2) 중에서, 상대적으로 아래에 위치하는 단차진 부분(S1)은 제1 계단 부분(S1)일 수 있고, 상대적으로 위에 위치하는 단차진 부분(S2)은 제2 계단 부분(S2)일 수 있다. 예를 들어, 상기 메모리 관통 영역(TH3')의 상부 영역(TH3_U)에서, 상기 게이트 전극들 중 최상위 게이트 전극에 의해 폭의 크기가 한정되는 상부 영역(TH3_U)의 폭은 상기 중간 게이트 전극들(GE_M)에 의해 폭의 크기가 한정되는 상부 영역(TH3_U)의 폭 보다 클 수 있다. 예를 들어, 도 10b에서와 같이, 상기 메모리 관통 영역(TH3')은 제1 및 제2 계단 부분들(S1, S2)에 의해 서로 구분되는 적어도 3개의 수직 부분들을 가질 수 있다. 예를 들어, 상기 메모리 관통 영역(TH3')의 상기 수직 부분들은 위로 갈수록 폭이 증가할 수 있다.
다음으로, 도 10c를 참조하면, 메모리 관통 영역(TH3")은 복수의 계단들(S1')을 포함하는 사이드를 가질 수 있다.
상술한 상기 게이트 적층 구조물(270)의 게이트 전극들의 패드 영역들이 배열되는 계단 모양 및 상기 제1 패드 관통 영역(TH1)은 상술한 실시예들에 한정되지 않고 다양한 형태로 변형될 수 있다. 이와 같이 계단 모양 및 제1 패드 관통 영역(TH1)이 변형될 수 있는 예시적인 예에 대하여 도 11a 및 도 11b를 참조하여 설명하기로 한다. 도 11a은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 개념적으로 나타내는 사시도이고, 도 11b는 도 11a의 일부분을 메모리 셀 어레이 영역(20)에서 연장 영역(22)을 향하는 방향으로 절단하여 개념적으로 나타낸 단면도이다. 여기서, 계단 모양 및 패드 관통 영역(TH1)의 변형 예를 중심으로 설명하고, 나머지 구성요소들은 앞에서 설명한 내용으로 대체되어 이해될 수 있기 때문에 자세한 설명은 생략하기로 한다.
도 11a 및 도 11b를 참조하면, 앞에서 설명한 것과 공일한 상기 하부 기판(105), 상기 하부 구조물(110) 및 상기 상부 기판(150)이 배치될 수 있다. 상기 상부 기판(150) 상에 배치되는 게이트 적층 구조물(370)은 상기 상부 기판(150)의 표면과 수직한 방향(Z)으로 서로 이격되어 적층되는 게이트 전극들을 포함할 수 있다. 상기 게이트 적층 구조물(370)의 게이트 전극들은 앞에서 설명한 것과 마찬가지로, 상기 메모리 셀 어레이 영역(20) 내에서 서로 이격되며 적층될 수 있고, 상기 연장 영역(22) 내로 연장되어 상기 연장 영역(22) 내에서 패드 영역들(P)을 가질 수 있다. 상기 게이트 적층 구조물(370)의 게이트 전극들은 하부 게이트 전극(GE_L), 상기 하부 게이트 전극(GE_L) 상의 더미 게이트 전극(GE_D1), 상기 더미 게이트 전극(GE_D1) 상의 중간 게이트 전극들(GE_M), 및 상기 중간 게이트 전극들(GE_M) 상의 버퍼 게이트 전극(GE_D2), 및 상기 버퍼 게이트 전극(GE_D2) 상의 상부 게이트 전극들(GE_U)을 포함할 수 있다. 상기 연장 영역(22)은 앞에서 설명한 것과 같은 제1 계단 영역(22a), 제2 계단 영역(22c) 및 상기 제1 및 제2 계단 영역들(22a, 22c) 사이의 버퍼 영역(22b)을 포함할 수 있다.
상기 제1 계단 영역(22a)은 상기 상부 게이트 전극들(GE_U)의 패드 영역들(P)이 차례로 낮아지며 계단들을 형성하는 영역일 수 있다.
상기 제2 계단 영역(22c)은 상기 메모리 셀 어레이 영역(20)에서 상기 연장 영역(22)을 향하는 제1 방향으로 제1 높이로 낮아지는 계단 모양 및 상기 제1 방향과 수직한 제2 방향으로 상기 제1 높이 보다 작은 제2 높이로 낮아지거나, 또는 퐁아지는 계단 모양으로 배열되는 패드 영역들(P)이 위치하는 영역일 수 있다.
패드 관통 영역(TH1')은 상기 버퍼 영역(22b)의 상기 게이트 적층 구조물(370)을 관통할 수 있다. 상기 패드 관통 영역(TH1')과 중첩하며 상기 상부 기판(150)을 관통하는 갭필 층(160a)이 배치될 수 있다.
상기 패드 관통 영역(TH1')은 단차진 부분들(S1)을 포함하는 사이드를 가질 수 있다. 따라서, 상기 패드 관통 영역(TH1')은 복수의 계단들로 형성되는 사이드를 가질 수 있다. 상기 패드 관통 영역(TH1')은 상부로 갈수록 단계적으로 폭이 증가되는 모양일 수 있다. 상기 패드 관통 영역(TH1')에서의 복수의 계단들의 낮아지는 높이차는 상기 제2 계단 영역(22c)의 패드 영역들(P)이 상기 메모리 셀 어레이 영역(20)에서 상기 연장 영역(22)을 향하는 제1 방향으로 낮아지는 높이차와 실질적으로 동일할 수 있다.
다음으로, 계단 모양 및 패드 관통 영역(TH1)이 변형될 수 있는 예시적인 예에 대하여 도 12을 참조하여 설명하기로 한다. 도 12는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이다. 여기서, 계단 모양 및 패드 관통 영역(TH1)의 변형 예를 중심으로 설명하고, 나머지 구성요소들은 앞에서 설명한 내용으로 대체되어 이해될 수 있기 때문에 자세한 설명은 생략하기로 한다.
도 12을 참조하면, 게이트 적층 구조물(470)의 게이트 전극들의 패드 영역들은 메모리 셀 어레이 영역으로부터 멀어지는 방향으로 제1 높이로 낮아지는 계단 모양으로 배열될 수 있다. 이와 같이 계단 모양으로 배열되는 패드 영역들은 게이트 전극들의 계단들일 수 있다.
상기 게이트 적층 구조물(470)을 관통하는 패드 관통 영역(TH1")은 상부로 갈수록 폭이 증가하는 모양일 수 있다. 예를 들어, 상기 패드 관통 영역(TH1")의 사이드는 상기 게이트 적층 구조물(470)의 게이트 전극들의 계단 모양에 대응하는 계단들(S1)을 포함할 수 있다. 예를 들어, 상기 게이트 적층 구조물(470)의 게이트 전극들의 계단들이 제1 높이로 점차적으로 낮아지는 경우에, 상기 패드 관통 영역(TH1")의 사이드의 계단들도 상기 제1 높이로 점차 낮아질 수 있다.
다음으로, 앞에서 상술한 상기 상부 기판(150) 및/또는 상기 주 분리 구조물들(MS)의 변형 예를 도 13a 및 도 13b를 참조하여 설명하기로 한다. 도 13a는 도 3a의 I-I'선을 따라 취해진 영역을 나타낸 단면도이고, 도 13b는 도 3a의 II-II'선을 따라 취해진 영역을 나타낸 단면도이다. 여기서, 상기 상부 기판(150) 및/또는 상기 주 분리 구조물들(MS)의 변형 예를 중심으로 설명하고, 나머지 구성요소들은 앞에서 설명한 내용으로 대체되어 이해될 수 있기 때문에 자세한 설명은 생략하기로 한다.
도 13a 및 도 13b를 참조하면, 상부 기판(150')은 제1 영역(150a) 및 상기 제1 영역(150a) 상의 제2 영역(150b)을 포함할 수 있다. 상기 제1 영역(150a)은 도전성 물질로 형성될 수 있다. 예를 들어, 상기 제1 영역(150a)의 도전성 물질은 금속 질화물(e.g., TiN 또는 WN 등), 금속 실리사이드(e.g., WSi or TiSi 등) 또는 금속(e.g., W 등)을 포함할 수 있다. 상기 제2 영역(150b)은 폴리 실리콘으로 형성될 수 있다. 예를 들어, 상기 제2 영역(150b)의 적어도 일부는 N-형의 도전형을 갖는 폴리 실리콘을 포함할 수 있다. 상기 제2 영역(150b)의 적어도 일부는 도 1 및 도 2의 상기 공통 소스 라인(CSL)일 수 있다. 상기 제1 영역(150a)은 상기 수직 채널 구조물들(VS)과 이격될 수 있다. 상기 제2 영역(150b)은 각각의 상기 수직 채널 구조물들(VS) 일부와 접촉할 수 있다.
변형 예에서, 주 분리 구조물들(MS')은 절연성 물질로 형성될 수 있다. 예를 들어, 상기 주 분리 구조물들(MS)은 실리콘 산화물, 실리콘산질화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
앞에서 도 3a 내지 도 13b을 참조하여 상술한 바와 같이, 예시적인 예에서 복수개가 배치되는 패드 관통 영역들(TH1)은 상기 메모리 셀 어레이 영역(20)의 어느 한 측의 연장 영역(22)에 배치될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 상기 패드 관통 영역들(TH1)의 배치의 변형 예에 대하여 도 14를 참조하여 설명하기로 한다. 도 14는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타낸 평면도이다.
도 14를 참조하면, 연장 영역(22)은 메모리 셀 어레이 영역(20)의 양 측에 배치될 수 있다. 따라서, 한 쌍의 연장 영역(22) 사이에 하나의 메모리 셀 어레이 영역(20)이 배치될 수 있다. 상술한 제1 패드 관통 영역들(TH1)은 상기 메모리 셀 어레이 영역(20)을 사이에 두고 상기 한 쌍의 연장 영역(22) 내에 지그 재그로 배열될 수 있다.
도 3a 내지 도 14에서 상술한 바와 같이, 상기 제1 패드 관통 영역들(TH1)의 각각은 상기 제2 주 분리 구조물(MS2)의 분할된 부분(MS2')에 의해 둘러싸이도록 배치될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 이와 같은 변형 예에 대하여 도 15를 참조하여 설명하기로 한다. 도 15는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타낸 평면도이다.
도 15를 참조하면, 메모리 셀 어레이 영역(20)의 양 측에 연장 영역(22)이 배치될 수 있다. 앞에서 설명한 바와 같이 주 분리 구조물들(MS)은 상기 메모리 셀 어레이 영역(20) 및 상기 연장 영역(22)을 가로지를 수 있다. 상기 주 분리 구조물들(MS)은 서로 평행하며 이격되는 라인 모양으로 형성될 수 있다. 제1 패드 관통 영역들(TH1)은 메모리 셀 어레이 영역(20)의 어느 한 측의 연장 영역(22) 내에 배치될 수 있다. 상기 제1 패드 관통 영역들(TH1)은 상기 연장 영역(22) 내에서 라인 모양의 상기 주 분리 구조물들(MS) 사이에 배치될 수 있다.
이와 같은 라인 모양으로 형성되는 주 분리 구조물들(MS) 사이에 배치되는 제1 패드 관통 영역들(TH1)은 상기 메모리 셀 어레이 영역(20)의 어느 한 측에 위치하는 연장 영역(22) 내에 배치될 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않고 변형될 수 있다. 이와 같은 배치되는 제1 패드 관통 영역들(TH1)의 배치 모양의 변형 예에 대하여 도 16을 참조하여 설명하기로 한다. 도 16은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타낸 평면도이다.
도 16을 참조하면, 제1 패드 관통 영역들(TH1)은 라인 모양으로 형성되는 주 분리 구조물들(MS) 사이에 배치될 수 있고, 상기 메모리 셀 어레이 영역(20)의 양 측에 위치하는 연장 영역(22) 내에 지그 재그로 배열될 수 있다.
도 15 내지 도 16을 각각 참조하여 설명한 바와 같이, 제1 패드 관통 영역들(TH1)은 상기 연장 영역(22) 내에서 라인 모양으로 형성되는 주 분리 구조물들(MS) 사이에 배치될 수 있다. 이와 같은 주 분리 구조물들(MS) 사이에 배치되는 관통 영역의 예시적인 예에 대하여 도 17을 참조하여 설명하기로 한다. 도 17은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타낸 평면도이다.
도 17을 참조하면, 도 9에서 설명한 것과 같은 메모리 관통 영역(TH3)은 상기 메모리 셀 어레이 영역(20) 내에서 라인 모양으로 형성되는 주 분리 구조물들(MS) 사이에 배치될 수 있다. 따라서, 상기 주 분리 구조물들(MS) 사이에는 도 15 내지 도 16을 각각 참조하여 설명한 것과 같은 상기 제1 패드 관통 영역들(TH1)과 함께, 상기 메모리 관통 영역(TH3)이 배치될 수 있다.
앞에서 설명한 예시적인 3차원 반도체 소자의 구조를 형성하는 방법의 예시적인 예에 대하여, 도 18a 및 도 18b과 함께, 도 19 내지 도 24를 참조하여 설명하기로 한다. 도 18a 및 도 18b는 본 발명의 일 실시예에 따른 3차원 반도체 소자 형성 방법의 예시적인 예를 나타내는 공정 흐름도들이다. 도 19 내지 도 24는 본 발명의 일 실시예에 따른 3차원 반도체 소자 형성 방법의 예시적인 예를 개념적으로 나타내는 사시도들이다. 이하에서 언급되는 구성요소들의 물질 종류 또는 구조는 도 3a 내지 도 5을 참조하여 설명한 내용으로 이해될 수 있으므로 자세한 설명은 생략하기로 한다. 따라서, 이하에서 도 3a 내지 도 5을 참조하여 설명한 반도체 소자(10a)의 주요 구성요소들에 대한 자세한 설명은 생략하고, 이와 같은 주요 구성요소들을 형성하는 방법을 위주로 설명하기로 한다.
도 18a 및 도 18b과 함께 도 19를 참조하면, 하부 기판(105) 상에 주변 회로(PCIR)를 포함하는 하부 구조물(110)을 형성할 수 있다(S5). 상기 하부 구조물(110) 상에 상부 기판(150)을 형성할 수 있다(S10). 상기 상부 기판(150)을 형성하는 것은 폴리 실리콘 기판을 형성하고, 상기 폴리 실리콘 기판을 패터닝하여 기판 홀들을 형성하고, 상기 기판 홀들을 채우는 제1 갭필 층(160a) 및 제2 갭필 층(160b)을 형성함과 동시에 패터닝된 폴리 실리콘 기판의 측면 상의 중간 절연 층(162)을 형성할 수 있다. 여기서, 패터닝된 폴리 실리콘 기판은 상기 상부 기판(150)일 수 있다.
상기 상부 기판(150) 상에 교대로 반복적으로 적층되는 층간 절연 층들(210) 및 희생 층들(207)을 포함하는 몰드 구조체(205)을 형성할 수 있다(S15).
상기 층간 절연 층들(210) 및 상기 희생 층들(207) 중에서, 최상위 층간 절연 층 및 최상위 희생 층을 패터닝하여 제1 계단(211a)을 형성할 수 있다. 상기 제1 계단(211a)은 도 3a 내지 도 5에서 설명한 상기 게이트 적층 구조물(270)의 최상위에 위치하는 게이트 전극(GE_U)의 계단 모양에 대응하는 모양일 수 있다.
이어서, 상기 층간 절연 층들(210) 및 상기 희생 층들(207) 중에서, 차상위 층간 절연 층 및 차상위 희생 층을 패터닝하여 계단 수가 증가한 제1 계단(211a) 및 최상위 몰드 패턴들(211b)을 형성할 수 있다. 상기 최상위 몰드 패턴들(211b)은 상기 상부 기판(150) 상의 연장 영역(22) 내에 형성될 수 있으며, 서로 이격될 수 있다.
도 3a 내지 도 5에서 설명한 바와 같이, 평면에서, 메모리 셀 어레이 영역(20)에서 연장 영역(22)을 향하는 방향은 제1 방향(X)으로 정의하고, 상기 제1 방향(X)과 수직한 방향은 제2 방향(Y)으로 정의하고, 단면에서, 상기 상부 기판(150)의 표면과 수직한 방향은 제3 방향(Z)으로 정의하기로 한다.
상기 제1 계단(211a) 및 상기 최상위 몰드 패턴들(211b)이 형성되지 않는 부분의 상기 몰드 구조체(205)은 상대적으로 높이가 낮아질 수 있다.
변형 예에서, 상기 제1 계단(211a) 및 상기 최상위 몰드 패턴들(211b)을 형성하기 위하여 일부 층간 절연 층 및 일부 희생 층을 식각함과 동시에, 도 9에서 설명한 상기 메모리 관통 영역(도 9의 TH3)이 형성될 메모리 셀 어레이 영역(20) 에 위치하는 몰드 구조체(205)의 일부 층간 절연 층 및 일부 희생 층을 같이 식각할 수 있다.
도 18a 및 도 18b과 함께 도 20을 참조하면, 상기 몰드 구조체(205)을 패터닝하여 상기 제1 방향(X)으로 점차적으로 낮아지는 계단들(211c)을 형성할 수 있다. 이와 같은 계단들(211c)은 상기 메모리 셀 어레이 영역(20)에 가까운 상기 최상위 몰드 패턴들(211b)의 부분에서 시작하여 상기 메모리 셀 어레이 영역(20)과 멀리 떨어진 상기 최상위 몰드 패턴들(211b)의 부분까지 형성될 수 있다. 여기서, 상기 제1 방향(X)으로 점차적으로 낮아지는 계단들(211c)은 두 개의 희생 층들 및 두 개의 층간 절연 층들의 두께만큼 낮아질 수 있다. 상기 제1 방향(X)으로 점차적으로 낮아지는 계단들(211c) 중에서, 상기 최상위 몰드 패턴들(211b)과 중첩하는 영역에 위치하는 계단들은 나머지 계단들 보다 상대적으로 높을 수 있다. 상기 계단들은 상기 희생 층들의 계단들일 수 있다.
도 18a 및 도 18b과 함께 도 21을 참조하면, 상기 몰드 구조체(205) 상에 제1 관통 개구부(213a) 및 제1 계단 개구부(213b)를 갖는 제1 포토레지스트 패턴(213)을 형성할 수 있다. 상기 제1 관통 개구부(213a)는 상기 최상위 몰드 패턴들(211b)과 상기 제1 계단(211a) 사이에 배치될 수 있다. 상기 제1 관통 개구부(213a)는 도 3a 내지 도 5을 참조하여 설명한 상기 제1 패드 관통 영역(TH1)이 형성될 위치에 형성될 수 있다. 변형 예에서, 상기 제1 관통 개구부(213a)는 복수개가 형성되어 도 9에서 설명한 상기 메모리 관통 영역(도 9의 TH3)이 형성될 위치에 형성될 수 있다.
도 18a 및 도 18b와 함께 도 22를 참조하면, 상기 제1 포토레지스트 패턴(도 21의 213)을 식각마스크로 이용하여 상기 몰드 구조체(205)을 부분 식각하여 제1 관통 리세스 영역(214a) 및 제1 계단 리세스 영역(214b)을 형성할 수 있다. 상기 제1 관통 리세스 영역(214a)은 상기 제1 관통 개구부(도 21의 213a) 하부에 위치하는 몰드 구조체(205)이 부분 식각되어 형성될 수 있고, 상기 제1 계단 리세스 영역(214b)은 상기 제1 계단 개구부(도 21의 213b) 하부에 위치하는 몰드 구조체(205)이 부분 식각되어 형성될 수 있다.
도 18a 및 도 18b와 함께 도 23을 참조하면, 상기 몰드 구조체(205) 상에 제2 관통 개구부(215a) 및 제2 계단 개구부들(215b)을 갖는 제2 포토레지스트 패턴(215)을 형성할 수 있다. 상기 제2 관통 개구부(215a)는 상기 제1 관통 리세스 영역(214a)을 전부 노출시키면서 상기 제1 관통 리세스 영역(214a) 보다 큰 폭으로 형성될 수 있다. 상기 제2 계단 개구부들(215b)은 상기 제2 방향(Y)으로 서로 이격될 수 있다. 상기 제2 계단 개구부들(215b)은 상기 제1 계단 리세스 영역(214b)의 상기 제1 방향(X)과 평행한 양 측면들이 상기 제2 계단 개구부들(215b)의 가운데 부분에 위치하도록 형성될 수 있다.
도 18a 및 도 18b와 함께 도 24를 참조하면, 상기 제2 포토레지스트 패턴(215)을 식각 마스크로 이용하여 제2 관통 개구부(215a) 및 제2 계단 개구부들(215b)에 의해 노출되는 상기 몰드 구조체(205)을 식각할 수 있다. 상기 몰드 구조체(205)을 식각하는 것은 어느 한 부분에서 상기 상부 기판(150)이 노출되거나, 및/또는 상기 제1 갭필 층(160a)이 노출될 때까지 상기 몰드 구조체(205)을 식각하는 것을 포함할 수 있다. 이와 같은 공정으로 형성되는 상기 몰드 구조체(205) 내의 상기 희생 층들(207)은 도 3a 내지 도 5에서 설명한 상기 게이트 전극 구조물(270)의 게이트 전극들의 패드 영역들의 계단 모양에 대응하는 모양의 계단들을 갖도록 형성될 수 있다. 또한, 상기 제2 관통 개구부(215a)에 의해 노출되는 상기 몰드 구조체(205)을 식각함으로써, 관통 홀(220)이 형성될 수 있다. 이와 같은 관통 홀은 복수개가 형성될 수 있다.
따라서, 앞에서 설명한 바와 같이 상기 몰드 구조체(205)을 패터닝하여, 계단들 및 몰드 구조체를 관통하는 상기 관통 홀을 형성할 수 있다(S20).
다시, 도 18a 및 도 18b와 함께, 도 3a 내지 도 5을 참조하면, 상기 계단들을 덮으면서 상기 관통 홀을 채우는 절연 층을 형성할 수 있다 (S25) 상기 관통 홀이 복수개가 형성되는 경우에, 복수개의 관통 홀을 채우는 절연 층은 도 3a 내지 도 5을 참조하여 설명한 것과 같은 상기 제1 패드 관통 영역(TH1) 및/또는 상기 메모리 관통 영역(TH3)을 형성하면서, 상기 상부 절연 층(230)을 형성할 수 있다. 상기 몰드 구조체(205)을 관통하는 수직 채널 구조물들(VS)을 형성할 수 있다(S30). 상기 수직 채널 구조물들(VS)은 도 3a 내지 도 5을 참조하여 설명한 것과 같은 상기 수직 채널 구조물들(VS)일 수 있다.
이어서, 도 3a 내지 도 5을 참조하여 설명한 것과 같은 제1 캐핑 절연 층(255)을 형성하고, 상기 제1 캐핑 절연 층(255) 및 상기 몰드 구조체(205)을 관통하며 상기 희생 층들(207)을 노출시키는 분리 트렌치들을 형성할 수 있다(S35). 상기 희생 층들(207)을 제거하여 공간들을 형성할 수 있다(S40). 상기 공간들 내에 게이트들을 형성할 수 있다(S45). 상기 게이트들은 도 6 내지 도 13b를 참조하여 설명한 상기 게이트 적층 구조물(270)의 게이트 전극들 및 상기 제2 게이트 유전체(268)일 수 있다. 상기 분리 트렌치들 하부에 도 3a 내지 도 5을 참조하여 설명한 상기 불순물 영역들(272)을 형성할 수 있다. 상기 분리 트렌치들 내에 분리 구조물들을 형성할 수 있다(S50). 상기 분리 구조물들은 도 3 내지 도 13b를 참조하여 설명한 상기 주 분리 구조물들(MS) 및 상기 보조 분리 구조물들(SS)일 수 있다.
이어서, 도 3a 내지 도 5을 참조하여 설명한 상기 제2 캐핑 절연 층(278)을 형성할 수 있다. 이어서, 상기 관통 홀 내의 절연 층, 즉 관통 영역(TH1) 및 상기 상부 기판(150)을 관통하며 상기 주변 회로(PCIR)와 전기적으로 연결되는 주변 콘택 플러그들을 형성할 수 있다(S55). 상기 주변 콘택 플러그들은 게이트 주변 콘택 플러그(284g) 및/또는 비트라인 주변 콘택 플러그(284b)일 수 있다. 이어서, 도 3a 내지 도 5을 참조하여 설명한 것과 같은 상부 배선들을 형성할 수 있다. 상기 상부 배선들은 게이트 연결 배선(290g) 및 비트라인(290b)일 수 있다.
다음으로, 도 25a 내지 도 31b를 참조하여 도 3 내지 도 13b에서 설명한 어느 한 방향으로의 계단의 폭과, 어느 한 방향으로의 관통 영역의 단차진 부분의 폭의 크기를 서로 다르게 형성하는 방법의 예시적인 예를 설명하기로 한다. 도 25a 내지 도 31b에서, 도 25a, 도 26a, 도 27a, 도 28a, 도 29a, 도 30a 및 도 31a는 계단들의 일부분을 형성하는 방법의 예시적인 예를 설명하기 위하여 계단 영역(STR)의 일부를 개념적으로 나타내는 단면도들이고, 도 25b, 도 26b, 도 27b, 도 28b, 도 29b, 도 30b 및 도 31b는 관통 영역(THR)의 어느 한 사이드를 형성하는 방법의 예시적인 예를 설명하기 위하여 관통 영역의 일부를 개념적으로 나타내는 단면도들이다. 앞에서 설명한 도 18a 내지 도 24를 참조하여 설명한 예시적인 3차원 반도체 소자의 형성 방법에서 상기 몰드 구조체(205)의 상기 희생 층들(207)의 패터닝되는 모양에 따라 게이트 전극들 및 관통 영역의 모양 및 크기가 결정된다는 것을 이해할 수 있다. 따라서, 이하에서 상기 희생 층들(207)을 패터닝하는 방법을 위주로 설명하지만, 이러한 방법으로부터 앞에서 설명한 3차원 반도체 소자의 게이트 전극들을 관통하는 관통 영역 및 게이트 전극들의 계단들의 모양을 이해할 수 있다.
우선, 도 25a 및 도 25b를 참조하면, 제1 갭필 층(160a)이 형성된 상부 기판(150)을 준비할 수 있다. 상기 상부 기판(150) 상에 교대로 반복적으로 적층되는 층간 절연 층들(210) 및 희생 층들(207)을 포함하는 몰드 구조체(205)을 형성할 수 있다. 상기 몰드 구조체(205) 상에 제1 포토레지스트 패턴(415a)을 형성할 수 있다. 상기 제1 포토레지스트 패턴(415a)을 식각 마스크로 이용하여 상기 몰드 구조체(205)의 일부분을 식각할 수 있다. 도 25a 및 도 25b에서, 차례로 적층된 4개의 희생 층들(207)이 식각되는 것으로 도시하고 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 형성하고자 하는 계단 모양에 따라, 1개의 희생 층이 식각되거나, 또는 다른 개수의 희생 층들이 식각될 수도 있다.
도 26a 및 도 26b를 참조하면, 상기 제1 포토레지스트 패턴들(415a)의 크기를 단계적으로 크기를 감소시키면서 상기 몰드 구조체(205)의 일부분들을 단계적으로 식각하여 제1 패드 계단들(416a) 및 제1 관통 계단들(417a)을 형성할 수 있다. 상기 단계적으로 크기가 감소되는 제1 포토레지스트 패턴들(415a, 415b, 415c, 415d)은 형성하고자 하는 계단의 폭의 크기에 따라 크기가 감소될 수 있다.
상기 단계적으로 크기가 감소되는 제1 포토레지스트 패턴들(415a, 415b, 415c, 415d)은 상기 제1 패드 계단들(416a) 및 상기 제1 관통 계단들(417a)이 형성된 후에 제거될 수 있다.
도 27a, 도 28a, 도 29a, 도 30a 및 도 27b, 도 28b, 도 29b, 도 30b를 참조하면, 상기 제1 패드 계단들(416a) 및 상기 제1 관통 계단들(417a)이 형성된 몰드 구조체(205) 상에 제2 포토레지스트 패턴(420a)을 형성하고, 도 25a 내지 도 26b를 참조하여 설명한 방법과 실질적으로 동일한 방법을 이용하여 계단 형성 공정을 진행할 수 있다.
도 25a 내지 도 26b에서 상술한 단계적으로 크기가 감소되는 상기 제1 포토레지스트 패턴들(도 25a 내지 도 26b의 415a, 415b, 415c, 415d)과 마찬가지로, 단계적으로 크기가 감소되는 제2 포토레지스트 패턴들(420a, 420b, 420c, 420d)이 차례로 형성될 수 있으며, 이와 같이 단계적으로 크기가 감소되는 제2 포토레지스트 패턴들(420a, 420b, 420c, 420d)을 각각 식각 마스크로 이용하는 식각 공정을 진행하여 상기 몰드 구조체(205)의 일부를 단계적으로 식각할 수 있다.
상기 단계적으로 크기가 감소되는 제2 포토레지스트 패턴들(420a, 420b, 420c, 420d)은 상기 제1 패드 계단들(416a)과 중첩하지 않도록 형성될 수 있고, 상기 제1 관통 계단들(417a)과 부분적으로 중첩되도록 형성될 수 있다.
따라서, 상기 단계적으로 크기가 감소되는 제2 포토레지스트 패턴들(420a, 420b, 420c, 420d)에 의해서 상기 제1 패드 계단들(416a)과 중첩하지 않는 제2 패드 계단들(416b)이 형성되어, 상기 제1 및 제2 패드 계단들(416a, 416b)로 구성되는 패드 계단들(425a)이 형성될 수 있다.
또한, 상기 단계적으로 크기가 감소되는 제2 포토레지스트 패턴들(420a, 420b, 420c, 420d)에 의해서 상기 제1 관통 계단들(417a)의 수평 폭 보다 작아진 수평폭을 갖는 관통 계단들(421b)이 형성될 수 있다.
또한, 상기 관통 계단들(421b)에서, 최상단 계단과 최하단 계단 사이의 수평 길이(L2)는 상기 패드 계단들(425a)에서, 최상단 계단과 최하단 계단 사이의 수평 길이(L1) 보다 작을 수 있다.
본 발명의 일 실시 예에 따른 3차원 반도체 소자는 상술한 바와 같이, 상기 메모리 셀 어레이 영역(20), 상기 메모리 셀 어레이 영역(20)의 어느 측 또는 양측의 연장 영역들(22), 상기 메모리 셀 어레이 영역(20) 및 상기 연장 영역들(22)을 가로지르며 메모리 블록들(BLK)을 한정하는 주 분리 구조물들(MS), 상기 메모리 블록들(BLK) 내에 배치되며 상기 연장 영역들(22) 내로 연장되는 게이트 적층 구조물(270, 370), 상기 주 분리 구조물들(MS) 사이에 배치되며 상기 메모리 셀 어레이 영역(20) 내의 상기 게이트 적층 구조물(270)을 관통하는 수직 채널 구조물들(VS), 및 상기 메모리 셀 어레이 영역(20) 또는 상기 연장 영역들(22) 내에 배치되며 상기 게이트 적층 구조물(270)을 관통하는 적어도 하나의 관통 영역(TH1, TH3)을 포함할 수 있다. 상기 관통 영역(TH1, TH3)은 적어도 하나의 계단(S1, S2, S, S')을 포함하는 사이드(side)를 가질 수 있다. 여기서, 상기 관통 영역(TH1, TH3)의 상기 사이드의 계단(S1, S2, S, S')은 단차진 부분으로 설명될수도 있다. 상기 관통 영역(TH1, TH3)은 하부 영역 및 상기 하부 영역 상에 상부 영역을 가질 수 있다. 여기서, 상기 관통 영역(TH1, TH3)의 상부 영역은 상기 하부 영역 보다 큰 폭을 가질 수 있다.
실시 예들에서, 상기 관통 영역(TH1, TH3)은 상기 게이트 적층 구조물(270)의 패드 영역들(P)을 형성하는 공정을 이용하여 형성될 수 있다. 따라서, 상기 관통 영역(TH1, TH3)을 형성하기 위한 별도의 공정을 생략할 수 있으므로, 생산 비용을 감소시키어, 반도체 소자의 생산성을 향상시킬 수 있다. 또한, 상기 관통 영역(TH1, TH3)은 상기 상부 기판(150)으로부터 멀어지는 수직 방향으로 폭이 단계적으로 증가할 수 있기 때문에, 상기 관통 영역(TH1, TH3)을 구성하는 절연성 물질을 보이드 등과 같은 불량 없이 형성할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
BLK : 메모리 블록 MC : 메모리 셀
WL : 워드라인 BL : 비트라인
CSL : 공통 소스 라인 SSL : 스트링 선택 라인
S : 메모리 스트링 DS : 더미 스트링
20 : 메모리 셀 어레이 영역 22 : 연장 영역
22a : 제1 계단 영역 22b : 버퍼 영역
22c : 제2 계단 영역 105 : 하부 기판
110 : 하부 구조물 115 : 아이솔레이션 영역
120 : 활성 영역 PTR : 주변 트랜지스터
130 : 주변 배선들 PCIR : 주변 회로
140 : 하부 절연 층 150 : 상부 기판
155a, 155b : 기판 홀 160a, 160b, 161 : 갭필 층
162 : 중간 절연 층 270, 370 : 게이트 적층 구조물
GE_L : 하부 게이트 전극 GE_D1: 더미 게이트 전극
GE_D2 : 버퍼 게이트 전극 GE_M : 중간 게이트 전극들
GE_U : 상부 게이트 전극 205 : 몰드 구조체
207 : 희생 층 210L : 하부 층간 절연 층
210M : 중간 층간 절연 층 210U : 상부 층간 절연 층
210 : 층간 절연 층 211a : 제1 계단
211b : 최상위 몰드 패턴 213, 313, 215 : 제1 포토레지스트 패턴
213a : 제1 관통 개구부 213b : 제1 계단 개구부
214a : 제1 관통 리세스 영역 214b : 제1 계단 리세스 영역
215a : 제2 관통 개구부 215b : 제2 계단 개구부
TH1 : 제1 패드 관통 영역 TH1_L : 하부 관통 영역
TH1_U : 상부 관통 영역 TH2 : 제2 패드 관통 영역
TH3 : 메모리 관통 영역 SG1 : 제1 계단 그룹
SG2 : 제2 계단 그룹 SG3 : 제3 계단 그룹
DA : 더미 영역 230 : 상부 절연 층
232 : 절연성 라인 VS : 수직 채널 구조물
235 : 하부 채널 반도체 층 240 : 제1 게이트 유전체
242 : 터널 유전체 243 : 정보 저장 층
244 : 블로킹 유전체 246, 246' : 채널 반도체 층
248 : 절연성 코어 층 250 : 패드 층
255 : 제1 캐핑 절연 층 268 : 제2 게이트 유전체
MS : 주 분리 구조물들 MS1 : 제1 주 분리 구조물
MS2 : 제2 주 분리 구조물 MS2' : 분할된 부분
SS : 보조 분리 구조물들 272 : 불순물 영역
274 : 스페이서 276 : 도전성 패턴
278 : 제2 캐핑 절연 층 280g : 게이트 콘택 플러그들
280b : 비트라인 콘택 플러그들 284g : 게이트 주변 콘택 플러그
284b : 비트라인 주변 콘택 플러그 290b : 비트라인
290g : 게이트 연결 배선 415a ~ 415d : 포토레지스트 패턴들
416a : 제1 패드 계단들 417a : 제1 관통 계단들

Claims (20)

  1. 상부 기판;
    상기 상부 기판 상에 배치되고 게이트 전극들을 포함하는 게이트 적층 구조물, 상기 게이트 전극들은 메모리 셀 어레이 영역 내에서 상기 상부 기판의 표면과 수직한 방향으로 서로 이격되면서 적층되고 상기 메모리 셀 어레이 영역과 인접하는 연장 영역 내로 연장되어 상기 연장 영역 내에서 계단 모양으로 배열되는 패드 영역들을 갖고; 및
    상기 메모리 셀 어레이 영역 또는 상기 연장 영역 내에서 상기 게이트 적층 구조물을 관통하는 적어도 하나의 관통 영역을 포함하되,
    상기 적어도 하나의 관통 영역은 하부 영역 및 상기 하부 영역 상의 상부 영역을 포함하고, 상기 상부 영역은 상기 하부 영역 보다 큰 폭을 갖는 3차원 반도체 소자.
  2. 제 1 항에 있어서,
    상기 상부 기판 하부에 배치되는 하부 기판;
    상기 하부 기판과 상기 상부 기판 사이에 배치되며, 주변 회로를 포함하는 하부 구조물; 및
    상기 상부 기판을 관통하는 기판 홀 내에 배치되는 갭필 층을 더 포함하되,
    상기 적어도 하나의 관통 영역은 상기 갭필 층과 중첩하는 3차원 반도체 소자.
  3. 제 1 항에 있어서,
    상기 적어도 하나의 관통 영역의 사이드(side)는 단차진 부분을 포함하는 3차원 반도체 소자.
  4. 제 3 항에 있어서,
    상기 단차진 부분은 상기 게이트 적층 구조물의 상부면 보다 상기 게이트 적층 구조물의 하부면에 가까운 3차원 반도체 소자.
  5. 제 1 항에 있어서,
    상기 적어도 하나의 관통 영역은 계단 모양으로 형성되는 사이드(side)를 갖고,
    상기 적어도 하나의 관통 영역은 상기 사이드의 계단 모양에 따라 상기 적어도 하나의 관통 영역의 상부로 갈수록 폭이 단계적으로 넓어지는 3차원 반도체 소자.
  6. 제 1 항에 있어서,
    상기 연장 영역은 제1 계단 영역, 제2 계단 영역, 및 상기 제1 및 제2 계단 영역들 사이의 버퍼 영역을 포함하고,
    상기 적어도 하나의 관통 영역은 상기 버퍼 영역의 상기 게이트 적층 구조물을 관통하는 제1 패드 관통 영역을 포함하는 3차원 반도체 소자.

  7. 제 6 항에 있어서,
    상기 패드 영역들 중에서, 상기 제1 계단 영역에 배치되는 패드 영역들은 상기 메모리 셀 어레이 영역에서 상기 연장 영역으로 향하는 제1 방향으로 갈수록 높이가 낮아지고 상기 제1 방향과 수직한 제2 방향에서 동일한 높이로 배열되고,
    상기 패드 영역들 중에서, 상기 제2 계단 영역에 배치되는 패드 영역들 중 적어도 일부는 상기 제1 방향으로 갈수록 높이가 낮아지고, 상기 제2 방향에서 서로 다른 높이로 배열되는 3차원 반도체 소자.
  8. 제 7 항에 있어서,
    상기 게이트 전극들 중에서, 상기 제1 계단 영역에 배치되는 상기 패드 영역들을 갖는 게이트 전극들은 상부 선택 게이트 전극들을 포함하고,
    상기 게이트 전극들 중에서, 상기 제2 계단 영역들에 배치되는 상기 패드 영역들을 갖는 게이트 전극들은 워드라인들을 포함하고,
    상기 제1 패드 관통 영역은 상기 상부 선택 게이트 전극들의 패드 영역들과, 상기 워드라인들의 패드 영역들 사이에 배치되는 3차원 반도체 소자.
  9. 제 8 항에 있어서,
    상기 워드라인들의 패드 영역들 사이에 배치되는 제2 패드 관통 영역을 더 포함하는 3차원 반도체 소자.
  10. 제 1 항에 있어서,
    상기 메모리 셀 어레이 영역 및 상기 연장 영역을 가로지르며 각각의 메모리 블록들을 한정하는 주 분리 구조물들; 및
    상기 주 분리 구조물들 사이에 배치되며 상기 메모리 셀 어레이 영역 내에 배치되고, 상기 게이트 적층 구조물을 관통하는 수직 채널 구조물들;
    상기 주 분리 구조물들과 교차하는 방향으로 연장되는 비트라인들; 및
    상기 비트라인들과 상기 수직 채널 구조물들 사이에서 상기 비트라인들과 상기 수직 채널 구조물들을 전기적으로 연결하는 비트라인 콘택 플러그들을 더 포함하는 3차원 반도체 소자.
  11. 제 10 항에 있어서,
    상기 관통 영역은 상기 메모리 셀 어레이 영역 내에서 상기 주 분리 구조물들 중 서로 인접하는 한 쌍의 주 분리 구조물들 사이에 배치되는 메모리 관통 영역을 더 포함하는 3차원 반도체 소자.
  12. 하부 기판;
    상기 하부 기판 상에 배치되며 주변 회로를 포함하는 하부 구조물;
    상기 하부 구조물 상에 배치되는 상부 기판;
    상기 상부 기판 내의 기판 홀 내의 갭필 층;
    상기 상부 기판 상에 배치되고 게이트 전극들을 포함하는 게이트 적층 구조물; 및
    상기 게이트 적층 구조물을 관통하는 관통 영역을 포함하되,
    상기 관통 영역은 단차진 부분을 포함하는 사이드를 갖는 3차원 반도체 소자.
  13. 제 12 항에 있어서,
    상기 관통 영역은 하부 영역 및 상기 하부 영역 상의 상부 영역을 포함하고,
    상기 상부 영역은 상기 하부 영역 보다 큰 폭을 갖는 3차원 반도체 소자.
  14. 제 12 항에 있어서,
    상기 게이트 적층 구조물을 관통하는 수직 채널 구조물들;
    상기 관통 영역 및 상기 갭필 층을 관통하며 상기 하부 구조물 내로 연장되어 상기 주변 회로와 전기적으로 연결되는 주변 콘택 플러그; 및
    상기 게이트 적층 구조물 및 상기 관통 영역 상의 상부 배선들을 포함하되,
    상기 상부 배선들 중 적어도 하나는 상기 주변 콘택 플러그와 전기적으로 연결되는 3차원 반도체 소자.
  15. 제 14 항에 있어서,
    상기 상부 배선들은 상기 게이트 전극들의 패드 영역들과 전기적으로 연결되는 상부 게이트 배선들, 및 상기 수직 채널 구조물들과 전기적으로 연결되는 비트라인을 포함하고,
    상기 상부 게이트 배선들 중 적어도 일부 또는 상기 비트라인은 상기 주변 콘택 플러그와 전기적으로 연결되는 3차원 반도체 소자.
  16. 메모리 셀 어레이 영역;
    상기 메모리 셀 어레이 영역 양 측의 연장 영역들;
    상기 메모리 셀 어레이 영역 및 상기 연장 영역들을 가로지르는 주 분리 구조물들;
    상기 메모리 셀 어레이 영역 내에 배치되며 상기 연장 영역들 내로 연장되는 게이트 적층 구조물;
    상기 주 분리 구조물들 사이에 배치되며 상기 메모리 셀 어레이 영역 내의 상기 게이트 적층 구조물을 관통하는 수직 채널 구조물들; 및
    상기 메모리 셀 어레이 영역 또는 상기 연장 영역들 내에 배치되며 상기 게이트 적층 구조물을 관통하는 적어도 하나의 관통 영역을 포함하되,
    상기 관통 영역은 적어도 하나의 계단을 포함하는 사이드(side)를 갖는 3차원 반도체 소자.
  17. 제 16 항에 있어서,
    하부 기판;
    상기 하부 기판 상에 배치되며 주변 회로를 포함하는 하부 구조물;
    상기 하부 구조물 상의 상부 기판; 및
    상기 상부 기판을 관통하는 기판 홀 내의 갭필 층을 더 포함하되,
    상기 갭필 층은 상기 관통 영역과 중첩하고,
    상기 게이트 적층 구조물 및 상기 주 분리 구조물들은 상기 상부 기판 상에 배치되고,
    상기 게이트 적층 구조물은 상기 메모리 셀 어레이 영역 내에서 상기 상부 기판의 표면과 수직한 방향으로 서로 이격되며 적층되고 상기 연장 영역 내로 연장되는 게이트 전극들을 포함하고,
    상기 게이트 전극들은 상기 연장 영역 내에서 계단 모양으로 배열되는 패드 영역들을 포함하고,
    상기 관통 영역의 상기 계단의 폭은 상기 패드 영역들 중 어느 하나의 폭 보다 작은 3차원 반도체 소자.
  18. 제 16 항에 있어서,
    상기 주 분리 구조물들은 서로 인접하는 한 쌍의 제1 주 분리 구조물들 및 상기 한 쌍의 제1 주 분리 구조물들 사이에 배치되는 하나의 제2 주 분리 구조물을 포함하고,
    상기 관통 영역은 상기 한 쌍의 제1 주 분리 구조물들 사이에 배치되면서 상기 연장 영역들 중 적어도 하나의 연장 영역 내에 배치되고,
    상기 제2 주 분리 구조물은 상기 메모리 셀 어레이 영역을 하나의 라인 모양으로 가로지르고 상기 연장 영역들 중 적어도 하나의 연장 영역 내에서 상기 관통 영역을 둘러싸도록 분할된 부분을 포함하는 3차원 반도체 소자.
  19. 제 18 항에 있어서,
    상기 주 분리 구조물들 사이의 보조 분리 구조물들을 더 포함하되,
    상기 보조 분리 구조물들은 상기 메모리 셀 어레이 영역 및 상기 연장 영역들 내에 배치되고
    각각의 상기 보조 분리 구조물들은 각각의 상기 주 분리 구조물들 보다 짧은 길이로 형성되는 3차원 반도체 소자.
  20. 제 16 항에 있어서,
    상기 게이트 적층 구조물은 게이트 전극들을 포함하고,
    상기 게이트 전극들은 하부 게이트 전극, 상기 하부 게이트 전극 상의 중간 게이트 전극들, 상기 중간 게이트 전극들 상의 버퍼 게이트 전극, 상기 버퍼 게이트 전극 상의 하나 또는 복수의 상부 게이트 전극을 포함하고,
    상기 하나 또는 복수의 상부 게이트 전극은 상기 연장 영역 내에서 상부 패드 영역을 갖고,
    상기 중간 게이트 전극들은 상기 연장 영역 내에서 중간 패드 영역들을 갖고,
    상기 관통 영역은 상기 상부 패드 영역과 상기 중간 패드 영역들 사이에 배치되며 상기 버퍼 게이트 전극을 관통하는 3차원 반도체 소자.
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