KR102603209B1 - 개선된 스택 연결 부위를 갖는 3차원 플래시 메모리 및 그 제조 방법 - Google Patents

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Abstract

개선된 스택 연결 부위를 갖는 3차원 플래시 메모리 및 그 제조 방법이 개시된다. 일 실시예에 따른 3차원 플래시 메모리는, 수평 방향으로 각각 연장 형성된 채 수직 방향으로 교번하며 적층된 복수의 워드 라인들 및 상기 복수의 워드 라인들을 상기 수직 방향으로 관통하며 연장 형성되는 적어도 하나의 셀 스트링-상기 적어도 하나의 셀 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 연장 형성되는 전하 저장층을 포함함-를 각각 포함하는 복수의 스택 구조체들; 및 상기 수직 방향으로 적층되는 상기 복수의 스택 구조체들 사이에 배치된 채, 상기 복수의 스택 구조체들 각각의 상기 채널층을 서로 연결시키는 적어도 하나의 버퍼층(Buffer layer)를 포함할 수 있다.

Description

개선된 스택 연결 부위를 갖는 3차원 플래시 메모리 및 그 제조 방법{3D FLASH MEMORY WITH IMPROVED STACK CONNECTION AND MANUFACTURING METHOD THEREOF}
아래의 실시예들은 스택 적층 공정을 이용하여 제조되는 3차원 플래시 메모리에 관한 것으로, 보다 상세하게는, 개선된 스택 연결 부위를 갖는 3차원 플래시 메모리 및 그 제조 방법에 대한 기술이다.
플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다. 이러한, 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
구체적으로, 기존의 3차원 플래시 메모리의 어레이를 나타낸 도 1을 참조하면, 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 비트 라인(BL) 및 공통 소스 라인(CSL)과 비트라인(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 이 때, 공통 소스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 전극층들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다.
한편, 기존의 3차원 플래시 메모리는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 수직적으로 셀을 적층함으로써, 집적도를 증가시키고 있다.
예를 들어, 기존의 3차원 플래시 메모리의 구조를 나타낸 도 2를 참조하면, 기존의 3차원 플래시 메모리는 기판(200) 상에 층간 절연층들(211) 및 수평 구조체들(250)이 교대로 반복적으로 형성된 전극 구조체(215)가 배치되어 제조된다. 층간 절연층들(211) 및 수평 구조체들(250)은 제1 방향으로 연장될 수 있다. 층간 절연층들(211)은 일례로 실리콘 산화막일 수 있으며, 층간 절연층들(211) 중 최하부의 층간 절연층(211a)은 나머지 층간 절연층들(211)보다 얇은 두께를 가질 수 있다. 수평 구조체들(250) 각각은 제1 및 제2 블로킹 절연막들(242, 243) 및 전극층(245)을 포함할 수 있다. 전극 구조체(215)는 복수 개로 제공되며, 복수 개의 전극 구조체들(215)은 제1 방향에 교차하는 제2 방향으로 서로 마주보며 배치될 수 있다. 제1 및 제2 방향은 각각 도 2의 x축 및 y축에 해당할 수 있다. 복수 개의 전극 구조체들(215) 사이에는 이들을 이격시키는 트렌치들(240)이 제1 방향으로 연장될 수 있다. 트렌치들(240)에 의해 노출된 기판(200) 내에는 고농도로 도핑된 불순물 영역들이 형성되어 공통 소스 라인(CSL)이 배치될 수 있다. 도시하지 않았으나, 트렌치들(240)을 채우는 분리 절연막들이 더 배치될 수 있다.
전극 구조체(215)를 관통하는 수직 구조체들(230)이 배치될 수 있다. 일례로, 수직 구조체들(230)은 평면적 관점에서, 제1 및 제2 방향을 따라 정렬되어 매트릭스 형태로 배치될 수 있다. 다른 예로, 수직 구조체들(230)은 제2 방향으로 정렬되되, 제1 방향으로 지그재그 형태로 배치될 수도 있다. 수직 구조체들(230) 각각은 보호막(224), 전하 저장막(225), 터널 절연막(226), 및 채널층(227)을 포함할 수 있다. 일례로, 채널층(227)은 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(227)의 내부를 채우는 매립막(228)이 더 배치될 수 있다. 채널층(227)의 상부에는 드레인 영역(D)이 배치되고, 드레인 영역(D) 상에 도전 패턴(229)이 형성되어, 비트 라인(BL)과 연결될 수 있다. 비트 라인(BL)은 수평 전극들(250)과 교차하는 방향, 예를 들어 제2 방향으로 연장될 수 있다. 일례로, 제2 방향으로 정렬된 수직 구조체들(230)은 하나의 비트 라인(BL)에 연결될 수 있다.
수평 구조체들(250)에 포함된 제1 및 제2 블로킹 절연막들(242, 243) 및 수직 구조체들(230)에 포함된 전하 저장막(225) 및 터널 절연막(226)은 3차원 플래시 메모리의 정보 저장 요소인 ONO(Oxide-Nitride-Oxide)층으로 정의될 수 있다. 즉, 정보 저장 요소 중 일부는 수직 구조체들(230)에 포함되고, 나머지 일부는 수평 구조체들(250)에 포함될 수 있다. 일례로, 정보 저장 요소 중 전하 저장막(225) 및 터널 절연막(226)은 수직 구조체들(230)에 포함되고, 제1 및 제2 블로킹 절연막들(242, 243)은 수평 구조체들(250)에 포함될 수 있다. 그러나 이에 제한되거나 한정되지 않고 ONO층으로 정의되는 전하 저장막(225) 및 터널 절연막(226)은, 수직 구조체들(230)에만 포함되도록 구현될 수 있다.
기판(200) 및 수직 구조체들(230) 사이에 에피택시얼 패턴들(222)이 배치될 수 있다. 에피택시얼 패턴들(222)은 기판(200)과 수직 구조체들(230)을 연결한다. 에피택시얼 패턴들(222)은 적어도 한 층의 수평 구조체들(250)과 접할 수 있다. 즉, 에피택시얼 패턴들(222)은 최하부의 수평 구조체(250a)와 접하도록 배치될 수 있다. 다른 실시예에 따르면, 에피택시얼 패턴들(222)은 복수 개의 층, 예를 들어 두 개의 층의 수평 구조체들(250)과 접하도록 배치될 수도 있다. 한편, 에피택시얼 패턴들(222)이 최하부의 수평 구조체(250a)와 접하도록 배치되는 경우, 최하부의 수평 구조체(250a)는 나머지 수평 구조체들(250)보다 두껍게 배치될 수 있다. 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 도 1을 참조하여 기재한 3차원 플래시 메모리의 어레이의 접지 선택 라인(GSL)에 해당할 수 있으며, 수직 구조체들(230)에 접하는 나머지 수평 구조체들(250)은 복수 개의 워드 라인들(WL0-WL3)에 해당할 수 있다.
에피택시얼 패턴들(222) 각각은 리세스된 측벽(222a)을 갖는다. 그에 따라, 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 리세스된 측벽(222a)의 프로파일을 따라 배치된다. 즉, 최하부의 수평 구조체(250a)는 에피택시얼 패턴들(222)의 리세스된 측벽(222a)을 따라 안쪽으로 볼록한 형태로 배치될 수 있다.
이와 같은 구조를 갖는 기존의 3차원 플래시 메모리는 수직 집적도 향상을 위해 증가된 수직 단수를 갖도록 제조되는 추세이며, 이를 위해 스택 반도체들을 적층하는 스택 적층 공정이 제안되었다.
그러나 기존의 스택 적층 공정을 통해 제조되는 3차원 플래시 메모리의 문제점을 설명하기 위한 도 3을 참조하면, 기존의 스택 적층 공정을 통해 제조되는 3차원 플래시 메모리는 스택 구조체들(310, 320)의 오정렬로 인하여 하부 스택 구조체(310)의 채널층(311)과 상부 스택 구조체(320)의 채널층(321)이 제대로 연결되지 않는 연결 불량이 발생되는 문제를 갖는다.
이에, 상기 문제를 해결하기 위한 기술이 요구된다.
일 실시예들은 연결 불량이 발생되는 문제를 해결하고자, 스택 구조체들 각각의 채널층을 서로 연결시키는 적어도 하나의 버퍼층(Buffer layer)를 포함하는 구조의 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
일 실시예에 따르면, 개선된 스택 연결 부위를 갖는 3차원 플래시 메모리는, 수평 방향으로 각각 연장 형성된 채 수직 방향으로 교번하며 적층된 복수의 워드 라인들 및 상기 복수의 워드 라인들을 상기 수직 방향으로 관통하며 연장 형성되는 적어도 하나의 셀 스트링-상기 적어도 하나의 셀 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 연장 형성되는 전하 저장층을 포함함-를 각각 포함하는 복수의 스택 구조체들; 및 상기 수직 방향으로 적층되는 상기 복수의 스택 구조체들 사이에 배치된 채, 상기 복수의 스택 구조체들 각각의 상기 채널층을 서로 연결시키는 적어도 하나의 버퍼층(Buffer layer)를 포함하는 것을 특징으로 할 수 있다.
일측에 따르면, 상기 적어도 하나의 버퍼층은, 평면 상 상기 복수의 스택 구조체들 각각의 상기 채널층을 수용하는 크기 및 위치에 형성되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 버퍼층은, 상기 복수의 스택 구조체들 각각의 상기 채널층을 구성하는 물질과 동일한 물질로 구성되는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 개선된 스택 연결 부위를 갖는 3차원 플래시 메모리의 제조 방법은, 수평 방향으로 각각 연장 형성된 채 수직 방향으로 교번하며 적층된 복수의 워드 라인들 및 상기 복수의 워드 라인들을 상기 수직 방향으로 관통하며 연장 형성되는 적어도 하나의 홀을 포함하는 하부 스택 구조체를 준비하는 단계; 상기 하부 스택 구조체의 상기 적어도 하나의 홀 내에 내부 홀을 포함하는 전하 저장층을 형성하는 단계; 상기 하부 스택 구조체의 상부에 적어도 하나의 버퍼층(Buffer layer)를 배치하는 단계; 상기 적어도 하나의 버퍼층이 배치된 상기 하부 스택 구조체의 상부에 상기 복수의 워드 라인들 및 상기 적어도 하나의 홀을 포함하는 상부 스택 구조체를 형성하는 단계; 상기 상부 스택 구조체의 상기 적어도 하나의 홀 내에 상기 내부 홀을 포함하는 상기 전하 저장층을 형성하는 단계; 상기 하부 스택 구조체 및 상기 상부 스택 구조체 각각의 상기 내부 홀에 대응하는 상기 적어도 하나의 버퍼층의 일부분을 제거하는 단계; 및 상기 적어도 하나의 버퍼층의 일부분이 제거됨에 따라 서로 연결되는 상기 하부 스택 구조체 및 상기 상부 스택 구조체 각각의 상기 내부 홀 내에 채널층을 일괄적으로 형성하는 단계를 포함할 수 있다.
일측에 따르면, 상기 적어도 하나의 버퍼층(Buffer layer)를 배치하는 단계는, 평면 상 상기 하부 스택 구조체 및 상기 상부 스택 구조체 각각의 상기 내부 홀을 수용하는 크기 및 위치에 상기 적어도 하나의 버퍼층을 형성하는 단계를 포함하는 것을 특징으로 할 수 있다.
일 실시예들은 스택 구조체들 각각의 채널층을 서로 연결시키는 적어도 하나의 버퍼층(Buffer layer)를 포함하는 구조의 3차원 플래시 메모리 및 그 제조 방법을 제안함으로써, 연결 불량이 발생되는 문제를 해결할 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
도 1은 기존의 3차원 플래시 메모리의 어레이를 나타낸 간략 회로도이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3은 기존의 스택 적층 공정을 통해 제조되는 3차원 플래시 메모리의 문제점을 설명하기 위한 도면이다.
도 4는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 측면 단면도이다.
도 5는 일 실시예에 따른 적어도 하나의 버퍼층의 크기 및 위치가 조절되는 것을 설명하기 위해 3차원 플래시 메모리의 일부분을 간략히 나타낸 측면 단면도이다.
도 6은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 7a 내지 7h는 도 6에 도시된 3차원 플래시 메모리의 제조 방법을 설명하기 위해 3차원 플래시 메모리를 나타낸 측면 단면도이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(Terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 예컨대, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 본 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 제시된 각각의 실시예 범주에서 개별 구성요소의 위치, 배치, 또는 구성은 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
이하, 3차원 플래시 메모리를 나타낸 측면 단면도에서는 설명의 편의를 위해 적어도 하나의 셀 스트링의 하부에 위치하는 소스 라인 등의 구성요소가 생략된 채 3차원 플래시 메모리가 도시 및 설명될 수 있다. 그러나 후술되는 3차원 플래시 메모리는 이에 제한되거나 한정되지 않고 도 2를 참조하여 도시된 기존의 3차원 플래시 메모리의 구조에 기초하여 추가적인 구성요소를 더 포함할 수 있다.
도 4는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 측면 단면도이고, 도 5는 일 실시예에 따른 적어도 하나의 버퍼층의 크기 및 위치가 조절되는 것을 설명하기 위해 3차원 플래시 메모리의 일부분을 간략히 나타낸 측면 단면도이다.
도 4를 참조하면, 3차원 플래시 메모리(400)는 스택 적층 공정을 통해 제조되므로, 복수의 스택 구조체들(410, 420)을 포함할 수 있다.
여기서, 복수의 스택 구조체들(410, 420) 각각은, 복수의 워드 라인들(411, 421), 복수의 층간 절연층들(412, 422) 및 적어도 하나의 셀 스트링(413, 423)을 포함할 수 있다.
복수의 스택 구조체들(410, 420) 각각에 포함되는 복수의 워드 라인들(411, 421)은 수평 방향으로 연장 형성된 채 수직 방향으로 순차적으로 적층되며, W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리), Mo(몰리브덴), Ru(루테늄) 또는 Au(금)과 같은 도전성 물질(설명된 금속 물질 이외에도 ALD 형성 가능한 모든 금속 물질이 포함됨)로 형성되어 각각에 대응하는 메모리 셀들로 전압을 인가하여 메모리 동작(이하, 메모리 동작은 판독 동작, 프로그램 동작 및 소거 동작을 포함함)이 수행되도록 할 수 있다.
이러한 복수의 워드 라인들(411, 421)의 상단에는 SSL(String Selection Line)(미도시)이 배치될 수 있으며, 하단에는 GSL(Ground Selection Line)(미도시)이 배치될 수 있다.
복수의 스택 구조체들(410, 420) 각각에 포함되는 복수의 층간 절연층들(412, 422)은 복수의 워드 라인들(411, 421)의 사이에 수평 방향으로 연장되며 SiO2 또는 Si3N4 등의 절연 물질로 형성될 수 있다.
이에, 복수의 워드 라인들(411, 421) 및 복수의 층간 절연층들(412, 422)은 복수의 스택 구조체들(410, 420) 각각 내에서 수직 방향으로 교번하며 적층될 수 있다.
복수의 스택 구조체들(410, 420) 각각에 포함되는 적어도 하나의 셀 스트링(413, 423)은 복수의 워드 라인들(411, 421) 및 복수의 층간 절연층들(412, 422)을 관통하며 수직 방향으로 연장 형성되는 가운데, 채널층(413-1, 423-1) 및 전하 저장층(413-2, 423-2)을 포함함으로써, 복수의 워드 라인들(411, 421)에 대응하는 복수의 메모리 셀들을 구성할 수 있다.
복수의 스택 구조체들(410, 420) 각각의 채널층(413-1, 423-1)은 수직 방향으로 연장되며 단결정질의 실리콘(Single crystal silicon) 또는 다결정 실리콘(Poly-silicon)으로 형성된 채, 복수의 워드 라인들(411, 421), SSL, GSL, 비트 라인을 통해 인가되는 전압에 의해 전하 또는 홀을 전하 저장층(413-2, 423-2)으로 전달할 수 있다. 이러한 채널층(413-1, 423-1)은 내부가 빈 마카로니 형태로 구성됨에 따라 그 내부에 산화물(Oxide)의 매립막(413-3, 423-3)을 포함할 수 있다.
복수의 스택 구조체들(410, 420) 각각의 전하 저장층(413-2, 423-2)은 채널층(413-1, 423-1)을 감싸도록 연장 형성된 채, 복수의 워드 라인들(411, 421)을 통해 인가되는 전압에 의한 전하 또는 홀을 트랩하거나, 전하들의 상태(예를 들어, 전하들의 분극 상태)를 유지하는 구성요소로서, 복수의 워드 라인들(411, 421)에 대응하는 영역들로 구분되며 채널층(413-1, 423-1)과 함께 복수의 메모리 셀들을 구성하여 3차원 플래시 메모리(400)에서 데이터 저장소의 역할을 할 수 있다. 일례로, 전하 저장층(413-2, 423-2)으로는 ONO(Oxide-Nitride-Oxide)층 또는 강유전체층이 사용될 수 있다.
이와 같은 구조의 3차원 플래시 메모리(400)에서는 특히, 수직 방향으로 적층되는 복수의 스택 구조체들(410, 420) 사이에 배치된 채, 복수의 스택 구조체들(410, 420) 각각의 채널층(413-1, 423-1)을 서로 연결시키는 적어도 하나의 버퍼층(430)을 포함할 수 있다. 이하, 복수의 스택 구조체들(410, 420) 각각의 채널층(413-1, 423-1)을 서로 연결시킨다는 것은, 물리적으로 복수의 스택 구조체들(410, 420) 각각의 채널층(413-1, 423-1)이 이어지도록 하는 것뿐만 아니라, 전기적으로 복수의 스택 구조체들(410, 420) 각각의 채널층(413-1, 423-1)이 이어지도록 하는 것을 의미한다.
이 때, 적어도 하나의 버퍼층(430)은 평면 상 복수의 스택 구조체들(410, 420) 각각의 채널층(413-1, 423-1)을 수용하는 크기 및 위치에 형성될 수 있다. 예를 들어, 하부 스택 구조체(410)의 채널층(413-1)과 상부 스택 구조체(420)의 채널층(423-1)이 서로 연결되기 위해서 적어도 하나의 버퍼층(430)은, 도 5에 도시된 바와 같이 하부 스택 구조체(410)의 채널층(413-1)과 상부 스택 구조체(420)의 채널층(423-1) 모두를 평면 상에서 포함하는 크기 및 위치에 형성될 수 있다. 즉, 적어도 하나의 버퍼층(430)은 하부 스택 구조체(410)의 채널층(413-1)과 상부 스택 구조체(420)의 채널층(423-1) 모두와 맞닿는 크기 및 위치에 형성될 수 있다.
또한, 하부 스택 구조체(410)의 채널층(413-1)과 상부 스택 구조체(420)의 채널층(423-1)이 전기적으로 이어지기 위해서, 적어도 하나의 버퍼층(430)은 복수의 스택 구조체들(410, 420) 각각의 채널층(413-1, 423-1)을 구성하는 물질과 동일한 물질로 구성될 수 있다.
도 6은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 7a 내지 7h는 도 6에 도시된 3차원 플래시 메모리의 제조 방법을 설명하기 위해 3차원 플래시 메모리를 나타낸 측면 단면도이다. 이하, 설명되는 제조 방법을 수행하는 주체는 자동화 및 기계화된 제조 시스템이며, 제조 방법을 통해 제조 완료되는 3차원 플래시 메모리는 도 4에 도시된 구조를 갖게 될 수 있다.
도 6을 참조하면, 단계(S610)에서 제조 시스템은, 도 7a와 같이 하부 스택 구조체(710)를 준비할 수 있다.
여기서, 하부 스택 구조체(710)는 수평 방향으로 각각 연장 형성된 채 수직 방향으로 교번하며 적층된 복수의 워드 라인들(711) 및 복수의 워드 라인들(711)을 수직 방향으로 관통하며 연장 형성되는 적어도 하나의 홀(712)을 포함할 수 있다.
이어서, 단계(S620)에서 제조 시스템은, 도 7b와 같이 하부 스택 구조체(710)의 적어도 하나의 홀(712) 내에 내부 홀(713-1)을 포함하는 전하 저장층(713)을 형성할 수 있다.
이상, 하부 스택 구조체(710)를 준비하는 것과 전하 저장층(713)을 형성하는 것이 구분되는 단계로 수행되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 하나의 단계로 수행될 수 있다. 예를 들어, 단계(S610)에서 내부 홀(713-1)을 포함하는 전하 저장층(713)이 형성된 하부 스택 구조체(710)가 준비됨으로써, 하부 스택 구조체(710)를 준비하는 것과 전하 저장층(713)을 형성하는 것이 하나의 단계(S610)로 수행될 수 있다.
그 다음, 단계(S630)에서 제조 시스템은, 도 7c와 같이 하부 스택 구조체(710)의 상부에 적어도 하나의 버퍼층(714)을 배치할 수 있다. 보다 상세하게, 제조 시스템은 평면 상 하부 스택 구조체(710) 및 상부 스택 구조체(720) 각각의 내부 홀(713-1, 723-1)을 수용하는 크기 및 위치에 적어도 하나의 버퍼층(714)을 형성할 수 있다. 즉, 제조 시스템은 하부 스택 구조체(710)의 내부 홀(713-1)과 후술되는 단계(S650)에서 형성될 상부 스택 구조체(720)의 내부 홀(723-1) 모두를 평면 상에서 포함하는 크기 및 위치에 적어도 하나의 버퍼층(714)을 형성할 수 있다.
또한, 단계(S630)에서 제조 시스템은 후술되는 단계(S670)에서 형성될 채널층(730)을 구성하는 물질과 동일한 물질로 적어도 하나의 버퍼층(714)을 구성할 수 있다.
그 다음, 단계(S640)에서 제조 시스템은, 도 7d와 같이 적어도 하나의 버퍼층(714)이 배치된 하부 스택 구조체(710)의 상부에 상부 스택 구조체(720)를 형성할 수 있다.
마찬가지로, 상부 스택 구조체(720)는 수평 방향으로 각각 연장 형성된 채 수직 방향으로 교번하며 적층된 복수의 워드 라인들(721) 및 복수의 워드 라인들(721)을 수직 방향으로 관통하며 연장 형성되는 적어도 하나의 홀(722)을 포함할 수 있다.
그 다음, 단계(S650)에서 제조 시스템은, 도 7e와 같이 상부 스택 구조체(720)의 적어도 하나의 홀(722) 내에 내부 홀(723-1)을 포함하는 전하 저장층(723)을 형성할 수 있다.
그 다음, 단계(S660)에서 제조 시스템은, 도 7f와 같이 하부 스택 구조체(710) 및 상부 스택 구조체(720) 각각의 내부 홀(713-1, 723-1)에 대응하는 적어도 하나의 버퍼층(714)의 일부분을 제거할 수 있다.
그 후, 단계(S670)에서 제조 시스템은, 도 7g와 같이 적어도 하나의 버퍼층(714)의 일부분이 제거됨에 따라 서로 연결되는 하부 스택 구조체(710) 및 상부 스택 구조체(720) 각각의 내부 홀(713-1, 723-1) 내에 채널층(730)을 일괄적으로 형성할 수 있다.
이처럼 하부 스택 구조체(710) 및 상부 스택 구조체(720) 각각의 내부 홀(713-1, 723-1) 내에 채널층(730)이 일괄적으로 형성되는 것은, 적어도 하나의 버퍼층(714)에 의해 하부 스택 구조체(710) 및 상부 스택 구조체(720) 각각의 내부 홀(713-1, 723-1)이 서로 연결될 수 있기 때문이며, 서로 연결된 하부 스택 구조체(710) 및 상부 스택 구조체(720) 각각의 내부 홀(713-1, 723-1) 내에 채널층(730)이 일괄적으로 형성됨에 따라 스택 구조체들(710, 720)의 연결 불량이 방지 및 해결될 수 있다.
또한, 별도의 단계로 도시되지는 않았으나, 단계(S670)이후 제조 시스템은, 도 7h와 같이 채널층(730)의 내부에 매립막(740)(예컨대, 산화물)을 형성할 수 있다. 그러나 이에 제한되거나 한정되지 않고, 단계(S670)에서 채널층(730)이 내부가 모두 채워진 원 기둥 형태로 형성됨으로써, 매립막(740)이 형성되는 공정이 생략될 수도 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (5)

  1. 개선된 스택 연결 부위를 갖는 3차원 플래시 메모리에 있어서,
    수평 방향으로 각각 연장 형성된 채 수직 방향으로 교번하며 적층된 복수의 워드 라인들 및 상기 복수의 워드 라인들을 상기 수직 방향으로 관통하며 연장 형성되는 적어도 하나의 셀 스트링-상기 적어도 하나의 셀 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 연장 형성되는 전하 저장층을 포함함-를 각각 포함하는 복수의 스택 구조체들; 및
    상기 수직 방향으로 적층되는 상기 복수의 스택 구조체들 사이에 배치된 채, 상기 복수의 스택 구조체들 각각의 상기 채널층을 서로 연결시키는 적어도 하나의 버퍼층(Buffer layer)
    를 포함하고,
    상기 적어도 하나의 버퍼층은,
    상기 복수의 스택 구조체들 각각의 상기 전하 저장층을 분절하며 상기 복수의 스택 구조체들 각각의 상기 채널층의 외면과 맞닿도록 상기 복수의 스택 구조체들 각각의 상기 채널층과 다른 공정을 통해 독립적으로 형성됨으로써, 상기 복수의 스택 구조체들 각각의 상기 채널층을 서로 연결시키는 것을 특징으로 하는 3차원 플래시 메모리.
  2. 제1항에 있어서,
    상기 적어도 하나의 버퍼층은,
    평면 상 상기 복수의 스택 구조체들 각각의 상기 채널층을 수용하는 크기 및 위치에 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  3. 제1항에 있어서,
    상기 적어도 하나의 버퍼층은,
    상기 복수의 스택 구조체들 각각의 상기 채널층을 구성하는 물질과 동일한 물질로 구성되는 것을 특징으로 하는 3차원 플래시 메모리.
  4. 개선된 스택 연결 부위를 갖는 3차원 플래시 메모리의 제조 방법에 있어서,
    수평 방향으로 각각 연장 형성된 채 수직 방향으로 교번하며 적층된 복수의 워드 라인들 및 상기 복수의 워드 라인들을 상기 수직 방향으로 관통하며 연장 형성되는 적어도 하나의 홀을 포함하는 하부 스택 구조체를 준비하는 단계;
    상기 하부 스택 구조체의 상기 적어도 하나의 홀 내에 내부 홀을 포함하는 전하 저장층을 형성하는 단계;
    상기 하부 스택 구조체의 상부에 적어도 하나의 버퍼층(Buffer layer)를 배치하는 단계;
    상기 적어도 하나의 버퍼층이 배치된 상기 하부 스택 구조체의 상부에 상기 복수의 워드 라인들 및 상기 적어도 하나의 홀을 포함하는 상부 스택 구조체를 형성하는 단계;
    상기 상부 스택 구조체의 상기 적어도 하나의 홀 내에 상기 내부 홀을 포함하는 상기 전하 저장층을 형성하는 단계;
    상기 하부 스택 구조체 및 상기 상부 스택 구조체 각각의 상기 내부 홀에 대응하는 상기 적어도 하나의 버퍼층의 일부분을 제거하는 단계; 및
    상기 적어도 하나의 버퍼층의 일부분이 제거됨에 따라 서로 연결되는 상기 하부 스택 구조체 및 상기 상부 스택 구조체 각각의 상기 내부 홀 내에 채널층을 일괄적으로 형성하는 단계
    를 포함하고,
    상기 적어도 하나의 버퍼층은,
    상기 하부 스택 구조체 및 상기 상부 스택 구조체 각각의 상기 전하 저장층을 분절하며 상기 하부 스택 구조체 및 상기 상부 스택 구조체 각각의 상기 채널층의 외면과 맞닿도록 상기 하부 스택 구조체 및 상기 상부 스택 구조체 각각의 상기 채널층과 다른 단계를 통해 독립적으로 형성됨으로써, 상기 하부 스택 구조체 및 상기 상부 스택 구조체 각각의 상기 채널층을 서로 연결시키는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  5. 제4항에 있어서,
    상기 적어도 하나의 버퍼층(Buffer layer)를 배치하는 단계는,
    평면 상 상기 하부 스택 구조체 및 상기 상부 스택 구조체 각각의 상기 내부 홀을 수용하는 크기 및 위치에 상기 적어도 하나의 버퍼층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
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