KR20210058139A - 단순화된 제조 공정을 통해 집적화를 도모하는 3차원 플래시 메모리 및 그 동작 방법 - Google Patents
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Abstract
단순화된 제조 공정을 통해 집적화를 도모하는 3차원 플래시 메모리가 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는, 일 방향으로 연장 형성되며 동일한 컬럼(Column) 또는 로우(Row) 상에 배열되는 복수의 셀 스트링들-상기 복수의 셀 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 형성되는 전하 저장층을 포함하고, 상기 복수의 셀 스트링들 중 서로 인접한 셀 스트링들은 각각의 세트를 형성함-; 및 상기 복수의 셀 스트링들에 대해 상기 일 방향으로의 중간 지점에 형성된 채, 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 복수의 중간 배선층들-상기 복수의 중간 배선층들은 상기 일 방향에 대해 수직인 단일 단면 상에 위치함-을 포함하고, 상기 세트 내의 서로 인접한 셀 스트링들은, 상기 복수의 중간 배선층들 중 서로 다른 중간 배선층과 연결되는 것을 특징으로 한다.
Description
아래의 실시예들은 3차원 플래시 메모리 및 그 제조 방법에 관한 것으로, 보다 상세하게는, 단순화된 제조 공정을 통해 3차원 플래시 메모리의 집적화를 도모하는 기술에 대한 것이다.
플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다. 이러한, 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
구체적으로, 기존의 3차원 플래시 메모리의 어레이를 나타낸 도 1을 참조하면, 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 비트 라인(BL) 및 공통 소스 라인(CSL)과 비트라인(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 이 때, 공통 소스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 전극층들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다. 이하, 스트링 선택 라인(SSL)은 상부 선택 라인(Upper Selection Line; USL)으로 표현될 수 있으며, 접지 선택 라인(GSL)은 하부 선택 라인(Lower Selection Line; LSL)으로 표현될 수 있다.
한편, 기존의 3차원 플래시 메모리는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 수직적으로 셀을 적층함으로써, 집적도를 증가시키고 있다.
예를 들어, 기존의 3차원 플래시 메모리의 구조를 나타낸 도 2를 참조하면, 기존의 3차원 플래시 메모리는 기판(200) 상에 층간 절연층들(211) 및 수평 구조체들(250)이 교대로 반복적으로 형성된 전극 구조체(215)가 배치되어 제조된다. 층간 절연층들(211) 및 수평 구조체들(250)은 제1 방향으로 연장될 수 있다. 층간 절연층들(211)은 일례로 실리콘 산화막일 수 있으며, 층간 절연층들(211) 중 최하부의 층간 절연층(211a)은 나머지 층간 절연층들(211)보다 얇은 두께를 가질 수 있다. 수평 구조체들(250) 각각은 제1 및 제2 블로킹 절연막들(242, 243) 및 전극층(245)을 포함할 수 있다. 전극 구조체(215)는 복수 개로 제공되며, 복수 개의 전극 구조체들(215)은 제1 방향에 교차하는 제2 방향으로 서로 마주보며 배치될 수 있다. 제1 및 제2 방향은 각각 도 2의 x축 및 y축에 해당할 수 있다. 복수 개의 전극 구조체들(215) 사이에는 이들을 이격시키는 트렌치들(240)이 제1 방향으로 연장될 수 있다. 트렌치들(240)에 의해 노출된 기판(200) 내에는 고농도로 도핑된 불순물 영역들이 형성되어 공통 소스 라인(CSL)이 배치될 수 있다. 도시하지 않았으나, 트렌치들(240)을 채우는 분리 절연막들이 더 배치될 수 있다.
전극 구조체(215)를 관통하는 수직 구조체들(230)이 배치될 수 있다. 일례로, 수직 구조체들(230)은 평면적 관점에서, 제1 및 제2 방향을 따라 정렬되어 매트릭스 형태로 배치될 수 있다. 다른 예로, 수직 구조체들(230)은 제2 방향으로 정렬되되, 제1 방향으로 지그재그 형태로 배치될 수도 있다. 수직 구조체들(230) 각각은 보호막(224), 전하 저장막(225), 터널 절연막(226), 및 채널층(227)을 포함할 수 있다. 일례로, 채널층(227)은 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(227)의 내부를 채우는 매립막(228)이 더 배치될 수 있다. 채널층(227)의 상부에는 드레인 영역(D)이 배치되고, 드레인 영역(D) 상에 도전 패턴(229)이 형성되어, 비트 라인(BL)과 연결될 수 있다. 비트 라인(BL)은 수평 전극들(250)과 교차하는 방향, 예를 들어 제2 방향으로 연장될 수 있다. 일례로, 제2 방향으로 정렬된 수직 구조체들(230)은 하나의 비트 라인(BL)에 연결될 수 있다.
수평 구조체들(250)에 포함된 제1 및 제2 블로킹 절연막들(242, 243) 및 수직 구조체들(230)에 포함된 전하 저장막(225) 및 터널 절연막(226)은 3차원 플래시 메모리의 정보 저장 요소인 ONO(Oxide-Nitride-Oxide)층으로 정의될 수 있다. 즉, 정보 저장 요소 중 일부는 수직 구조체들(230)에 포함되고, 나머지 일부는 수평 구조체들(250)에 포함될 수 있다. 일례로, 정보 저장 요소 중 전하 저장막(225) 및 터널 절연막(226)은 수직 구조체들(230)에 포함되고, 제1 및 제2 블로킹 절연막들(242, 243)은 수평 구조체들(250)에 포함될 수 있다.
기판(200) 및 수직 구조체들(230) 사이에 에피택시얼 패턴들(222)이 배치될 수 있다. 에피택시얼 패턴들(222)은 기판(200)과 수직 구조체들(230)을 연결한다. 에피택시얼 패턴들(222)은 적어도 한 층의 수평 구조체들(250)과 접할 수 있다. 즉, 에피택시얼 패턴들(222)은 최하부의 수평 구조체(250a)와 접하도록 배치될 수 있다. 다른 실시예에 따르면, 에피택시얼 패턴들(222)은 복수 개의 층, 예를 들어 두 개의 층의 수평 구조체들(250)과 접하도록 배치될 수도 있다. 한편, 에피택시얼 패턴들(222)이 최하부의 수평 구조체(250a)와 접하도록 배치되는 경우, 최하부의 수평 구조체(250a)는 나머지 수평 구조체들(250)보다 두껍게 배치될 수 있다. 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 도 1을 참조하여 기재한 3차원 플래시 메모리의 어레이의 접지 선택 라인(GSL)에 해당할 수 있으며, 수직 구조체들(230)에 접하는 나머지 수평 구조체들(250)은 복수 개의 워드라인들(WL0-WL3)에 해당할 수 있다.
에피택시얼 패턴들(222) 각각은 리세스된 측벽(222a)을 갖는다. 그에 따라, 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 리세스된 측벽(222a)의 프로파일을 따라 배치된다. 즉, 최하부의 수평 구조체(250a)는 에피택시얼 패턴들(222)의 리세스된 측벽(222a)을 따라 안쪽으로 볼록한 형태로 배치될 수 있다.
이와 같은 구조를 갖는 기존의 3차원 플래시 메모리는 수직적으로 적층되는 단수가 증가됨에 따라 셀 특성 열화 및 신뢰성 문제를 야기하였다.
이에, 셀 스트링이 연장 형성되는 중간 지점에 중간 배선층이 삽입되는 구조가 제안되었다. 그러나 중간 배선층을 포함하는 구조는 중간 배선층 형성 공정이 복잡한 단점과, 셀 스트링 별로 SSL을 따로 구비해야 하므로 집적도가 떨어지는 문제점을 갖는다.
따라서, 중간 배선층을 포함하는 구조에 대해 단순화된 제조 공정을 적용하는 동시에 집적도를 향상시키는 기술이 제안될 필요가 있다.
일 실시예들은 중간 배선층을 포함하는 구조에 대해 단순화된 제조 공정을 적용하는 동시에 집적도를 향상시키기 위하여, 복수의 셀 스트링들 각각의 단일 단면 상에 복수의 중간 배선층들을 위치시키고 복수의 셀 스트링들 중 서로 인접한 셀 스트링들로 각각의 세트를 형성하는 가운데, 세트 내의 서로 인접한 셀 스트링들이 복수의 중간 배선층들 중 서로 다른 중간 배선층과 연결되도록 하는 구조의 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
일 실시예에 따르면, 3차원 플래시 메모리는, 일 방향으로 연장 형성되며 동일한 컬럼(Column) 또는 로우(Row) 상에 배열되는 복수의 셀 스트링들-상기 복수의 셀 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 형성되는 전하 저장층을 포함하고, 상기 복수의 셀 스트링들 중 서로 인접한 셀 스트링들은 각각의 세트를 형성함-; 및 상기 복수의 셀 스트링들에 대해 상기 일 방향으로의 중간 지점에 형성된 채, 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 복수의 중간 배선층들-상기 복수의 중간 배선층들은 상기 일 방향에 대해 수직인 단일 단면 상에 위치함-을 포함하고, 상기 세트 내의 서로 인접한 셀 스트링들은, 상기 복수의 중간 배선층들 중 서로 다른 중간 배선층과 연결되는 것을 특징으로 한다.
일 측면에 따르면, 상기 세트 내의 서로 인접한 셀 스트링들은, 상기 복수의 중간 배선층들과 각각 TMC(Through Metallic Connector)를 통해 연결되는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 세트 내의 서로 인접한 셀 스트링들 각각의 TMC는, 상기 세트 내의 서로 인접한 셀 스트링들 각각의 상기 단면 상에서 서로 어긋난 위치에 배치되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 세트 내의 서로 인접한 셀 스트링들 각각은, 상기 복수의 중간 배선층들에 의해 물리적으로 이격되며 분리된 상부 셀 스트링 및 하부 셀 스트링으로 구성되고, 상기 세트 내의 서로 인접한 셀 스트링들 각각의 상부 셀 스트링 및 하부 셀 스트링은, 상기 TMC를 통해 서로 연결되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 세트 내의 서로 인접한 셀 스트링들은, 하나의 SSL(String Selection Line)을 공유하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 복수의 셀 스트링들 중 상기 서로 인접한 셀 스트링들은, 상기 복수의 중간 배선층들의 개수에 대응되는 개수로 각각의 세트를 형성하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 동일한 컬럼(Column) 또는 로우(Row) 상에 배열되는 복수의 하부 셀 스트링들-상기 복수의 하부 셀 스트링들 각각은 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 형성되는 전하 저장층을 포함하고, 상기 복수의 하부 셀 스트링들 중 서로 인접한 하부 셀 스트링들은 각각의 세트를 형성함-이 일 방향으로 연장 형성되고, 상기 복수의 하부 셀 스트링들의 상부에 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 복수의 중간 배선층들-상기 복수의 중간 배선층들은 상기 일 방향에 대해 수직인 단일 단면 상에 위치함-이 이격되어 형성된 하부 반도체 구조체를 준비하는 단계; 상기 하부 반도체 구조체 상 상기 세트 내의 서로 인접한 하부 셀 스트링들 각각에 대응되는 영역에서 어긋난 위치에 홀(Hole)을 형성하는 단계; 상기 세트 내의 서로 인접한 하부 셀 스트링들 각각에 대응되는 영역에서 어긋난 위치에 형성된 홀에 TMC를 생성하는 단계; 및 상기 TMC가 형성된 하부 반도체 구조체 상에 상기 복수의 하부 셀 스트링들에 대응되도록 복수의 상부 셀 스트링들-상기 복수의 상부 셀 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 형성되는 전하 저장층을 포함하고, 상기 복수의 상부 셀 스트링들 중 서로 인접한 상부 셀 스트링들은 각각의 세트를 형성함-을 상기 일 방향으로 연장 형성하는 단계를 포함한다.
일 측면에 따르면, 상기 TMC를 생성하는 단계는, 상기 세트 내의 서로 인접한 하부 셀 스트링들을 상기 복수의 중간 배선층들 중 서로 다른 중간 배선층과 각각 상기 TMC를 통해 연결하는 단계인 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 복수의 상부 셀 스트링들 중 서로 인접한 상부 셀 스트링들은, 상기 복수의 하부 셀 스트링 중 서로 인접한 하부 셀 스트링들이 각각의 세트를 형성함에 대응하여, 각각의 세트를 형성하고, 상기 복수의 상부 셀 스트링들을 상기 일 방향으로 연장 형성하는 단계는, 상기 세트 내의 서로 인접한 상부 셀 스트링들을 상기 복수의 중간 배선층들 중 서로 다른 중간 배선층과 각각 상기 TMC를 통해 연결하는 단계인 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 복수의 상부 셀 스트링들을 상기 일 방향으로 연장 형성하는 단계는, 상기 복수의 상부 셀 스트링들 각각과 상기 복수의 하부 셀 스트링들 각각을 상기 TMC를 통해 연결하는 단계인 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 하부 반도체 구조체를 준비하는 단계는, 상기 세트 내의 서로 인접한 하부 셀 스트링들이 하나의 SSL(String Selection Line)을 공유하도록 상기 복수의 하부 셀 스트링들에 대해 수직적으로 연결되는 SSL층 상 상기 세트 사이 영역에 트렌치(Trench)가 형성된 상기 하부 반도체 구조체를 준비하는 단계인 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 복수의 상부 셀 스트링들을 상기 일 방향으로 연장 형성하는 단계는, 상기 복수의 상부 셀 스트링들이 상기 일 방향으로 연장 형성된 상부 반도체 구조체를 상기 TMC가 형성된 하부 반도체 구조체 상에 적층하는 단계를 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 상부 반도체 구조체를 상기 TMC가 형성된 하부 반도체 구조체 상에 적층하는 단계는, 상기 세트 내의 서로 인접한 상부 셀 스트링들이 하나의 SSL을 공유하도록 상기 복수의 상부 셀 스트링들에 대해 수직적으로 연결되는 SSL층 상 상기 세트 사이 영역에 트렌치가 형성된 상기 상부 반도체 구조체를 상기 TMC가 형성된 하부 반도체 구조체 상에 적층하는 단계인 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 복수의 하부 셀 스트링들 중 상기 서로 인접한 하부 셀 스트링들은, 상기 복수의 중간 배선층들의 개수에 대응되는 개수로 각각의 세트를 형성하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 복수의 상부 셀 스트링들 중 상기 서로 인접한 상부 셀 스트링들은, 상기 복수의 중간 배선층들의 개수에 대응되는 개수로 각각의 세트를 형성하는 것을 특징으로 할 수 있다.
일 실시예들은 복수의 셀 스트링들 각각의 단일 단면 상에 복수의 중간 배선층들을 위치시키고 복수의 셀 스트링들 중 서로 인접한 셀 스트링들로 각각의 세트를 형성하는 가운데, 세트 내의 서로 인접한 셀 스트링들이 복수의 중간 배선층들 중 서로 다른 중간 배선층과 연결되도록 하는 구조의 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.
따라서, 일 실시예에 따른 차원 플래시 메모리 및 그 제조 방법은 중간 배선층을 포함하는 구조에 대해 단순화된 제조 공정을 적용하는 동시에 집적도를 향상시킬 수 있다.
도 1은 기존의 3차원 플래시 메모리의 어레이를 나타낸 간략 회로도이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 수직 단면도이다.
도 4는 도 3에 도시된 3차원 플래시 메모리에 대한 A-A' 방향으로의 수평 단면도이다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 6a 내지 7d는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 도면이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 수직 단면도이다.
도 4는 도 3에 도시된 3차원 플래시 메모리에 대한 A-A' 방향으로의 수평 단면도이다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 6a 내지 7d는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 도면이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 수직 단면도이고, 도 4는 도 3에 도시된 3차원 플래시 메모리에 대한 A-A' 방향으로의 수평 단면도이다.
도 3 내지 4를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(300)는 일 방향(예컨대, 도 2에서의 z 방향과 같이 기판과 수직인 방향)으로 연장 형성되며 동일한 컬럼(Column) 또는 로우(Row) 상에 배열되는 복수의 셀 스트링들(310,320, 330, 340) 및 복수의 셀 스트링들(310,320, 330, 340)에 대해 일 방향(예컨대, 도 2에서의 z 방향과 같이 기판과 수직인 방향 )으로의 중간 지점에 형성되는 복수의 중간 배선층들(350, 360)을 포함한다. 이하, 설명되는 3차원 플래시 메모리(300)의 구조는 3차원 플래시 메모리(300)가 2개의 중간 배선층들(350, 360)을 포함하는 경우로 설명되나, 이에 제한되거나 한정되지 않고 3개 이상의 중간 배선층들을 포함하는 경우에도 적용 가능하다.
복수의 셀 스트링들(310, 320, 330, 340) 각각은 일 방향으로 연장 형성되는 채널층(311) 및 채널층(311)을 감싸도록 형성되는 전하 저장층(312)을 포함한다. 전하 저장층(312)은 복수의 워드라인들(도면에는 도시되지 않았으나, 전하 저장층(312)에 대해 수직적으로 연결되도록 도전성 물질로 형성됨)을 통해 인가되는 전압에 의한 전하가 저장되는 구성요소로서, 3차원 플래시 메모리(300)에서 데이터 저장소의 역할을 하며, 일례로 ONO(Oxide-Nitride-Oxide)의 구조로 형성될 수 있다. 이하, 전하 저장층(312)이 수직 요소만을 포함하는 것으로 설명되나, 이에 제한되거나 한정되지 않고 수평 요소도 더 포함할 수 있다.
채널층(311)은 단결정질의 실리콘 또는 폴리 실리콘으로 형성되며, 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(311)의 내부를 채우는 매립막(미도시)이 더 배치될 수 있다. 이에, 복수의 셀 스트링들(310, 320, 330, 340) 각각은 수직 방향으로 연결되는 복수의 워드라인들 각각에 대응하는 메모리 셀들을 구성할 수 있다.
여기서, 복수의 셀 스트링들(310, 320, 330, 340)은 서로 인접한 셀 스트링들로 각각의 세트를 형성할 수 있다. 예를 들어, 서로 인접한 제1 셀 스트링(310) 및 제2 셀 스트링(320)으로 제1 세트가 형성되고, 서로 인접한 제3 셀 스트링(330) 및 제4 셀 스트링(340)으로 제2 세트가 형성될 수 있다.
또한, 복수의 셀 스트링들(310, 320, 330, 340) 각각은 후술되는 복수의 중간 배선층들(350, 360)에 의해 물리적으로 이격되며 분리된 상부 셀 스트링 및 하부 셀 스트링으로 구성될 수 있다.
복수의 중간 배선층들(350, 360)은 복수의 셀 스트링들(310, 320, 330, 340) 각각의 일 방향에 대한 수직인 단일 단면 상에 위치하며, 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능하도록 구성된다. 이하, 복수의 중간 배선층들(350, 360)이 일 방향에 대해 수직인 단일 단면 상에 위치한다는 것은, 도 4에 도시된 바와 같이 복수의 셀 스트링들(310, 320, 330, 340)이 연장 형성되는 일 방향에 대한 단일 단면을 통과하도록 복수의 중간 배선층들(350, 360)이 배치되는 것을 의미한다.
예를 들어, 상부 배선층(도면에는 도시되지 않았으나, 복수의 셀 스트링들(310, 320, 330, 340)의 상부에 위치하는 배선층)이 소스 전극으로 사용되는 경우, 상부 배선층과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 중간 배선층(350, 360)은 드레인 전극으로 사용될 수 있으며, 상부 배선층이 드레인 전극으로 사용되는 경우, 상부 배선층과 함께 제어하고자 하는 메모리 셀을 사이에 두며 가장 가깝게 인접하는 중간 배선층(350, 360)은 소스 전극으로 사용될 수 있다. 이하, 메모리 셀은, 3차원 플래시 메모리(300)에서 정보 저장 요소인 전하 저장층(312)의 일부 영역과 전하 저장층(312)의 일부 영역과 직접적으로 맞닿는 전극층(복수의 워드라인들 중 어느 하나의 워드라인)을 의미한다. 이에, 일 실시예에 따른 3차원 플래시 메모리(300)는 복수의 워드라인들을 포함함으로써, 복수의 워드라인들과 전하 저장층(312)의 영역들이 쌍을 이루어 형성하는 복수의 메모리 셀들을 포함할 수 있다,
즉, 상부 배선층 및 중간 배선층들(350, 360) 각각은, 제어하고자 하는 메모리 셀을 사이에 두는 인접한 다른 배선층이 드레인 전극 또는 소스 전극 중 어느 하나로 사용됨에 응답하여, 드레인 전극 또는 소스 전극 중 다른 배선층이 사용되는 어느 하나를 제외한 나머지 하나로 적응적으로 사용될 수 있다. 마찬가지로 하부 배선층(복수의 메모리 셀 스트링들(310, 320, 330, 340) 각각에 대해 하부에 위치하는 배선층으로서 도면에는 도시되지 않았으나, 통상 복수의 워드라인들 중 최하단에 위치하는 워드라인까지 커버 가능하도록 연장 형성됨) 역시 중간 배선층들(350, 360) 각각과 함께, 제어하고자 하는 메모리 셀을 사이에 두는 인접한 다른 배선층이 드레인 전극 또는 소스 전극 중 어느 하나로 사용됨에 응답하여, 드레인 전극 또는 소스 전극 중 다른 배선층이 사용되는 어느 하나를 제외한 나머지 하나로 적응적으로 사용될 수 있다.
이하, 하나의 배선층이 경우에 따라 드레인 전극으로도 사용되고, 소스 전극으로도 사용되는 것은, 해당 배선층이 소스 전극 또는 드레인 전극 중 어느 하나로 적응적으로 사용될 수 있도록 재구성 가능하게 형성되었음을 의미한다. 이에, 복수의 중간 배선층들(350, 360) 각각은 물론, 상부 배선층 및 하부 배선층 역시 재구성 가능하게 형성될 수 있다.
이 때, 복수의 셀 스트링들(310, 320, 330, 340)이 서로 인접한 셀 스트링들로 형성하는 세트들 각각 내에서 서로 인접한 스트링들은, 복수의 중간 배선층들(350, 360) 중 서로 다른 중간 배선층과 연결되는 것을 특징으로 한다.
예를 들어, 제1 세트 내에서 서로 인접한 제1 셀 스트링(310) 및 제2 셀 스트링(320)은 복수의 중간 배선층들(350, 360) 중 서로 다른 중간 배선층과 연결되며, 제2 세트 내에서 서로 인접한 제3 셀 스트링(330) 및 제4 셀 스트링(340)은 복수의 중간 배선층들(350, 360) 중 서로 다른 중간 배선층과 연결될 수 있다. 더 구체적인 예를 들면, 제1 세트 내에서 서로 인접한 제1 셀 스트링(310) 및 제2 셀 스트링(320) 중 제1 셀 스트링(310)은 복수의 중간 배선층들(350, 360) 중 제1 중간 배선층(350)과 연결되고 제2 셀 스트링(320)은 제2 중간 배선층(360)과 연결될 수 있다. 마찬가지로, 제2 세트 내에서 서로 인접한 제3 셀 스트링(330) 및 제4 셀 스트링(340) 중 제3 셀 스트링(330)은 복수의 중간 배선층들(350, 360) 중 제1 중간 배선층(350)과 연결되고 제4 셀 스트링(340)은 제4 중간 배선층(360)과 연결될 수 있다.
이처럼 세트 내의 서로 인접한 셀 스트링들이 복수의 중간 배선층들(350, 360)에서 서로 다른 중간 배선층과 연결되어야 하기 때문에, 복수의 셀 스트링들(310, 320, 330, 340) 중 서로 인접한 셀 스트링들은, 복수의 중간 배선층들(350, 360)의 개수에 대응되는 개수로 각각의 세트를 형성할 수 있다.
여기서, 세트 내의 서로 인접한 셀 스트링들이 복수의 중간 배선층들(350, 360)과 각각 연결되는 것은, TMC(Through Metallic Connector)(351, 361)를 통해 이루어질 수 있다. 이에, 세트 내의 서로 인접한 셀 스트링들 각각의 TMC(351, 361)는, 세트 내의 서로 인접한 셀 스트링들을 서로 다른 중간 배선층에 연결시키고자, 세트 내의 서로 인접한 셀 스트링들 각각의 단면 상에서 서로 어긋난 위치에 배치될 수 있다. 즉, 세트 내의 서로 인접한 셀 스트링들 각각의 TMC(351, 361)가 셀 스트링들 각각의 단면 상에서 서로 어긋난 위치에 배치됨으로써, 세트 내의 서로 인접한 셀 스트링들이 복수의 중간 배선층들(350, 360) 중 서로 다른 중간 배선층과 연결되는 구조가 야기될 수 있다.
예를 들어, 제1 세트 내 서로 인접한 제1 셀 스트링(310)에 대응하는 제1 TMC(351)는, 제1 셀 스트링(310)의 단면 상에서 하부 위치에 배치되고, 제2 셀 스트링(320)에 대응하는 제2 TMC(361)는 제2 셀 스트링(320)의 단면 상에서 상부 위치에 배치되는 것과 같이, 제1 TMC(351) 및 제2 TMC(361)가 각각 제1 셀 스트링(310)의 단면과 제2 셀 스트링(320)의 단면 상에서 서로 어긋난 위치에 배치될 수 있다. 설명된 바와 같이 TMC(351, 361)가 세트 내의 서로 인접한 셀 스트링들을 복수의 중간 배선층들(350, 360) 중 서로 다른 중간 배선층과 각각 연결시키는 역할을 해야 하기 때문에, TMC(351, 361)가 세트 내의 서로 인접한 셀 스트링들 각각의 단면 상에서 서로 어긋나도록 배치되는 위치는 복수의 중간 배선층들(350, 360) 각각이 복수의 셀 스트링들(310, 320, 330, 340)의 단일 단면 상에 배치되는 위치에 대응하도록 결정될 수 있다
또한, TMC(351, 361)는 전술된 바와 같이 복수의 셀 스트링들(310, 320, 330, 340) 각각을 구성하는 상부 셀 스트링 및 하부 셀 스트링을 연결시키는 역할을 할 수도 있다.
도 2를 참조하여 상술되었지만, 종래의 3차원 플래시 메모리는 복수의 메모리 셀 스트링들 각각의 상부에 SSL(String Selection Line)을 각기 별도로 구비해야 한다. 그러나 일 실시예에 따른 3차원 플래시 메모리(300)는, 세트 내의 서로 인접한 셀 스트링들이 하나의 SSL을 공유하는 구조를 갖게 될 수 있다. 일례로, 3차원 플래시 메모리(300)는, 복수의 셀 스트링들(310, 320, 330, 340)에 대해 수직적으로 연결되는 SSL층(313) 상에서 세트 사이의 영역에 형성되는 트렌치(Trench)(314)에 의해 세트 별로 SSL(315)이 형성되는 구조를 가질 수 있다.
이와 같이 일 실시예에 따른 3차원 플래시 메모리(300)는 복수의 셀 스트링들(310, 320, 330, 340) 각각의 단일 단면 상에 복수의 중간 배선층들(350, 360)을 위치시키고 복수의 셀 스트링들(310, 320, 330, 340) 중 서로 인접한 셀 스트링들로 각각의 세트를 형성하는 가운데, 세트 내의 서로 인접한 셀 스트링들이 복수의 중간 배선층들(350, 360) 중 서로 다른 중간 배선층과 연결되도록 하는 구조를 가짐으로써, SSL을 복수의 셀 스트링들(310, 320, 330, 340) 별로 구비해야 하는 종래의 구조에 비해 집적도를 향상시킬 수 있다.
이상, 세트 내의 서로 인접한 셀 스트링들이 복수의 중간 배선층들(350, 360) 중 서로 다른 중간 배선층과 연결되는 구조만이 설명되었으나, 상기 구조는 상부 배선층이 복수 개로 구비되는 경우(복수의 상부 배선층들은 일 방향에 대해 수직인 단일 단면 상에 위치함) 복수의 상부 배선층들에 대해에도 동일하게 적용될 수 있다. 예컨대, 세트 내의 서로 인접한 셀 스트링들이 복수의 상부 배선층들 중 서로 다른 상부 배선층과 연결되도록 세트 내의 서로 인접한 셀 스트링들의 상부에는 단면 상 서로 어긋난 위치에 TMC가 배치될 수 있다. 이에, 세트 내의 서로 인접한 셀 스트링들 각각의 상부에 위치하는 TMC(351, 361)가 셀 스트링들 각각의 단면 상에서 서로 어긋난 위치에 배치됨으로써, 세트 내의 서로 인접한 셀 스트링들이 복수의 상부 배선층들 중 서로 다른 중간 배선층과 연결되는 구조가 야기될 수 있다.
또한, 아래의 도 5 내지 7d를 참조하여 일 실시예에 따른 3차원 플래시 메모리의 제조 방법이 설명되지만, 일 실시예에 따른 제조 방법은 단순화된 제조 공정을 적용함으로써, 중간 배선층을 포함하는 3차원 플래시 메모리를 저비용으로 제조할 수 있는 효과를 도모할 수 있다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 6a 내지 7d는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 도면이다. 보다 상세하게, 도 6a 내지 6d는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 측면 단면도이고, 도 7a 내지 7d는 각각 도 6a 내지 6d에 대응하는 A-A' 방향으로의 수평 단면도이다. 이하, 3차원 플래시 메모리의 제조 방법을 수행하는 주체로는, 자동화 및 기계화된 제조 시스템이 사용될 수 있다.
우선, 제조 시스템은 단계(S510)에서 도 6a 및 7a와 같이, 동일한 컬럼(Column) 또는 로우(Row) 상에 배열되는 복수의 하부 셀 스트링들(610, 620, 630, 640)이 일 방향으로 연장 형성되고, 복수의 중간 배선층들(650, 660)이 이격되어 형성된 하부 반도체 구조체(600)를 준비한다. 하부 반도체 구조체(600)에서, 복수의 하부 셀 스트링들(610, 620, 630, 640)과 복수의 중간 배선층들(650, 660) 사이 및 복수의 중간 배선층들(650, 660)의 상부에는 각각 절연층이 배치될 수 있다.
여기서, 복수의 하부 셀 스트링들(610, 620, 630, 640) 각각은 일 방향으로 연장 형성되는 채널층(611) 및 채널층(611)을 감싸도록 형성되는 전하 저장층(612)을 포함하며, 복수의 하부 셀 스트링들(610, 620, 630, 640) 중 서로 인접한 하부 셀 스트링들은 각각의 세트를 형성할 수 있다. 일례로, 복수의 하부 셀 스트링들(610, 620, 630, 640) 중 서로 인접한 제1 하부 셀 스트링(610) 및 제2 하부 셀 스트링(620)으로 제1 세트가 형성되고, 복수의 하부 셀 스트링들(610, 620, 630, 640) 중 서로 인접한 제3 하부 셀 스트링(630) 및 제4 하부 셀 스트링(640)으로 제2 세트가 형성될 수 있다.
이 때, 복수의 하부 셀 스트링들(610, 620, 630, 640) 중 서로 인접한 하부 셀 스트링들은, 복수의 중간 배선층들(650, 660)의 개수에 대응되는 개수로 각각의 세트를 형성할 수 있다.
복수의 중간 배선층들(650, 660)은 복수의 셀 스트링들(610, 620, 630, 640) 각각의 일 방향에 대한 수직인 단일 단면 상에 위치하며, 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능하도록 구성될 수 있다.
이들에 대한 상세한 설명은 도 3 내지 4를 참조하여 설명되었으므로 생략하기로 한다.
또한, 단계(S510)에서 준비되는 하부 반도체 구조체(600)는, 세트 내의 서로 인접한 하부 셀 스트링들이 하나의 SSL(String Selection Line)을 공유하도록 복수의 하부 셀 스트링들(610, 620, 630, 640)에 대해 수직적으로 연결되는 SSL층(670) 상 세트 사이 영역에 트렌치(Trench)(671)가 형성된 것일 수 있다. 즉, 하부 반도체 구조체(600)는 서로 인접한 하부 셀 스트링들이 형성하는 세트 별로 SSL(672)이 각기 구비된 구조일 수 있다.
이어서, 제조 시스템은 단계(S520)에서 도 6b 및 7b와 같이, 하부 반도체 구조체(600) 상 세트 내의 서로 인접한 하부 셀 스트링들 각각에 대응되는 영역에서 어긋난 위치에 홀(Hole)(613, 621, 631, 641)을 형성한다. 이하, 하부 반도체 구조체(600) 상 세트 내의 서로 인접한 하부 셀 스트링들 각각에 대응되는 영역은, 하부 반도체 구조체(600)의 상면에서 세트 내의 서로 인접한 하부 셀 스트링들 각각에 대응되는 영역을 의미한다.
예를 들어, 단계(S520)에서 제조 시스템은, 제1 세트 내 제1 하부 셀 스트링(610)에 대응하는 영역에서 단면 상 하부 위치에 제1 홀(613)을 형성하고 제2 하부 셀 스트링(620)에 대응하는 영역에서 단면 상 상부 위치에 제2 홀(621)을 형성함으로써, 제1 세트 내 홀들(613, 621)은 서로 어긋나며 위치할 수 있다. 마찬가지로, 제조 시스템은, 제2 세트 내 제3 하부 셀 스트링(630)에 대응하는 영역에서 단면 상 하부 위치에 제3 홀(631)을 형성하고 제4 하부 셀 스트링(640)에 대응하는 영역에서 단면 상 상부 위치에 제4 홀(641)을 형성함으로써, 제2 세트 내 홀들(631, 641)은 서로 어긋나며 위치할 수 있다.
여기서, 홀(613, 621, 631, 641)은, 하부 반도체 구조체(600)의 상면을 관통하여 내부에 위치하는 복수의 하부 셀 스트링들(610, 620, 630, 640)의 상면이 노출될 때까지 세트 내의 서로 인접한 하부 셀 스트링들 각각에 대응되는 영역이 식각되어 형성될 수 있다.
특히, 홀(613, 621, 631, 641)이 형성되는 하부 반도체 구조체(600) 상 세트 내의 서로 인접한 하부 셀 스트링들 각각에 대응되는 영역에서의 어긋난 위치는, 복수의 중간 배선층들(650, 660)에 각각 대응하는 위치일 수 있다. 일례로, 제1 세트 내 제1 하부 셀 스트링(610)에 대응하는 영역에서 제1 홀(613)이 형성되는 위치는 복수의 중간 배선층들(650, 660) 중 제1 중간 배선층(650)에 대응하는 위치일 수 있으며, 제1 세트 내 제2 하부 셀 스트링(620)에 대응하는 영역에서 제2 홀(621)이 형성되는 위치는 복수의 중간 배선층들(650, 660) 중 제2 중간 배선층(660)에 대응하는 위치일 수 있다. 따라서, 제1 홀(613)은 제1 중간 배선층(650)을 관통하며 형성될 수 있으며 제2 홀(621)은 제2 중간 배선층(660)을 관통하며 형성될 수 있다.
즉, 이처럼 단계(S520)에서 하부 반도체 구조체(600) 상 세트 내의 서로 인접한 하부 셀 스트링들 각각에 대응되는 영역에서 어긋난 위치에 홀(613, 621, 631, 641)이 형성됨에 따라, 세트 내의 서로 인접한 하부 셀 스트링들은 후술되는 단계(S530)에서 생성되는 세트 내의 서로 인접한 하부 셀 스트링들 각각의 TMC(614, 622, 632, 642)를 통해 복수의 중간 배선층들(650, 660) 중 서로 다른 중간 배선층과 연결될 수 있다.
그 다음, 제조 시스템은 단계(S530)에서 도 6c 및 도 7c와 같이, 세트 내의 서로 인접한 하부 셀 스트링들 각각에 대응되는 영역에서 어긋난 위치에 형성된 홀(613, 621, 631, 641)에 TMC(614, 622, 632, 642)를 생성한다. 전술된 것처럼, 홀(613, 621, 631, 641)이 복수의 중간 배선층들(650, 660)을 관통하며 형성되었기 때문에, 홀(613, 621, 631, 641)에 생성되는 TMC(614, 622, 632, 642)는 복수의 중간 배선층들(650, 660)을 관통하며 복수의 하부 셀 스트링들(610, 620, 630, 640)과 각각 전기적으로 연결될 수 있으며, 복수의 하부 셀 스트링들(610, 620, 630, 640) 중 세트 내의 서로 인접한 하부 스트링들은 홀(613, 621, 631, 641)에 생성되는 TMC(614, 622, 632, 642)를 통해 복수의 중간 배선층들(650, 660) 중 서로 다른 중간 배선층과 각각 연결될 수 있다. 일례로, 제1 세트의 제1 하부 셀 스트링(610)은 제1 홀(613)에 생성되는 제1 TMC(614)를 통해 복수의 중간 배선층들(650, 660) 중 제1 중간 배선층(650)과 연결될 수 있으며 제1 세트의 제2 하부 셀 스트링(620)은 제2 홀(621)에 생성되는 제2 TMC(622)를 통해 복수의 중간 배선층들(650, 660) 중 제2 중간 배선층(660)과 연결될 수 있다. 마찬가지로, 제2 세트의 제3 하부 셀 스트링(630)은 제3 홀(631)에 생성되는 제3 TMC(632)를 통해 복수의 중간 배선층들(650, 660) 중 제1 중간 배선층(650)과 연결될 수 있으며 제2 세트의 제4 하부 셀 스트링(640)은 제4 홀(641)에 생성되는 제4 TMC(642)를 통해 복수의 중간 배선층들(650, 660) 중 제2 중간 배선층(660)과 연결될 수 있다.
그 후, 제조 시스템은 단계(S540)에서 도 6d 및 7d와 같이, TMC(614, 622, 632, 642)가 형성된 하부 반도체 구조체(600) 상에 복수의 하부 셀 스트링들(610, 620, 630, 640)에 대응되도록 복수의 상부 셀 스트링들(710, 720, 730, 740)을 일 방향으로 연장 형성한다.
여기서, 복수의 상부 셀 스트링들(710, 720, 730, 740) 각각은 일 방향으로 연장 형성되는 채널층(711) 및 채널층(711)을 감싸도록 형성되는 전하 저장층(712)을 포함하며, 복수의 상부 셀 스트링들(710, 720, 730, 740) 중 서로 인접한 상부 셀 스트링들은 각각의 세트를 형성할 수 있다. 일례로, 복수의 상부 셀 스트링들(710, 720, 730, 740) 중 서로 인접한 제1 상부 셀 스트링(710) 및 제2 상부 셀 스트링(720)으로 제1 세트가 형성되고, 복수의 상부 셀 스트링들(710, 720, 730, 740) 중 서로 인접한 제3 상부 셀 스트링(730) 및 제4 상부 셀 스트링(740)으로 제2 세트가 형성될 수 있다.
이 때, 복수의 상부 셀 스트링들(710, 720, 730, 740) 중 서로 인접한 상부 셀 스트링들은, 복수의 중간 배선층들(650, 660)의 개수에 대응되는 개수로 각각의 세트를 형성할 수 있다.
이처럼 복수의 상부 셀 스트링들(710, 720, 730, 740) 중 서로 인접한 상부 셀 스트링들이 각각의 세트를 형성하는 것은, 복수의 하부 셀 스트링(610, 620, 630, 640 중 서로 인접한 하부 셀 스트링들이 각각의 세트를 형성함에 대응하여 수행될 수 있다. 예컨대, 복수의 하부 셀 스트링들(610, 620, 630, 640) 중 서로 인접한 제1 하부 셀 스트링(610) 및 제2 하부 셀 스트링(620)으로 제1 세트가 형성됨에 따라, 이에 대응하여 복수의 상부 셀 스트링들(710, 720, 730, 740) 중 서로 인접한 제1 상부 셀 스트링(710) 및 제2 상부 셀 스트링(720)으로 제1 세트가 형성되어 하부 셀 스트링의 제1 세트의 상부에 상부 셀 스트링의 제1 세트가 위치하게 될 수 있다. 마찬가지로, 복수의 하부 셀 스트링들(610, 620, 630, 640) 중 서로 인접한 제3 하부 셀 스트링(630) 및 제4 하부 셀 스트링(640)으로 제2 세트가 형성됨에 대응하여 복수의 상부 셀 스트링들(710, 720, 730, 740) 중 서로 인접한 제3 상부 셀 스트링(730) 및 제4 상부 셀 스트링(740)으로 제2 세트가 형성되어 하부 셀 스트링의 제2 세트의 상부에 상부 셀 스트링의 제2 세트가 위치하게 될 수 있다.
단계(S540)에서 복수의 상부 셀 스트링들(710, 720, 730, 740)을 일 방향으로 연장 형성하는 것은, 세트 내의 서로 인접한 상부 셀 스트링들을 복수의 중간 배선층들(650, 660) 중 서로 다른 중간 배선층과 각각 TMC(614, 622, 632, 642)를 통해 연결하는 것일 수 있다. 일례로, 단계(S540)를 통해 제1 세트의 제1 상부 셀 스트링(710)은 제1 홀(613)에 생성되는 제1 TMC(614)를 통해 복수의 중간 배선층들(650, 660) 중 제1 중간 배선층(650)과 연결될 수 있으며 제1 세트의 제2 상부 셀 스트링(720)은 제2 홀(621)에 생성되는 제2 TMC(622)를 통해 복수의 중간 배선층들(650, 660) 중 제2 중간 배선층(660)과 연결될 수 있다. 마찬가지로, 제2 세트의 제3 상부 셀 스트링(730)은 제3 홀(631)에 생성되는 제3 TMC(632)를 통해 복수의 중간 배선층들(650, 660) 중 제1 중간 배선층(650)과 연결될 수 있으며 제2 세트의 제4 상부 셀 스트링(740)은 제4 홀(641)에 생성되는 제4 TMC(642)를 통해 복수의 중간 배선층들(650, 660) 중 제2 중간 배선층(660)과 연결될 수 있다.
이처럼 단계(S540)에서, 세트 내의 서로 인접한 상부 셀 스트링들이 복수의 중간 배선층들(650, 660) 중 서로 다른 중간 배선층과 각각 TMC(614, 622, 632, 642)를 통해 연결됨에 따라, 세트 내의 서로 인접한 상부 셀 스트링들 각각과 세트 내의 서로 인접한 하부 셀 스트링들 각각은 TMC(614, 622, 632, 642)를 통해 연결될 수 있다. 즉, 단계(S540)에서 복수의 상부 셀 스트링들(610, 620, 630, 640) 각각과 복수의 하부 셀 스트링들(710, 720, 730, 740) 각각이 TMC(614, 622, 632, 642)를 통해 연결될 수 있다.
이상 설명된 바와 같은 단계(S540)는 단계(S510)에서 하부 반도체 구조체(600)를 준비하는 것과 같이, 복수의 상부 셀 스트링들(710, 720, 730, 740)이 일 방향으로 연장 형성된 상부 반도체 구조체(700)가 TMC(614, 622, 632, 642)가 형성된 하부 반도체 구조체(600) 상에 적층됨으로써 수행될 수 있다.
단계(S540)에서 적층되는 상부 반도체 구조체(700)는, 세트 내의 서로 인접한 상부 셀 스트링들이 하나의 SSL(String Selection Line)을 공유하도록 복수의 상부 셀 스트링들(710, 720, 730, 740)에 대해 수직적으로 연결되는 SSL층(750) 상 세트 사이 영역에 트렌치(Trench)(751)가 형성된 것일 수 있다. 즉, 상부 반도체 구조체(700)는 서로 인접한 상부 셀 스트링들이 형성하는 세트 별로 SSL(752)이 각기 구비된 구조일 수 있다.
이와 같이 단순한 공정인 단계들(S510 내지 S540)을 통해, 도 3 내지 4을 참조하여 설명된 3차원 플래시 메모리가 제조 완료됨으로써, 중간 배선층을 포함하는 3차원 플래시 메모리의 제조 비용이 저감되는 효과가 도모될 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
Claims (15)
- 일 방향으로 연장 형성되며 동일한 컬럼(Column) 또는 로우(Row) 상에 배열되는 복수의 셀 스트링들-상기 복수의 셀 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 형성되는 전하 저장층을 포함하고, 상기 복수의 셀 스트링들 중 서로 인접한 셀 스트링들은 각각의 세트를 형성함-; 및
상기 복수의 셀 스트링들에 대해 상기 일 방향으로의 중간 지점에 형성된 채, 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 복수의 중간 배선층들-상기 복수의 중간 배선층들은 상기 일 방향에 대해 수직인 단일 단면 상에 위치함-
을 포함하고,
상기 세트 내의 서로 인접한 셀 스트링들은,
상기 복수의 중간 배선층들 중 서로 다른 중간 배선층과 연결되는 것을 특징으로 하는 3차원 플래시 메모리. - 제1항에 있어서,
상기 세트 내의 서로 인접한 셀 스트링들은,
상기 복수의 중간 배선층들과 각각 TMC(Through Metallic Connector)를 통해 연결되는 것을 특징으로 하는 3차원 플래시 메모리. - 제2항에 있어서,
상기 세트 내의 서로 인접한 셀 스트링들 각각의 TMC는,
상기 세트 내의 서로 인접한 셀 스트링들 각각의 상기 단면 상에서 서로 어긋난 위치에 배치되는 것을 특징으로 하는 3차원 플래시 메모리. - 제2항에 있어서,
상기 세트 내의 서로 인접한 셀 스트링들 각각은,
상기 복수의 중간 배선층들에 의해 물리적으로 이격되며 분리된 상부 셀 스트링 및 하부 셀 스트링으로 구성되고,
상기 세트 내의 서로 인접한 셀 스트링들 각각의 상부 셀 스트링 및 하부 셀 스트링은,
상기 TMC를 통해 서로 연결되는 것을 특징으로 하는 3차원 플래시 메모리. - 제1항에 있어서,
상기 세트 내의 서로 인접한 셀 스트링들은,
하나의 SSL(String Selection Line)을 공유하는 것을 특징으로 하는 3차원 플래시 메모리. - 제1항에 있어서,
상기 복수의 셀 스트링들 중 상기 서로 인접한 셀 스트링들은,
상기 복수의 중간 배선층들의 개수에 대응되는 개수로 각각의 세트를 형성하는 것을 특징으로 하는 3차원 플래시 메모리. - 동일한 컬럼(Column) 또는 로우(Row) 상에 배열되는 복수의 하부 셀 스트링들-상기 복수의 하부 셀 스트링들 각각은 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 형성되는 전하 저장층을 포함하고, 상기 복수의 하부 셀 스트링들 중 서로 인접한 하부 셀 스트링들은 각각의 세트를 형성함-이 일 방향으로 연장 형성되고, 상기 복수의 하부 셀 스트링들의 상부에 소스 전극 또는 드레인 전극 중 어느 하나로 선택적으로 사용 가능한 복수의 중간 배선층들-상기 복수의 중간 배선층들은 상기 일 방향에 대해 수직인 단일 단면 상에 위치함-이 이격되어 형성된 하부 반도체 구조체를 준비하는 단계;
상기 하부 반도체 구조체 상 상기 세트 내의 서로 인접한 하부 셀 스트링들 각각에 대응되는 영역에서 어긋난 위치에 홀(Hole)을 형성하는 단계;
상기 세트 내의 서로 인접한 하부 셀 스트링들 각각에 대응되는 영역에서 어긋난 위치에 형성된 홀에 TMC를 생성하는 단계; 및
상기 TMC가 형성된 하부 반도체 구조체 상에 상기 복수의 하부 셀 스트링들에 대응되도록 복수의 상부 셀 스트링들-상기 복수의 상부 셀 스트링들 각각은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 형성되는 전하 저장층을 포함하고, 상기 복수의 상부 셀 스트링들 중 서로 인접한 상부 셀 스트링들은 각각의 세트를 형성함-을 상기 일 방향으로 연장 형성하는 단계
를 포함하는 3차원 플래시 메모리의 제조 방법. - 제7항에 있어서,
상기 TMC를 생성하는 단계는,
상기 세트 내의 서로 인접한 하부 셀 스트링들을 상기 복수의 중간 배선층들 중 서로 다른 중간 배선층과 각각 상기 TMC를 통해 연결하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법. - 제8항에 있어서,
상기 복수의 상부 셀 스트링들 중 서로 인접한 상부 셀 스트링들은,
상기 복수의 하부 셀 스트링 중 서로 인접한 하부 셀 스트링들이 각각의 세트를 형성함에 대응하여, 각각의 세트를 형성하고,
상기 복수의 상부 셀 스트링들을 상기 일 방향으로 연장 형성하는 단계는,
상기 세트 내의 서로 인접한 상부 셀 스트링들을 상기 복수의 중간 배선층들 중 서로 다른 중간 배선층과 각각 상기 TMC를 통해 연결하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법. - 제9항에 있어서,
상기 복수의 상부 셀 스트링들을 상기 일 방향으로 연장 형성하는 단계는,
상기 복수의 상부 셀 스트링들 각각과 상기 복수의 하부 셀 스트링들 각각을 상기 TMC를 통해 연결하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법. - 제7항에 있어서,
상기 하부 반도체 구조체를 준비하는 단계는,
상기 세트 내의 서로 인접한 하부 셀 스트링들이 하나의 SSL(String Selection Line)을 공유하도록 상기 복수의 하부 셀 스트링들에 대해 수직적으로 연결되는 SSL층 상 상기 세트 사이 영역에 트렌치(Trench)가 형성된 상기 하부 반도체 구조체를 준비하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법. - 제7항에 있어서,
상기 복수의 상부 셀 스트링들을 상기 일 방향으로 연장 형성하는 단계는,
상기 복수의 상부 셀 스트링들이 상기 일 방향으로 연장 형성된 상부 반도체 구조체를 상기 TMC가 형성된 하부 반도체 구조체 상에 적층하는 단계
를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법. - 제12항에 있어서,
상기 상부 반도체 구조체를 상기 TMC가 형성된 하부 반도체 구조체 상에 적층하는 단계는,
상기 세트 내의 서로 인접한 상부 셀 스트링들이 하나의 SSL을 공유하도록 상기 복수의 상부 셀 스트링들에 대해 수직적으로 연결되는 SSL층 상 상기 세트 사이 영역에 트렌치가 형성된 상기 상부 반도체 구조체를 상기 TMC가 형성된 하부 반도체 구조체 상에 적층하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법. - 제7항에 있어서,
상기 복수의 하부 셀 스트링들 중 상기 서로 인접한 하부 셀 스트링들은,
상기 복수의 중간 배선층들의 개수에 대응되는 개수로 각각의 세트를 형성하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법. - 제7항에 있어서,
상기 복수의 상부 셀 스트링들 중 상기 서로 인접한 상부 셀 스트링들은,
상기 복수의 중간 배선층들의 개수에 대응되는 개수로 각각의 세트를 형성하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023195684A1 (ko) * | 2022-04-05 | 2023-10-12 | 한양대학교 산학협력단 | 스택 공정 기반의 3차원 플래시 메모리 및 그 제조 방법 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009033160A (ja) * | 2007-07-20 | 2009-02-12 | Samsung Electronics Co Ltd | 転移金属酸化膜を有する半導体素子及びその製造方法 |
| KR20160003977A (ko) * | 2014-07-01 | 2016-01-12 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| KR20160095557A (ko) * | 2015-02-03 | 2016-08-11 | 에스케이하이닉스 주식회사 | 공통 소스라인을 갖는 3차원 비휘발성 반도체 장치 |
| KR20170062870A (ko) * | 2015-11-30 | 2017-06-08 | 에스케이하이닉스 주식회사 | 전자 장치 및 그 제조 방법 |
| KR20170087809A (ko) * | 2016-01-21 | 2017-07-31 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
| KR20180071716A (ko) * | 2016-12-20 | 2018-06-28 | 삼성전자주식회사 | 비휘발성 메모리 장치 |
| KR20190040880A (ko) * | 2017-10-11 | 2019-04-19 | 한양대학교 산학협력단 | 중간 배선층을 갖는 3차원 플래시 메모리 소자 및 그 제조 방법 |
| JP2019192869A (ja) * | 2018-04-27 | 2019-10-31 | 東芝メモリ株式会社 | 半導体記憶装置 |
-
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Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009033160A (ja) * | 2007-07-20 | 2009-02-12 | Samsung Electronics Co Ltd | 転移金属酸化膜を有する半導体素子及びその製造方法 |
| KR20160003977A (ko) * | 2014-07-01 | 2016-01-12 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| KR20160095557A (ko) * | 2015-02-03 | 2016-08-11 | 에스케이하이닉스 주식회사 | 공통 소스라인을 갖는 3차원 비휘발성 반도체 장치 |
| KR20170062870A (ko) * | 2015-11-30 | 2017-06-08 | 에스케이하이닉스 주식회사 | 전자 장치 및 그 제조 방법 |
| KR20170087809A (ko) * | 2016-01-21 | 2017-07-31 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
| KR20180071716A (ko) * | 2016-12-20 | 2018-06-28 | 삼성전자주식회사 | 비휘발성 메모리 장치 |
| KR20190040880A (ko) * | 2017-10-11 | 2019-04-19 | 한양대학교 산학협력단 | 중간 배선층을 갖는 3차원 플래시 메모리 소자 및 그 제조 방법 |
| JP2019192869A (ja) * | 2018-04-27 | 2019-10-31 | 東芝メモリ株式会社 | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023195684A1 (ko) * | 2022-04-05 | 2023-10-12 | 한양대학교 산학협력단 | 스택 공정 기반의 3차원 플래시 메모리 및 그 제조 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |