KR20200055302A - 필드 소거 방식을 지원하는 3차원 플래시 메모리 및 그 제조 방법 - Google Patents

필드 소거 방식을 지원하는 3차원 플래시 메모리 및 그 제조 방법 Download PDF

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Abstract

누설 전류를 감소시키며 필드 소거 방식을 지원하는 3차원 플래시 메모리 및 그 제조 방법이 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는, 기판; 상기 기판 상에 일 방향으로 연장 형성되는 속이 빈 마카로니 형태의 채널층; 및 상기 채널층의 내부 공간에 충진되어 상기 일 방향으로 연장 형성되는, 상기 기판과 동일한 타입의 필러(P-type filer)를 포함한다.

Description

필드 소거 방식을 지원하는 3차원 플래시 메모리 및 그 제조 방법{THREE DIMENSIONAL FLASH MEMORY FOR SUPPORTING FIELD ERASE TECHNIC AND MANUFACTURING METHOD THEREOF}
아래의 실시예들은 3차원 플래시 메모리 및 그 제조 방법에 관한 것으로, 보다 상세하게는, 필드 소거 방식(Field erase technic)을 지원하는 3차원 플래시 메모리 및 그 제조 방법에 대한 것이다.
플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다. 이러한, 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
구체적으로, 기존의 3차원 플래시 메모리의 어레이를 나타낸 도 1을 참조하면, 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 비트 라인(BL) 및 공통 소스 라인(CSL)과 비트라인(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 이 때, 공통 소스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 전극층들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다.
한편, 기존의 3차원 플래시 메모리는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 수직적으로 셀을 적층함으로써, 집적도를 증가시키고 있다.
예를 들어, 기존의 3차원 플래시 메모리의 구조를 나타낸 도 2를 참조하면, 기존의 3차원 플래시 메모리는 기판(200) 상에 층간 절연층들(211) 및 수평 구조체들(250)이 교대로 반복적으로 형성된 전극 구조체(215)가 배치되어 제조된다. 층간 절연층들(211) 및 수평 구조체들(250)은 제1 방향으로 연장될 수 있다. 층간 절연층들(211)은 일례로 실리콘 산화막일 수 있으며, 층간 절연층들(211) 중 최하부의 층간 절연층(211a)은 나머지 층간 절연층들(211)보다 얇은 두께를 가질 수 있다. 수평 구조체들(250) 각각은 제1 및 제2 블로킹 절연막들(242, 243) 및 전극층(245)을 포함할 수 있다. 전극 구조체(215)는 복수 개로 제공되며, 복수 개의 전극 구조체들(215)은 제1 방향에 교차하는 제2 방향으로 서로 마주보며 배치될 수 있다. 제1 및 제2 방향은 각각 도 2의 x축 및 y축에 해당할 수 있다. 복수 개의 전극 구조체들(215) 사이에는 이들을 이격시키는 트렌치들(240)이 제1 방향으로 연장될 수 있다. 트렌치들(240)에 의해 노출된 기판(200) 내에는 고농도로 도핑된 불순물 영역들이 형성되어 공통 소스 라인(CSL)이 배치될 수 있다. 도시하지 않았으나, 트렌치들(240)을 채우는 분리 절연막들이 더 배치될 수 있다.
전극 구조체(215)를 관통하는 수직 구조체들(230)이 배치될 수 있다. 일례로, 수직 구조체들(230)은 평면적 관점에서, 제1 및 제2 방향을 따라 정렬되어 매트릭스 형태로 배치될 수 있다. 다른 예로, 수직 구조체들(230)은 제2 방향으로 정렬되되, 제1 방향으로 지그재그 형태로 배치될 수도 있다. 수직 구조체들(230) 각각은 보호막(224), 전하 저장막(225), 터널 절연막(226), 및 채널층(227)을 포함할 수 있다. 일례로, 채널층(227)은 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(227)의 내부를 채우는 매립막(228)이 더 배치될 수 있다. 채널층(227)의 상부에는 드레인 영역(D)이 배치되고, 드레인 영역(D) 상에 도전 패턴(229)이 형성되어, 비트 라인(BL)과 연결될 수 있다. 비트 라인(BL)은 수평 전극들(250)과 교차하는 방향, 예를 들어 제2 방향으로 연장될 수 있다. 일례로, 제2 방향으로 정렬된 수직 구조체들(230)은 하나의 비트 라인(BL)에 연결될 수 있다.
수평 구조체들(250)에 포함된 제1 및 제2 블로킹 절연막들(242, 243) 및 수직 구조체들(230)에 포함된 전하 저장막(225) 및 터널 절연막(226)은 3차원 플래시 메모리의 정보 저장 요소인 ONO(Oxide-Nitride-Oxide)층으로 정의될 수 있다. 즉, 정보 저장 요소 중 일부는 수직 구조체들(230)에 포함되고, 나머지 일부는 수평 구조체들(250)에 포함될 수 있다. 일례로, 정보 저장 요소 중 전하 저장막(225) 및 터널 절연막(226)은 수직 구조체들(230)에 포함되고, 제1 및 제2 블로킹 절연막들(242, 243)은 수평 구조체들(250)에 포함될 수 있다.
기판(200) 및 수직 구조체들(230) 사이에 에피택시얼 패턴들(222)이 배치될 수 있다. 에피택시얼 패턴들(222)은 기판(200)과 수직 구조체들(230)을 연결한다. 에피택시얼 패턴들(222)은 적어도 한 층의 수평 구조체들(250)과 접할 수 있다. 즉, 에피택시얼 패턴들(222)은 최하부의 수평 구조체(250a)와 접하도록 배치될 수 있다. 다른 실시예에 따르면, 에피택시얼 패턴들(222)은 복수 개의 층, 예를 들어 두 개의 층의 수평 구조체들(250)과 접하도록 배치될 수도 있다. 한편, 에피택시얼 패턴들(222)이 최하부의 수평 구조체(250a)와 접하도록 배치되는 경우, 최하부의 수평 구조체(250a)는 나머지 수평 구조체들(250)보다 두껍게 배치될 수 있다. 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 도 1을 참조하여 기재한 3차원 플래시 메모리의 어레이의 접지 선택 라인(GSL)에 해당할 수 있으며, 수직 구조체들(230)에 접하는 나머지 수평 구조체들(250)은 복수 개의 워드 라인들(WL0-WL3)에 해당할 수 있다.
에피택시얼 패턴들(222) 각각은 리세스된 측벽(222a)을 갖는다. 그에 따라, 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 리세스된 측벽(222a)의 프로파일을 따라 배치된다. 즉, 최하부의 수평 구조체(250a)는 에피택시얼 패턴들(222)의 리세스된 측벽(222a)을 따라 안쪽으로 볼록한 형태로 배치될 수 있다.
이와 같은 구조를 갖는 기존의 3차원 플래시 메모리는 수직적으로 적층되는 단수가 증가됨에 따라, 채널층(227)의 길이가 증가되게 되고, 이는, 누설 전류의 증가 및 셀 특성 열화를 야기한다.
이에, 누설 전류를 감소시키기 위하여, 채널층을 형성하는 물질에 대한 연구 개발이 진행되었다. 그 결과, 넓은 밴드 갭으로 인해 누설 전류가 낮은 IGZO 물질이 폴리 실리콘을 대체하는 채널층 물질로 제안되었다.
그러나 IGZO 물질로 채널층이 형성되는 경우, 3차원 플래시 메모리는 프로그램 동작에서 정상 작동하나, 소거 동작에서 오작동되는 문제점이 발생되었다. 이는, 폴리 실리콘보다 더 낮은 홀 밀도의 IGZO 물질이 높은 밴드 갭을 갖기 때문인 것으로 파악되었다.
따라서, 채널층의 길이가 길어짐에 따라 증가되는 누설 전류를 방지하는 동시에, 메모리의 소거 동작을 지원할 수 있는 구조가 제안될 필요가 있다.
일 실시예들은 채널층의 길이가 길어짐에 따라 증가되는 누설 전류를 방지는 동시에, 메모리의 필드 소거 방식을 지원하고자, 속이 빈 마카로니 형태의 채널층의 내부 공간에, 기판과 동일한 타입의 필러(filer)를 충진하는 구조의 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
일 실시예에 따르면, 3차원 플래시 메모리는, 기판; 상기 기판 상에 일 방향으로 연장 형성되는 속이 빈 마카로니 형태의 채널층; 및 상기 채널층의 내부 공간에 충진되어 상기 일 방향으로 연장 형성되는, 상기 기판과 동일한 타입의 필러(P-type filer)를 포함한다.
일측에 따르면, 상기 필러는, 상기 기판으로부터 인가되는 전압을 상기 채널층의 전체 영역에 전달시켜 필드 소거 방식을 지원할 수 있다.
다른 일측에 따르면, 상기 채널층은, In, Zn 또는 Ga 중 적어도 하나를 포함하는 물질 또는 4족 반도체 물질로 형성될 수 있다.
또 다른 일측에 따르면, 상기 3차원 플래시 메모리는, 상기 채널층 및 상기 필러 사이에 개재되는 산화물층을 포함할 수 있다.
또 다른 일측에 따르면, 상기 산화물층의 두께는, 상기 채널층 및 상기 산화물층의 경계에서의 전위에 기초하여 설정될 수 있다.
또 다른 일측에 따르면, 상기 채널층 및 상기 산화물층의 경계에서의 전위는, 상기 기판으로부터 상기 필러를 통해 인가되는 전압이 상기 채널층에 전달되는 강도에 따라 결정될 수 있다.
또 다른 일측에 따르면, 상기 3차원 플래시 메모리는, 상기 채널층을 감싸며 상기 일 방향으로 연장 형성되는 ONO(Oxide-Nitride-Oxide)층을 더 포함할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상에 속이 빈 마카로니 형태의 채널층을 일 방향으로 연장 형성하는 단계; 상기 채널층의 내부 공간에 속이 빈 마카로니 형태의 산화물층을 상기 일 방향으로 연장 형성하는 단계; 및 상기 산화물층의 내부 공간에 일 방향으로 연장 형성되는 필러를 충진하는 단계를 포함한다.
일측에 따르면, 상기 필러는, 상기 기판으로부터 인가되는 전압을 상기 채널층의 전체 영역에 전달시켜 필드 소거 방식을 지원할 수 있다.
다른 일측에 따르면, 상기 채널층을 일 방향으로 연장 형성하는 단계는, In, Zn 또는 Ga 중 적어도 하나를 포함하는 물질 또는 4족 반도체 물질로 상기 채널층을 형성하는 단계일 수 있다.
또 다른 일측에 따르면, 상기 산화물층을 상기 일 방향으로 연장 형성하는 단계는, 상기 채널층 및 상기 산화물층의 경계에서의 전위에 기초하여 상기 산화물층의 두께를 설정하는 단계를 포함할 수 있다.
또 다른 일측에 따르면, 상기 3차원 플래시 메모리의 제조 방법은, 상기 채널층을 감싸도록 ONO층을 상기 일 방향으로 연장 형성하는 단계를 더 포함할 수 있다.
일 실시예들은 속이 빈 마카로니 형태의 채널층의 내부 공간에, 기판과 동일한 타입의 필러(filer)를 충진하는 구조를 제안함으로써, 채널층의 길이가 길어짐에 따라 증가되는 누설 전류를 방지는 동시에, 메모리의 필드 소거 방식을 지원하는 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.
도 1은 기존의 3차원 플래시 메모리의 어레이를 나타낸 간략 회로도이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 상면도이다.
도 4는 도 3에 도시된 3차원 플래시 메모리를 나타낸 단면도이다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 6 내지 8은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 도면이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 상면도이고, 도 4는 도 3에 도시된 3차원 플래시 메모리를 나타낸 단면도이다.
도 3 내지 4를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(300)는 기판(310), 채널층(320) 및 기판(310)과 동일한 타입의 필러(filer)(330)를 포함한다.
채널층(320)은 기판(310) 상 일 방향으로 연장 형성되는 속이 빈 마카로니 형태로 형성된다. 이하, 일 방향은 기판(310)의 평면과 직교하는 방향을 의미한다.
필러(330)는 채널층(320)의 내부 공간에 충진되어 일 방향으로 연장 형성된다. 이와 같은 필러(330)는 기판(310)과 동일한 타입의 반도체 물질로 형성될 수 있으며(일례로, 기판(310)이 P 타입의 벌크를 포함하는 경우 필러(330)는 P 타입의 반도체 물질로 형성될 수 있으며, 기판(310)이 N 타입의 벌크를 포함하는 경우 필러(330)는 N 타입의 반도체 물질로 형성될 수 있음), 기판(310) 상 벌크와 연결될 수 있다. 따라서, 필러(330)는 기판(310)으로부터 인가되는 전압을 채널층(320)의 전체 영역에 전달시킬 수 있고, 채널층(320)의 고전압과 채널층(320)과 맞닿는 워드 라인들의 접지 전압 사이의 전위차로 인해 필드 소거 방식이 수행될 수 있다.
일 실시예에 따른 3차원 플래시 메모리(300)가 이와 같은 필러(330)를 통해 홀 소거 방식이 아닌 필드 소거 방식을 사용할 수 있기 때문에, 채널층(320)은 넓은 밴드 갭을 가져 누설 전류를 방지할 수 있는, In, Zn 또는 Ga 중 적어도 하나를 포함하는 물질(일례로, AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 등을 포함하는 ZnOx 계열의 물질)로 형성될 수 있다. 물론, 채널층(320)을 형성하는 물질은 이에 제한되거나 한정되지 않고, 넓은 밴드 갭을 가져 누설 전류를 방지할 수 있는 조건을 만족시키는 4족 반도체 물질로도 형성될 수 있다.
이 때, 채널층(320) 및 필러(330) 사이에는 산화물층(340)이 개재될 수 있다. 즉, 3차원 플래시 메모리(300)는 채널층(320)의 내부 공간에 속이 빈 마카로니 형태의 산화물층(340)이 배치되고, 산화물층(340)의 내부 공간에 필러(330)가 배치되는 구조로 구현될 수 있다.
이에, 산화물층(340)의 두께는 기판(310)으로부터 필러(330)를 통해 인가되는 전압이 채널층(320)에 전달되는 강도에 영향을 미치게 된다. 여기서, 기판(310)으로부터 필러(330)를 통해 인가되는 전압이 채널층(320)에 전달되는 강도가, 채널층(320) 및 산화물층(340)의 경계에서의 전위를 결정하기 때문에, 산화물층(340)의 두께는 채널층(320) 및 산화물층(340)의 경계에서의 전위에 영향을 미치는 것으로 해석될 수 있다.
따라서, 일 실시예에 따른 3차원 플래시 메모리(300)에서 산화물층(340)의 두께는 채널층(320) 및 산화물층(340)의 경계에서의 전위에 기초하여 설정될 수 있다. 예를 들어, 산화물층(340)의 두께는, 채널층(320) 및 산화물층(340)의 경계에서의 전위가 기 설정된 소거 성능을 만족시키는 값이 되도록 일정치 얇은 두께로 설정될 수 있다.
또한, 소거 성능에는 채널층(320)의 두께 역시 영향을 미칠 수 있다. 이에, 일 실시예에 따른 3차원 플래시 메모리(300)에서 채널층(320)의 두께 역시 채널층(320) 및 산화물층(340)의 경계에서의 전위에 기초하여 설정될 수 있다.
채널층(320)의 외곽에는 상기 채널층(320)을 감싸며 일 방향으로 연장 형성되는 ONO(Oxide-Nitride-Oxide)층(350)이 배치될 수 있다. 이러한 ONO층(350)은 기존의 3차원 플래시 메모리에 포함되는 ONO층과 동일한 구조를 가지며 동일한 물질로 형성되므로, 이에 대한 상세한 설명은 생략하기로 한다.
또한, 채널층(320)의 상부와 연결되는 비트라인 및 ONO층(350)과 연결되는 복수의 워드 라인들이 3차원 플래시 메모리(300)에 포함될 수 있으나, 이들 모두 기존의 3차원 플래시 메모리에 포함되는 비트라인 및 워드 라인들과 동일한 구조를 가지며 동일한 물질로 형성되기 때문에, 이에 대한 상세한 설명은 생략하기로 한다.
이와 같이 일 실시예에 따른 3차원 플래시 메모리(300)는, 채널층(320)의 내부 공간에 속이 빈 마카로니 형태의 산화물층(340)이 배치되고, 산화물층(340)의 내부 공간에 필러(330)가 배치되는 구조로 구현됨으로써, 누설 전류를 방지는 동시에, 필드 소거 방식을 지원하는 기술적 효과를 도모할 수 있다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 6 내지 8은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 도면이다.
이하, 도 5 내지 8을 참조하여 설명되는 3차원 플래시 메모리의 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 하며, 도 3 내지 4를 참조하여 상술된 3차원 플래시 메모리(300)를 제조하는 방법을 의미한다.
우선, 제조 시스템은 단계(S510)에서 기판(610) 상에 속이 빈 마카로니 형태의 채널층(620)을 일 방향으로 연장 형성한다. 예를 들어, 제조 시스템은 단계(S510)에서 넓은 밴드 갭을 가져 누설 전류를 방지할 수 있는, In, Zn 또는 Ga 중 적어도 하나를 포함하는 물질 또는 4족 반도체 물질로 채널층(620)을 형성할 수 있다.
이 때, 단계(S510)에서 제조 시스템은, 채널층(620)을 감싸도록 ONO층(630)을 일 방향으로 연장 형성할 수 있다.
이하, 설명의 편의를 위해 도면에는 ONO층(630)에 수직으로 결합되는 복수의 워드 라인들 및 채널층(620)의 상부와 연결되는 비트라인이 도시되지 않는다.
이어서, 제조 시스템은 단계(S520)에서 채널층(620)의 내부 공간(621)에 속이 빈 마카로니 형태의 산화물층(710)을 일 방향으로 연장 형성한다. 특히, 단계(S520)에서 제조 시스템은, 채널층(620) 및 산화물층(710)의 경계에서 갖게 될 전위에 기초하여 산화물층(710)의 두께를 설정할 수 있다. 예를 들어, 제조 시스템은, 채널층(620) 및 산화물층(710)의 경계에서 갖게 될 전위가 기 설정된 소거 성능을 만족시키는 값이 되도록 산화물층(710)의 두께를 설정하고, 설정된 두께에 따라 산화물층(710)을 형성할 수 있다.
그 후, 제조 시스템은 단계(S530)에서 산화물층(710)의 내부 공간(721)에 일 방향으로 연장 형성되는, 기판(610)과 동일한 타입의 필러(810)를 충진한다.
여기서, 필러(810)는 기판(610) 상 P 타입의 벌크와 연결되도록 P 타입의 반도체 물질로 형성됨으로써, 기판(610)으로부터 인가되는 전압을 채널층(620)의 전체 영역에 전달시켜 필드 소거 방식을 지원할 수 있다.
이상, 3차원 플래시 메모리가 채널층(620), 산화물층(710) 및 필러(810)의 순서로 형성되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고, 필러(810), 산화물층(710) 및 채널층(620)의 순서로 형성될 수도 있다. 이러한 경우, 제조 시스템은 필러(810)를 기판(610) 상에 일 방향으로 연장 형성하고, 필러(810)를 감싸도록 산화물층(710)을 형성한 뒤, 산화물층(710)을 감싸도록 채널층(620()을 형성함으로써, 3차원 플래시 메모리를 제조할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (12)

  1. 기판;
    상기 기판 상에 일 방향으로 연장 형성되는 속이 빈 마카로니 형태의 채널층; 및
    상기 채널층의 내부 공간에 충진되어 상기 일 방향으로 연장 형성되는, 상기 기판과 동일한 타입의 필러(filer)
    를 포함하는 3차원 플래시 메모리.
  2. 제1항에 있어서,
    상기 필러는,
    상기 기판으로부터 인가되는 전압을 상기 채널층의 전체 영역에 전달시켜 필드 소거 방식을 지원하는, 3차원 플래시 메모리.
  3. 제1항에 있어서,
    상기 채널층은,
    In, Zn 또는 Ga 중 적어도 하나를 포함하는 물질 또는 4족 반도체 물질로 형성되는, 3차원 플래시 메모리.
  4. 제1항에 있어서,
    상기 채널층 및 상기 필러 사이에 개재되는 산화물층
    을 포함하는, 3차원 플래시 메모리.
  5. 제4항에 있어서,
    상기 산화물층의 두께는,
    상기 채널층 및 상기 산화물층의 경계에서의 전위에 기초하여 설정되는, 3차원 플래시 메모리.
  6. 제5항에 있어서,
    상기 채널층 및 상기 산화물층의 경계에서의 전위는,
    상기 기판으로부터 상기 필러를 통해 인가되는 전압이 상기 채널층에 전달되는 강도에 따라 결정되는, 3차원 플래시 메모리.
  7. 제1항에 있어서,
    상기 채널층을 감싸며 상기 일 방향으로 연장 형성되는 ONO(Oxide-Nitride-Oxide)층
    을 더 포함하는 3차원 플래시 메모리.
  8. 기판 상에 속이 빈 마카로니 형태의 채널층을 일 방향으로 연장 형성하는 단계;
    상기 채널층의 내부 공간에 속이 빈 마카로니 형태의 산화물층을 상기 일 방향으로 연장 형성하는 단계; 및
    상기 산화물층의 내부 공간에 일 방향으로 연장 형성되는, 상기 기판과 동일한 타입의 필러를 충진하는 단계
    를 포함하는 3차원 플래시 메모리의 제조 방법.
  9. 제8항에 있어서,
    상기 필러는,
    상기 기판으로부터 인가되는 전압을 상기 채널층의 전체 영역에 전달시켜 필드 소거 방식을 지원하는, 3차원 플래시 메모리의 제조 방법.
  10. 제8항에 있어서,
    상기 채널층을 일 방향으로 연장 형성하는 단계는,
    In, Zn 또는 Ga 중 적어도 하나를 포함하는 물질 또는 4족 반도체 물질로 상기 채널층을 형성하는 단계인, 3차원 플래시 메모리의 제조 방법.
  11. 제8항에 있어서,
    상기 산화물층을 상기 일 방향으로 연장 형성하는 단계는,
    상기 채널층 및 상기 산화물층의 경계에서의 전위에 기초하여 상기 산화물층의 두께를 설정하는 단계
    를 포함하는 3차원 플래시 메모리의 제조 방법.
  12. 제8항에 있어서,
    상기 채널층을 감싸도록 ONO층을 상기 일 방향으로 연장 형성하는 단계
    를 더 포함하는 3차원 플래시 메모리의 제조 방법.
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