KR20180033369A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법이 제공된다. 반도체 장치를 제조하는 방법은 기판 상에 교대로 적층된 절연막들 및 희생막들을 형성하는 것, 상기 절연막들 및 상기 희생막들을 관통하는 수직 홀을 형성하는 것, 및 상기 수직 홀 내에 수직 채널 구조체를 형성하는 것을 포함한다. 상기 수직 채널 구조체를 형성하는 것은 블로킹 절연막, 전하 저장막, 터널 절연막, 및 반도체 패턴을 형성하는 것을 포함한다. 상기 블로킹 절연막을 형성하는 것은 제1 산화 대상막을 형성하는 것, 상기 제1 산화 대상막을 산화하여 제1 서브 블로킹막을 형성하는 것, 및 제2 서브 블로킹막을 형성하는 것을 포함한다.

Description

반도체 장치의 제조 방법{Method for manufacturing semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 3차원 반도체 장치의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 미세 패턴의 형성 기술은 점점 한계에 다다르고 있다.
이러한 한계를 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 장치들이 제안되고 있다. 3차원 반도체 장치의 대량 생산을 위해서, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄이면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 해결하고자 하는 신뢰성이 향상되고 전기적 특성의 산포가 개선된 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 기판 상에 교대로 적층된 절연막들 및 희생막들을 형성하는 것; 상기 절연막들 및 상기 희생막들을 관통하는 수직 홀을 형성하는 것; 및 상기 수직 홀 내에 수직 채널 구조체를 형성하는 것을 포함할 수 있다. 상기 수직 채널 구조체를 형성하는 것은 블로킹 절연막, 전하 저장막, 터널 절연막, 및 반도체 패턴을 형성하는 것을 포함할 수 있다. 상기 블로킹 절연막을 형성하는 것은 제1 산화 대상막을 형성하는 것; 상기 제1 산화 대상막을 산화하여 제1 서브 블로킹막을 형성하는 것; 및 제2 서브 블로킹막을 형성하는 것을 포함할 수 있다. 상기 제1 서브 블로킹막은 상기 수직 홀의 내측벽(inner sidewall)과 상기 제2 서브 블로킹막 사이에 개재될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 기판 상에 교대로 적층된 절연막들 및 희생막들을 형성하는 것; 상기 절연막들 및 상기 희생막들을 관통하는 수직 홀을 형성하는 것; 및 상기 수직 홀 내에 수직 채널 구조체를 형성하는 것을 포함할 수 있다. 상기 수직 채널 구조체를 형성하는 것은 상기 수직 홀의 내측벽 상에 제1 서브 블로킹막을 형성하는 것; 및 상기 제1 서브 블로킹막의 내측벽 상에 제2 서브 블로킹막을 형성하는 것을 포함할 수 있다. 상기 제1 서브 블로킹막을 형성하는 것은 상기 수직 홀의 상기 내측벽 상에 실리콘 질화막을 형성하는 것; 및 상기 실리콘 질화막을 산화하는 것을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 제1 서브 블로킹막은 산화 공정을 통해 형성된 실리콘 산화물을 포함할 수 있다. 산화 공정을 통해 형성된 실리콘 산화물은 상대적으로 치밀한 미세 구조를 가질 수 있으며, 식각 공정에 대하여 상대적으로 높은 내성을 가질 수 있다. 이에 따라, 희생 패턴들을 제거하는 공정에 의하여 제1 서브 블로킹막(혹은, 블로킹 절연막)이 과도하게 식각되는 것이 방지될 수 있다.
본 발명의 실시예들에 따르면, 예비 블로킹 절연막을 형성하는 것은 상대적으로 얇은 두께를 갖는 제1 및 제2 예비 서브 블로킹막을 별개의 공정으로 나누어 형성하는 것을 포함할 수 있다. 제1 예비 서브 블로킹막을 형성하기 위한 제1 산화 대상막의 두께는 비교적 얇을 수 있다. 이에 따라, 제1 예비 서브 블로킹막이 오목부를 갖는 수직 홀의 내측벽 상에 형성된다 하더라도, 제1 예비 서브 블로킹막의 두께 불균일은 크지 않을 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 2a는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 평면도이다. 도 2b는 도 2a의 I-I'선에 따른 단면도이다.
도 3a 및 도 3b는 각각 도 2b의 'A' 부분의 확대도이다.
도 4a 내지 도 4k는 도 2a의 I-I' 선에 대응하는 단면도들로서 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타낸다. 도 4l은 도 4b의 II-II' 선에 따른 평면도이다.
도 5a 내지 도 5d 및 도 6a 내지 도 6d는 각각 도 4c의 'B' 부분의 확대도들 및 도 4c의 II-II' 선에 대응하는 평면도들로서 본 발명의 일 실시예들에 따른 정보 저장막의 형성 방법을 나타낸다.
도 7a 내지 도 7c 및 도 8a 내지 도 8c는 각각 도 4c의 'B' 부분의 확대도들 및 도 4c의 II-II' 선에 대응하는 평면도들로서 본 발명의 일 실시예들에 따른 정보 저장막의 형성 방법을 나타낸다.
도 9a 내지 도 9e 및 도 10a 내지 도 10e는 각각 도 4c의 'B' 부분의 확대도들 및 도 4c의 II-II' 선에 대응하는 평면도들로서 본 발명의 일 실시예들에 따른 정보 저장막의 형성 방법을 나타낸다.
도 11a 내지 도 11c 및 도 12a 내지 도 12c는 각각 도 4c의 'B' 부분의 확대도들 및 도 4c의 II-II' 선에 대응하는 평면도들로서 본 발명의 일 실시예들에 따른 정보 저장막의 형성 방법을 나타낸다.
도 13a는 및 도 13b는 각각 도 4h의 'C' 부분의 확대도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다. 명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 장치의 셀 어레이를 나타내는 간략 회로도이다. 예를 들어, 본 발명의 실시예들에 따른 3차원 반도체 장치는 3차원 메모리 장치일 수 있다.
도 1을 참조하면, 일 실시예에 따른 3차원 반도체 장치의 셀 어레이는 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL) 및 공통 소스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
공통 소스 라인(CSL)은 기판 상에 배치되는 도전성 박막 또는 기판 내에 형성되는 불순물 영역일 수 있다. 비트 라인들(BL)은 상기 기판으로부터 이격되어, 상기 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 몇몇 실시예들에 따르면, 공통 소스 라인(CSL)은 복수 개로 제공되고, 2차원적으로 배열될 수 있다. 여기서, 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소스 라인들(CSL)의 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR)의 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL1-WLn) 및 복수 개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT)의 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.
도 2a는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 평면도이다. 도 2b는 도 2a의 I-I'선에 따른 단면도이다. 도 3a 및 도 3b는 각각 도 2b의 'A' 부분의 확대도이다.
도 2a 및 도 2b를 참조하면, 반도체 장치는 기판(100), 적층 구조체들(ST), 수직 채널 구조체들(VCS), 및 비트 라인(BL)을 포함할 수 있다.
기판(100)은 반도체 기판일 수 있다. 예를 들어, 기판(100)은 단결정 실리콘, 단결정 게르마늄, 실리콘 게르마늄막 상에 형성된 실리콘막, 절연막 상에 형성된 실리콘막, 또는 절연막 상에 형성된 다결정 반도체막을 포함할 수 있다.
적층 구조체들(ST)이 기판(100)과 비트 라인들(BL) 사이에 배치될 수 있다. 평면적 관점에서, 적층 구조체들(ST)의 각각은 제1 방향(D1)으로 연장될 수 있다. 적층 구조체들(ST)은 제1 방향(D1)으로 연장되는 분리 트렌치들(DST)에 의해서 제1 방향(D1)과 교차하는(예를 들어, 직교하는) 제2 방향(D2)으로 서로 이격될 수 있다. 분리 트렌치들(DST)에 의해 기판(100)의 상면이 노출될 수 있다. 적층 구조체들(ST)의 각각은 교대로 그리고 반복적으로 적층된 절연 패턴들(110) 및 전극 패턴들(120)을 포함할 수 있다.
절연 패턴들(110)은 절연 물질을 포함할 수 있다. 예를 들어, 절연 패턴들(110)은 실리콘 산화물을 포함할 수 있다. 절연 패턴들(110) 중에서 최하부에 배치된 절연 패턴(110)은 다른 절연 패턴들(110)에 비하여 얇은 두께를 가질 수 있다.
전극 패턴들(120) 중 최하부에 배치된 전극 패턴(120/GSL)은 접지 선택 라인일 수 있고, 전극 패턴들(120) 중 최상부에 배치된 전극 패턴(120/SSL)은 스트링 선택 라인일 수 있으며, 접지 선택 라인 및 스트링 선택 라인 사이에 배치된 전극 패턴들(120/WL)은 워드 라인들일 수 있다. 전극 패턴들(120)은 도전성 물질을 포함할 수 있다. 예를 들어, 전극 패턴들(120)은 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 또는 구리(Cu)와 같은 금속을 포함할 수 있다.
적층 구조체들(ST)의 각각은 전극 패턴들(120)을 관통하여 기판(100)을 노출하는 수직 홀들(VH)을 가질 수 있다. 몇몇 실시예들에 따르면, 수직 홀들(VH)은 기판(100)의 상면을 리세스하며 연장될 수 있다. 이러한 실시예들에서, 수직 홀들(VH)의 각각은 기판(100)의 상면에 형성된 리세스 영역(102)을 포함할 수 있다. 도 2a에는 수직 홀들(VH)이 제1 방향(D1)을 따라 연장되는 2개의 열들을 이루는 것으로 도시되어 있으나 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 수직 홀들(VH)은 제1 방향(D1)을 따라 연장되는 4개의 열들 혹은 9개의 열들을 이룰 수 있다. 도 2a에 도시된 바와 같이, 평면적 관점에서, 수직 홀들(VH)은 제1 방향(D1)을 따라 지그재그로 배열될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 수직 홀들(VH)의 배열은 다양하게 변형될 수 있다.
수직 홀들(VH)의 각각 내에 수직 채널 구조체(VCS)가 제공될 수 있다. 수직 채널 구조체(VCS)는 수직 반도체 패턴(VSP), 정보 저장 구조체(130), 매립 절연체(132), 및 도전 패드(134)를 포함할 수 있다.
수직 반도체 패턴(VSP)은 하부 반도체 패턴(LSP) 및 상부 반도체 패턴(USP)을 포함할 수 있다. 하부 반도체 패턴(LSP)은 수직 홀(VH)의 하부에 제공되어, 기판(100)과 접할 수 있다. 하부 반도체 패턴(LSP)은 기판(100)의 상면에 형성된 리세스 영역(102) 및 수직 홀(VH)의 하부를 채우는 필라(pillar) 형태를 가질 수 있다. 하부 반도체 패턴(LSP)의 상부면은 최하부에 배치된 전극 패턴(120/GSL)의 상부면보다 높을 레벨을 가질 수 있으며, 하부 반도체 패턴(LSP)의 하부면은 기판(100)의 최상부면보다 낮은 레벨을 가질 수 있다. 하부 반도체 패턴(LSP)과 최하부에 배치된 전극 패턴(120/GSL)의 사이에 게이트 절연막(GOX)이 제공될 수 있다. 게이트 절연막(GOX)은, 예를 들어, 실리콘 산화물을 포함할 수 있다. 하부 반도체 패턴(LSP)은 수직 홀(VH)에 의해 노출된 기판(100)을 시드(seed)로 하여 선택적 에피택시얼 성장(Selective Epitaxial Growth)된 실리콘을 포함할 수 있다.
상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP) 상에 배치될 수 있다. 상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)을 통하여 기판(100)에 전기적으로 연결될 수 있다.
상부 반도체 패턴(USP)은 기판(100)에 수직한 제3 방향(D3)을 따라 연장될 수 있다. 상부 반도체 패턴(USP)의 일단은 하부 반도체 패턴(LSP)에 전기적으로 연결될 수 있고, 상부 반도체 패턴(USP)의 타단은 비트 라인(BL)에 전기적으로 연결될 수 있다. 상부 반도체 패턴(USP)의 상기 타단 상에 도전 패드(134)가 제공될 수 있다. 도전 패드(134)는, 일 예로, 도핑된 다결정 실리콘 또는 금속을 포함할 수 있다. 상부 반도체 패턴(USP)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 상부 반도체 패턴(USP)의 하단은 닫힌 상태(closed state)일 수 있다. 상부 반도체 패턴(USP)의 내부는 매립 절연체(132)에 의해 채워질 수 있다. 상부 반도체 패턴(USP)의 바닥면은 하부 반도체 패턴(LSP)의 최상면보다 낮은 레벨에 위치할 수 있다.
보다 상세하게, 상부 반도체 패턴(USP)은 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)을 포함할 수 있다. 제1 반도체 패턴(SP1)은 수직 홀(VH)의 내측벽 상에 배치될 수 있으며, 제2 반도체 패턴(SP2)은 제1 반도체 패턴(SP1)의 내측벽 상에 배치될 수 있다. 제1 반도체 패턴(SP1)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 제1 반도체 패턴(SP1)은 하부 반도체 패턴(LSP)과 접하지 않고 이격될 수 있다. 제2 반도체 패턴(SP2)은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 제2 반도체 패턴(SP2)의 내부는 매립 절연체(132)로 채워질 수 있다. 제2 반도체 패턴(SP2)은 하부 반도체 패턴(LSP)과 접할 수 있으며, 나아가, 제2 반도체 패턴(SP2)의 일부는 하부 반도체 패턴(LSP)의 내부로 삽입될 수 있다. 제2 반도체 패턴(SP2)은 제1 반도체 패턴(SP1)과 하부 반도체 패턴(LSP)을 전기적으로 연결할 수 있다.
도 3a 및 도 3b를 더 참조하면, 정보 저장 구조체(130)는 상부 반도체 패턴(USP)과 전극 패턴들(120)의 적어도 일부 사이에 배치될 수 있다. 정보 저장 구조체(130)는 전극 패턴들(120)에 인접한 블로킹 절연막(BLL), 상부 반도체 패턴(USP)에 인접한 터널 절연막(TL), 및 이들 사이의 전하 저장막(CL)을 포함할 수 있다. 터널 절연막(TL)은, 일 예로, 실리콘 산화물을 포함할 수 있다. 전하 저장막(CL)은, 일 예로, 실리콘 질화물, 실리콘 산화질화물, 실리콘-풍부 질화물(Si-rich nitride), 나노 크리스탈 실리콘(nano-crystalline Si), 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrO), 하프늄 산화물(HfO), 및 란타늄 산화물(LaO) 중에서 적어도 하나를 포함할 수 있다.
블로킹 절연막(BLL)은 복수의 서브 블로킹막들(SB1, SB2)을 포함할 수 있다. 서브 블로킹막들(SB1, SB2)은 전극 패턴들(120)에 인접한 제1 서브 블로킹막(SB1) 및 제1 서브 블로킹막(SB1)과 전하 저장막(CL) 사이의 제2 서브 블로킹막(SB2)을 포함할 수 있다. 제1 서브 블로킹막(SB1)은 수직 홀(VH)의 내측벽과 접할 수 있다. 서브 블로킹막들(SB1, SB2)의 각각은 제3 방향(D3)을 따라 연장되는 하나의 막일 수 있다.
몇몇 실시예들에 따르면, 도 3a 및 도 3b에 도시된 바와 같이 하나의 제2 서브 블로킹막(SB2)만이 제공될 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다. 즉, 도 3a 및 도 3b에 도시된 바와 달리 제2 서브 블로킹막(SB2)은 복수 개로 제공될 수 있다. 서브 블로킹막들(SB1, SB2)의 각각의 두께는 약 15Å 내지 약 45Å일 수 있다.
제1 및 제2 서브 블로킹막들(SB1, SB2)은 각각 실리콘 산화물을 포함할 수 있다. 제1 서브 블로킹막(SB1)은 산화 공정을 통해 형성된 실리콘 산화물을 포함할 수 있다. 제2 서브 블로킹막(SB2)은 산화 공정을 통해 형성된 실리콘 산화물 및/또는 증착 공정을 통해 형성된 실리콘 산화물을 포함할 수 있다. 산화 공정을 통해 형성된 실리콘 산화물은 증착 공정을 통해 형성된 실리콘 산화물보다 치밀한 미세 구조를 가질 수 있으며, 이에 따라 식각 공정에 대하여 높은 내성을 가질 수 있다. 다시 말해, 동일한 식각 공정에 대하여, 산화 공정을 통해 형성된 실리콘 산화물은 증착 공정을 통해 형성된 실리콘 산화물보다 낮은 식각 속도를 가질 수 있다. 제1 서브 블로킹막(SB1) 및/또는 제2 서브 블로킹막(SB2)이 산화 공정을 통해 형성된 실리콘 산화물을 포함하는 경우, 제1 서브 블로킹막(SB1) 및/또는 제2 서브 블로킹막(SB2)은 극소량의 질소를 더 포함할 수 있다. 예를 들어, 제1 서브 블로킹막(SB1) 및/또는 제2 서브 블로킹막(SB2)이 산화 공정을 통해 형성된 실리콘 산화물을 포함하는 경우, 제1 서브 블로킹막(SB1) 및/또는 제2 서브 블로킹막(SB2)은 0.1 at% 이하의 질소를 더 포함할 수 있다.
몇몇 실시예들에 따르면, 도 3a에 도시된 바와 같이, 제1 서브 블로킹막(SB1)은 옆으로 리세스된 영역들(SB1_R)을 포함할 수 있다. 옆으로 리세스된 영역들(SB1_R)은 전극 패턴들(120)에 대응될 수 있으며, 전극 패턴들(120)의 각각의 일부는 옆으로 리세스된 영역(SB1_R) 내로 삽입될 수 있다. 옆으로 리세스된 영역들(SB1_R)의 각각의 깊이는 제1 서브 블로킹막(SB1)의 두께보다 작을 수 있으며, 옆으로 리세스된 영역들(SB1_R)에 의하여 제2 서브 블로킹막(SB2)이 노출되지 않을 수 있다.
다른 실시예들에 따르면, 도 3b에 도시된 바와 같이, 제1 서브 블로킹막(SB1)은 옆으로 리세스된 영역들을 실질적으로 포함하지 않을 수 있다. 이러한 실시예들에서, 전극 패턴들(120)은 제1 서브 블로킹막(SB1) 내로 삽입되지 않을 수 있다.
분리 트렌치들(DST)에 의해 노출된 기판(100)의 상부에 일정한 깊이로 공통 소스 라인들(CSL)이 제공될 수 있다. 공통 소스 라인들(CSL)은 기판(100)에 불순물이 도핑된 영역들일 수 있다. 공통 소스 라인들(CSL)은 제1 방향(D1)을 따라 연장될 수 있으며, 제2 방향(D2)으로 서로 이격될 수 있다. 평면적 관점에서, 적층 구조체들(ST) 및 공통 소스 라인들(CSL)은 제2 방향(D2)으로 교대로 그리고 반복적으로 배열될 수 있다.
분리 트렌치들(DST)의 각각 내에 콘택 구조체(CS)가 배치될 수 있다. 콘택 구조체(CS)는 대응하는 공통 소스 라인(CSL)에 연결될 수 있다. 콘택 구조체(CS)는 적층 구조체(ST)의 측벽을 따라 제3 방향(D3)으로 연장될 수 있다. 또한, 콘택 구조체(CS)는 대응하는 공통 소스 라인(CSL)을 따라 제1 방향(D1)으로 연장될 수 있다. 이에 따라, 평면적 관점에서, 콘택 구조체(CS)는 제1 방향(D1)으로 연장된 직사각형 형상 또는 라인 형상을 가질 수 있다.
콘택 구조체(CS)는 한 쌍의 스페이서들(140) 및 그 사이의 공통 소스 콘택(142)을 포함할 수 있다. 공통 소스 콘택(142)은 대응하는 공통 소스 라인(CSL)에 연결될 수 있다. 공통 소스 콘택(142)은 도전성 물질을 포함할 수 있다. 예를 들어, 공통 소스 콘택(142)은 금속 물질(텅스텐, 구리 또는 알루미늄) 또는 전이금속 물질(티타늄 또는 탄탈륨)을 포함할 수 있다. 스페이서들(140)의 각각은 공통 소스 콘택(142)과 적층 구조체(ST) 사이에 배치될 수 있다. 스페이서들(140)은 절연물질을 포함할 수 있다. 예를 들어, 스페이서들(140)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
적층 구조체들(ST)의 각각 상에 마스크 패턴(MP)이 제공될 수 있다. 마스크 패턴(MP)은 수직 채널 구조체(VCS)를 덮을 수 있다. 마스크 패턴(MP)은, 예를 들어, 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 몇몇 실시예들에 따르면, 도 2b에 도시된 바와 같이, 콘택 구조체(CS)가 마스크 패턴(MP)의 측벽 상으로 연장될 수 있다. 다른 실시예들에 따르면, 도 2b에 도시된 바와 달리, 콘택 구조체(CS)은 마스크 패턴(MP)의 측벽 상으로 연장되지 않을 수 있고, 마스크 패턴(MP)은 콘택 구조체(CS)의 상면을 덮을 수 있다.
마스크 패턴들(MP) 상에 층간 절연막(150)이 배치될 수 있다. 층간 절연막(150)은 콘택 구조체들(CS)을 덮을 수 있다. 층간 절연막(150)은 절연 물질을 포함할 수 있다. 예를 들어, 층간 절연막(150)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물 중에서 어느 하나를 포함할 수 있다.
층간 절연막(150) 및 마스크 패턴(MP)을 관통하는 콘택 플러그들(160)이 제공될 수 있다. 콘택 플러그들(160)의 각각은 도전 패드(134)에 전기적으로 연결될 수 있다. 콘택 플러그들(160)은 도핑된 실리콘 또는 금속 물질(예를 들어, 텅스텐(W), 구리(Cu), 또는 알루미늄(Al))을 포함할 수 있다.
층간 절연막(150) 상에 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)의 각각은 적층 구조체들(ST)을 가로지르며, 제2 방향(D2)으로 연장될 수 있다. 비트 라인들(BL)의 각각은 콘택 플러그들(160)을 통해 제2 방향(D2)으로 배열된 복수 개의 수직 채널 구조체들(VCS)에 연결될 수 있다. 비트 라인(BL)은 도전성 물질(예를 들어, 텅스텐(W))을 포함할 수 있다.
도 4a 내지 도 4k는 도 2a의 I-I' 선에 대응하는 단면도들로서 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타낸다. 도 4l은 도 4b의 II-II' 선에 따른 평면도이다. 도 2a, 2b, 3a, 및 3b를 참조하여 설명한 구성과 실질적으로 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있으며, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다.
도 2a 및 도 4a를 참조하면, 기판(100) 상에 절연막들(112) 및 희생막들(122)이 교대로 그리고 반복적으로 형성될 수 있다. 최하부에 형성된 절연막(112)은 다른 절연막들(112)보다 얇은 두께를 가질 수 있으며, 최상부에 형성된 절연막(112)은 다른 절연막들(112)보다 두꺼운 두께를 가질 수 있다. 희생막들(122)은 절연막들(112)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 절연막들(112)은 실리콘 산화물을 포함할 수 있고, 희생막들(122)은 실리콘 질화물, 실리콘 산질화물, 또는 다결정 실리콘을 포함할 수 있다. 절연막들(112) 및 희생막들(122)은, 예를 들어, 화학 기상 증착(CVD) 공정을 이용하여 형성될 수 있다.
도 2a, 도 4b, 및 도 4l을 참조하면, 절연막들(112) 및 희생막들(122)을 관통하여 기판(100)을 노출하는 수직 홀들(VH)이 형성될 수 있다. 수직 홀들(VH)을 형성하는 것은 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 상기 이방성 식각 공정에 의해 기판(100)이 부분적으로 식각되어 기판의 상면에 리세스 영역(102)이 형성될 수 있다.
수직 홀(VH)의 평면적 형상은 레벨(예를 들어, 기판(100)의 상면으로부터의 높이)에 따라 달라질 수 있다. 레벨이 높을수록 수직 홀(VH)의 평면적 형상은 의도한 형상(예를 들어, 원형)에 가까울 수 있고, 레벨이 낮을수록 수직 홀(VH)의 평면적 형상은 상기 의도한 형상에서 찌그러진 혹은 왜곡된(distorted) 형상을 가질 수 있다. 도 4j에 도시된 바와 같이, 수직 홀(VH)의 적어도 일부분의 평면적 형상은 적어도 하나의 오목부(CP)를 포함할 수 있다. 다시 말해, 수직 홀(VH)의 내측벽의 적어도 일부분은 적어도 하나의 오목부(CP)를 포함할 수 있다. 오목부(CP)는 다른 부분에 비하여 상대적으로 오목하게 파인 부분일 수 있다.
도 2a 및 도 4c를 참조하면, 수직 홀들(VH)의 각각의 하부를 채우는 하부 반도체 패턴(LSP)이 형성될 수 있다. 하부 반도체 패턴(LSP)을 형성하는 것은 수직 홀(VH)에 의해 노출된 기판(100)을 시드로 이용하는 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 하부 반도체 패턴(LSP)은 리세스 영역(102)을 채우고 기판(100)의 상부면으로부터 돌출될 수 있다. 하부 반도체 패턴(LSP)의 상부면은 최하부의 희생막(122)의 상부면과 최하부 희생막(122) 바로 위의 희생막(122)의 하부면 사이에 위치할 수 있다. 하부 반도체 패턴(LSP)은 실리콘 또는 실리콘 게르마늄을 포함할 수 있다.
수직 홀(VH)의 내측벽 및 하부 반도체 패턴(LSP)의 상면을 컨포말하게 덮는 정보 저장막(131)이 형성될 수 있다. 정보 저장막(131)은 최상부 절연막(112)의 상면 상으로 연장될 수 있다.
정보 저장막(131)을 형성하는 것은 예비 블로킹 절연막, 예비 전하 저장막, 및 예비 터널 절연막을 차례로 형성하는 것을 포함할 수 있다. 상기 예비 블로킹 절연막을 형성하는 것은 제1 및 제2 예비 서브 블로킹막들을 형성하는 것을 포함할 수 있다. 상기 제1 예비 서브 블로킹막을 형성하는 것은 산화 대상막을 형성하는 것 및 상기 산화 대상막을 산화하는 것을 포함할 수 있다. 이하에서는 도 5a 내지 12c를 참조하여 본 발명의 실시예들에 따른 정보 저장막(131)의 형성 방법을 보다 상세히 설명한다.
도 5a 내지 도 5d 및 도 6a 내지 도 6d는 각각 도 4c의 'B' 부분의 확대도들 및 도 4c의 II-II' 선에 대응하는 평면도들로서 본 발명의 일 실시예들에 따른 정보 저장막의 형성 방법을 나타낸다.
도 4c, 도 5a, 및 도 6a를 참조하면, 제1 산화 대상막(OL1)이 형성될 수 있다. 제1 산화 대상막(OL1)은 수직 홀(VH)의 내측벽을 컨포말하게 덮을 수 있다. 제1 산화 대상막(OL1)의 두께는 약 10Å 내지 약 30Å일 수 있다. 제1 산화 대상막(OL1)은 실리콘 및/또는 실리콘 질화물을 포함할 수 있다. 제1 산화 대상막(OL1)은, 예를 들어, 원자 층 증착(atomic layer deposition; ALD) 공정을 이용하여 형성될 수 있다.
도 4c, 도 5b, 및 도 6b를 참조하면, 제1 산화 대상막(OL1)을 산화함으로써 제1 예비 서브 블로킹막(pSB1)이 형성될 수 있다. 이에 따라, 제1 예비 서브 블로킹막(pSB1)은 산화 공정을 통해 형성된 실리콘 산화물을 포함할 수 있다.
도 4c, 도 5c, 및 도 6c를 참조하면, 제2 예비 서브 블로킹막(pSB2)이 형성될 수 있다. 제2 예비 서브 블로킹막(pSB2)은, 예를 들어, 원자 층 증착(ALD) 공정을 이용하여 형성될 수 있다. 이 경우, 제2 예비 서브 블로킹막(pSB2)은 증착 공정을 통해 형성된 실리콘 산화물을 포함할 수 있다.
몇몇 실시예들에 따르면, 도 5c 및 도 6c에 도시된 바와 같이 하나의 제2 예비 서브 블로킹막(pSB2)만이 형성될 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다. 즉, 도 5c 및 도 6c에 도시된 바와 달리 복수 개의 제2 예비 서브 블로킹막(pSB2)들이 형성될 수 있다.
이에 따라, 제1 및 제2 예비 서브 블로킹막들(pSB1, pSB2)을 포함하는 예비 블로킹 절연막(pBLL)을 형성하는 공정이 완료될 수 있다.
도 4c, 도 5d, 및 도 6d를 참조하면, 예비 전하 저장막(pCL) 및 예비 터널 절연막(pTL)이 차례로 형성될 수 있다. 이에 따라, 정보 저장막(131)을 형성하는 공정이 완료될 수 있다. 예비 전하 저장막(pCL) 및 예비 터널 절연막(pTL)은, 예를 들어, 원자 층 증착(ALD) 공정을 이용하여 차례로 형성될 수 있다.
도 7a 내지 도 7c 및 도 8a 내지 도 8c는 각각 도 4c의 'B' 부분의 확대도들 및 도 4c의 II-II' 선에 대응하는 평면도들로서 본 발명의 일 실시예들에 따른 정보 저장막의 형성 방법을 나타낸다.
도 4c, 도 7a, 및 도 8a를 참조하면, 도 5a 및 도 6a를 참조하여 설명한 바와 동일한 방법으로 제1 예비 서브 블로킹막(pSB1)이 형성될 수 있다.
제1 예비 서브 블로킹막(pSB1) 상에 제2 산화 대상막(OL2)이 형성될 수 있다. 제2 산화 대상막(OL2)의 두께는 약 10Å 내지 약 30Å일 수 있다. 제2 산화 대상막(OL2)은 실리콘 및/또는 실리콘 질화물을 포함할 수 있다. 제2 산화 대상막(OL2)은, 예를 들어, 원자 층 증착(ALD) 공정을 이용하여 형성될 수 있다.
도 4c, 도 7b, 및 도 8b를 참조하면, 제2 산화 대상막(OL2)을 산화함으로써 제2 예비 서브 블로킹막(pSB2)이 형성될 수 있다. 이 경우, 제2 예비 서브 블로킹막(pSB2)은 산화 공정을 통해 형성된 실리콘 산화물을 포함할 수 있다.
몇몇 실시예들에 따르면, 도 7b 및 도 8b에 도시된 바와 같이 하나의 제2 예비 서브 블로킹막(pSB2)만이 형성될 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다. 즉, 도 7b 및 도 8b에 도시된 바와 달리 복수 개의 제2 예비 서브 블로킹막(pSB2)들이 형성될 수 있다.
이에 따라, 제1 및 제2 예비 서브 블로킹막들(pSB1, pSB2)을 포함하는 예비 블로킹 절연막(pBLL)을 형성하는 공정이 완료될 수 있다.
도 4c, 도 7c, 및 도 8c를 참조하면, 예비 전하 저장막(pCL) 및 예비 터널 절연막(pTL)이 차례로 형성될 수 있다. 이에 따라, 정보 저장막(131)을 형성하는 공정이 완료될 수 있다.
도 9a 내지 도 9e 및 도 10a 내지 도 10e는 각각 도 4c의 'B' 부분의 확대도들 및 도 4c의 II-II' 선에 대응하는 평면도들로서 본 발명의 일 실시예들에 따른 정보 저장막의 형성 방법을 나타낸다.
도 4c, 도 9a, 및 도 10a를 참조하면, 제1 산화 대상막(OL1)이 형성될 수 있다. 제1 산화 대상막(OL1)의 두께는 약 10Å 내지 약 30Å일 수 있다. 제1 산화 대상막(OL1)은 실리콘 및/또는 실리콘 질화물을 포함할 수 있다. 제1 산화 대상막(OL1)은, 예를 들어, 원자 층 증착(ALD) 공정을 이용하여 형성될 수 있다.
도 4c, 도 9b, 및 도 10b를 참조하면, 제1 산화 대상막(OL1)을 산화함으로써 제1 예비 서브 블로킹막(pSB1)이 형성될 수 있다. 제1 산화 대상막(OL1)의 일부(rOL1)가 상기 산화 공정에 의하여 산화되지 않고 잔류할 수 있다.
도 4c, 도 9c, 및 도 10c를 참조하면, 예비 제1 서브 블로킹막(pSB1) 상에 제2 산화 대상막(OL2)이 형성될 수 있다. 제2 산화 대상막(OL2)의 두께는 약 10Å 내지 약 30Å일 수 있다. 제2 산화 대상막(OL2)은 실리콘 및/또는 실리콘 질화물을 포함할 수 있다. 제2 산화 대상막(OL2)은, 예를 들어, 원자 층 증착(ALD) 공정을 이용하여 형성될 수 있다.
도 4c, 도 9d, 및 도 10d를 참조하면, 제2 산화 대상막(OL2)을 산화함으로써 제2 예비 서브 블로킹막(pSB2)이 형성될 수 있다. 상기 산화 공정에 의하여 제1 산화 대상막(OL1)의 잔류 부분(rOL1)이 산화되어 제1 예비 서브 블로킹막(pSB1)에 포함될 수 있다.
몇몇 실시예들에 따르면, 도 9d 및 도 10d에 도시된 바와 같이 하나의 제2 예비 서브 블로킹막(pSB2)만이 형성될 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다. 즉, 도 9d 및 도 10d에 도시된 바와 달리 복수 개의 제2 예비 서브 블로킹막(pSB2)들이 형성될 수 있다.
이에 따라, 제1 및 제2 예비 서브 블로킹막들(pSB1, pSB2)을 포함하는 예비 블로킹 절연막(pBLL)을 형성하는 공정이 완료될 수 있다.
도 4c, 도 9e, 및 도 10e를 참조하면, 예비 전하 저장막(pCL) 및 예비 터널 절연막(pTL)이 차례로 형성될 수 있다. 이에 따라, 정보 저장막(131)을 형성하는 공정이 완료될 수 있다.
도 11a 내지 도 11c 및 도 12a 내지 도 12c는 각각 도 4c의 'B' 부분의 확대도들 및 도 4c의 II-II' 선에 대응하는 평면도들로서 본 발명의 일 실시예들에 따른 정보 저장막의 형성 방법을 나타낸다.
도 4c, 도 11a, 및 도 12a를 참조하면, 제1 산화 대상막(OL1)이 형성될 수 있다. 제1 산화 대상막(OL1)의 두께는 약 10Å 내지 약 30Å일 수 있다. 제1 산화 대상막(OL1)은 실리콘 및/또는 실리콘 질화물을 포함할 수 있다. 제1 산화 대상막(OL1)은, 예를 들어, 원자 층 증착(ALD) 공정을 이용하여 형성될 수 있다.
제1 산화 대상막(OL1) 상에, 제2 예비 서브 블로킹막(pSB2)이 형성될 수 있다. 제2 예비 서브 블로킹막(pSB2)은, 예를 들어, 원자 층 증착(ALD) 공정을 이용하여 형성될 수 있다. 이 경우, 제2 예비 서브 블로킹막(pSB2)은 증착 공정을 통해 형성된 실리콘 산화물을 포함할 수 있다.
도 4c, 도 11b, 및 도 12b를 참조하면, 제1 산화 대상막(OL1)을 산화함으로써 제1 예비 서브 블로킹막(pSB1)이 형성될 수 있다. 이에 따라, 제1 예비 서브 블로킹막(pSB1)은 산화 공정을 통해 형성된 실리콘 산화물을 포함할 수 있다.
몇몇 실시예들에 따르면, 도 11b 및 도 12b에 도시된 바와 같이 하나의 제2 예비 서브 블로킹막(pSB2)만이 형성될 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다. 즉, 도 11b 및 도 12b에 도시된 바와 달리 복수 개의 제2 예비 서브 블로킹막(pSB2)들이 형성될 수 있다.
이에 따라, 제1 및 제2 예비 서브 블로킹막들(pSB1, pSB2)을 포함하는 예비 블로킹 절연막(pBLL)을 형성하는 공정이 완료될 수 있다.
도 4c, 도 11c, 및 도 12c를 참조하면, 예비 전하 저장막(pCL) 및 예비 터널 절연막(pTL)이 차례로 형성될 수 있다. 이에 따라, 정보 저장막(131)을 형성하는 공정이 완료될 수 있다.
도시하지는 않았으나, 상술한 각각의 실시예들에서, 예비 블로킹 절연막(pBLL)을 형성하는 것은 추가적인 제2 예비 서브 블로킹막들을 형성하는 것을 더 포함될 수 있다. 추가적인 제2 예비 서브 블로킹막들은 산화 대상막의 증착 및 산화를 통해 형성되거나, 혹은 실리콘 산화막을 직접 증착함으로써 형성될 수 있다.
제1 및/또는 제2 예비 서브 블로킹막(pSB1 및/또는 pSB2)이 실리콘 질화물을 포함하는 산화 대상막을 형성하고 이를 산화함으로써 형성된 경우, 제1 및/또는 제2 예비 서브 블로킹막(pSB1 및/또는 pSB2)은 극소량(약 0.1 at% 이하)의 질소를 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 제1 예비 서브 블로킹막(pSB1)은 산화 공정을 통해 형성된 실리콘 산화물을 포함할 수 있다. 산화 공정을 통해 형성된 실리콘 산화물은 증착 공정을 통해 형성된 실리콘 산화물보다 치밀한 미세 구조를 가질 수 있으며, 식각 공정에 대하여 높은 내성을 가질 수 있다. 이에 따라, 제1 예비 서브 블로킹막(pSB1)(혹은, 이로부터 형성되는 제1 서브 블로킹막(SB1))은 후속 식각 공정에서 높은 내성을 가질 수 있다. 이에 대하여는, 도 4h를 참조하여 보다 상세히 설명한다.
오목부를 갖는 표면 상에 산화 대상막을 형성하고 이를 산화함으로써 산화막을 형성하는 경우, 상기 오목부 상에 형성된 산화막의 일부분은 산화막의 다른 부분에 비하여 얇은 두께를 가질 수 있으며, 이로 인해 산화막은 불균일한 두께를 가질 수 있다. 이는, 상기 산화 대상막이 산화됨에 따라 발생하는 부피 팽창에 의한 스트레스가 상기 오목부 상에 형성된 산화 대상막 부분에 집중되고, 그리고/또는 상기 산화 대상막을 산화하는 공정 중에 상기 오목부 상에 형성된 산화 대상막 부분으로는 산화제의 공급이 원활하게 이루어지지 않기 때문일 수 있다. 이러한 산화막의 두께 불균일은 산화 대상막의 두께가 클수록 커질 수 있다.
본 발명의 실시예들에 따르면, 예비 블로킹 절연막(pBLL)을 형성하는 것은 상대적으로 얇은 두께를 갖는 제1 및 제2 예비 서브 블로킹막(pSB1, pSB2)을 별개의 공정으로 나누어 형성하는 것을 포함할 수 있다. 제1 예비 서브 블로킹막(pSB1)이 제1 산화 대상막(OL1)을 형성하고 이를 산화함으로써 형성된다 하더라도, 제1 산화 대상막(OL1)의 두께는 상대적으로 얇을 수 있다. 따라서, 상술한 바와 같은 이유로 발생할 수 있는 예비 블로킹 절연막(pBLL)의 두께 불균일이 완화될 수 있다. 마찬가지로, 제2 예비 서브 블로킹막(pSB2)이 제2 산화 대상막(OL2)을 형성하고 이를 산화함으로써 형성된다 하더라도, 제2 산화 대상막(OL2)의 두께는 상대적으로 얇을 수 있다. 따라서, 상술한 바와 같은 이유로 발생할 수 있는 예비 블로킹 절연막(pBLL)의 두께 불균일이 완화될 수 있다. 결론적으로, 본 발명의 실시예들에 따르면, 예비 블로킹 절연막(pBLL)의 두께 불균일에 의한 전기적 특성의 산포가 개선될 수 있다.
도 2a 및 도 4d를 참조하면, 정보 저장막(131)을 컨포말하게 덮는 제1 반도체막(SL1)이 형성될 수 있다. 제1 반도체막(SL1)은 수직 홀들(VH) 내에서 정보 저장막(131) 및 하부 반도체 패턴(LSP)의 상면을 덮을 수 있으며, 최상부에 위치한 절연막(112)의 상면 상으로 연장될 수 있다. 제1 반도체막(SL1)은, 예를 들어, 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정을 이용하여 형성될 수 있다.
도 2a 및 도 4e를 참조하면, 정보 저장 구조체(130) 및 제1 반도체 패턴(SP1)이 형성될 수 있다. 정보 저장 구조체(130) 및 제1 반도체 패턴(SP1)을 형성하는 것은 정보 저장막(131) 및 제1 반도체막(SL1)을 이방성 식각하는 것을 포함할 수 있다. 상기 이방성 식각 공정은 최상부의 절연막(112)의 상면이 노출될 때까지 수행될 수 있다. 상기 이방성 식각 공정에 의하여 하부 반도체 패턴(LSP)이 노출될 수 있으며, 나아가 하부 반도체 패턴(LSP)의 상부 일부가 리세스될 수 있다. 정보 저장 구조체(130)는 블로킹 절연막(도 13a 및 도 13b의 BLL), 정보 저장막(도 13a 및 도 13b의 CL), 및 터널 절연막(도 13a 및 도 13b의 TL)을 포함할 수 있다. 블로킹 절연막(도 13a 및 도 13b의 BLL)은 제1 서브 블로킹막(도 13a 및 도 13b의 SB1) 및 제2 서브 블로킹막(도 13a 및 도 13b의 SB2)을 포함할 수 있다.
도 2a 및 도 4f를 참조하면, 제2 반도체 패턴(SP2) 및 매립 절연체(132)가 형성될 수 있다. 제2 반도체 패턴(SP2) 및 매립 절연체(132)를 형성하는 것은 기판(100)의 전면을 컨포말하게 덮는 제2 반도체막(미도시)을 형성하는 것, 상기 수직 홀들(VH)을 채우는 매립 절연막(미도시)을 형성하는 것, 및 상기 제2 반도체막 및 상기 매립 절연막에 평탄화 공정을 수행하는 것을 포함할 수 있다. 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)을 포함하는 상부 반도체 패턴(USP)이 정의될 수 있으며, 상부 반도체 패턴(USP) 및 하부 반도체 패턴(LSP)을 포함하는 수직 반도체 패턴(VSP)이 정의될 수 있다.
상부 반도체 패턴(USP), 정보 저장 구조체(130), 및 매립 절연체(132)의 일부가 리세스될 수 있다. 상기 리세스된 영역에 도전 패드(134)가 형성될 수 있다. 하부 반도체 패턴(LSP), 상부 반도체 패턴(USP), 정보 저장 구조체(130), 매립 절연체(132), 및 도전 패드(134)를 포함하는 수직 채널 구조체(VCS)가 정의될 수 있다.
도 2a 및 도 4g를 참조하면, 예비 적층 구조체들(pST)을 정의하는 분리 트렌치들(DST)이 형성될 수 있다. 분리 트렌치들(DST)을 형성하는 것은 제1 방향(D1)으로 연장되며 제1 방향(D1)과 교차하는 제2 방향(D2)으로 서로 이격하는 마스크 패턴들(MP)을 형성하는 것, 및 마스크 패턴들(MP)을 식각 마스크로 이용하여 절연막들(112) 및 희생막들(122)을 연속적으로 패터닝하는 것을 포함할 수 있다. 분리 트렌치들(DST)에 의하여 기판(100)의 상면이 부분적으로 노출될 수 있다.
예비 적층 구조체들(pST)의 각각은 교대로 그리고 반복적으로 적층된 절연 패턴들(110), 및 희생 패턴들(124)을 포함할 수 있다. 예비 적층 구조체들(pST)은 분리 트렌치들(DST)에 의해 제2 방향(D2)으로 서로 이격할 수 있다. 평면적 관점에서, 예비 적층 구조체들(pST)의 각각은 제1 방향(D1)으로 연장될 수 있다.
도 13a는 및 도 13b는 각각 도 4H의 'C' 부분의 확대도이다. 도 2a, 도 4h, 도 13a, 및 도 13b를 참조하면, 분리 트렌치들(DST)에 의해 노출된 희생 패턴들(124)을 선택적으로 제거하여 갭 영역들(126)이 형성될 수 있다. 갭 영역들(126)은 희생 패턴들(124)이 제거된 영역에 해당할 수 있다. 갭 영역들(126)은 정보 저장 구조체(130) 및 절연 패턴들(110)에 의하여 한정될 수 있다. 희생 패턴들(124)을 제거하는 것은 인산을 포함하는 식각 용액을 이용하는 습식 식각 공정을 통하여 수행될 수 있다. 갭 영역들(126)에 의하여 정보 저장 구조체(130)의 일부분 및 하부 반도체 패턴(LSP)의 일부분이 노출될 수 있다.
몇몇 실시예들에 따르면, 도 13a에 도시된 바와 같이, 상기 습식 식각 공정에 의하여 제1 서브 블로킹막(SB1)이 부분적으로 식각될 수 있다. 이에 따라, 제1 서브 블로킹막(SB1)은 옆으로 리세스된 영역들(SB1_R)을 포함할 수 있다. 갭 영역들(126)의 각각은 옆으로 리세스 된 영역(SB1_R)을 포함할 수 있다. 옆으로 리세스 된 영역들(SB1_R)의 깊이는 크지 않을 수 있다. 예를 들어, 옆으로 리세스된 영역들(SB1_R)의 각각의 깊이는 제1 서브 블로킹막(SB1)의 두께보다 작을 수 있다. 다른 실시예들에 따르면, 도 13b에 도시된 바와 같이, 상기 습식 식각 공정에 의하여 제1 서브 블로킹막(SB1)이 실질적으로 식각되지 않을 수 있다.
이와 같이, 상기 습식 식각 공정에 의하여, 제1 서브 블로킹막(SB1)이 실질적으로 식각되지 않거나 식각된다 하더라도 식각되는 정도가 크지 않은 이유는 제1 서브 블로킹막(SB1)이 산화 공정을 통해 실리콘 산화물을 포함하여 치밀한 미세구조를 갖기 때문일 수 있다.
상기 습식 식각 공정에 의하여 블로킹 절연막(BLL)이 과도하게 식각될 경우, 전하 저장막(CL)에 저장된 전하가 블로킹 절연막(BLL)을 통과하여 밖으로 빠져나가는 불량이 발생할 수 있다. 하지만, 본 발명의 실시예들에 따르면, 상기 습식 식각 공정에 의하여 제1 서브 블로킹막(SB1)이 실질적으로 식각되지 않거나 식각된다 하더라도 식각되는 정도가 크지 않기 때문에, 이러한 불량을 억제할 수 있다.
도 2a 및 도 4i를 참조하면, 갭 영역들(126)에 의해 노출된 하부 반도체 패턴(LSP)을 부분적으로 열산화하여 게이트 절연막(GOX)을 형성할 수 있다.
분리 트렌치들(DST)을 통하여, 갭 영역들(126) 내에 도전막(미도시)이 형성될 수 있다. 상기 도전막은 화학 기상 증착(CVD) 공정을 이용하여 형성될 수 있다. 상기 도전막은, 예를 들어, 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 또는 구리(Cu)와 같은 금속을 포함할 수 있다.
이어서, 갭 영역들(126)의 외부에 (즉, 분리 트렌치들(DST) 내에, 그리고 마스크 패턴들(MP) 상에) 형성된 상기 도전막의 부분이 제거될 수 있다. 이에 따라, 갭 영역들(126) 내에 전극 패턴들(120)이 형성될 수 있다. 분리 트렌치들(DST) 내에 형성된 도전막의 부분이 제거되어 기판(100)이 노출될 수 있다. 절연 패턴들(110) 및 전극 패턴들(120)을 포함하는 적층 구조체들(ST)이 정의될 수 있다.
도 2a 및 도 4j를 참조하면, 분리 트렌치들(DST)에 의해 노출된 기판(100) 내에 공통 소스 라인들(CSL)이 형성될 수 있다. 공통 소스 라인들(CSL)은 분리 트렌치들(DST)에 의해 노출된 기판(100)에 불순물을 주입함으로써 형성될 수 있다.
분리 트렌치들(DST)의 각각의 양 측벽들 상에 스페이서들(140)이 형성될 수 있다. 스페이서들(140)을 형성하는 것은 분리 트렌치들(DST)의 측벽들 및 바닥면들을 덮는 절연막(미도시)을 형성하는 것, 및 기판(100)의 상면이 노출되도록 분리 트렌치들(DST)의 바닥면들을 덮는 상기 절연막의 부분들을 제거하는 것을 포함할 수 있다.
도 2a 및 도 4k를 참조하면, 분리 트렌치들(DST)을 채우는 공통 소스 콘택들(142)이 형성될 수 있다. 공통 소스 콘택들(142)을 형성하는 것은 분리 트렌치들(DST)을 채우는 도전막(미도시)을 형성하는 것 및 마스크 패턴들(MP)의 상면들이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다. 분리 트렌치들(DST)의 각각 내에 한 쌍의 스페이서들(140) 및 그 사이의 공통 소스 콘택(142)을 포함하는 콘택 구조체(CS)가 정의될 수 있다.
도 2a 및 도 2b를 다시 참조하면, 적층 구조체들(ST) 상에 층간 절연막(150)이 형성될 수 있다. 층간 절연막(150)은 마스크 패턴들(MP), 스페이서들(140), 및 공통 소스 콘택들(142)의 상면들을 덮을 수 있다. 층간 절연막(150)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
층간 절연막(150) 및 마스크 패턴(MP)을 관통하는 콘택 플러그들(160)이 형성될 수 있다. 콘택 플러그들(160)은 도전 패드들(134)에 각각 전기적으로 연결될 수 있다.
층간 절연막(150) 상에 비트 라인들(BL)이 형성될 수 있다. 비트 라인들(BL)의 각각은 적층 구조체들(ST)을 가로지르며, 제2 방향(D2)으로 연장될 수 있다. 비트 라인들(BL)의 각각은 콘택 플러그들(160)을 통해 제2 방향(D2)으로 배열된 복수 개의 수직 채널 구조체들(VCS)에 연결될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 교대로 적층된 절연막들 및 희생막들을 형성하는 것;
    상기 절연막들 및 상기 희생막들을 관통하는 수직 홀을 형성하는 것; 및
    상기 수직 홀 내에 수직 채널 구조체를 형성하는 것을 포함하되,
    상기 수직 채널 구조체를 형성하는 것은 블로킹 절연막, 전하 저장막, 터널 절연막, 및 반도체 패턴을 형성하는 것을 포함하고,
    상기 블로킹 절연막을 형성하는 것은:
    제1 산화 대상막을 형성하는 것;
    상기 제1 산화 대상막을 산화하여 제1 서브 블로킹막을 형성하는 것; 및
    제2 서브 블로킹막을 형성하는 것을 포함하되,
    상기 제1 서브 블로킹막은 상기 수직 홀의 내측벽(inner sidewall)과 상기 제2 서브 블로킹막 사이에 개재되는 반도체 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 산화 대상막은 실리콘 또는 실리콘 질화물을 포함하는 반도체 장치의 제조 방법.
  3. 제2 항에 있어서,
    상기 제1 서브 블로킹막은 상기 제1 산화 대상막에 포함된 실리콘 또는 실리콘 질화물이 산화되어 형성된 실리콘 산화물을 포함하는 반도체 장치의 제조 방법.
  4. 제1 항에 있어서,
    상기 제2 서브 블로킹막은 실리콘 산화물을 증착하여 형성되는 반도체 장치의 제조 방법.
  5. 제4 항에 있어서,
    상기 제1 산화 대상막을 산화하는 것은 상기 제2 서브 블로킹막이 형성된 후에 수행되는 반도체 장치의 제조 방법.
  6. 제1 항에 있어서,
    상기 제2 서브 블로킹막을 형성하는 것은:
    제2 산화 대상막을 형성하는 것; 및
    상기 제2 산화 대상막을 산화하는 것을 포함하는 반도체 장치의 제조 방법.
  7. 제6 항에 있어서,
    상기 제1 산화 대상막을 산화하는 공정이 수행된 후에 상기 제1 산화 대상막의 일부가 잔류하되,
    상기 제2 산화 대상막을 산화하는 공정에 의하여, 상기 제1 산화 대상막의 상기 잔류 부분이 산화되는 반도체 장치의 제조 방법.
  8. 제1 항에 있어서,
    상기 희생막들을 제거하여 상기 제1 서브 블로킹막을 노출하는 갭 영역들을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  9. 제8 항에 있어서,
    상기 갭 영역들에 의하여 상기 제2 서브 블로킹막은 노출되지 않는 반도체 장치의 제조 방법.
  10. 기판 상에 교대로 적층된 절연막들 및 희생막들을 형성하는 것;
    상기 절연막들 및 상기 희생막들을 관통하는 수직 홀을 형성하는 것; 및
    상기 수직 홀 내에 수직 채널 구조체를 형성하는 것을 포함하되,
    상기 수직 채널 구조체를 형성하는 것은:
    상기 수직 홀의 내측벽 상에 제1 서브 블로킹막을 형성하는 것; 및
    상기 제1 서브 블로킹막의 내측벽 상에 제2 서브 블로킹막을 형성하는 것을 포함하고,
    상기 제1 서브 블로킹막을 형성하는 것은:
    상기 수직 홀의 상기 내측벽 상에 실리콘 질화막을 형성하는 것; 및
    상기 실리콘 질화막을 산화하는 것을 포함하는 반도체 장치의 제조 방법.
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