CN104022121B - 三维半导体器件及其制造方法 - Google Patents

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Abstract

一种三维半导体器件，包括在垂直方向上至少部分地重叠的多个存储单元晶体管和多个选择晶体管，其中，每一个选择晶体管包括沿垂直方向分布的第一漏极、有源区、形成在衬底中的共用源极，以及分布在有源区周围的金属栅极；其中，每一个存储单元晶体管包括垂直于衬底表面分布的沟道层，多个层间绝缘层与多个栅极堆叠结构沿着所述沟道层的侧壁交替层叠，第二漏极位于所述沟道层的顶部；其中，所述沟道层与所述第一漏极电连接。依照本发明的三维半导体存储器件及其制造方法，在包括垂直沟道的存储单元串堆叠下方形成多栅MOSFET以用作选择晶体管，提高了栅极阈值电压控制特性、降低了关态泄漏电流，避免了对衬底过刻蚀，有效提高了器件可靠性。

Description

三维半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，特别是涉及一种三维半导体存储器件及其制造方法。
背景技术
为了改善存储器件的密度，业界已经广泛致力于研发减小二维布置的存储器单元的尺寸的方法。随着二维(2D)存储器件的存储器单元尺寸持续缩减，信号冲突和干扰会显著增大，以至于难以执行多电平单元(MLC)操作。为了克服2D存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。
业界目前一种常用的3D存储器件结构是太比特单元阵列晶体管(TCAT)。具体地，可以首先在衬底上沉积多层叠层结构(例如氧化物和氮化物交替的多个ONO结构)；通过各向异性的刻蚀工艺对衬底上多层叠层结构刻蚀而形成沿着存储器单元字线(WL)延伸方向分布、垂直于衬底表面的多个沟道通孔(可直达衬底表面或者具有一定过刻蚀)；在沟道通孔中沉积多晶硅等材料形成柱状沟道；沿着WL方向刻蚀多层叠层结构形成直达衬底的沟槽，露出包围在柱状沟道周围的多层叠层；任选的，湿法侧向腐蚀叠层中的第一类型材料，在第一类型材料侧面形成一定深度的侧向凹槽，在该侧向凹槽中填充具备电荷存储能力的材料用作浮栅极；湿法去除叠层中的第二类型材料(例如热磷酸去除氮化硅，或HF去除氧化硅)，在柱状沟道周围留下横向分布的突起结构；在沟槽中突起结构的侧壁沉积栅极介质层(例如高k介质材料)以及栅极导电层(例如Ti、W、Cu、Mo等)形成栅极堆叠；垂直各向异性刻蚀去除突起侧平面之外的栅极堆叠，直至露出突起侧面的栅极介质层；刻蚀叠层结构形成源漏接触并完成后端制造工艺。此时，叠层结构在柱状沟道侧壁留下的一部分突起形成了栅电极之间的隔离层，而留下的栅极堆叠夹设在多个隔离层之间作为控制电极。当向栅极施加电压时，栅极的边缘电场会使得例如多晶硅材料的柱状沟道侧壁上感应形成源漏区，由此构成多个串并联的MOSFET构成的门阵列而记录所存储的逻辑状态。其中，为了将单元区多个串并联MOSFET信号引出，在柱状沟道顶部沉积填充多晶硅材料形成漏区，并形成与漏区电连接的金属接触塞以进一步电连接至上方的位线(bit-line，BL)。此外，在多个垂直柱状沟道之间衬底中形成带有金属硅化物接触的共用源区。在单元导通状态下，电流从共用源区流向周围的垂直沟道区，并在控制栅极(与字线WL相连)施加的控制电压作用下向上穿过垂直沟道中感应生成的多个源漏区，通过沟道顶部的漏区而进一步流向上方的位线。
该TCAT器件结构虽然具有体擦除(改变控制栅极可以引起感应源漏区以及浮栅极中电势变化，能整体擦除)、金属栅极(能较方便通过控制金属材料控制功函数从而调节晶体管阈值)，但是由于选择晶体管(位于存储晶体管单元串上方或者下方)和存储单元均是一次性刻蚀、沉积形，因此难以精确调整选择晶体管的阈值，难以满足某些高驱动性能的应用需求。此外，该结构还存在形成垂直沟道以及共源极时过刻蚀的问题，降低了器件可靠性。
另一种常用的器件结构例如是采用位成本可缩减(BiCS)的NAND结构，通过将存储器单元三维地布置在衬底之上来提高集成密度、其中沟道层垂直竖立在衬底上，栅极分为下层的选择栅极、中层的控制栅极以及上层的选择栅极三部分，通过将栅极信号分布在三组栅电极中以减小信号之间的串扰。具体地，上层和下层的器件用作选择晶体管——栅极高度/厚度较大的垂直MOSFET，栅极介质层为常规的单层高k材料；中层的器件用作存储单元串，栅极高度/厚度较小，栅极介质层为隧穿层、存储层、阻挡层的堆叠结构。
上述器件的具体制造工艺一般包括，在硅衬底上沉积下层选择栅电极层，刻蚀下层选择栅电极层形成直达衬底的孔槽以沉积沟道层的下部分以及下层栅电极的引出接触，在上方沉积控制栅极层，刻蚀控制栅极层形成作为存储器单元区域的中间沟道区以及中层控制栅电极的引出接触，刻蚀形成控制栅极，按照字线、位线划分需要将整个器件分割为多个区域，在之上沉积上层选择栅极并刻蚀、沉积形成上部沟道以及上层引出接触，之后采用后续工艺完成器件的制造。在这种工艺过程中，最为关键的刻蚀步骤仅在于对于中间层存储器沟道区和引出接触的光刻，这直接决定了整个器件的集成度以及信号抗干扰能力。
然而，BiCS结构虽然通过存储阵列与选择晶体管堆叠放置而分别利用控制栅极阈值，但是只能通过栅极诱导漏极泄漏电流(GIDL)进行擦除，无法进行体擦除，读写效率较低。
发明内容
由上所述，本发明的目的在于克服上述技术困难，提出一种创新性三维半导体存储器件制造方法。
为此，本发明提供了一种三维半导体器件，包括在垂直方向上至少部分地重叠的多个存储单元晶体管和多个选择晶体管，其中，每一个选择晶体管包括沿垂直方向分布的第一漏极、有源区、形成在衬底中的共用源极，以及分布在有源区周围的金属栅极；其中，每一个存储单元晶体管包括垂直于衬底表面分布的沟道层，多个层间绝缘层与多个栅极堆叠结构沿着所述沟道层的侧壁交替层叠，第二漏极位于所述沟道层的顶部；其中，所述沟道层与所述第一漏极电连接。
其中，所述金属栅极是多栅极结构或者环状栅极结构。
其中，所述第一漏极的横向尺寸大于等于所述沟道层的横向尺寸。
其中，每一个选择晶体管包括栅极绝缘层，所述栅极绝缘层包围了所述金属栅极的底部以及侧壁。
其中，多个栅极堆叠结构的每一个包括由隧穿层、存储层、阻挡层构成的栅极介质层。
本发明还公开了一种三维半导体器件的制造方法，包括步骤：在衬底上形成选择晶体管的有源区；在有源区周围形成选择晶体管的金属栅极；在选择晶体管上形成第一材料层与第二材料层的堆叠结构；刻蚀堆叠结构形成垂直的多个孔槽；在每一个孔槽中形成存储单元晶体管的沟道层；选择性去除第二材料层，在第一材料层之间留下多个横向凹槽；在多个横向凹槽中形成多个栅极堆叠结构。
其中，形成有源区的步骤包括：
a)刻蚀衬底形成垂直分布的多个有源区；或者
b)在衬底上形成第一掩模层与第二掩模层的掩模堆叠，刻蚀掩模堆叠形成通孔，在通孔中沉积形成有源区。
其中，进一步包括：
a1)形成金属栅极之后，在衬底上形成层间介质层，刻蚀层间介质层形成露出有源区的开口，在开口中形成第一漏极；或者
b1)形成金属栅极之前，在掩模堆叠顶部形成露出有源层的开口，在开口中形成第一漏极。
其中，所述第一漏极的横向尺寸大于等于所述露出有源层的开口的横向尺寸。
其中，多个栅极堆叠结构的每一个包括由隧穿层、存储层、阻挡层构成的栅极介质层。
依照本发明的三维半导体存储器件及其制造方法，在包括垂直沟道的存储单元串堆叠下方形成多栅MOSFET以用作选择晶体管，提高了栅极阈值电压控制特性、降低了关态泄漏电流，避免了对衬底过刻蚀，有效提高了器件可靠性。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1至图16为依照本发明第一实施例的三维半导体存储器件制造方法的各个步骤的剖视图；以及
图17至图25为依照本发明第二实施例的三维半导体存储器件制造方法的各个步骤的剖视图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了有效提高栅极控制性能以及器件可靠性的半导体存储器件及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
图1至图16示出了根据实施例1的采用前栅工艺形成多栅的选择晶体管并且在其上形成存储晶体管串的方法各个步骤的剖视图。
如图1所示，提供衬底1。衬底1材质可以包括体硅(bulk Si)、体锗(bulk Ge)、绝缘体上硅(SOI)、绝缘体上锗(GeOI)或者是其他化合物半导体衬底，例如SiGe、SiC、GaN、GaAs、InP等等，以及这些物质的组合。为了与现有的IC制造工艺兼容，衬底1优选地为含硅材质的衬底，例如Si、SOI、SiGe、Si:C等。优选地，对衬底1执行掺杂以形成n、或p型的阱区(未示出)，以用作选择晶体管的包含了沟道区的阱区。
任选的，如图2所示，在衬底1之上形成硬掩模层2。采用PECVD、LPCVD、HDPCVD、MOCVD、MBE、ALD、热氧化、蒸发、溅射等各种工艺，在衬底1顶部形成硬掩模层2，其材质例如氮化硅、氧化硅、氮氧化硅、非晶碳等与衬底1材质具有较大刻蚀选择性的材料(例如刻蚀选择比大于5:1、甚至大于10:1)。
如图3所示，以硬掩模层2为掩模，刻蚀衬底1形成有源区1A。任选的，在硬掩模层2之上涂覆光刻胶层(未示出)，并采用曝光显影等工艺形成光刻胶图案。优选地，以光刻胶图案为掩模，采用各向异性干法刻蚀，例如Ar等离子干法刻蚀或者采用含C、F为主的刻蚀气体的反应离子刻蚀(RIE)，首先刻蚀硬掩模层2形成硬掩模图形2P，随后调整刻蚀工艺参数使其对于衬底1刻蚀速率更快，刻蚀形成了多个有源区1A以用于构成下方的多栅选择晶体管的有源区，有源区1A之间存在多个沟槽1T。有源区1A为从衬底1顶表面垂直向上突起的多个柱状结构，其截面形状可以为矩形、方形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边形等等各种几何形状。
如图4所示，在衬底1顶面、有源区1A侧面形成了第一栅极绝缘层3。可以采用采用PECVD、LPCVD、HDPCVD、MOCVD、MBE、ALD、热氧化等工艺，沉积氧化硅、氮化硅、氮氧化硅或其他高k材料的电介质以用作多栅选择晶体管的栅极绝缘层3。其中高k材料包括但不限于氮化物(例如SiN、AlN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物，例如MgO、Al2O3、Ta2O5、TiO2、ZnO、ZrO2、HfO2、CeO2、Y2O3、La2O3)、氮氧化物(如HfSiON)、钙钛矿相氧化物(例如PbZrxTi1-xO3(PZT)、BaxSr1-xTiO3(BST))等。
如图5所示，在有源区1A侧面形成了选择晶体管的多个第一栅电极4、以及在第一栅电极4侧面的侧墙5。首先，刻蚀栅绝缘层3，在有源区1A的侧壁上留下垂直的第一部分、以及在衬底1顶面上留下较短的水平的第二部分。通过PECVD、HDPCVD、MBE、ALD、溅射、电镀、化学镀等方法，在栅绝缘层3上形成了金属材质的多个第一栅电极4，也即在栅绝缘层3第一部分的侧面、以及第二部分的顶面形成了金属栅极4。金属栅极4材质可以包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的氮化物，此外还可进一步掺杂有C、F、N、O、B、P、As等元素以调节功函数从而精确控制选择晶体管的阈值电压。金属栅电极4与栅极绝缘层3之间还优选通过PVD、CVD、ALD等常规方法形成氮化物的阻挡层(未示出)，阻挡层材质为MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。此后，在栅极4侧面先沉积绝缘材料然后各向同性刻蚀形成了栅极侧墙5。如图5所示，栅极4形成在有源区1A的至少两侧上也即可以为双栅结构，但是在其他实施例中，栅极4实际可以环绕有源区1A而形成环栅结构，或者为围绕有源区1A分布的多个栅极(其数目例如3、4、6、8等等)，如此可以使得有源区1A中电场分布更加精确可控，从而提高了选择晶体管的性能。此外，在图5中金属栅极4高度要低于有源区1A，这是为了后续形成选择晶体管的漏区便利。自然，金属栅极4高度也可以与有源区1A齐平。
如图6所示，在沟槽1T露出的衬底1中形成共用的源区1S。可以通过离子注入掺杂而形成源区1S，以及优选地进一步在表面形成金属硅化物(未示出)以降低接触电阻。金属硅化物例如NiSi2-y、Ni1-xPtxSi2-y、CoSi2-y或Ni1-xCoxSi2-y，其中x均大于0小于1，y均大于等于0小于1。在此过程中，由于后续存储晶体管串的垂直沟道是形成在有源区1A之上漏极的上方而使得衬底受到漏极保护，同时在之前图3所示刻蚀有源区过程中衬底受到硬掩模层2的保护，因此不存在过刻蚀衬底1的问题，降低了表面缺陷、提高了沟道区性能，从而提高了选择晶体管以及存储晶体管的器件可靠性。
如图7所示，在器件之上形成第一层间介质层(ILD)6。通过旋涂、印刷、喷涂等工艺，形成低k材料的ILD6，低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。优选地，采用CMP、回刻等工艺平坦化ILD6直至暴露硬掩模图形2P。
如图8所示，去除硬掩模图形2P，在ILD6中留下沟槽6T。针对硬掩模层图形2P材料，可以选用合适的湿法腐蚀液，例如热磷酸去除氮化硅材质的2P，或者选用合适的干法去除工艺，例如氧等离子干法刻蚀以去除非晶碳材质的2P(该方法可以有效提高刻蚀去除的洁净度、避免膜层2P残留，随后可以采用HF基腐蚀液清洗以去除原生的氧化硅薄膜)。优选地，增大侧向刻蚀速率或者选用合适的刻蚀掩模，使得沟槽6T的宽度大于有源区1A的宽度。优选地，沟槽6T横向宽度至少大于上方垂直沟道层横向宽度的1.5倍、并优选2～4倍。
如图9所示，在沟槽6T中填充形成选择晶体管的漏区1D。采用MBE、ALD等外延工艺，或者PECVD、HDPCVD、MOCVD等沉积工艺，在沟槽6T中填充半导体材料形成漏区1D，其材质可以与有源区1A、衬底1相同或相近，例如Si(多晶或单晶)、SiGe、Si:C。优选地，沉积、外延工艺同时采用原位掺杂，也即通入SiH4等原料气同时也通入硼烷、磷烷等含掺杂剂原子的气体，由此形成了掺杂的n+或p+型漏区1D。此外，也可以沉积完成之后，选用离子注入等工艺形成掺杂漏区。如图8所示和所述，沟槽6T的宽度大于有源区1A的宽度从而使得漏区1D的宽度大于有源区1A的宽度，可以使得选择晶体管的漏区面积增大，避免了在选择晶体管上方形成存储晶体管时由于刻蚀掩模扭曲变形而导致垂直沟道区错位、存储晶体管与下方选择晶体管的失配(mismatch)问题。
如图10所示，在整个器件上(也即漏区1D和ILD6的顶部上)交替形成第一材料层7A与第二材料层7B的堆叠结构7。堆叠结构7的选自以下材料的组合并且至少包括一种绝缘介质：如氧化硅、氮化硅、非晶碳、类金刚石无定形碳(DLC)、氧化锗、氧化铝、等及其组合。第一材料层7A具有第一刻蚀选择性，第二材料层7B具有第二刻蚀选择性并且不同于第一刻蚀选择性。在本发明一个优选实施例中，叠层结构7A/7B均为绝缘材料，层7A/层7B的组合例如氧化硅与氮化硅的组合、氧化硅与多晶硅或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等等。在本发明另一优选实施例中，层7A与层7B在湿法腐蚀条件或者在氧等离子干法刻蚀条件下具有较大的刻蚀选择比(例如大于5:1)。层7A、层7B的沉积方法包括PECVD、LPCVD、HDPCVD、MOCVD、MBE、ALD、热氧化、蒸发、溅射等各种工艺。
如图11所示，刻蚀堆叠结构7直至露出衬底漏区1D，形成垂直穿通堆叠结构的孔槽7T以用于定义存储晶体管串的垂直沟道区。优选地，采用RIE或等离子干法刻蚀各向异性刻蚀层7A/层7B的堆叠结构7，露出漏区1D以及其上交替堆叠的层7A/层7B的侧壁。更优选地，控制各向异性刻蚀堆叠结构7的工艺条件以使得横向刻蚀速度显著小于纵向刻蚀速度而得到高深宽比(例如深宽比AR大于等于10:1)的垂直的深孔或深槽7T。平行于衬底1表面切得的孔槽7TP的截面形状可以为矩形、方形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边形等等各种几何形状。
如图12所示，在孔槽7T中形成垂直沟道层8。沟道层8的材质可以包括单晶硅、非晶硅、多晶硅、微晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料，沉积工艺如上所述。在本发明图12所示一个实施例中，沟道层8的沉积方式为局部填充孔槽7T的侧壁而形成为具有空气隙的中空柱形。在本发明图中未示出的其他实施例中，选择垂直沟道层8的沉积方式以完全或者局部填充孔槽7T，形成实心柱、空心环、或者空心环内填充绝缘层(未示出)的核心-外壳结构。沟道层8的水平截面的形状与孔槽7T类似并且优选地共形，可以为实心的矩形、方形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边形等等各种几何形状，或者为上述几何形状演化得到的空心的环状、桶状结构(并且其内部可以填充绝缘层)。垂直沟道层8的下方部分用作存储单元晶体管的源极8S。
如图13所示，形成存储串的漏区8D。优选地，对于空心的柱状沟道层8结构，可以进一步在沟道层8内侧填充绝缘隔离层9，例如通过LPCVD、PECVD、HDPCVD等工艺形成例如氧化硅材质的层9，用于支撑、绝缘并隔离沟道层8。此后，在沟道层8顶部沉积漏区8D。优选地，采用与沟道层8材质相同或者相近(例如与Si相近的材质SiGe、SiC等，以便微调晶格常数而提高载流子迁移率，从而控制单元器件的驱动性能)的材质沉积在孔槽7T的顶部而形成存储器件单元晶体管的漏区8D。自然，如果与图13所示不同，沟道层8为完全填充的实心结构，则沟道层8在整个器件顶部的部分则构成相应的漏区8D而无需额外的漏区沉积步骤。
如图14所示，选择性刻蚀以移除第二材料层7B，直至暴露选择晶体管(具体地，暴露ILD6和漏极1D)，在选择晶体管的ILD6上留下由第一材料层7A、沟道层8、绝缘隔离层9构成的分立的垂直结构。根据层7A/层7B的材质不同，可以选择湿法腐蚀液以各向同性地刻蚀去除层7B。具体地，对于层7B材质而言，针对氧化硅材质采取HF基腐蚀液，针对氮化硅材质采用热磷酸腐蚀液，针对多晶硅或非晶硅材质采用KOH或TMAH等强碱腐蚀液。另外还可以针对非晶碳、DLC等碳基材质的层7B而选用氧等离子干法刻蚀，使得O与C反应形成气体而抽出。进一步地，采用各向异性的干法刻蚀工艺，例如等离子干法刻蚀、RIE等，沿字线WL延伸方向刻蚀留下的第一材料层7A，形成沿WL方向的条带状结构。去除层7B之后，在多个第一材料层7A之间留下了横向(平行于衬底表面的水平方向)的多个凹槽，以用于稍后形成控制电极。值得注意的是，在本发明一个实施例中，如图14所示，为了更好地选择性刻蚀去除横向的层7B，可以先采用各向异性的刻蚀工艺形成暴露ILD6的多个垂直开口或沟槽(图中并未标注字号)，随后从垂直开口或沟槽的侧壁开始侧向腐蚀以完全去除横向的层7B。
如图15所示，在横向凹槽之中形成存储晶体管的栅极介质层堆叠结构10。沉积方法包括PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、溅射等。图中未示出的是，层10优选地进一步包括多个子层，例如隧穿层、存储层、阻挡层。其中隧穿层包括SiO2或高k材料，其中高k材料包括但不限于氮化物(例如SiN、AlN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物，例如MgO、Al2O3、Ta2O5、TiO2、ZnO、ZrO2、HfO2、CeO2、Y2O3、La2O3)、氮氧化物(如HfSiON)、钙钛矿相氧化物(例如PbZrxTi1-xO3(PZT)、BaxSr1-xTiO3(BST))等，隧穿层可以是上述材料的单层结构或多层堆叠结构。存储层是具有电荷俘获能力的介质材料，例如SiN、HfO、ZrO等及其组合，同样可以是上述材料的单层结构或多层堆叠结构。阻挡层可以是氧化硅、氧化铝、氧化铪等介质材料的单层结构或多层堆叠结构。在本发明一个实施例中，栅极介质层堆叠结构10例如是氧化硅、氮化硅、氧化硅组成的ONO结构。接着，沉积填充形成栅极导电层11。栅极导电层11可以是多晶硅、多晶锗硅、或金属，其中金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的氮化物，栅极导电层11中还可掺杂有C、F、N、O、B、P、As等元素以调节功函数。栅极介质层10与栅极导电层11之间还优选通过PVD、CVD、ALD等常规方法形成氮化物的阻挡层(未示出)，阻挡层材质为MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。同样地，层11可以是单层结构也可以是多层堆叠结构。此时，多个栅极导电层11上下的第一材料层7A为绝缘的介电质材料，因此构成了栅极导电层11之间的绝缘隔离层。
如图16所示，在整个器件上形成第二层间介质层(ILD)13。ILD13的形成工艺以及材料与ILD6类似。优选地，采用CMP、回刻等方法平坦化ILD13直至暴露第一材料层7A。
此外，还可以进一步采用如图1至图9所示的方法，在存储串的垂直沟道8上方进一步形成上层的选择晶体管(未示出)以构成BiCS结构。但是根据本发明第一实施例的步骤，所形成的三维器件结构如图16所示，包括在垂直方向上至少部分地重叠的多个存储单元晶体管和多个选择晶体管，其中每一个选择晶体管包括沿垂直方向分布的第一漏极1D、有源区1A(包含在靠近金属栅极4的侧面上的第一沟道层)、共用源极1S，以及分布在有源区周围的金属栅极4，金属栅极4可以是多栅极结构(优选对称分布)也可以是环状栅极结构；每一个存储单元晶体管包括垂直于衬底表面分布的沟道层8，多个层间绝缘层7A与多个栅极堆叠结构10/11，沿着所述沟道层8的侧壁交替层叠，第二漏极8D位于所述沟道层8的顶部。其中，栅极堆叠结构包括栅极介质层10和栅极导电层11，栅极介质层10进一步包括隧穿层、存储层、阻挡层，栅极介质层10包围了栅极导电层11的底部以及侧壁。其他具体布置和材料特性、形成工艺如上所述。
图17至图24示出了根据实施例2的采用后栅工艺形成多栅的选择晶体管并且在其上形成存储晶体管串的方法各个步骤的剖视图。
如图17所示，提供如前所述的衬底1。优选地，在如前所述的衬底1中形成位线1BL，可以通过离子注入形成高掺杂的低阻位线1BL，例如n+掺杂。位线1BL起到了图1至图16中共用源极1S的作用。
如图18所示，在衬底1上交替形成第一掩模层2A与第二掩模层2B的堆叠结构2。堆叠结构2的选自以下材料的组合并且至少包括一种绝缘介质：如氧化硅、氮化硅、非晶碳、类金刚石无定形碳(DLC)、氧化锗、氧化铝、等及其组合。第一掩模层2A具有第一刻蚀选择性，第二掩模层2B具有第二刻蚀选择性并且不同于第一刻蚀选择性。在本发明一个优选实施例中，叠层结构2A/2B均为绝缘材料，层2A/层2B的组合例如氧化硅与氮化硅的组合、氧化硅与多晶硅或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等等。在本发明另一优选实施例中，层2A与层2B在湿法腐蚀条件或者在氧等离子干法刻蚀条件下具有较大的刻蚀选择比(例如大于5:1)。层2A、层2B的沉积方法包括PECVD、LPCVD、HDPCVD、MOCVD、MBE、ALD、热氧化、蒸发、溅射等各种工艺。本发明一个优选实施例中，层2A为两个，层2B为一个，且层2B厚度大于层2A厚度(例如层2B厚度大于等于层2A厚度的2倍，并优选10～100nm)。
如图19所示，刻蚀堆叠结构2，形成直至暴露衬底1(表面的1BL)的通孔2T。刻蚀优选各向异性干法刻蚀，例如采用碳氟基刻蚀气体的等离子干法刻蚀或RIE。
如图20所示，在通孔2T中形成如前所述的选择晶体管的有源区1A。例如通过外延或者CVD沉积方法，形成与衬底1材质相同或相近的有源区1A，例如单晶或多晶Si。进一步优选地，与图8、9类似，可以扩大通孔2T顶部宽度以便于形成较宽的漏极1D。
如图21所示，选择性去除第二掩模层2B，在第一掩模层2A之间留下了横向的凹槽2R。刻蚀可以是湿法腐蚀，例如采用热磷酸针对氮化硅材质，或者HF基腐蚀液针对氧化硅材质；也可以是各向同性的干法刻蚀，例如氧等离子体刻蚀针对非晶碳材质的层2B。此后，刻蚀定义字线区域，也即通过刻蚀控制了剩下的层2A的横向宽度。
如图22所示，在横向的凹槽2R中填充形成选择晶体管的栅极绝缘层3和金属栅极4以及任选的栅极侧墙5。层3、4材质和工艺均如实施例1所述。优选地，回刻(etch-back)或者各向异性垂直刻蚀，直至暴露层2A的侧壁。与图6相同，金属栅极4也是双栅或者环绕多栅结构。
如图23所示，与图9类似，在整个器件上沉积与实施例1中相似的ILD层6，并优选地平坦化直至暴露漏极1D。
如图24所示，与图10类似，在整个器件上沉积第一材料层7A与第二材料层7B构成的堆叠结构7，以便形成后续的BiCS结构。此后步骤与图11至图16相似，不再赘述。
如图25所示，在最后形成的器件结构中，与图16类似的，所形成的三维器件结构如图16所示，包括在垂直方向上至少部分地重叠的多个存储单元晶体管和多个选择晶体管，其中每一个选择晶体管包括沿垂直方向分布的第一漏极1D、有源区1A(包含在靠近金属栅极4的侧面上的第一沟道层)、共用源极1S，以及分布在有源区周围的金属栅极4，金属栅极4可以是多栅极结构(优选对称分布)也可以是环状栅极结构；每一个存储单元晶体管包括垂直于衬底表面分布的沟道层8，多个层间绝缘层7A与多个栅极堆叠结构10/11，沿着所述沟道层8的侧壁交替层叠，第二漏极8D位于所述沟道层8的顶部。其中，栅极堆叠结构包括栅极介质层10和栅极导电层11，栅极介质层10进一步包括隧穿层、存储层、阻挡层，栅极介质层10包围了栅极导电层11的底部以及侧壁。其他具体布置和材料特性、形成工艺如上所述。
依照本发明的三维半导体存储器件及其制造方法，在包括垂直沟道的存储单元串堆叠下方形成多栅MOSFET以用作选择晶体管，提高了栅极阈值电压控制特性、降低了关态泄漏电流，避免了对衬底过刻蚀，有效提高了器件可靠性。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构或方法流程做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (9)

1.一种三维半导体器件，包括在垂直方向上至少部分地重叠的多个存储单元晶体管和多个选择晶体管，
其中，每一个选择晶体管包括沿垂直方向分布的第一漏极、有源区、形成在衬底中的共用源极，以及分布在有源区周围的金属栅极，每一个选择晶体管包括栅极绝缘层，所述栅极绝缘层包围了所述金属栅极的底部以及侧壁；
其中，每一个存储单元晶体管包括垂直于衬底表面分布的沟道层，多个层间绝缘层与多个栅极堆叠结构沿着所述沟道层的侧壁交替层叠，第二漏极位于所述沟道层的顶部；
其中，所述沟道层与所述第一漏极电连接。
2.根据权利要求1所述的三维半导体器件，其中，所述金属栅极是多栅极结构或者环状栅极结构。
3.根据权利要求1所述的三维半导体器件，其中，所述第一漏极的横向尺寸大于等于所述沟道层的横向尺寸。
4.根据权利要求1所述的三维半导体器件，其中，多个栅极堆叠结构的每一个包括由隧穿层、存储层、阻挡层构成的栅极介质层。
5.一种三维半导体器件的制造方法，包括步骤：
在衬底上形成选择晶体管的有源区；
在有源区周围形成选择晶体管的栅极绝缘层和金属栅极，所述栅极绝缘层包围了所述金属栅极的底部以及侧壁；
在选择晶体管上形成第一材料层与第二材料层的堆叠结构；
刻蚀堆叠结构形成垂直的多个孔槽；
在每一个孔槽中形成存储单元晶体管的沟道层；
选择性去除第二材料层，在第一材料层之间留下多个横向凹槽；
在多个横向凹槽中形成多个栅极堆叠结构。
6.根据权利要求5所述的方法，其中，形成有源区的步骤包括：
a)刻蚀衬底形成垂直分布的多个有源区；或者
b)在衬底上形成第一掩模层与第二掩模层的掩模堆叠，刻蚀掩模堆叠形成通孔，在通孔中沉积形成有源区。
7.根据权利要求6所述的方法，其中，进一步包括：
a1)形成金属栅极之后，在衬底上形成层间介质层，刻蚀层间介质层形成露出有源区的开口，在开口中形成第一漏极；或者
b1)形成金属栅极之前，在掩模堆叠顶部形成露出有源层的开口，在开口中形成第一漏极。
8.根据权利要求7所述的方法，其中，所述第一漏极的横向尺寸大于等于所述露出有源层的开口的横向尺寸。
9.根据权利要求5所述的方法，其中，多个栅极堆叠结构的每一个包括由隧穿层、存储层、阻挡层构成的栅极介质层。
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