JP2009038201A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】基板2上に、中心軸Mが基板2面と垂直方向に形成されてなる筒型の基柱3と、基柱3の上部と下部に、中心軸Mを中心とする同心形状に形成された第1導電型からなるソース・ドレイン拡散層4a,4bと、ソース・ドレイン拡散層4a,4bに挟まれた基柱3の中間部に形成された第1導電型からなるボディ層と、基柱3の側面にゲート絶縁膜6を介して形成されたフロントゲート電極7とを備えたことを特徴とする。また、第2導電型からなるバックゲート電極8が、基柱3の内側に上部から下部まで貫通する柱状に形成されてなることとする。
【選択図】図1
Description
図11に示す如く、SOI−CMOS(Complementary MOS)トランジスタ101は、SOIウェーハからなる基板102上に形成されている。基板102は、単結晶シリコンからなるウェーハ本体102aと、埋め込み酸化膜102bと、シリコン層102cとが順次積層されてなるものである。
そして、SOI−CMOSトランジスタ101は、シリコン層102cに形成されたソース領域103およびドレイン領域104と、ソース領域103及びドレイン領域104の間に配置されたボディ領域105と、ボディ領域105の上に形成された酸化シリコンからなるゲート絶縁膜106と、ゲート絶縁膜106上に形成されたポリシリコンからなるゲート電極107とから概略構成されている。
ソース領域103及びドレイン領域104は、シリコン層102cにN型不純物がイオン注入された不純物拡散領域であり、一方、ボディ領域105は、シリコン層102cにP型不純物がイオン注入された不純物拡散領域である。
また、ゲート電極107の両側には窒化シリコンからなるサイドウォール108が形成されている。更に、ゲート電極107及びシリコン層102cを覆うように酸化シリコンかからなる層間絶縁膜109が積層されている。更にまた、層間絶縁膜109には、ゲート電極107、ソース領域103及びドレイン領域104にそれぞれ接続されるコンタクトプラグ110a、110b、110cが形成されている。
しかし、SOIウェーハは、従来の単結晶シリコンウェーハに比べて高価なので、従来の単結晶シリコンウェーハを使用しつつ、SOI−CMOSトランジスタと同等の特性を有するトランジスタが必要とされている。また、SOIウェーハの短所として、埋め込み酸化膜とシリコン層との熱伝導度が大きく異なり、セルフヒーティング効果の問題がある。そこで、トランジスタによって発生した熱を効率的に、通常の基板と同様に放熱させられるトランジスタが必要とされている。
さらに、従来のトランジスタの設計資産を活かし、キャパシタレスDRAMのメモリーセル等に使用されるフローティングボディ型トランジスタなどにも応用できる構造が必要とされている。この構造は、基板領域とボディ領域とを分離でき、インパクトイオン化された正孔を多く蓄積できるが、この構造を作製するには、従来のイオン注入によるドーパントの混入方法は難しいという問題がある。
そこで、このままムーアの法則を最後まで維持しながら、ON電流も維持もしくは向上させる量産技術の開発が必要とされている。このためには、厳密なドーパントの分布の制御とゲートコントロール性を向上させる構造が必要である。そのために、ドーパントの分布をナノメートル単位で制御したソース領域、ドレイン領域及びボディ領域を形成し、各領域の厳密な切り分けができなければならない。
一方、ボディ領域にチャネルを形成すると、小さなゲート領域だけで電流をコントロールできなくなり、短チャネル効果が発生する。そのため、シリコンのボディ領域全体にチャネルを形成するには、大きなゲート領域を確保した上で電流をコントロールし、短チャネル効果を抑制する必要がある。しかし、これまでのオールアラウンド型ゲートのトランジスタであるプレーナ型は、製造工程が複雑になる。
図12に示す如く、従来のSGTトランジスタ201は、円柱(ピラー)形状のシリコン層203の上部と下部にソース・ドレイン領域204a、204bを設け、ソース・ドレイン領域204a、204bの間にボディ領域205を設け、シリコン層203の外周にボディ領域205を覆うゲート絶縁膜206を介してゲート電極207を設けた構造となっている。
ソース・ドレイン領域204a、204bは、シリコン層203にN型不純物がイオン注入された不純物拡散領域であり、一方、ボディ領域205は、シリコン層203にP型不純物がイオン注入された不純物拡散領域である。
そして、SOI基板を使用せずに、低コストで、寄生容量の低減、ラッチアップフリー、接合リークの低減、短チャネル効果の抑制を行えるSOI同等のトランジスタの実現を可能としたことで本発明を完成させた。
すなわち、本発明は以下の(1)〜(16)から構成される。
(2)また、本発明の半導体装置においては、前記基柱の中心軸が前記基板面と垂直であり、前記ソース・ドレイン拡散層が前記中心軸を中心とする同心形状であることとする。
(3)また、本発明の半導体装置においては、前記ボディ層は、前記ソース・ドレイン拡散層と同心形状であることとする。
(4)また、本発明の半導体装置においては、前記基柱は、横断面において幅厚が一定であり、縦断面において高さが一定であることとする。
(5)また、本発明の半導体装置においては、前記ゲート絶縁膜は、膜厚が一定であることとする。
(6)また、本発明の半導体装置においては、前記基柱の各層における同心形状は、前記中心軸を中心とする円形であることとする。
(7)また、本発明の半導体装置においては、前記基柱の内部に形成されてなり、前記ソース・ドレイン拡散層および前記ボディ層とPN接合された第2導電型からなるバックゲート電極を備えたこととする。
(8)また、本発明の半導体装置においては、前記フロントゲート電極が、前記基柱の外側に配置され、前記バックゲート電極が、前記基柱の内側に上部から下部まで貫通する柱状に形成されてなることとする。
(9)また、本発明の半導体装置においては、前記ボディ層の表面層において、前記バックゲート電極とのPN接合界面における前記バックゲート電極のシリコン層と前記ボディ層の結晶軸が平行であることとする。
(10)また、本発明の半導体装置においては、前記フロントゲート電極は、前記ボディ層に対して同じ高さに同じ膜厚で形成されてなることとする。
(11)また、本発明の半導体装置においては、下部の前記ソース・ドレイン拡散層の底部に、前記基柱の外周面よりも外側に延びた引出電極部を有することとする。
(12)また、本発明の半導体装置においては、前記フロントゲート電極に配線された第1配線と、前記引出電極部に配線された第2配線とが、前記基柱の外側に対称的に配置されて形成されてなることとする。
(13)また、本発明の半導体装置においては、上部の前記ソース・ドレイン拡散層に配線された第3配線が、前記基柱の上方に配置されて形成されてなることとする。
(14)また、本発明の半導体装置においては、前記バックゲート電極が、前記基板面に対して垂直方向に複数並列に設けられ、前記バックゲート電極それぞれの間における上部の前記ソース・ドレイン拡散層にキャパシタンスが設けられたこととする。
(15)また、本発明の半導体装置においては、第2導電型からなるバックゲート電極が、前記基柱の外側に配置され、前記フロントゲート電極が、前記基柱の内側に上部から下部まで貫通する柱状に形成されてなることとする。
(16)また、本発明の半導体装置においては、前記フロントゲート電極が、前記基板面に対して垂直方向に複数並列に設けられ、前記バックゲート電極それぞれの間における上部の前記ソース・ドレイン拡散層にキャパシタンスが設けられたこととする。
(17)本発明の半導体装置の製造方法は、基板上に、上部のソース・ドレイン層となる第1導電型の第1半導体膜と、チャネル領域を含むボディ層となる第1導電型の第2半導体膜と、下部のソース・ドレイン層となる第1導電型の第3半導体膜とを順次形成する工程と、前記第3半導体膜と第2半導体膜と前記第1半導体膜の中心軸部を除去して、前記第3半導体膜の上部から前記第1半導体膜の下部まで貫通する柱状の穴を形成し、前記穴に第2導電型からなるバックゲート電極を形成する工程と、前記第3半導体膜と前記第2半導体膜と前記第1半導体膜の一部とをパターニングして、断面視略凸状に形成するとともに、前記基板の基板面を平面視したときに中心軸を中心に同心形状に成形することによって筒型の基柱を形成する工程と、少なくとも前記ボディ層の外側面を覆うようにゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記ボディ層の外周部にフロントゲート電極を形成する工程と、を具備してなることを特徴とする。
(18)また、本発明の半導体装置の製造方法は、基板上に、上部のソース・ドレイン層となる第1導電型の第1半導体膜と、チャネル領域を含むボディ層となる第1導電型の第2半導体膜と、下部のソース・ドレイン層となる第1導電型の第3半導体膜とを順次形成する工程と、前記第3半導体膜と第2半導体膜と前記第1半導体膜の中心軸部を除去して、前記第3半導体膜の上部から前記第1半導体膜の下部まで貫通する柱状の穴を形成し、前記穴の内側面に少なくとも前記ボディ層の内側面を覆うようにゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記ボディ層の内周部にフロントゲート電極を形成する工程と、前記第3半導体膜と前記第2半導体膜と前記第1半導体膜の一部とをパターニングして、断面視略凸状に形成するとともに、前記基板の基板面を平面視したときに中心軸を中心に同心形状に成形することによって筒型の基柱を形成する工程と、前記基柱の外側面に第2導電型からなるバックゲート電極を形成する工程と、を具備してなることを特徴とする。
しかも、SOI基板を使用しないので、埋め込み酸化膜とシリコン層の熱伝導度が、大きく異なることによるセルフヒーティング効果の問題を解消できる。そこで、トランジスタによって発生した熱を効率的に、通常の基板と同様に放熱できる通常基板を使用した縦型MOS構造となる。その他に、DRAMのメモリーセルへ応用すると、接合リーク電流も低減可能であり、時間当たりのリフレッシュ回数を削減できる。
また、従来のプレーナ型のゲート高さと同じくらいに縦型MOSの高さを製造できれば、プレーナ型トランジスタに取って代わるトランジスタ構造になる。ゲートでチャネル領域全体を取り囲むことにより、FinFETやSGTのようにショートチャネル効果を抑制でき、結晶成長時のドーパント混入によって、イオン注入による製造より非常に短チャネルのトランジスタを作製することができる。しかも、PN接合の計算が階段型のためトランジスタの設計が容易となる。
従来のSGT構造では、チャネル長が変化しても閾値が変化しないように、ソース、ドレイン、LDD(Lightly Doped Drain)、Pocket、ボディ層のドーピング濃度を設定しなければならなかった。しかし、縦型MOSの場合は、シリコン層厚も閾値に関係してくるため、このシリコン層厚の変化に対して大きく閾値を変化させないためには、シリコン層厚を維持しなければならない。このことから、チャネルを形成するシリコン層が、筒型で断面が同心形状になる構造が良い。
逆に、同一チャネル長においては、任意の閾値電圧を実現させるために、シリコン層厚を自在に変更させて実現することができる。このことは、従来のイオン注入では複数回のイオン注入工程が必要であったところが、本発明における半導体装置では一回のエッチング加工工程によって実現できる利点がある。
これまでのSGT構造の設計では、シリコン層厚とチャネル幅が変化しても同じ閾値電圧を維持するために、設計が複雑になっていた。このことから、良好なトランジスタ特性を維持しながら、効率的な単位ウェーハ面積当たりの高いON電流を得るには、本発明の半導体装置のように同心円状のドーナツ状のチャネル幅の長い構造が必要である。しかも、高いON電流を縦型MOSトランジスタにおいて実現できる。この結果、PRAM(相変化メモリ)などのON電流を多く必要なメモリーセルに適したトランジスタ構造になっている。
ただし、このトランジスタのソース・ドレイン拡散層、ボディ層はすべて第1導電型半導体とする。ボディ層が第1導電型と異なる第2導電型であるとバイポーラトランジスタになり、バックゲート電極からボディ層に電流が流れてしまうからである。
そこで、内側と外側のゲート構造を異なる構造にし、内側の逆バイアス接合ゲートは動的に閾値電圧を変更し、外側ゲートで通常のトランジスタのゲート動作をさせる。このことによって、高速・低消費電力のトランジスタを構成することができ、改良型SGTとして使用できる。以上のことから、プロセスマージンに幅があり、プロセス精度を緩和できる内側ゲート構造が縦型トランジスタ構造に適している。
具体的には、従来のSGT構造では、チャネル長が変化しても閾値が変化しないように、ソース、ドレイン、LDD、Pocket、ボディ層のドーピング濃度を設定しなければならなかった。しかし、縦型MOSの場合は、シリコン層厚も閾値に関係してくるため、このシリコン層厚の変化に対して大きく閾値を変化させないためには、シリコン層厚を維持しなければならない。このことから、チャネルを形成するシリコン層が、筒型で断面が同心形状になる構造が良い。
逆に、同一チャネル長においては、任意の閾値電圧を実現させるために、シリコン層厚を自在に変更させて実現することができる。このことは、従来のイオン注入では複数回のイオン注入工程が必要であったところが、本発明における半導体装置では一回のエッチング加工工程によって実現できる利点がある。
本実施形態の半導体装置の基本例について、図1、2を参照して説明する。図1は本実施形態の半導体装置(トランジスタSGTJ)の主要部分の構造を示す斜視図である。また図2(a)は、図1のA−A’線に対応する断面図であって半導体基板の基板面を平面視する方向からみた断面図であり、図2(b)は、図1のB−B’線に対応する断面図である。
図1に示す半導体装置1は、基板2上に、中心軸Mが基板2面と垂直方向に形成されてなる筒型の基柱3と、基柱3の上部と下部に、中心軸Mを中心とする同心形状に形成された第1導電型からなるソース・ドレイン拡散層4a,4bと、基柱3の中央部にソース・ドレイン拡散層4a,4bに挟まれて形成された第1導電型からなるボディ層5(図2参照)と、基柱3の外側面にゲート絶縁膜6を介してボディ層5を覆うように形成されたフロントゲート電極7と、基柱3の内側面に上部から下部まで貫通する柱状に形成されてなり、ソース・ドレイン拡散層4a,4bおよびボディ層5とPN接合された第2導電型からなるバックゲート電極8と、から概略構成されている。
従来のSGT構造では、チャネル長が変化しても閾値が変化しないように、ソース、ドレイン、LDD、Pocket、ボディ層のドーピング濃度を設定しなければならなかった。しかし、縦型MOSの場合は、シリコン層厚も閾値に関係してくるため、このシリコン層厚の変化に対して大きく閾値を変化させないためには、シリコン層厚を維持しなければならない。このことから、チャネルを形成するシリコン層が、筒型で断面が同心形状になる構造が良い。
逆に、同一チャネル長においては、任意の閾値電圧を実現させるために、シリコン層厚を自在に変更させて実現することができる。このことは、従来のイオン注入では複数回のイオン注入工程が必要であったところが、本発明における半導体装置では一回のエッチング加工工程によって実現できる利点がある。
ただし、このトランジスタのソース・ドレイン拡散層4a,4b、ボディ層5はすべて第1導電型半導体とする。ボディ層5が第1導電型と異なる第2導電型であるとバイポーラトランジスタになり、バックゲート電極8からボディ層5に電流が流れてしまうからである。
そこで、内側と外側のゲート構造を異なる構造にし、内側の逆バイアス接合ゲートは動的に閾値電圧を変更し、外側ゲートで通常のトランジスタのゲート動作をさせる。このことによって、高速・低消費電力のトランジスタを構成することができ、改良型SGTとして使用できる。以上のことから、プロセスマージンに幅があり、プロセス精度を緩和できる内側ゲート構造が縦型トランジスタ構造に適している。
これまでのSGT構造の設計では、シリコン層厚とチャネル幅が変化しても同じ閾値電圧を維持するために、設計が複雑になっていた。このことから、良好なトランジスタ特性を維持しながら、効率的な単位ウェーハ面積当たりの高いON電流を得るには、本発明の半導体装置のように同心円状のドーナツ状のチャネル幅の長い構造が必要である。しかも、高いON電流を縦型MOSトランジスタにおいて実現できる。この結果、PRAM(相変化メモリ)などのON電流を多く必要なメモリーセルに適したトランジスタ構造になっている。
このようにすることで、チャネルが形成される領域(ボディ層5)が同心形状となり、外形寸法を拡大することなくトランジスタのゲート幅を拡大し、オン電流を増加させることが可能となる。
また、ボディ層5を取り囲むように覆うゲート絶縁膜6も、膜厚が一定であることが好ましい。更に、ゲート絶縁膜6を覆うフロントゲート電極7も、ボディ層5に対して同じ高さに配置され、同じ膜厚で形成されていることが好ましい。
基板2面を平面視する方向からみた断面形状は特に限定されない。図2に示す如く円形の他に、図8に示す如く三角形であってもよいし、図9に示す如く四角形などであってもよい。
寄生容量などの関係から、基板2に対して平行方向のフロントゲート電極7の幅も性能向上に重要な要素であるため、ボディ層5から突き出たソース・ドレイン拡散層4a,4bを、フロントゲート電極7から大きく離すことが重要であり、ソース・ドレイン拡散層4a,4bを基板2の垂直方向に長くし、フロントゲート電極7と大きく離すことが好ましい。
ただし、ボディ層55もソース・ドレイン拡散層54a,54bと同心形状であることが好ましく、フロントゲート電極58が囲む基柱53の横断面において幅厚を一定にし、縦断面において高さが一定にすることが好ましい。更にゲート絶縁膜56の膜厚も一定にすることが好ましい。
ただし、ボディ層65もソース・ドレイン拡散層64a,64bと同心形状であることが好ましく、フロントゲート電極68が囲む基柱63の横断面において幅厚を一定にし、縦断面において高さが一定にすることが好ましい。更にゲート絶縁膜66の膜厚も一定にすることが好ましい。
逆に、第1導電型からなるソース・ドレイン拡散層4a,4b,54a,54b,64a,64bおよびボディ層5,55,56を、例えばP型不純物がドープされたP型シリコンとし、第2導電型からなるバックゲート電極8,58,68を、例えばN型不純物がドープされたN型シリコンとしてもよい。
更に、基柱3,53,63の内側面にゲート絶縁膜6,56,66が形成され、フロントゲート電極8,58,68がその内側に形成され、バックゲート電極8,58,68が基柱3,53,63の外側面に形成され、ゲート電極の機能が逆になっていてもよい。
図3には、図1、2に示した半導体装置1の具体的な形態の一例を示す。図3に示す半導体装置11は、基板12上に、中心軸M´が基板12面と垂直方向に形成されてなる筒型の基柱18と、基柱18の上部と下部に、中心軸M´を中心とする同心形状に形成されたN+型(第1導電型)からなるソース層15aおよびドレイン層13aと、基柱18の中央部にソース層15aとドレイン層13aとに挟まれて形成されたN型(第1導電型)からなるボディ層14aと、基柱18の外側面にゲート絶縁膜19を介してボディ層14aを覆うように形成されたフロントゲート電極20と、基柱18の内側面に上部から下部まで貫通する柱状に形成されてなり、ソース層15a、ドレイン層13aおよびボディ層14aとPN接合されたP型(第2導電型)からなるバックゲート電極17と、から概略構成されている。
ドレイン層13aの下部から外周方向に突き出すように、電極を引き出す引出電極部13c,13dが形成されている。このように、ドレイン層13aの下部と上部を十分に引き離すことによって、ドレイン層13aとゲートとの寄生容量を大幅に低減することができ、同時に電極や配線の引き回しを容易にすることができる。
ポリシリコンの代わりにタングステン(W)等でコンタクトホール22a,22b,22c,22d内が埋め込まれ、コンタクトプラグ23a,23b,23c,23dが形成されていても良い。そして、コンタクトプラグ23a,23b,23c,23dにはそれぞれ配線が接続されている。
フロントゲート電極20に配線された第1配線(コンタクトプラグ23c)と、引出電極部13dに配線された第2配線(コンタクトプラグ23a)とが、基柱18の外側に対称的に配置されて形成されてなることで、寄生容量を小さくすることができる。
また、ソース層15aに配線された第3配線(コンタクトプラグ23b)が、基柱18の上方に配置されて形成されてなることで、寄生容量などの少ない位置に配線することが可能となる。
ボディ層14aも、ソース層15aおよびドレイン層13aと同心形状であることが好ましく、ボディ層14aの表面層において、バックゲート電極17とのPN接合界面における結晶軸が平行であることが好ましい。
基柱18の各層は、横断面において幅厚が一定であり、縦断面において高さが一定であることが好ましい。また、ボディ層14aを取り囲むように覆うゲート絶縁膜19も、膜厚が一定であることが好ましい。更に、ゲート絶縁膜19を覆うフロントゲート電極20も、ボディ層14aに対して同じ高さに配置され、同じ膜厚で形成されていることが好ましい。
なお上述の実施形態ではトランジスタは円柱状の場合を例に説明したが、本発明のSGTJトランジスタはこの形状に限定されるものではない。
例えば、図8,9に示す如く、断面形状が四角形や三角形の同心形状の構造になる四角柱や三角柱などの多角柱も可能である。ただし、フロントゲート電極が囲む基柱の横断面において幅厚を一定にし、縦断面において高さが一定にすることが好ましい。更にゲート絶縁膜の膜厚も一定にすることが好ましい。
更に、ゲート電極についても、基板18の結晶面に対して、垂直方向にゲート電極が複数設けられ、ゲート電極それぞれの間にあるソース層15aにキャパシタンスが設けられていてもよい。このことにより、1つだけのドレイン層13aから複数のゲート電極を使用した多値化DRAMも実現できる。
また更に、基柱18の内側面にゲート絶縁膜19が形成され、フロントゲート電極20がその内側に形成され、バックゲート電極17が基柱18の外側面に形成され、ゲート電極の機能が逆になっていてもよい。
しかも、SOI基板を使用しないので、埋め込み酸化膜とシリコン層の熱伝導度が、大きく異なることによるセルフヒーティング効果の問題を解消できる。そこで、トランジスタによって発生した熱を効率的に、通常の基板と同様に放熱できる通常基板を使用した縦型MOS構造となる。その他に、DRAMのメモリーセルへ応用すると、接合リーク電流も低減可能であり、時間当たりのリフレッシュ回数を削減できる。
また、従来のプレーナ型のゲート高さと同じくらいに縦型MOSの高さを製造できれば、プレーナ型トランジスタに取って代わるトランジスタ構造になる。ゲートでチャネル領域全体を取り囲むことにより、FinFETやSGTのようにショートチャネル効果を抑制でき、結晶成長時のドーパント混入によって、イオン注入による製造より非常に短チャネルのトランジスタを作製することができる。しかも、PN接合の計算が階段型のためトランジスタの設計が容易となる。
次に、図3に示す半導体装置11の製造方法について、図4〜図7を参照して説明する。
この製造方法は、基板上に、基柱の各層となる第1半導体膜、第2半導体膜及び第3半導体膜とを順次形成する工程と、バックゲート電極を形成する工程と、エッチングにより基柱を形成する工程と、ゲート絶縁膜を形成する工程と、フロントゲート電極を形成する工程と、から概略構成されている。
具体的には、まず第3半導体膜15上にレジストを塗布した後、レチクルを使って露光して、第3半導体膜15上にレジストパターンを形成する。その後、このレジストパターンに沿って、異方性のドライエッチングを行い、上から1層目の第3半導体膜15と2層目の第2半導体膜14とを除去し、さらに3層目の第1半導体膜13を除去し、穴16を形成する。
ただし、このトランジスタのドレイン層、ボディ層、ソース層となる第1〜第3半導体膜13〜15は、すべてN型半導体で形成する。ボディ層がP型であるとバイポーラトランジスタになり、バックゲート電極からボディ層に電流が流れてしまうからである。
そこで、内側と外側のゲート構造を異なる構造にし、内側の逆バイアス接合ゲートは動的に閾値電圧を変更し、外側ゲートで通常のトランジスタのゲート動作をさせると、高速・低消費電力のトランジスタを構成することができ、改良型SGTとして使用できる。以上のことから、プロセスマージンに幅があり、プロセス精度を緩和できる内側ゲート構造を形成することが、縦型トランジスタ構造において好ましい。
従来のSGT構造では、チャネル長が変化しても閾値が変化しないように、ソース、ドレイン、LDD、Pocket、ボディ層のドーピング濃度を設定しなければならなかった。しかし、縦型MOSの場合は、シリコン層厚も閾値に関係してくるため、このシリコン層厚の変化に対して大きく閾値を変化させないためには、シリコン層厚を維持しなければならない。このことから、チャネルを形成するシリコン層が、筒型で断面が同心形状になる構造が良い。
逆に、同一チャネル長においては、任意の閾値電圧を実現させるために、シリコン層厚を自在に変更させて実現することができる。このことは、従来のイオン注入では複数回のイオン注入工程が必要であったところが、本発明における半導体装置では一回のエッチング加工工程によって実現できる利点がある。
これまでのSGT構造の設計では、シリコン層厚とチャネル幅が変化しても同じ閾値電圧を維持するために、設計が複雑になっていた。このことから、良好なトランジスタ特性を維持しながら、効率的な単位ウェーハ面積当たりの高いON電流を得るには、本発明の半導体装置のように同心円状のドーナツ状のチャネル幅の長い構造が必要である。しかも、高いON電流を縦型MOSトランジスタにおいて実現できる。この結果、PRAM(相変化メモリ)などのON電流を多く必要なメモリーセルに適したトランジスタ構造になっている。
図6(a)に示す如く、薄膜13bをエッチングによって、ドレイン層13aの下部から外周方向に突き出すように引出電極部13c,13dを形成し、電極を引き出す構造に成形する。このように、ドレイン層13aの下部と上部を十分に引き離すことによって、ドレイン層13aとゲートとの寄生容量を大幅に低減することができ、同時に電極や配線の引き回しを容易にすることができる。
具体的には、図6(b)に示す如く、基柱18および引出電極部13c,13dに対し、CVD法または酸化雰囲気でのアニール等の手段によって、厚み1〜10nm程度の酸化膜を堆積する。酸化雰囲気でのアニールは、酸化炉中で基柱18および引出電極部13c,13dの表面をドライ酸化して、シリコン酸化膜からなるゲート絶縁膜19の形成を行う。CVD法では、TEOS(Tetra ethoxy silane)などの原料ガスを使用して、高誘電率材料のHfO2等のHigh−K膜やSiO2等の絶縁材料を堆積させる。
具体的には、まずゲート絶縁膜19を覆うように、ポリシリコン層をCVD法等によって形成する。そして、ポリシリコン層の上面の凹凸をCMPで平坦化してから、図6(c)に示す如く、ゲート絶縁膜19のうち基柱18の上面に形成されたゲート絶縁膜19aが露出する程度まで、ポリシリコン層をエッチングバックする。更に、基板面12aに接している部分のゲート絶縁膜19b、および電極引出部13c,13dの上に形成されたゲート絶縁膜19cの外側部分も露出するように、エッチングによってポリシリコン層を除去し、ポリシリコン層の残部からなるゲート電極20を形成する。
具体的には、TEOSなどの酸化シリコンのガスソースを使用したCVD法によって、酸化膜を基板12の全面に堆積する。もしくは、低誘電率材料のLow−K材料などをSOG(Spin On Glass)などの方法で成膜してもよい。この酸化膜は個々のデバイスや配線間の層間絶縁膜として機能する。後に続く工程のエッチングむらを少なくするために、層間絶縁膜21の上面をCMPで表面の凹凸を除去して平坦化しておく。
次に、CVDなどによって、P型もしくはN型のドーパント(P,As,B)を混入した非晶質シリコンであるポリシリコンを用いてコンタクトホール22a,22b,22c,22d内を埋め込み、コンタクトプラグ23a,23b,23c,23dを形成する。ポリシリコンの代わりにタングステン(W)等でコンタクトホール22a,22b,22c,22d内を埋め込んでコンタクトプラグ23a,23b,23c,23dを形成しても良い。そして、コンタクトプラグ23a,23b,23c,23dに接続する配線を形成する。
フロントゲート電極20に配線する第1配線(コンタクトプラグ23c)と、引出電極部13dに配線する第2配線(コンタクトプラグ23a)とが、基柱18の外側に対称的に配置し形成することで、寄生容量を小さくすることができる。
また、ソース層15aに配線した第3配線(コンタクトプラグ23b)を、基柱18の上方に配置して形成することで、寄生容量などの少ない位置に配線することが可能となる。
以上のようにして、図3に示す半導体装置11を製造することができる。
例えば、図8,9に示す如く、断面形状が四角形や三角形の同心形状の構造になる四角柱や三角柱などの多角柱も可能である。ただし、フロントゲート電極が囲む基柱の横断面において幅厚を一定にし、縦断面において高さが一定にすることが好ましい。更にゲート絶縁膜の膜厚も一定にすることが好ましい。
更に、ゲート電極についても、基板18の結晶面に対して、垂直方向にゲート電極が複数設けられ、ゲート電極それぞれの間にあるソース層15aにキャパシタンスが設けられていてもよい。このことにより、1つだけのドレイン層13aから複数のゲート電極を使用した多値化DRAMも実現できる。
また更に、基柱18の内側面にゲート絶縁膜19が形成され、フロントゲート電極20がその内側に形成され、バックゲート電極17が基柱18の外側面に形成され、ゲート電極の機能が逆になっていてもよい。
しかも、SOI基板を使用しないので、埋め込み酸化膜とシリコン層の熱伝導度が、大きく異なることによるセルフヒーティング効果の問題を解消できる。そこで、トランジスタによって発生した熱を効率的に、通常の基板と同様に放熱できる通常基板を使用した縦型MOS構造となる。その他に、DRAMのメモリーセルへ応用すると、接合リーク電流も低減可能であり、時間当たりのリフレッシュ回数を削減できる。
また、従来のプレーナ型のゲート高さと同じくらいに縦型MOSの高さを製造できれば、プレーナ型トランジスタに取って代わるトランジスタ構造になる。ゲートでチャネル領域全体を取り囲むことにより、FinFETやSGTのようにショートチャネル効果を抑制でき、結晶成長時のドーパント混入によって、イオン注入による製造より非常に短チャネルのトランジスタを作製することができる。しかも、PN接合の計算が階段型のためトランジスタの設計が容易となる。
図4〜図7に示した工程によって、図3に示す構造の半導体装置(STGJ)11を作製した。
縦軸はドレイン・ソース間電流であり、単位はアンペアAで対数表示である。横軸は内側逆バイアス接合ゲート・ソース間電圧であり、単位はボルトVでリニア表示である。逆バイアス接合ゲートの電圧は、−1.5(V)、−2.5(V)、0(V)で変化させた。
また、本発明の半導体装置は、第四の応用例として、SOIウェーハを使用しない低コストSOIトランジスタ、部分空乏型や完全空乏型のSOIトランジスタ向け資産を活かした集積回路、キャパシタレスDRAMのメモリーセル等に使用されるフローティングボディ型トランジスタなどに好適に適用できる。更に、本発明の半導体装置は、第五の応用例として、ダイ面積で決まる低コストの特定用途向けLSI(ASIC)、CPU、DSP等といった、3次元高集積化によるダイ面積の縮小技術に適用できる。
Claims (18)
- 基板上に形成されてなる筒型の基柱と、
前記基柱の上部と下部に、同心形状に形成された第1導電型からなるソース・ドレイン拡散層と、
前記ソース・ドレイン拡散層に挟まれた前記基柱の中間部に形成された第1導電型からなるボディ層と、
前記基柱の側面にゲート絶縁膜を介して形成されたフロントゲート電極とを備えたことを特徴とする半導体装置。 - 前記基柱の中心軸が前記基板面と垂直であり、前記ソース・ドレイン拡散層が前記中心軸を中心とする同心形状であることを特徴とする請求項1記載の半導体装置。
- 前記ボディ層は、前記ソース・ドレイン拡散層と同心形状であることを特徴とする請求項1または2に記載の半導体装置。
- 前記基柱は、横断面において幅厚が一定であり、縦断面において高さが一定であることを特徴とする請求項1〜3の何れか一項に記載の半導体装置。
- 前記ゲート絶縁膜は、膜厚が一定であることを特徴とする請求項1〜4の何れか一項に記載の半導体装置。
- 前記ソース・ドレイン拡散層における同心形状、または前記ソース・ドレイン拡散層および前記ボディ層における同心形状は、前記中心軸を中心とする円形であることを特徴とする請求項1〜5の何れか一項に記載の半導体装置。
- 前記基柱の内部に形成されてなり、前記ソース・ドレイン拡散層および前記ボディ層とPN接合された第2導電型からなるバックゲート電極を備えたことを特徴とする請求項1〜6の何れか一項に記載の半導体装置。
- 前記フロントゲート電極が、前記基柱の外側に配置され、
前記バックゲート電極が、前記基柱の内側に上部から下部まで貫通する柱状に形成されてなることを特徴とする請求項1〜7の何れか一項に記載の半導体装置。 - 前記ボディ層の表面層において、前記バックゲート電極とのPN接合界面における前記バックゲート電極のシリコン層と前記ボディ層の結晶軸が平行であることを特徴とする請求項1〜8の何れか一項に記載の半導体装置。
- 前記フロントゲート電極は、前記ボディ層に対して同じ高さに同じ膜厚で形成されてなることを特徴とする請求項1〜9の何れか一項に記載の半導体装置。
- 下部の前記ソース・ドレイン拡散層の底部に、前記基柱の外周面よりも外側に延びた引出電極部を有することを特徴とする請求項1〜10の何れか一項に記載の半導体装置。
- 前記フロントゲート電極に配線された第1配線と、前記配線部に配線された第2配線とが、前記基柱の外側に対称的に配置されて形成されてなることを特徴とする請求項1〜11の何れか一項に記載の半導体装置。
- 上部の前記ソース・ドレイン拡散層に配線された第3配線が、前記基柱の上方に配置されて形成されてなることを特徴とする請求項1〜12の何れか一項に記載の半導体装置。
- 前記バックゲート電極が、前記基板面に対して垂直方向に複数並列に設けられ、前記バックゲート電極それぞれの間における上部の前記ソース・ドレイン拡散層にキャパシタンスが設けられたことを特徴とする請求項1〜13の何れか一項に記載の半導体装置。
- 第2導電型からなるバックゲート電極が、前記基柱の外側に配置され、
前記フロントゲート電極が、前記基柱の内側に上部から下部まで貫通する柱状に形成されてなることを特徴とする請求項1〜6の何れか一項に記載の半導体装置。 - 前記フロントゲート電極が、前記基板面に対して垂直方向に複数並列に設けられ、前記バックゲート電極それぞれの間における上部の前記ソース・ドレイン拡散層にキャパシタンスが設けられたことを特徴とする請求項15記載の半導体装置。
- 基板上に、上部のソース・ドレイン層となる第1導電型の第1半導体膜と、チャネル領域を含むボディ層となる第1導電型の第2半導体膜と、下部のソース・ドレイン層となる第1導電型の第3半導体膜とを順次形成する工程と、
前記第3半導体膜と第2半導体膜と前記第1半導体膜の中心軸部を除去して、前記第3半導体膜の上部から前記第1半導体膜の下部まで貫通する柱状の穴を形成し、前記穴に第2導電型からなるバックゲート電極を形成する工程と、
前記第3半導体膜と前記第2半導体膜と前記第1半導体膜の一部とをパターニングして、断面視略凸状に形成するとともに、前記基板の基板面を平面視したときに中心軸を中心に同心形状に成形することによって筒型の基柱を形成する工程と、
少なくとも前記ボディ層の外側面を覆うようにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記ボディ層の外周部にフロントゲート電極を形成する工程と、
を具備してなることを特徴とする半導体装置の製造方法。 - 基板上に、上部のソース・ドレイン層となる第1導電型の第1半導体膜と、チャネル領域を含むボディ層となる第1導電型の第2半導体膜と、下部のソース・ドレイン層となる第1導電型の第3半導体膜とを順次形成する工程と、
前記第3半導体膜と第2半導体膜と前記第1半導体膜の中心軸部を除去して、前記第3半導体膜の上部から前記第1半導体膜の下部まで貫通する柱状の穴を形成し、前記穴の内側面に少なくとも前記ボディ層の内側面を覆うようにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記ボディ層の内周部にフロントゲート電極を形成する工程と、
前記第3半導体膜と前記第2半導体膜と前記第1半導体膜の一部とをパターニングして、断面視略凸状に形成するとともに、前記基板の基板面を平面視したときに中心軸を中心に同心形状に成形することによって筒型の基柱を形成する工程と、
前記基柱の外側面に第2導電型からなるバックゲート電極を形成する工程と、
を具備してなることを特徴とする半導体装置の製造方法。
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