JP2748072B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 77
- 238000004519 manufacturing process Methods 0.000 title description 72
- 239000000758 substrate Substances 0.000 claims description 61
- 239000003990 capacitor Substances 0.000 claims description 55
- 239000012535 impurity Substances 0.000 claims description 41
- 238000000034 method Methods 0.000 claims description 31
- 239000010410 layer Substances 0.000 description 80
- 230000005669 field effect Effects 0.000 description 69
- 229910052581 Si3N4 Inorganic materials 0.000 description 48
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 48
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 35
- 229910052814 silicon oxide Inorganic materials 0.000 description 35
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 32
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 18
- 229910052710 silicon Inorganic materials 0.000 description 18
- 239000010703 silicon Substances 0.000 description 18
- 239000011229 interlayer Substances 0.000 description 15
- 238000010586 diagram Methods 0.000 description 14
- 230000010354 integration Effects 0.000 description 14
- 238000000206 photolithography Methods 0.000 description 12
- 229910004298 SiO 2 Inorganic materials 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 238000003860 storage Methods 0.000 description 8
- 238000002955 isolation Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 230000003068 static effect Effects 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、より特定的には、縦型の電界効果ト
ランジスタを有する半導体装置およびその製造方法に関
する。
の製造方法に関し、より特定的には、縦型の電界効果ト
ランジスタを有する半導体装置およびその製造方法に関
する。
【０００２】
【従来の技術】従来、縦型の電界効果トランジスタとし
て、ＳＧＴ（Surrounding Gate Transistor ）が知られ
ている。これらは、たとえば、ＩＥＤＭ８８ Technical
Digest pp 222-225“High Performance CMOS Surround
ing Gate Transistor(SGT) forUltra High Density LSI
s”などに開示されている。図６４は、その開示された
従来のＳＧＴを示した平面図である。図６５は、図６４
に示したＳＧＴのＸ−Ｘにおける断面構造図である。図
６４および図６５を参照して、従来のＳＧＴは、シリコ
ン基板３０１と、シリコン基板３０１上の所定領域にシ
リコン基板３０１の主表面に対して垂直方向に延びて形
成されたシリコン柱３０１ａと、シリコン基板３０１の
主表面に所定の深さで形成されたＰウェル３０２と、シ
リコン基板３０１の主表面のうちシリコン柱３０１ａと
隣接する部分に形成されたｎ型の１対のソース領域３０
３と、シリコン柱３０１ａの上端部に形成されたｎ型の
ドレイン領域３０４と、シリコン柱３０１ａの外周面上
にゲート酸化膜３０５を介して形成されたゲート電極３
０６とを備えている。ソース領域３０３とドレイン領域
３０４との間に位置するシリコン柱３０１ａの側壁部分
がＳＧＴのチャネル領域を構成する。すなわち、ＳＧＴ
のチャネル長Ｌは、シリコン柱３０１ａの高さによって
規定され、ＳＧＴのチャネル幅はシリコン柱３０１ａの
外周長によって規定される。このように、従来のＳＧＴ
では、シリコン柱３０１ａの側壁部分をチャネル領域と
して使用できるため、従来の平面型（プレーナ型）のト
ランジスタに比べて素子の占有面積を低減することがで
きる。すなわち、ＳＧＴは、高集積化に適した素子とい
える。
て、ＳＧＴ（Surrounding Gate Transistor ）が知られ
ている。これらは、たとえば、ＩＥＤＭ８８ Technical
Digest pp 222-225“High Performance CMOS Surround
ing Gate Transistor(SGT) forUltra High Density LSI
s”などに開示されている。図６４は、その開示された
従来のＳＧＴを示した平面図である。図６５は、図６４
に示したＳＧＴのＸ−Ｘにおける断面構造図である。図
６４および図６５を参照して、従来のＳＧＴは、シリコ
ン基板３０１と、シリコン基板３０１上の所定領域にシ
リコン基板３０１の主表面に対して垂直方向に延びて形
成されたシリコン柱３０１ａと、シリコン基板３０１の
主表面に所定の深さで形成されたＰウェル３０２と、シ
リコン基板３０１の主表面のうちシリコン柱３０１ａと
隣接する部分に形成されたｎ型の１対のソース領域３０
３と、シリコン柱３０１ａの上端部に形成されたｎ型の
ドレイン領域３０４と、シリコン柱３０１ａの外周面上
にゲート酸化膜３０５を介して形成されたゲート電極３
０６とを備えている。ソース領域３０３とドレイン領域
３０４との間に位置するシリコン柱３０１ａの側壁部分
がＳＧＴのチャネル領域を構成する。すなわち、ＳＧＴ
のチャネル長Ｌは、シリコン柱３０１ａの高さによって
規定され、ＳＧＴのチャネル幅はシリコン柱３０１ａの
外周長によって規定される。このように、従来のＳＧＴ
では、シリコン柱３０１ａの側壁部分をチャネル領域と
して使用できるため、従来の平面型（プレーナ型）のト
ランジスタに比べて素子の占有面積を低減することがで
きる。すなわち、ＳＧＴは、高集積化に適した素子とい
える。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
ＳＧＴには、以下のような問題点があった。
ＳＧＴには、以下のような問題点があった。
【０００４】すなわち、半導体装置の高集積化に伴っ
て、図６５に示したシリコン柱３０１ａのシリコン基板
３０１の主表面に沿った方向の長さｔが短くなると、Ｓ
ＧＴのしきい値電圧をチャネルドープによって制御する
ことが困難になるという問題点があった。この現象は、
たとえば、IEEE TRANSACTION OF ELECTRON, VOL. ED-3
0, No.10, OCTOBER 1983 CHAPTER III （pp. 1247-1250
）に詳細に説明されている。このように従来のＳＧＴ
では、素子が微細化されると、チャネルドープによって
しきい値電圧を制御することが困難となり、この結果、
しきい値電圧を正確に制御することができないという問
題点があった。
て、図６５に示したシリコン柱３０１ａのシリコン基板
３０１の主表面に沿った方向の長さｔが短くなると、Ｓ
ＧＴのしきい値電圧をチャネルドープによって制御する
ことが困難になるという問題点があった。この現象は、
たとえば、IEEE TRANSACTION OF ELECTRON, VOL. ED-3
0, No.10, OCTOBER 1983 CHAPTER III （pp. 1247-1250
）に詳細に説明されている。このように従来のＳＧＴ
では、素子が微細化されると、チャネルドープによって
しきい値電圧を制御することが困難となり、この結果、
しきい値電圧を正確に制御することができないという問
題点があった。
【０００５】そこで、従来、ゲート電極の材質を変更す
ることによってしきい値電圧を制御する方法が提案され
ている。これらは、たとえば、Physics of Semiconduct
or Devices SECOND EDITION, S.M.Sze pp.363-397 （Ta
ble 3 （p.396 ））に開示されている。すなわち、従来
の多結晶シリコンからなるゲート電極の代わりにＡｕな
どからなるゲート電極を用いることによって、しきい値
電圧を制御する方法が提案されている。このようにすれ
ば、原理的にはしきい値電圧を制御することが可能であ
る。
ることによってしきい値電圧を制御する方法が提案され
ている。これらは、たとえば、Physics of Semiconduct
or Devices SECOND EDITION, S.M.Sze pp.363-397 （Ta
ble 3 （p.396 ））に開示されている。すなわち、従来
の多結晶シリコンからなるゲート電極の代わりにＡｕな
どからなるゲート電極を用いることによって、しきい値
電圧を制御する方法が提案されている。このようにすれ
ば、原理的にはしきい値電圧を制御することが可能であ
る。
【０００６】しかしながら、ゲート電極として用いるＡ
ｕなどは、シリコン半導体を製造するのに適した、重金
属を排除した状態のクリーン・ルーム内の環境を汚染す
る問題を引起こすという問題点がある。また、Ａｕから
なるゲート電極は、多結晶シリコンからなるゲート電極
と比べると大量生産に向かないという問題点もある。さ
らに、Ａｕなどからなるゲート電極を形成するのは、製
造技術上困難であるという問題点もある。
ｕなどは、シリコン半導体を製造するのに適した、重金
属を排除した状態のクリーン・ルーム内の環境を汚染す
る問題を引起こすという問題点がある。また、Ａｕから
なるゲート電極は、多結晶シリコンからなるゲート電極
と比べると大量生産に向かないという問題点もある。さ
らに、Ａｕなどからなるゲート電極を形成するのは、製
造技術上困難であるという問題点もある。
【０００７】このように、従来のゲート電極としてＡｕ
などを用いることによってしきい値電圧を制御する方法
は、原理的には可能であるが、実際に実現する上で種々
の問題点があった。この結果、素子が微細化された場合
にＳＧＴのしきい値電圧を実際に正確に制御するのは困
難であった。
などを用いることによってしきい値電圧を制御する方法
は、原理的には可能であるが、実際に実現する上で種々
の問題点があった。この結果、素子が微細化された場合
にＳＧＴのしきい値電圧を実際に正確に制御するのは困
難であった。
【０００８】この発明は、上記のような課題を解決する
ためになされたもので、請求項１および２に記載の発明
の目的は、半導体装置において、ゲート電極の材質を変
更することなくしきい値電圧を容易に制御することであ
る。
ためになされたもので、請求項１および２に記載の発明
の目的は、半導体装置において、ゲート電極の材質を変
更することなくしきい値電圧を容易に制御することであ
る。
【０００９】請求項１および２に記載の発明のもう１つ
の目的は、半導体装置において、高集積化を図ることで
ある。
の目的は、半導体装置において、高集積化を図ることで
ある。
【００１０】請求項３および４に記載の発明の目的は、
半導体装置の製造方法において、ゲート電極の材質を変
更することなくしきい値電圧を容易に制御し得る半導体
装置を容易に製造することである。
半導体装置の製造方法において、ゲート電極の材質を変
更することなくしきい値電圧を容易に制御し得る半導体
装置を容易に製造することである。
【００１１】
【課題を解決するための手段】請求項１における半導体
装置は、内側面と外側面とを有し、筒状に延びた立壁部
を有する第１導電型の半導体基板と、立壁部の内側面上
に第１のゲート絶縁膜を介して形成された筒状の第１の
ゲート電極と、立壁部の外側面上に第２のゲート絶縁膜
を介して形成された筒状の第２のゲート電極と、立壁部
の上端部に形成された第２導電型の第１のソース／ドレ
イン領域と、立壁部の内側面によって囲まれる半導体基
板の底面部表面に形成された第２導電型の第２のソース
／ドレイン領域とを備えている。
装置は、内側面と外側面とを有し、筒状に延びた立壁部
を有する第１導電型の半導体基板と、立壁部の内側面上
に第１のゲート絶縁膜を介して形成された筒状の第１の
ゲート電極と、立壁部の外側面上に第２のゲート絶縁膜
を介して形成された筒状の第２のゲート電極と、立壁部
の上端部に形成された第２導電型の第１のソース／ドレ
イン領域と、立壁部の内側面によって囲まれる半導体基
板の底面部表面に形成された第２導電型の第２のソース
／ドレイン領域とを備えている。
【００１２】請求項２における半導体装置は、内側面と
外側面とを有し筒状に延びた立壁部を有する第１導電型
の半導体基板と、立壁部の内側面上に第１のゲート絶縁
膜を介して形成された第１のゲート電極と、立壁部の外
側面上に第２のゲート絶縁膜を介して形成された第２の
ゲート電極と、立壁部の上端部に形成された第２導電型
の第１のソース／ドレイン領域と、立壁部の内側面によ
って囲まれる半導体基板の底面部表面上に形成された第
２導電型の第２のソース／ドレイン領域と、第２のソー
ス／ドレイン領域に電気的に接続されたキャパシタ下部
電極と、キャパシタ下部電極上にキャパシタ絶縁膜を介
して形成されたキャパシタ上部電極とを備えている。
外側面とを有し筒状に延びた立壁部を有する第１導電型
の半導体基板と、立壁部の内側面上に第１のゲート絶縁
膜を介して形成された第１のゲート電極と、立壁部の外
側面上に第２のゲート絶縁膜を介して形成された第２の
ゲート電極と、立壁部の上端部に形成された第２導電型
の第１のソース／ドレイン領域と、立壁部の内側面によ
って囲まれる半導体基板の底面部表面上に形成された第
２導電型の第２のソース／ドレイン領域と、第２のソー
ス／ドレイン領域に電気的に接続されたキャパシタ下部
電極と、キャパシタ下部電極上にキャパシタ絶縁膜を介
して形成されたキャパシタ上部電極とを備えている。
【００１３】請求項３における半導体装置は、第１導電
型の半導体基板の主表面に内側面と外側面とを有し筒状
に延びる立壁部を形成する工程と、立壁部の内側面上に
第１のゲート絶縁膜を介して筒状の第１のゲート電極を
形成する工程と、立壁部の外側面上に第２のゲート絶縁
膜を介して筒状の第２のゲート電極を形成する工程と、
立壁部の上端部に第２導電型の不純物を導入することに
より第１のソース／ドレイン領域を形成する工程と、立
壁部の内側面によって囲まれる半導体基板の底面部表面
に第２導電型の不純物を導入することにより第２のソー
ス／ドレイン領域を形成する工程とを備えている。
型の半導体基板の主表面に内側面と外側面とを有し筒状
に延びる立壁部を形成する工程と、立壁部の内側面上に
第１のゲート絶縁膜を介して筒状の第１のゲート電極を
形成する工程と、立壁部の外側面上に第２のゲート絶縁
膜を介して筒状の第２のゲート電極を形成する工程と、
立壁部の上端部に第２導電型の不純物を導入することに
より第１のソース／ドレイン領域を形成する工程と、立
壁部の内側面によって囲まれる半導体基板の底面部表面
に第２導電型の不純物を導入することにより第２のソー
ス／ドレイン領域を形成する工程とを備えている。
【００１４】請求項４における半導体装置の製造方法
は、第１導電型の半導体基板の主表面に内側面と外側面
とを有し筒状に延びる立壁部を形成する工程と、立壁部
の内側面上に第１のゲート絶縁膜を介して筒状の第１の
ゲート電極を形成する工程と、立壁部の外側面上に第２
のゲート絶縁膜を介して筒状の第２のゲート電極を形成
する工程と、立壁部の上端部に第２導電型の不純物を導
入することにより第１のソース／ドレイン領域を形成す
る工程と、立壁部の内側面によって囲まれる半導体基板
の底面部表面に第２導電型の不純物を導入することによ
り第２のソース／ドレイン領域を形成する工程と、第２
のソース／ドレイン領域に電気的に接続するようにキャ
パシタ下部電極を形成する工程と、キャパシタ下部電極
上にキャパシタ絶縁膜を介してキャパシタ上部電極を形
成する工程とを備えている。
は、第１導電型の半導体基板の主表面に内側面と外側面
とを有し筒状に延びる立壁部を形成する工程と、立壁部
の内側面上に第１のゲート絶縁膜を介して筒状の第１の
ゲート電極を形成する工程と、立壁部の外側面上に第２
のゲート絶縁膜を介して筒状の第２のゲート電極を形成
する工程と、立壁部の上端部に第２導電型の不純物を導
入することにより第１のソース／ドレイン領域を形成す
る工程と、立壁部の内側面によって囲まれる半導体基板
の底面部表面に第２導電型の不純物を導入することによ
り第２のソース／ドレイン領域を形成する工程と、第２
のソース／ドレイン領域に電気的に接続するようにキャ
パシタ下部電極を形成する工程と、キャパシタ下部電極
上にキャパシタ絶縁膜を介してキャパシタ上部電極を形
成する工程とを備えている。
【００１５】
【作用】請求項１に係る半導体装置では、第１導電型の
半導体基板の筒状に延びた立壁部の内側面上に第１のゲ
ート絶縁膜を介して筒状の第１のゲート電極が形成さ
れ、立壁部の外側面上に第２のゲート絶縁膜を介して筒
状の第２のゲート電極が形成されているので、第１のゲ
ート電極と第２のゲート電極とに別々の電圧が容易に印
加される。そしてその第１のゲート電極と第２のゲート
電極とに印加する電圧を制御することによって、ゲート
電極の材質を変更することなく容易にしきい値が制御さ
れる。また、立壁部がチャネル領域となる縦型の半導体
装置であるため、従来の平面型（プレーナ型）の半導体
装置に比べて素子の占有面積が低減される。
半導体基板の筒状に延びた立壁部の内側面上に第１のゲ
ート絶縁膜を介して筒状の第１のゲート電極が形成さ
れ、立壁部の外側面上に第２のゲート絶縁膜を介して筒
状の第２のゲート電極が形成されているので、第１のゲ
ート電極と第２のゲート電極とに別々の電圧が容易に印
加される。そしてその第１のゲート電極と第２のゲート
電極とに印加する電圧を制御することによって、ゲート
電極の材質を変更することなく容易にしきい値が制御さ
れる。また、立壁部がチャネル領域となる縦型の半導体
装置であるため、従来の平面型（プレーナ型）の半導体
装置に比べて素子の占有面積が低減される。
【００１６】請求項２に係る半導体装置では、半導体基
板の筒状に延びた立壁部の内側面上に第１のゲート絶縁
膜を介して第１のゲート電極が形成され、立壁部の外側
面上に第２のゲート絶縁膜を介して第２のゲート電極が
形成されているので、第１のゲート電極と第２のゲート
電極とに印加する電圧をそれぞれ所定の値に制御するこ
とによりゲート電極の材質を変更することなくしきい値
電圧が容易に制御される。また、立壁部がチャネル領域
となり、縦型の半導体装置が形成されるので、従来の平
面型（プレーナ型）の半導体装置に比べて素子の占有面
積が低減される。さらに、立壁部の内側面によって囲ま
れる半導体基板の底面部表面上に第２のソース／ドレイ
ン領域が形成され、その第２のソース／ドレイン領域に
キャパシタ下部電極、キャパシタ絶縁膜およびキャパシ
タ上部電極からなるキャパシタが電気的に接続されてい
るので、従来のプレーナ型のトランジスタとキャパシタ
とを含む半導体装置に比べてより高集積化が図られる。
板の筒状に延びた立壁部の内側面上に第１のゲート絶縁
膜を介して第１のゲート電極が形成され、立壁部の外側
面上に第２のゲート絶縁膜を介して第２のゲート電極が
形成されているので、第１のゲート電極と第２のゲート
電極とに印加する電圧をそれぞれ所定の値に制御するこ
とによりゲート電極の材質を変更することなくしきい値
電圧が容易に制御される。また、立壁部がチャネル領域
となり、縦型の半導体装置が形成されるので、従来の平
面型（プレーナ型）の半導体装置に比べて素子の占有面
積が低減される。さらに、立壁部の内側面によって囲ま
れる半導体基板の底面部表面上に第２のソース／ドレイ
ン領域が形成され、その第２のソース／ドレイン領域に
キャパシタ下部電極、キャパシタ絶縁膜およびキャパシ
タ上部電極からなるキャパシタが電気的に接続されてい
るので、従来のプレーナ型のトランジスタとキャパシタ
とを含む半導体装置に比べてより高集積化が図られる。
【００１７】請求項３に係る半導体装置の製造方法で
は、第１導電型の半導体基板の主表面に内側面と外側面
とを有し筒状に延びる立壁部が形成され、その立壁部の
内側面上に第１のゲート絶縁膜を介して筒状の第１のゲ
ート電極が形成され、立壁部の外側面上に第２のゲート
絶縁膜を介して筒状の第２のゲート電極が形成され、立
壁部の上端部に第２導電型の不純物を導入することによ
り第１のソース／ドレイン領域が形成され、立壁部の内
側面によって囲まれる半導体基板の底面部表面に第２導
電型の不純物を導入することにより第２のソース／ドレ
イン領域が形成されるので、立壁部がチャネル領域とな
る縦型の半導体装置が容易に製造される。また、第１の
ゲート電極と第２のゲート電極とを有する縦型の半導体
装置が容易に製造される。
は、第１導電型の半導体基板の主表面に内側面と外側面
とを有し筒状に延びる立壁部が形成され、その立壁部の
内側面上に第１のゲート絶縁膜を介して筒状の第１のゲ
ート電極が形成され、立壁部の外側面上に第２のゲート
絶縁膜を介して筒状の第２のゲート電極が形成され、立
壁部の上端部に第２導電型の不純物を導入することによ
り第１のソース／ドレイン領域が形成され、立壁部の内
側面によって囲まれる半導体基板の底面部表面に第２導
電型の不純物を導入することにより第２のソース／ドレ
イン領域が形成されるので、立壁部がチャネル領域とな
る縦型の半導体装置が容易に製造される。また、第１の
ゲート電極と第２のゲート電極とを有する縦型の半導体
装置が容易に製造される。
【００１８】請求項４に係る半導体装置の製造方法で
は、第１導電型の半導体基板の主表面に内側面と外側面
とを有し筒状に延びる立壁部が形成され、立壁部の内側
面上に第１のゲート絶縁膜を介して筒状の第１のゲート
電極が形成され、立壁部の外側面上に第２のゲート絶縁
膜を介して筒状の第２のゲート電極が形成され、立壁部
の上端部に第２導電型の不純物を導入することにより第
１のソース／ドレイン領域が形成され、立壁部の内側面
によって囲まれる半導体基板の底面部表面に第２導電型
の不純物を導入することにより第２のソース／ドレイン
領域が形成され、第２のソース／ドレイン領域に電気的
に接続するようにキャパシタ下部電極が形成され、キャ
パシタ下部電極上にキャパシタ絶縁膜を介してキャパシ
タ上部電極が形成されるので、立壁部がチャネル領域と
なる縦型の半導体装置が容易に製造される。また、第１
のゲート電極と第２のゲート電極との２つのゲート電極
を有する縦型の半導体装置が容易に製造される。さら
に、第２のソース／ドレイン領域にキャパシタ下部電
極、キャパシタ絶縁膜およびキャパシタ上部電極からな
るキャパシタが電気的に接続されるので、高集積化に適
した記憶領域を有する半導体装置が容易に製造される。
は、第１導電型の半導体基板の主表面に内側面と外側面
とを有し筒状に延びる立壁部が形成され、立壁部の内側
面上に第１のゲート絶縁膜を介して筒状の第１のゲート
電極が形成され、立壁部の外側面上に第２のゲート絶縁
膜を介して筒状の第２のゲート電極が形成され、立壁部
の上端部に第２導電型の不純物を導入することにより第
１のソース／ドレイン領域が形成され、立壁部の内側面
によって囲まれる半導体基板の底面部表面に第２導電型
の不純物を導入することにより第２のソース／ドレイン
領域が形成され、第２のソース／ドレイン領域に電気的
に接続するようにキャパシタ下部電極が形成され、キャ
パシタ下部電極上にキャパシタ絶縁膜を介してキャパシ
タ上部電極が形成されるので、立壁部がチャネル領域と
なる縦型の半導体装置が容易に製造される。また、第１
のゲート電極と第２のゲート電極との２つのゲート電極
を有する縦型の半導体装置が容易に製造される。さら
に、第２のソース／ドレイン領域にキャパシタ下部電
極、キャパシタ絶縁膜およびキャパシタ上部電極からな
るキャパシタが電気的に接続されるので、高集積化に適
した記憶領域を有する半導体装置が容易に製造される。
【００１９】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００２０】図１は、本発明の第１実施例による縦型の
ＭＩＳ型半導体装置（ＭＩＳ型電界効果トランジスタ）
を示した平面図である。図２は、図１に示したＭＩＳ型
半導体装置のＸ−Ｘにおける断面構造図である。
ＭＩＳ型半導体装置（ＭＩＳ型電界効果トランジスタ）
を示した平面図である。図２は、図１に示したＭＩＳ型
半導体装置のＸ−Ｘにおける断面構造図である。
【００２１】図３は、図１に示したＭＩＳ型半導体装置
のＹ−Ｙにおける断面構造図である。
のＹ−Ｙにおける断面構造図である。
【００２２】図１〜図３を参照して、この第１実施例の
縦型のＭＩＳ型半導体装置は、ｐ型単結晶シリコン基板
１と、ｐ型単結晶シリコン基板１の主表面上の所定領域
からｐ型単結晶シリコン基板１の主表面に対して垂直方
向に延びて形成された単結晶シリコンからなる円筒部
（立壁部）２と、円筒部２の内側面上にＳｉＯ2 からな
る第１ゲート酸化膜７を介して形成されたポリシリコン
からなる第１ゲート電極８と、円筒部２の外側面上にＳ
ｉＯ2 からなる第２ゲート酸化膜９を介して形成された
多結晶シリコンからなる第２ゲート電極１０と、円筒部
２の上端部に形成されたｎ型の高濃度のソース／ドレイ
ン領域５ａと、ソース／ドレイン領域５ａの端部に連続
して形成されたｎ型の低濃度のソース／ドレイン領域５
ｂと、円筒部２の内側面によって囲まれるｐ型単結晶シ
リコン基板１の底面部表面に形成されたｎ型の高濃度の
ソース／ドレイン領域３と、ソース／ドレイン領域３の
両端部に連続して形成されたｎ型の低濃度のソース／ド
レイン領域４と、円筒部２から所定の間隔を隔てたｐ型
単結晶シリコン基板１の主表面上に形成された基板電位
を固定するとともに素子分離を行うためのｐ+ 不純物領
域６とを備えている。ソース／ドレイン領域５ａおよび
５ｂとソース／ドレイン領域３および４と、円筒部２
と、第１ゲート電極８と、第２ゲート電極１０とによっ
て、縦型の電界効果トランジスタ（ＦＥＴ）が構成され
ている。
縦型のＭＩＳ型半導体装置は、ｐ型単結晶シリコン基板
１と、ｐ型単結晶シリコン基板１の主表面上の所定領域
からｐ型単結晶シリコン基板１の主表面に対して垂直方
向に延びて形成された単結晶シリコンからなる円筒部
（立壁部）２と、円筒部２の内側面上にＳｉＯ2 からな
る第１ゲート酸化膜７を介して形成されたポリシリコン
からなる第１ゲート電極８と、円筒部２の外側面上にＳ
ｉＯ2 からなる第２ゲート酸化膜９を介して形成された
多結晶シリコンからなる第２ゲート電極１０と、円筒部
２の上端部に形成されたｎ型の高濃度のソース／ドレイ
ン領域５ａと、ソース／ドレイン領域５ａの端部に連続
して形成されたｎ型の低濃度のソース／ドレイン領域５
ｂと、円筒部２の内側面によって囲まれるｐ型単結晶シ
リコン基板１の底面部表面に形成されたｎ型の高濃度の
ソース／ドレイン領域３と、ソース／ドレイン領域３の
両端部に連続して形成されたｎ型の低濃度のソース／ド
レイン領域４と、円筒部２から所定の間隔を隔てたｐ型
単結晶シリコン基板１の主表面上に形成された基板電位
を固定するとともに素子分離を行うためのｐ+ 不純物領
域６とを備えている。ソース／ドレイン領域５ａおよび
５ｂとソース／ドレイン領域３および４と、円筒部２
と、第１ゲート電極８と、第２ゲート電極１０とによっ
て、縦型の電界効果トランジスタ（ＦＥＴ）が構成され
ている。
【００２３】ソース／ドレイン領域３には配線層１１が
電気的に接続されている。ｐ+ 不純物領域６には、配線
層１２が電気的に接続されている。ソース／ドレイン領
域５ａ、５ｂ、配線層１１および配線層１２上にはそれ
ぞれ導電層１５ａ、１５ｂおよび１５ｃが形成されてい
る。導電層１５ａ、１５ｂおよび１５ｃ上にはシリコン
窒化膜からなる絶縁膜１６が形成されている。配線層１
２と第２ゲート電極１０との間にはＳｉＯ2 からなる層
間絶縁膜１３が形成されている。配線層１１と第１ゲー
ト電極８との間にはＳｉＯ2 からなる層間絶縁膜１４が
形成されている。第１ゲート電極８には配線層１８が電
気的に接続されており、第２ゲート電極１０は配線層１
７が電気的に接続されている。配線層１７、導電層１５
および配線層１８を覆うようにコンタクトホール１９
ａ、１９ｂおよび１９ｃを有する層間絶縁膜１９が形成
されている。コンタクトホール１９ａ内で配線層１７に
電気的に接続され、層間絶縁膜１９の表面上に沿って延
びるように金属配線層２０が形成されている。コンタク
トホール１９ｂ内で導電層１５に電気的に接続するよう
に金属配線層２２が形成されている。コンタクトホール
１９ｃ内で配線層１８に電気的に接続するとともに層間
絶縁膜１９の表面上に沿って延びるように金属配線層２
１が形成されている。
電気的に接続されている。ｐ+ 不純物領域６には、配線
層１２が電気的に接続されている。ソース／ドレイン領
域５ａ、５ｂ、配線層１１および配線層１２上にはそれ
ぞれ導電層１５ａ、１５ｂおよび１５ｃが形成されてい
る。導電層１５ａ、１５ｂおよび１５ｃ上にはシリコン
窒化膜からなる絶縁膜１６が形成されている。配線層１
２と第２ゲート電極１０との間にはＳｉＯ2 からなる層
間絶縁膜１３が形成されている。配線層１１と第１ゲー
ト電極８との間にはＳｉＯ2 からなる層間絶縁膜１４が
形成されている。第１ゲート電極８には配線層１８が電
気的に接続されており、第２ゲート電極１０は配線層１
７が電気的に接続されている。配線層１７、導電層１５
および配線層１８を覆うようにコンタクトホール１９
ａ、１９ｂおよび１９ｃを有する層間絶縁膜１９が形成
されている。コンタクトホール１９ａ内で配線層１７に
電気的に接続され、層間絶縁膜１９の表面上に沿って延
びるように金属配線層２０が形成されている。コンタク
トホール１９ｂ内で導電層１５に電気的に接続するよう
に金属配線層２２が形成されている。コンタクトホール
１９ｃ内で配線層１８に電気的に接続するとともに層間
絶縁膜１９の表面上に沿って延びるように金属配線層２
１が形成されている。
【００２４】また、図３に示すように、ソース／ドレイ
ン領域５ａ上に形成される導電層１５ａにはコンタクト
ホール１９ｄを介して金属配線層２３が電気的に接続さ
れている。配線層１２上に形成される導電層１５ｃに
は、コンタクトホール１９ｅを介して金属配線層２４が
電気的に接続されている。配線層１１、１２、１７およ
び１８は、それぞれ多結晶シリコンによって形成されて
いる。導体１５ａ、１５ｂおよび１５ｃは、それぞれ多
結晶シリコンによって形成されている。金属配線層２
０、２１、２２、２３および２４は、それぞれアルミな
どによって形成されている。
ン領域５ａ上に形成される導電層１５ａにはコンタクト
ホール１９ｄを介して金属配線層２３が電気的に接続さ
れている。配線層１２上に形成される導電層１５ｃに
は、コンタクトホール１９ｅを介して金属配線層２４が
電気的に接続されている。配線層１１、１２、１７およ
び１８は、それぞれ多結晶シリコンによって形成されて
いる。導体１５ａ、１５ｂおよび１５ｃは、それぞれ多
結晶シリコンによって形成されている。金属配線層２
０、２１、２２、２３および２４は、それぞれアルミな
どによって形成されている。
【００２５】このように、本実施例においては、ｐ型単
結晶シリコン基板１の主表面の所定領域から垂直方向に
延びた円筒部２をＦＥＴのチャネル領域として使用す
る。そして、そのＦＥＴのしきい値電圧を、円筒部２の
内側面側に形成された第１ゲート電極８と円筒部２の外
側面側に形成された第２ゲート電極１０との２つのゲー
ト電極によって制御する。すなわち、第１ゲート電極８
に印加する電圧と第２ゲート電極１０に印加する電圧と
をそれぞれ所定の値に設定することにより、従来のよう
にゲート電極の材質を変更することなく容易にしきい値
電圧を正確に制御することができる。なお、２つのゲー
ト電極を用いてしきい値電圧を制御することの原理およ
び方法は、たとえばIEEE ED VOL. 38, No.9, SEPTEMBER
1991, pp.2121-2127, “High Performance Characteri
stics in Trench Dual-Gate MOSFET （TDMOS ）”など
に開示されている。
結晶シリコン基板１の主表面の所定領域から垂直方向に
延びた円筒部２をＦＥＴのチャネル領域として使用す
る。そして、そのＦＥＴのしきい値電圧を、円筒部２の
内側面側に形成された第１ゲート電極８と円筒部２の外
側面側に形成された第２ゲート電極１０との２つのゲー
ト電極によって制御する。すなわち、第１ゲート電極８
に印加する電圧と第２ゲート電極１０に印加する電圧と
をそれぞれ所定の値に設定することにより、従来のよう
にゲート電極の材質を変更することなく容易にしきい値
電圧を正確に制御することができる。なお、２つのゲー
ト電極を用いてしきい値電圧を制御することの原理およ
び方法は、たとえばIEEE ED VOL. 38, No.9, SEPTEMBER
1991, pp.2121-2127, “High Performance Characteri
stics in Trench Dual-Gate MOSFET （TDMOS ）”など
に開示されている。
【００２６】具体的には、第１ゲート電極８を主ゲート
として用い、第２ゲート電極１０を補助ゲートとして用
いる。このような条件下で、第２ゲート電極（補助ゲー
ト）１０の電圧を０Ｖに固定すると、しきい値電圧ＶTH
は０．６Ｖとなり、第２ゲート電極（補助ゲート）１０
を−０．４Ｖに固定すると、しきい値電圧ＶTHは０．８
Ｖとなる。すなわち、しきい値電圧の変化させたい電圧
分（０．２Ｖ）の２倍に相当する電圧（０．４Ｖ）の負
電圧（−０．４Ｖ）を第２ゲート電極（補助ゲート）１
０に印加することにより、容易にしきい値電圧を制御す
ることができる。また、このように第１ゲート電極８と
第２ゲート電極１０との２つのゲート電極によってしき
い値電圧を制御する方法では、従来と異なり素子の完成
後においてもしきい値電圧を制御することができる。こ
れにより、入力信号のノイズのレベルに応じてしきい値
電圧を制御することが可能になる。
として用い、第２ゲート電極１０を補助ゲートとして用
いる。このような条件下で、第２ゲート電極（補助ゲー
ト）１０の電圧を０Ｖに固定すると、しきい値電圧ＶTH
は０．６Ｖとなり、第２ゲート電極（補助ゲート）１０
を−０．４Ｖに固定すると、しきい値電圧ＶTHは０．８
Ｖとなる。すなわち、しきい値電圧の変化させたい電圧
分（０．２Ｖ）の２倍に相当する電圧（０．４Ｖ）の負
電圧（−０．４Ｖ）を第２ゲート電極（補助ゲート）１
０に印加することにより、容易にしきい値電圧を制御す
ることができる。また、このように第１ゲート電極８と
第２ゲート電極１０との２つのゲート電極によってしき
い値電圧を制御する方法では、従来と異なり素子の完成
後においてもしきい値電圧を制御することができる。こ
れにより、入力信号のノイズのレベルに応じてしきい値
電圧を制御することが可能になる。
【００２７】また、本実施例では、単結晶シリコンから
なる円筒部２の側面部分をチャネル領域として使用する
ので、従来のプレーナ型（平面型）のトランジスタに比
べて、素子の占有面積を減少させることができる。この
結果、高集積化に適したＭＩＳ型半導体装置を得ること
ができる。さらに、本実施例では、基板電位を固定する
ためのｐ+ 不純物領域６を、素子分離としても利用する
ことができるので、素子分離のためにＬＯＣＯＳ（Loca
l Oxidation of Silicon）酸化膜を形成する必要がな
い。この結果、ＬＯＣＯＳ酸化膜を素子分離として用い
た場合に、ＬＯＣＯＳ酸化膜のバーズビークによって分
離領域が大きくなってしまうという問題点もない。この
結果、図２および図３に示した本実施例の構造では、Ｌ
ＯＣＯＳ酸化膜を素子分離として用いたものに比べて、
集積度を向上させることができる。
なる円筒部２の側面部分をチャネル領域として使用する
ので、従来のプレーナ型（平面型）のトランジスタに比
べて、素子の占有面積を減少させることができる。この
結果、高集積化に適したＭＩＳ型半導体装置を得ること
ができる。さらに、本実施例では、基板電位を固定する
ためのｐ+ 不純物領域６を、素子分離としても利用する
ことができるので、素子分離のためにＬＯＣＯＳ（Loca
l Oxidation of Silicon）酸化膜を形成する必要がな
い。この結果、ＬＯＣＯＳ酸化膜を素子分離として用い
た場合に、ＬＯＣＯＳ酸化膜のバーズビークによって分
離領域が大きくなってしまうという問題点もない。この
結果、図２および図３に示した本実施例の構造では、Ｌ
ＯＣＯＳ酸化膜を素子分離として用いたものに比べて、
集積度を向上させることができる。
【００２８】さらに、円筒部２の厚さを薄くすることに
よって、円筒部２全体が空乏層となる完全空乏型のＦＥ
Ｔを形成することができる。このような完全空乏型ＦＥ
Ｔでは、良好なスイッチング特性を得ることができる。
これにより、ＦＥＴのしきい値電圧を低く設定すること
が可能となる。なお、本実施例のＭＩＳ型半導体装置で
は、第１ゲート電極８と第２ゲート電極１０とによって
容易にしきい値を制御することができるので、円筒部２
の厚さを薄くした場合に、チャネルドープによってしき
い値電圧を制御できなくなっても問題はない。
よって、円筒部２全体が空乏層となる完全空乏型のＦＥ
Ｔを形成することができる。このような完全空乏型ＦＥ
Ｔでは、良好なスイッチング特性を得ることができる。
これにより、ＦＥＴのしきい値電圧を低く設定すること
が可能となる。なお、本実施例のＭＩＳ型半導体装置で
は、第１ゲート電極８と第２ゲート電極１０とによって
容易にしきい値を制御することができるので、円筒部２
の厚さを薄くした場合に、チャネルドープによってしき
い値電圧を制御できなくなっても問題はない。
【００２９】図４〜図４４は、図１〜図３に示した第１
実施例のＭＩＳ型半導体装置の製造プロセスを説明する
ための断面構造図である。図１〜図３および図４〜図４
４を参照して、次に第１実施例のＭＩＳ型半導体装置の
製造プロセスについて説明する。
実施例のＭＩＳ型半導体装置の製造プロセスを説明する
ための断面構造図である。図１〜図３および図４〜図４
４を参照して、次に第１実施例のＭＩＳ型半導体装置の
製造プロセスについて説明する。
【００３０】まず、図４に示すように、ｐ型単結晶シリ
コン基板１上にシリコン酸化膜（ＳｉＯ2 ）３１を形成
する。シリコン酸化膜３１上にシリコン窒化膜（Ｓｉ3
Ｎ4）を形成する。
コン基板１上にシリコン酸化膜（ＳｉＯ2 ）３１を形成
する。シリコン酸化膜３１上にシリコン窒化膜（Ｓｉ3
Ｎ4）を形成する。
【００３１】次に、図５に示すように、写真製版技術を
用いて、シリコン窒化膜３２上の所定領域に円筒状のレ
ジスト３３を形成する。この円筒状のレジスト３３をマ
スクとしてシリコン窒化膜３２およびシリコン酸化膜３
１を異方性エッチングすることによって円筒状のシリコ
ン窒化膜３２およびシリコン酸化膜３１を形成する。こ
の後、レジスト３３を除去する。
用いて、シリコン窒化膜３２上の所定領域に円筒状のレ
ジスト３３を形成する。この円筒状のレジスト３３をマ
スクとしてシリコン窒化膜３２およびシリコン酸化膜３
１を異方性エッチングすることによって円筒状のシリコ
ン窒化膜３２およびシリコン酸化膜３１を形成する。こ
の後、レジスト３３を除去する。
【００３２】次に、図６に示すように、円筒状のシリコ
ン窒化膜３２およびシリコン酸化膜３１をマスクとし
て、ｐ型単結晶シリコン基板１を異方性エッチングする
ことによって、円筒部２を形成する。
ン窒化膜３２およびシリコン酸化膜３１をマスクとし
て、ｐ型単結晶シリコン基板１を異方性エッチングする
ことによって、円筒部２を形成する。
【００３３】次に、図７に示すように、ｐ型単結晶シリ
コン基板１の主表面上にＳｉＯ2 からなる熱酸化膜３４
を形成するとともに、円筒部２の内側面と外側面とにそ
れぞれＳｉＯ2 からなる第１ゲート酸化膜７と第２ゲー
ト酸化膜９とを形成する。
コン基板１の主表面上にＳｉＯ2 からなる熱酸化膜３４
を形成するとともに、円筒部２の内側面と外側面とにそ
れぞれＳｉＯ2 からなる第１ゲート酸化膜７と第２ゲー
ト酸化膜９とを形成する。
【００３４】次に、図８に示すように、ｐ型単結晶シリ
コン基板１および円筒部２を覆うようにＣＶＤ法を用い
て多結晶シリコン膜３５を形成する。
コン基板１および円筒部２を覆うようにＣＶＤ法を用い
て多結晶シリコン膜３５を形成する。
【００３５】次に、図９に示すように、多結晶シリコン
膜３５の表面を研摩法またはレジストエッチバック法を
用いて平坦にする。その後、円筒部２の上部が露出する
ように所定の厚さまで多結晶シリコン膜３５をエッチバ
ックする。
膜３５の表面を研摩法またはレジストエッチバック法を
用いて平坦にする。その後、円筒部２の上部が露出する
ように所定の厚さまで多結晶シリコン膜３５をエッチバ
ックする。
【００３６】次に、図１０に示すように、全面にＣＶＤ
法を用いてシリコン酸化膜３６を形成する。シリコン酸
化膜３６上にシリコン窒化膜３７を形成する。
法を用いてシリコン酸化膜３６を形成する。シリコン酸
化膜３６上にシリコン窒化膜３７を形成する。
【００３７】次に、図１１に示すように、円筒部２の上
方に位置するシリコン窒化膜３７のみが露出するととも
に全面が平坦化されるようにシリコン酸化膜３８を形成
する。
方に位置するシリコン窒化膜３７のみが露出するととも
に全面が平坦化されるようにシリコン酸化膜３８を形成
する。
【００３８】次に、図１２に示すように、円筒部２の上
方に位置する露出されたシリコン窒化膜３７を薬品処理
法を用いて除去する。
方に位置する露出されたシリコン窒化膜３７を薬品処理
法を用いて除去する。
【００３９】次に、図１３に示すように、シリコン酸化
膜３８（図１２参照）の全部をエッチングにより除去す
るとともに、円筒部２の上方および上部側端部に位置す
るシリコン酸化膜３６をエッチングにより除去する。
膜３８（図１２参照）の全部をエッチングにより除去す
るとともに、円筒部２の上方および上部側端部に位置す
るシリコン酸化膜３６をエッチングにより除去する。
【００４０】次に、図１４に示すように、全面にシリコ
ン窒化膜３９を形成する。
ン窒化膜３９を形成する。
【００４１】次に、図１５に示すように、シリコン窒化
膜３９の全面を異方性エッチングすることによって、円
筒部２の上部側壁部にシリコン窒化膜からなるサイドウ
ォール３９ａを形成する。ここで、円筒部２の上部は、
シリコン窒化膜３２とシリコン窒化膜からなるサイドウ
ォール３９ａとによって囲まれた構造になる。
膜３９の全面を異方性エッチングすることによって、円
筒部２の上部側壁部にシリコン窒化膜からなるサイドウ
ォール３９ａを形成する。ここで、円筒部２の上部は、
シリコン窒化膜３２とシリコン窒化膜からなるサイドウ
ォール３９ａとによって囲まれた構造になる。
【００４２】次に、図１６に示すように、シリコン窒化
膜３２とシリコン窒化膜からなるサイドウォール３９ａ
とをマスクとして、シリコン酸化膜３６と多結晶シリコ
ン膜３５とをエッチングする。これにより、円筒部２の
内側面に第１ゲート酸化膜７を介して円筒状の第１ゲー
ト電極８が形成され、円筒部２の外側面に第２ゲート酸
化膜９を介して円筒状の第２ゲート電極１０が形成され
る。
膜３２とシリコン窒化膜からなるサイドウォール３９ａ
とをマスクとして、シリコン酸化膜３６と多結晶シリコ
ン膜３５とをエッチングする。これにより、円筒部２の
内側面に第１ゲート酸化膜７を介して円筒状の第１ゲー
ト電極８が形成され、円筒部２の外側面に第２ゲート酸
化膜９を介して円筒状の第２ゲート電極１０が形成され
る。
【００４３】次に、図１７に示すように、写真製版技術
を用いて、円筒部２の外部を覆うレジスト４０を形成す
る。レジスト４０、シリコン窒化膜３２およびサイドウ
ォール３９ａをマスクとして、ｐ型単結晶シリコン基板
１にｎ型の不純物をイオン注入する。これにより、ｎ型
の低不純物濃度を有するソース／ドレイン領域４が形成
される。この後、レジスト４０を除去する。
を用いて、円筒部２の外部を覆うレジスト４０を形成す
る。レジスト４０、シリコン窒化膜３２およびサイドウ
ォール３９ａをマスクとして、ｐ型単結晶シリコン基板
１にｎ型の不純物をイオン注入する。これにより、ｎ型
の低不純物濃度を有するソース／ドレイン領域４が形成
される。この後、レジスト４０を除去する。
【００４４】次に、図１８に示すように、全面を覆うよ
うにＣＶＤ法を用いてシリコン酸化膜４１を形成する。
うにＣＶＤ法を用いてシリコン酸化膜４１を形成する。
【００４５】次に、図１９に示すように、シリコン酸化
膜４１の表面を平坦化した後、シリコン窒化膜３２およ
びサイドウォール３９ａが露出するまでシリコン酸化膜
４１をエッチバックする。
膜４１の表面を平坦化した後、シリコン窒化膜３２およ
びサイドウォール３９ａが露出するまでシリコン酸化膜
４１をエッチバックする。
【００４６】次に、図２０に示すように、全面にシリコ
ン窒化膜４２を形成する。
ン窒化膜４２を形成する。
【００４７】次に、図２１に示すように、シリコン窒化
膜４２（図２０参照）を異方性エッチングすることによ
って、シリコン窒化膜からなるサイドウォール３９ａの
側壁部分にシリコン窒化膜からなるサイドウォール４２
ａを形成する。
膜４２（図２０参照）を異方性エッチングすることによ
って、シリコン窒化膜からなるサイドウォール３９ａの
側壁部分にシリコン窒化膜からなるサイドウォール４２
ａを形成する。
【００４８】次に、図２２に示すように、シリコン窒化
膜３２、シリコン窒化膜からなるサイドウォール３９ａ
およびサイドウォール４２ａをマスクとして、シリコン
酸化膜４１をエッチングする。これにより、第１ゲート
電極８の内側面にシリコン酸化膜からなる層間絶縁膜１
４が形成され、第２ゲート電極１０の外側面上にシリコ
ン酸化膜からなる層間絶縁膜１３が形成される。
膜３２、シリコン窒化膜からなるサイドウォール３９ａ
およびサイドウォール４２ａをマスクとして、シリコン
酸化膜４１をエッチングする。これにより、第１ゲート
電極８の内側面にシリコン酸化膜からなる層間絶縁膜１
４が形成され、第２ゲート電極１０の外側面上にシリコ
ン酸化膜からなる層間絶縁膜１３が形成される。
【００４９】次に、図２３に示すように、写真製版技術
を用いて、円筒部２の外部を覆うレジスト４３を形成す
る。レジスト４３、シリコン窒化膜３２、サイドウォー
ル３９ａおよび４２ａをマスクとして、ｐ型単結晶シリ
コン基板１にｎ型の不純物をイオン注入することによっ
て、ｎ型の高不純物濃度を有するソース／ドレイン領域
３を形成する。この後、レジスト４３を除去する。
を用いて、円筒部２の外部を覆うレジスト４３を形成す
る。レジスト４３、シリコン窒化膜３２、サイドウォー
ル３９ａおよび４２ａをマスクとして、ｐ型単結晶シリ
コン基板１にｎ型の不純物をイオン注入することによっ
て、ｎ型の高不純物濃度を有するソース／ドレイン領域
３を形成する。この後、レジスト４３を除去する。
【００５０】次に、図２４に示すように、写真製版技術
を用いて、円筒部２の内部を覆うレジスト４４を形成す
る。レジスト４４、シリコン窒化膜３２、サイドウォー
ル３９ａおよび４２ａをマスクとして、ｐ型の不純物を
ｐ型単結晶シリコン基板１にイオン注入することによっ
て、円筒部２の外側底部にｐ+ 不純物領域６を形成す
る。このｐ+ 不純物領域６は、基板電位を固定するとと
もに、素子分離としての機能も有する。この後、レジス
ト４４を除去する。
を用いて、円筒部２の内部を覆うレジスト４４を形成す
る。レジスト４４、シリコン窒化膜３２、サイドウォー
ル３９ａおよび４２ａをマスクとして、ｐ型の不純物を
ｐ型単結晶シリコン基板１にイオン注入することによっ
て、円筒部２の外側底部にｐ+ 不純物領域６を形成す
る。このｐ+ 不純物領域６は、基板電位を固定するとと
もに、素子分離としての機能も有する。この後、レジス
ト４４を除去する。
【００５１】次に、図２５に示すように、全面にＣＶＤ
法を用いて多結晶シリコン膜４５を形成する。
法を用いて多結晶シリコン膜４５を形成する。
【００５２】次に、図２６に示すように、多結晶シリコ
ン膜４５の表面を平坦化した後、シリコン窒化膜３２、
サイドウォール３９ａおよびサイドウォール４２ａが露
出するまで多結晶シリコン膜４５をエッチバックする。
これにより、ソース／ドレイン領域３に接続される配線
層１１とｐ+ 不純物領域６に接続される配線層１２とが
形成される。
ン膜４５の表面を平坦化した後、シリコン窒化膜３２、
サイドウォール３９ａおよびサイドウォール４２ａが露
出するまで多結晶シリコン膜４５をエッチバックする。
これにより、ソース／ドレイン領域３に接続される配線
層１１とｐ+ 不純物領域６に接続される配線層１２とが
形成される。
【００５３】次に、図２７に示すように、写真製版技術
を用いて、円筒部２の外部を覆うレジスト４６を形成す
る。レジスト４６をマスクとして配線層１１にｎ型の不
純物をイオン注入する。この後、レジスト４６を除去す
る。
を用いて、円筒部２の外部を覆うレジスト４６を形成す
る。レジスト４６をマスクとして配線層１１にｎ型の不
純物をイオン注入する。この後、レジスト４６を除去す
る。
【００５４】次に、図２８に示すように、写真製版技術
を用いて、円筒部２の内部を覆うレジスト４７を形成す
る。レジスト４７をマスクとして、配線層１２にｐ型の
不純物をイオン注入する。この後、レジスト４７を除去
する。
を用いて、円筒部２の内部を覆うレジスト４７を形成す
る。レジスト４７をマスクとして、配線層１２にｐ型の
不純物をイオン注入する。この後、レジスト４７を除去
する。
【００５５】次に、図２９に示すように、シリコン窒化
膜３２（図２８参照）と、シリコン窒化膜からなるサイ
ドウォール３９ａおよび４２ａ（図２８参照）とを除去
する。
膜３２（図２８参照）と、シリコン窒化膜からなるサイ
ドウォール３９ａおよび４２ａ（図２８参照）とを除去
する。
【００５６】次に、図３０に示すように、写真製版技術
を用いて、配線層１２を覆うようにレジスト４８を形成
する。レジスト４８をマスクとして、円筒部２の上端部
にｎ型の不純物をイオン注入することによって、ｎ型の
低不純物濃度を有するソース／ドレイン領域５ｂと、ｎ
型の高不純物濃度を有するソース／ドレイン領域５ａを
形成する。この後、レジスト４８を除去する。
を用いて、配線層１２を覆うようにレジスト４８を形成
する。レジスト４８をマスクとして、円筒部２の上端部
にｎ型の不純物をイオン注入することによって、ｎ型の
低不純物濃度を有するソース／ドレイン領域５ｂと、ｎ
型の高不純物濃度を有するソース／ドレイン領域５ａを
形成する。この後、レジスト４８を除去する。
【００５７】次に、図３１に示すように、薬品処理を行
なうことにより、シリコン酸化膜３１（図３０参照）を
除去する。全面にＣＶＤ法を用いて多結晶シリコン膜１
５を形成する。多結晶シリコン膜１５上にシリコン窒化
膜１６を形成する。
なうことにより、シリコン酸化膜３１（図３０参照）を
除去する。全面にＣＶＤ法を用いて多結晶シリコン膜１
５を形成する。多結晶シリコン膜１５上にシリコン窒化
膜１６を形成する。
【００５８】次に、図３２に示すように、写真製版技術
を用いて配線層１２の上方と、円筒部２の上方と、配線
層１１の上方とにレジスト４９を形成する。
を用いて配線層１２の上方と、円筒部２の上方と、配線
層１１の上方とにレジスト４９を形成する。
【００５９】次に、図３３に示すように、レジスト４９
（図３２参照）をマスクとして、シリコン窒化膜１６お
よび多結晶シリコン膜１５をエッチングする。これによ
り、導電層１５ａ、１５ｂおよび１５ｃを形成する。
（図３２参照）をマスクとして、シリコン窒化膜１６お
よび多結晶シリコン膜１５をエッチングする。これによ
り、導電層１５ａ、１５ｂおよび１５ｃを形成する。
【００６０】次に、図３４に示すように、ＣＶＤ法を用
いて全面を覆うようにシリコン酸化膜５０を形成する。
いて全面を覆うようにシリコン酸化膜５０を形成する。
【００６１】次に、図３５に示すように、写真製版技術
を用いて、シリコン酸化膜５０上の所定領域にコンタク
トホールパターンを有するレジスト５１を形成する。
を用いて、シリコン酸化膜５０上の所定領域にコンタク
トホールパターンを有するレジスト５１を形成する。
【００６２】次に、図３６に示すように、レジスト５１
（図３５参照）をマスクとして、シリコン酸化膜５０、
シリコン酸化膜からなる層間絶縁膜１３および１４をエ
ッチングすることによって、自己整合的にコンタクトホ
ール５０ａおよび５０ｂを形成する。この後レジスト５
１を除去する。
（図３５参照）をマスクとして、シリコン酸化膜５０、
シリコン酸化膜からなる層間絶縁膜１３および１４をエ
ッチングすることによって、自己整合的にコンタクトホ
ール５０ａおよび５０ｂを形成する。この後レジスト５
１を除去する。
【００６３】次に、図３７に示すように、全面にＣＶＤ
法を用いて多結晶シリコン膜５２を形成する。
法を用いて多結晶シリコン膜５２を形成する。
【００６４】次に、図３８に示すように、多結晶シリコ
ン膜５２上の所定領域に写真製版技術を用いてレジスト
５３を形成する。レジスト５３をマスクとして多結晶シ
リコン膜５２をエッチングする。これにより、図３９に
示すように、第１ゲート電極８から引出される配線層１
８と、第２ゲート電極１０から引出される配線層１７と
が形成される。この後、レジスト５３を除去する。
ン膜５２上の所定領域に写真製版技術を用いてレジスト
５３を形成する。レジスト５３をマスクとして多結晶シ
リコン膜５２をエッチングする。これにより、図３９に
示すように、第１ゲート電極８から引出される配線層１
８と、第２ゲート電極１０から引出される配線層１７と
が形成される。この後、レジスト５３を除去する。
【００６５】次に、図４０に示すように、全面にＣＶＤ
法を用いてシリコン酸化膜からなる層間絶縁膜１９を形
成する。
法を用いてシリコン酸化膜からなる層間絶縁膜１９を形
成する。
【００６６】次に、図４１（Ｘ−Ｘ断面）および図４２
（Ｙ−Ｙ断面）に示すように、写真製版技術を用いて、
配線層１７および１８の上方と、配線層１１および１２
の上方と、円筒部２の上方とにそれぞれコンタクトホー
ルパターンを有するレジスト５４を形成する。
（Ｙ−Ｙ断面）に示すように、写真製版技術を用いて、
配線層１７および１８の上方と、配線層１１および１２
の上方と、円筒部２の上方とにそれぞれコンタクトホー
ルパターンを有するレジスト５４を形成する。
【００６７】次に、図４３および図４４に示すように、
レジスト５４をマスクとして、シリコン酸化膜からなる
層間絶縁膜１９をエッチングすることによって、配線層
１７、配線層１１、配線層１８、円筒部２および配線層
１２とそれぞれ電気的コンタクトをとるためのコンタク
トホール１９ａ、１９ｂ、１９ｃ、１９ｄおよび１９ｅ
が形成される。
レジスト５４をマスクとして、シリコン酸化膜からなる
層間絶縁膜１９をエッチングすることによって、配線層
１７、配線層１１、配線層１８、円筒部２および配線層
１２とそれぞれ電気的コンタクトをとるためのコンタク
トホール１９ａ、１９ｂ、１９ｃ、１９ｄおよび１９ｅ
が形成される。
【００６８】最後に、図２および図３に示したように、
配線層１７、導電層１５ｂ、配線層１８、ソース／ドレ
イン領域５および配線層１２にそれぞれ電気的に接続さ
れた配線層２０、２２、２１、２３および２４を形成す
る。
配線層１７、導電層１５ｂ、配線層１８、ソース／ドレ
イン領域５および配線層１２にそれぞれ電気的に接続さ
れた配線層２０、２２、２１、２３および２４を形成す
る。
【００６９】このようにして、第１実施例の縦型のＭＩ
Ｓ型半導体装置が完成される。
Ｓ型半導体装置が完成される。
【００７０】図４５は、本発明の第２実施例による２つ
のＭＩＳ型電界効果トランジスタを用いて形成したＥＥ
型スタティックインバータの平面配置図である。図４６
は、図４５に示したＥＥ型スタティックインバータの等
価回路図である。図４５および図４６を参照して、この
第２実施例のＥＥ型スタティックインバータは、図１〜
図３に示したＭＩＳ型電界効果トランジスタを２つ組合
わせて構成したものである。すなわち、この第２の実施
例のＥＥ型スタティックインバータは、ＮチャネルのＭ
ＩＳ型電界効果トランジスタ６０と、ＮチャネルのＭＩ
Ｓ型電界効果トランジスタ７０とを備えている。ＭＩＳ
型電界効果トランジスタ６０のソース／ドレイン領域６
３とＭＩＳ型電界効果トランジスタ７０のソース／ドレ
イン領域７３とは相互に接続されており、ともに出力端
子Ｖout に接続されている。ＭＩＳ型電界効果トランジ
スタ６０のソース／ドレイン領域６１は、ＶCC電源に接
続されている。ＭＩＳ電界効果トランジスタ６０の第１
ゲート電極６２は、ソース／ドレイン領域６１と接続さ
れている。ＭＩＳ電界効果トランジスタ６０の第２ゲー
ト電極６４とＭＩＳ型電界効果トランジスタ７０の第２
ゲート電極（補助ゲート電極）とは相互に接続されてお
り、ともにＶG2電源に接続されている。ＭＩＳ型電界効
果トランジスタ７０のソース／ドレイン領域７１は、接
地されており、第１ゲート電極７２は入力電源ＶINに接
続されている。また、ＭＩＳ型電界効果トランジスタ６
０および７０には、バックゲート電圧ＶBBが印加されて
いる。このような構成を有する第２実施例のＥＥ型スタ
ティックインバータでは、第２ゲート電極（補助ゲート
電極）６４および７４に印加する電圧ＶG2を制御するこ
とによって、容易にＭＩＳ型電界効果トランジスタ６０
および７０のしきい値電圧を制御することができる。こ
れにより、信号のノイズレベルに応じてしきい値電圧の
制御が可能となり、動作状況に適したトランジスタ特性
を得ることができる。なお、図４５に示す破線は、電界
効果トランジスタが占有する領域の境界線を示してい
る。このように、ＭＩＳ型電界効果トランジスタを正六
角形の中心に配置することによって、１つのＭＩＳ型電
界効果トランジスタが６個のＭＩＳ型電界効果トランジ
スタに囲まれた構造になる。すなわち、最も高集積化に
適した最密充填構造になる。
のＭＩＳ型電界効果トランジスタを用いて形成したＥＥ
型スタティックインバータの平面配置図である。図４６
は、図４５に示したＥＥ型スタティックインバータの等
価回路図である。図４５および図４６を参照して、この
第２実施例のＥＥ型スタティックインバータは、図１〜
図３に示したＭＩＳ型電界効果トランジスタを２つ組合
わせて構成したものである。すなわち、この第２の実施
例のＥＥ型スタティックインバータは、ＮチャネルのＭ
ＩＳ型電界効果トランジスタ６０と、ＮチャネルのＭＩ
Ｓ型電界効果トランジスタ７０とを備えている。ＭＩＳ
型電界効果トランジスタ６０のソース／ドレイン領域６
３とＭＩＳ型電界効果トランジスタ７０のソース／ドレ
イン領域７３とは相互に接続されており、ともに出力端
子Ｖout に接続されている。ＭＩＳ型電界効果トランジ
スタ６０のソース／ドレイン領域６１は、ＶCC電源に接
続されている。ＭＩＳ電界効果トランジスタ６０の第１
ゲート電極６２は、ソース／ドレイン領域６１と接続さ
れている。ＭＩＳ電界効果トランジスタ６０の第２ゲー
ト電極６４とＭＩＳ型電界効果トランジスタ７０の第２
ゲート電極（補助ゲート電極）とは相互に接続されてお
り、ともにＶG2電源に接続されている。ＭＩＳ型電界効
果トランジスタ７０のソース／ドレイン領域７１は、接
地されており、第１ゲート電極７２は入力電源ＶINに接
続されている。また、ＭＩＳ型電界効果トランジスタ６
０および７０には、バックゲート電圧ＶBBが印加されて
いる。このような構成を有する第２実施例のＥＥ型スタ
ティックインバータでは、第２ゲート電極（補助ゲート
電極）６４および７４に印加する電圧ＶG2を制御するこ
とによって、容易にＭＩＳ型電界効果トランジスタ６０
および７０のしきい値電圧を制御することができる。こ
れにより、信号のノイズレベルに応じてしきい値電圧の
制御が可能となり、動作状況に適したトランジスタ特性
を得ることができる。なお、図４５に示す破線は、電界
効果トランジスタが占有する領域の境界線を示してい
る。このように、ＭＩＳ型電界効果トランジスタを正六
角形の中心に配置することによって、１つのＭＩＳ型電
界効果トランジスタが６個のＭＩＳ型電界効果トランジ
スタに囲まれた構造になる。すなわち、最も高集積化に
適した最密充填構造になる。
【００７１】図４７は、本発明の第３実施例による縦型
のＭＩＳ型電界効果トランジスタを用いたＤＲＡＭのメ
モリセルを示した平面図である。図４８は、図４７に示
したＤＲＡＭのＸ−Ｘにおける断面構造図である。図４
９は、図４７に示したＤＲＡＭのＹ−Ｙにおける断面構
造図である。図５０は、図４７〜図４９に示したＤＲＡ
Ｍのメモリセル部の等価回路図である。
のＭＩＳ型電界効果トランジスタを用いたＤＲＡＭのメ
モリセルを示した平面図である。図４８は、図４７に示
したＤＲＡＭのＸ−Ｘにおける断面構造図である。図４
９は、図４７に示したＤＲＡＭのＹ−Ｙにおける断面構
造図である。図５０は、図４７〜図４９に示したＤＲＡ
Ｍのメモリセル部の等価回路図である。
【００７２】図４７〜図５０を参照して、この第３実施
例のＤＲＡＭは、ｐ型単結晶シリコン基板１と、ｐ型単
結晶シリコン基板１の主表面上の所定領域からその主表
面に対して垂直方向に延びて形成された単結晶シリコン
からなる円筒部２と、円筒部２の内側面上にＳｉＯ2 か
らなるゲート酸化膜７を介して形成された多結晶シリコ
ンからなる円筒状の第１ゲート電極８と、円筒部２の外
側面上にＳｉＯ2 からなる第２ゲート酸化膜９を介して
形成された円筒状の第２ゲート電極（補助ゲート電極）
１０と、円筒部２の内側面によって囲まれたｐ型単結晶
シリコン基板１の底面部に形成されたｎ型の低不純物濃
度を有するソース／ドレイン領域４と、円筒部２の上端
部分に形成されたｎ型の高不純物濃度を有する円筒状の
ソース／ドレイン領域５と、ソース／ドレイン領域４に
電気的に接続され、上方に延びるように形成された円筒
状のキャパシタ下部電極（ストレージノード）８１と、
ストレージノード８１の円筒状の内面部にキャパシタ絶
縁膜８２を介して埋込むように形成されたキャパシタ上
部電極（セルプレート）８３と、円筒部２の外側に位置
するｐ型単結晶シリコン基板１の主表面上の所定領域に
形成されたｐ+ 不純物領域６と、ｐ+ 不純物領域６に電
気的に接続された配線層１２と、配線層１２と第２ゲー
ト電極１０との間に形成されたＳｉＯ2 からなる層間絶
縁膜１３と、第１ゲート電極８とストレージノード８１
との間に形成されたＳｉＯ2 からなる層間絶縁膜１４
と、配線層１２、セルプレート８３およびソース／ドレ
イン領域５上に電気的に接続された導電層１５ａ、１５
ｂおよび１５ｃと、導電層１５ａ、１５ｂおよび１５ｃ
上に形成されたシリコン窒化膜からなる絶縁膜１６と、
第１ゲート電極８に電気的に接続された配線層１８と、
第２ゲート電極１０に電気的に接続された配線層１７
と、全面を覆うように形成され、配線層１７、導電層１
５ｂ、配線層１８、導電層１５ａおよび導電層１５ｃ上
にそれぞれコンタクトホール９０ａ、９０ｂ、９０ｃ、
９０ｄおよび９０ｅを有するＳｉＯ2 からなる層間絶縁
膜９０と、コンタクトホール９０ａ内で配線層１７に電
気的に接続された金属配線層８５と、コンタクトホール
９０ｂ内でセルプレート８３に導電層１５ｂを介して電
気的に接続された金属配線層８４と、コンタクトホール
９０ｃ内で配線層１８に電気的に接続されたワード線８
６（図４９参照）と、コンタクトホール９０ｄ内で導電
層１５ａに電気的に接続されたビット線８７（図４９参
照）と、コンタクトホール９０ｅ内で配線層１２に導電
層１５ｃを介して電気的に接続された金属配線層８８
（図４９参照）とを備えている。ストレージノード８１
とキャパシタ絶縁膜８２とセルプレート８３とによっ
て、データ信号に対応した電荷を蓄積するためのスタッ
クトタイプキャパシタが構成されている。ソース／ドレ
イン領域４とソース／ドレイン領域５と円筒部２と第１
ゲート電極８と第２ゲート電極１０とによって、メモリ
セルトランジスタが構成されている。この第３実施例の
ＤＲＡＭにおいても、図１に示した第１実施例と同様
に、第１ゲート電極８と第２ゲート電極１０とに印加す
る電圧をそれぞれ制御することによって、メモリセルト
ランジスタのしきい値電圧を容易に制御することができ
る。ここで、メモリセルトランジスタは、データの記憶
保持のスイッチング動作を行なうという機能を有するた
め、周辺回路（図示せず）のトランジスタに比べて、し
きい値電圧を高く設定する必要がある。たとえば、周辺
回路の電界効果トランジスタのしきい値電圧を０．６Ｖ
とすると、メモリセルトランジスタのしきい値電圧は
０．８Ｖ程度にするのが好ましい。本実施例では、第１
ゲート電極８と第２ゲート電極（補助ゲート電極）１０
とを用いてメモリセルトランジスタのしきい値電圧を容
易に０．８Ｖのしきい値電圧に制御することができる。
すなわち、第２ゲート電極１０を０Ｖに固定すると、し
きい値電圧は０．６Ｖとなる。そして、第２ゲート電極
１０を−０．４Ｖに固定すると、メモリセルトランジス
タのしきい値電圧は０．８Ｖになる。つまり、上昇させ
たいしきい値電圧の変動分（０．２Ｖ）を２倍した負の
電圧（−０．４Ｖ）を第２ゲート電極１０に印加する。
これによって、容易にメモリセルトランジスタのしきい
値電圧を周辺回路のトランジスタのしきい値電圧に比べ
て高く設定することができる。これにより、データの記
憶保持部に適したしきい値電圧を有するメモリセルトラ
ンジスタを提供することができる。なお、図５０に示し
た等価回路図において、金属配線層８８は、ｐ+ 不純物
領域６にバックゲート電圧ＶBBを印加するための配線層
である。
例のＤＲＡＭは、ｐ型単結晶シリコン基板１と、ｐ型単
結晶シリコン基板１の主表面上の所定領域からその主表
面に対して垂直方向に延びて形成された単結晶シリコン
からなる円筒部２と、円筒部２の内側面上にＳｉＯ2 か
らなるゲート酸化膜７を介して形成された多結晶シリコ
ンからなる円筒状の第１ゲート電極８と、円筒部２の外
側面上にＳｉＯ2 からなる第２ゲート酸化膜９を介して
形成された円筒状の第２ゲート電極（補助ゲート電極）
１０と、円筒部２の内側面によって囲まれたｐ型単結晶
シリコン基板１の底面部に形成されたｎ型の低不純物濃
度を有するソース／ドレイン領域４と、円筒部２の上端
部分に形成されたｎ型の高不純物濃度を有する円筒状の
ソース／ドレイン領域５と、ソース／ドレイン領域４に
電気的に接続され、上方に延びるように形成された円筒
状のキャパシタ下部電極（ストレージノード）８１と、
ストレージノード８１の円筒状の内面部にキャパシタ絶
縁膜８２を介して埋込むように形成されたキャパシタ上
部電極（セルプレート）８３と、円筒部２の外側に位置
するｐ型単結晶シリコン基板１の主表面上の所定領域に
形成されたｐ+ 不純物領域６と、ｐ+ 不純物領域６に電
気的に接続された配線層１２と、配線層１２と第２ゲー
ト電極１０との間に形成されたＳｉＯ2 からなる層間絶
縁膜１３と、第１ゲート電極８とストレージノード８１
との間に形成されたＳｉＯ2 からなる層間絶縁膜１４
と、配線層１２、セルプレート８３およびソース／ドレ
イン領域５上に電気的に接続された導電層１５ａ、１５
ｂおよび１５ｃと、導電層１５ａ、１５ｂおよび１５ｃ
上に形成されたシリコン窒化膜からなる絶縁膜１６と、
第１ゲート電極８に電気的に接続された配線層１８と、
第２ゲート電極１０に電気的に接続された配線層１７
と、全面を覆うように形成され、配線層１７、導電層１
５ｂ、配線層１８、導電層１５ａおよび導電層１５ｃ上
にそれぞれコンタクトホール９０ａ、９０ｂ、９０ｃ、
９０ｄおよび９０ｅを有するＳｉＯ2 からなる層間絶縁
膜９０と、コンタクトホール９０ａ内で配線層１７に電
気的に接続された金属配線層８５と、コンタクトホール
９０ｂ内でセルプレート８３に導電層１５ｂを介して電
気的に接続された金属配線層８４と、コンタクトホール
９０ｃ内で配線層１８に電気的に接続されたワード線８
６（図４９参照）と、コンタクトホール９０ｄ内で導電
層１５ａに電気的に接続されたビット線８７（図４９参
照）と、コンタクトホール９０ｅ内で配線層１２に導電
層１５ｃを介して電気的に接続された金属配線層８８
（図４９参照）とを備えている。ストレージノード８１
とキャパシタ絶縁膜８２とセルプレート８３とによっ
て、データ信号に対応した電荷を蓄積するためのスタッ
クトタイプキャパシタが構成されている。ソース／ドレ
イン領域４とソース／ドレイン領域５と円筒部２と第１
ゲート電極８と第２ゲート電極１０とによって、メモリ
セルトランジスタが構成されている。この第３実施例の
ＤＲＡＭにおいても、図１に示した第１実施例と同様
に、第１ゲート電極８と第２ゲート電極１０とに印加す
る電圧をそれぞれ制御することによって、メモリセルト
ランジスタのしきい値電圧を容易に制御することができ
る。ここで、メモリセルトランジスタは、データの記憶
保持のスイッチング動作を行なうという機能を有するた
め、周辺回路（図示せず）のトランジスタに比べて、し
きい値電圧を高く設定する必要がある。たとえば、周辺
回路の電界効果トランジスタのしきい値電圧を０．６Ｖ
とすると、メモリセルトランジスタのしきい値電圧は
０．８Ｖ程度にするのが好ましい。本実施例では、第１
ゲート電極８と第２ゲート電極（補助ゲート電極）１０
とを用いてメモリセルトランジスタのしきい値電圧を容
易に０．８Ｖのしきい値電圧に制御することができる。
すなわち、第２ゲート電極１０を０Ｖに固定すると、し
きい値電圧は０．６Ｖとなる。そして、第２ゲート電極
１０を−０．４Ｖに固定すると、メモリセルトランジス
タのしきい値電圧は０．８Ｖになる。つまり、上昇させ
たいしきい値電圧の変動分（０．２Ｖ）を２倍した負の
電圧（−０．４Ｖ）を第２ゲート電極１０に印加する。
これによって、容易にメモリセルトランジスタのしきい
値電圧を周辺回路のトランジスタのしきい値電圧に比べ
て高く設定することができる。これにより、データの記
憶保持部に適したしきい値電圧を有するメモリセルトラ
ンジスタを提供することができる。なお、図５０に示し
た等価回路図において、金属配線層８８は、ｐ+ 不純物
領域６にバックゲート電圧ＶBBを印加するための配線層
である。
【００７３】図５１は、図４７に示した１つのメモリセ
ルを実際に多数個配置した場合の平面図である。図５１
を参照して、ビット線８７ａはｉ番目のビット線を示し
ており、ワード線８６ａはｊ番目のワード線を示してい
る。また、配線層８４ａ、８４ｂおよび８４ｃは、セル
プレートへの配線層を示しており、配線層８５ａおよび
８５ｂは第２ゲート電極（補助ゲート電極）への配線層
を示している。図中の破線は、メモリセルが占有する領
域の境界線を示している。このように、１つのメモリセ
ルを正六角形の中心点に配置することによって、１つの
メモリセルは６個のメモリセルに囲まれた配置となる。
この結果、メモリセル群は、最も集積度を向上すること
が可能な最密充填構造になる。
ルを実際に多数個配置した場合の平面図である。図５１
を参照して、ビット線８７ａはｉ番目のビット線を示し
ており、ワード線８６ａはｊ番目のワード線を示してい
る。また、配線層８４ａ、８４ｂおよび８４ｃは、セル
プレートへの配線層を示しており、配線層８５ａおよび
８５ｂは第２ゲート電極（補助ゲート電極）への配線層
を示している。図中の破線は、メモリセルが占有する領
域の境界線を示している。このように、１つのメモリセ
ルを正六角形の中心点に配置することによって、１つの
メモリセルは６個のメモリセルに囲まれた配置となる。
この結果、メモリセル群は、最も集積度を向上すること
が可能な最密充填構造になる。
【００７４】図５２〜図６３は、図４７〜図５０に示し
た第３実施例のＤＲＡＭの製造プロセスを説明するため
の断面構造図である。図４７〜図４９および図５２〜図
６３を参照して、次に第３実施例のＤＲＡＭの製造プロ
セスについて説明する。
た第３実施例のＤＲＡＭの製造プロセスを説明するため
の断面構造図である。図４７〜図４９および図５２〜図
６３を参照して、次に第３実施例のＤＲＡＭの製造プロ
セスについて説明する。
【００７５】まず、図４から図２１に示した第１実施例
のＭＩＳ型半導体装置と同様のプロセスを用いて、図５
２に示す構造を形成する。すなわち、図２１に対応する
構造が、図５２に示す構造である。
のＭＩＳ型半導体装置と同様のプロセスを用いて、図５
２に示す構造を形成する。すなわち、図２１に対応する
構造が、図５２に示す構造である。
【００７６】次に、図５３に示すように、写真製版技術
を用いて、円筒部２の内部を覆うレジスト９１を形成す
る。レジスト９１と、シリコン窒化膜３２と、シリコン
窒化膜からなるサイドウォール３９ａおよび４２ａとを
マスクとして、円筒部に外部に位置するシリコン酸化膜
４１（図５２参照）をエッチングする。これにより、円
筒状の第２ゲート電極１０の外側面に層間絶縁膜１３を
形成する。この後レジスト９１を除去する。
を用いて、円筒部２の内部を覆うレジスト９１を形成す
る。レジスト９１と、シリコン窒化膜３２と、シリコン
窒化膜からなるサイドウォール３９ａおよび４２ａとを
マスクとして、円筒部に外部に位置するシリコン酸化膜
４１（図５２参照）をエッチングする。これにより、円
筒状の第２ゲート電極１０の外側面に層間絶縁膜１３を
形成する。この後レジスト９１を除去する。
【００７７】次に、図５４に示すように、シリコン酸化
膜４１、シリコン窒化膜３２、シリコン窒化膜からなる
サイドウォール３９ａおよび４２ａをマスクとして、ｐ
型単結晶シリコン基板１にｐ型の不純物をイオン注入す
る。これによって、基板電位を固定するとともに素子分
離の機能を有するＰ+ 不純物領域６を形成する。円筒部
２の外側を埋める程度に全面にＣＶＤ法などを用いて多
結晶シリコン膜（図示せず）を形成する。多結晶シリコ
ン膜を平坦化した後、シリコン窒化膜３２、サイドウォ
ール３９ａおよび４２ａが露出しかつ円筒部２内部の多
結晶シリコン膜が完全に除去されるまで、多結晶シリコ
ン膜をエッチバックする。これにより、基板電位を固定
するためのｐ+ 不純物領域６への配線層１２が形成され
る。この後、全面にＣＶＤ法などを用いてシリコン酸化
膜９２を形成する。
膜４１、シリコン窒化膜３２、シリコン窒化膜からなる
サイドウォール３９ａおよび４２ａをマスクとして、ｐ
型単結晶シリコン基板１にｐ型の不純物をイオン注入す
る。これによって、基板電位を固定するとともに素子分
離の機能を有するＰ+ 不純物領域６を形成する。円筒部
２の外側を埋める程度に全面にＣＶＤ法などを用いて多
結晶シリコン膜（図示せず）を形成する。多結晶シリコ
ン膜を平坦化した後、シリコン窒化膜３２、サイドウォ
ール３９ａおよび４２ａが露出しかつ円筒部２内部の多
結晶シリコン膜が完全に除去されるまで、多結晶シリコ
ン膜をエッチバックする。これにより、基板電位を固定
するためのｐ+ 不純物領域６への配線層１２が形成され
る。この後、全面にＣＶＤ法などを用いてシリコン酸化
膜９２を形成する。
【００７８】次に、図５５に示すように、写真製版技術
を用いて、円筒部２の外部を覆うレジスト９３を形成す
る。レジスト９３と、シリコン窒化膜３２と、シリコン
窒化膜からなるサイドウォール３９ａおよび４２ａとを
マスクとして、円筒部２内のシリコン酸化膜９２および
４１（図５４参照）をエッチングにより除去する。これ
により、円筒状の第１ゲート電極８の内側面を覆う層間
絶縁膜１４が形成される。この後、レジスト９３を除去
する。
を用いて、円筒部２の外部を覆うレジスト９３を形成す
る。レジスト９３と、シリコン窒化膜３２と、シリコン
窒化膜からなるサイドウォール３９ａおよび４２ａとを
マスクとして、円筒部２内のシリコン酸化膜９２および
４１（図５４参照）をエッチングにより除去する。これ
により、円筒状の第１ゲート電極８の内側面を覆う層間
絶縁膜１４が形成される。この後、レジスト９３を除去
する。
【００７９】次に、図５６に示すように、全面にＣＶＤ
法などを用いて多結晶シリコン膜（図示せず）を堆積し
た後、その多結晶シリコン膜の表面を平坦化する。そし
て、円筒部２の上部が露出するまで多結晶シリコン膜を
エッチバックする。これにより、多結晶シリコン膜８１
ａが形成される。
法などを用いて多結晶シリコン膜（図示せず）を堆積し
た後、その多結晶シリコン膜の表面を平坦化する。そし
て、円筒部２の上部が露出するまで多結晶シリコン膜を
エッチバックする。これにより、多結晶シリコン膜８１
ａが形成される。
【００８０】次に、図５７に示すように、ＣＶＤ法を用
いて全面にシリコン酸化膜９４を形成する。シリコン酸
化膜９４上にシリコン窒化膜９５を形成する。シリコン
窒化膜９５上にシリコン酸化膜９６を形成した後その表
面を平坦化する。これにより、円筒部２の上方に位置す
るシリコン窒化膜９５を露出させる。
いて全面にシリコン酸化膜９４を形成する。シリコン酸
化膜９４上にシリコン窒化膜９５を形成する。シリコン
窒化膜９５上にシリコン酸化膜９６を形成した後その表
面を平坦化する。これにより、円筒部２の上方に位置す
るシリコン窒化膜９５を露出させる。
【００８１】次に、図５８に示すように、薬品処理を施
すことによって、円筒部２の上方に位置するシリコン窒
化膜９５を除去する。シリコン酸化膜９６の全部と、円
筒部２の上方および側壁部に位置するシリコン酸化膜９
２および９４とをエッチングにより除去する。
すことによって、円筒部２の上方に位置するシリコン窒
化膜９５を除去する。シリコン酸化膜９６の全部と、円
筒部２の上方および側壁部に位置するシリコン酸化膜９
２および９４とをエッチングにより除去する。
【００８２】次に、図５９に示すように、全面にシリコ
ン窒化膜（図示せず）を堆積した後、異方性エッチング
することによって、シリコン窒化膜からなるサイドウォ
ール４２ａの側壁部分にシリコン窒化膜からなるサイド
ウォール９６を形成する。
ン窒化膜（図示せず）を堆積した後、異方性エッチング
することによって、シリコン窒化膜からなるサイドウォ
ール４２ａの側壁部分にシリコン窒化膜からなるサイド
ウォール９６を形成する。
【００８３】次に、図６０に示すように、写真製版技術
を用いて、円筒部２の外部を覆うレジスト９７を形成す
る。レジスト９７と、シリコン窒化膜３２と、シリコン
窒化膜からなるサイドウォール３９ａ、４２ａおよび９
６とをマスクとして、シリコン酸化膜９４および多結晶
シリコン膜８１ａ（図５９参照）をエッチングする。こ
れによって、キャパシタ下部電極を構成する円筒状のス
トレージノード８１が形成される。その後レジスト９７
を除去する。
を用いて、円筒部２の外部を覆うレジスト９７を形成す
る。レジスト９７と、シリコン窒化膜３２と、シリコン
窒化膜からなるサイドウォール３９ａ、４２ａおよび９
６とをマスクとして、シリコン酸化膜９４および多結晶
シリコン膜８１ａ（図５９参照）をエッチングする。こ
れによって、キャパシタ下部電極を構成する円筒状のス
トレージノード８１が形成される。その後レジスト９７
を除去する。
【００８４】次に、図６１に示すように、ストレージノ
ード８１の内部表面にキャパシタ絶縁膜８２を形成す
る。全面にＣＶＤ法などを用いて多結晶シリコン膜（図
示せず）を形成した後、その多結晶シリコン膜の表面を
平坦化する。そして、円筒部２の上部が露出するまでそ
の多結晶シリコン膜をエッチングする。これにより、キ
ャパシタ上部電極を構成するセルプレート８３が形成さ
れる。この後、薬品処理を施してシリコン酸化膜９２と
９４とを除去する。これ以降の製造プロセスは、図２６
〜図４４に示した第１実施例の製造プロセスと同様であ
る。第１実施例の図４３および図４４に対応する構造
が、図６２および図６３に示した構造である。このよう
にして、この第３実施例のＤＲＡＭのメモリセル部が完
成される。
ード８１の内部表面にキャパシタ絶縁膜８２を形成す
る。全面にＣＶＤ法などを用いて多結晶シリコン膜（図
示せず）を形成した後、その多結晶シリコン膜の表面を
平坦化する。そして、円筒部２の上部が露出するまでそ
の多結晶シリコン膜をエッチングする。これにより、キ
ャパシタ上部電極を構成するセルプレート８３が形成さ
れる。この後、薬品処理を施してシリコン酸化膜９２と
９４とを除去する。これ以降の製造プロセスは、図２６
〜図４４に示した第１実施例の製造プロセスと同様であ
る。第１実施例の図４３および図４４に対応する構造
が、図６２および図６３に示した構造である。このよう
にして、この第３実施例のＤＲＡＭのメモリセル部が完
成される。
【００８５】
【発明の効果】請求項１に係る半導体装置によれば、半
導体基板に内側面と外側面とを有し筒状に延びた立壁部
を形成し、その立壁部の内側面上に第１のゲート絶縁膜
を介して筒状の第１のゲート電極を形成し、立壁部の外
側面上に第２ゲート絶縁膜を介して筒状の第２ゲート電
極を形成することにより、第２のゲート電極に印加する
電圧を制御することによって、ゲート電極の材質を変更
することなく容易にトランジスタのしきい値電圧を制御
することができる。また、立壁部の上端部に第２導電型
の第１のソース／ドレイン領域を形成し、立壁部の内側
面によって囲まれる半導体基板の底面部表面に第２導電
型の第２のソース／ドレイン領域を形成することによっ
て、立壁部の側面部がチャネル領域として利用されるの
で、従来のプレーナ型（平面型）のトランジスタに比べ
て素子の占有面積を低減することができる。この結果、
高集積化に適した半導体装置を得ることができる。
導体基板に内側面と外側面とを有し筒状に延びた立壁部
を形成し、その立壁部の内側面上に第１のゲート絶縁膜
を介して筒状の第１のゲート電極を形成し、立壁部の外
側面上に第２ゲート絶縁膜を介して筒状の第２ゲート電
極を形成することにより、第２のゲート電極に印加する
電圧を制御することによって、ゲート電極の材質を変更
することなく容易にトランジスタのしきい値電圧を制御
することができる。また、立壁部の上端部に第２導電型
の第１のソース／ドレイン領域を形成し、立壁部の内側
面によって囲まれる半導体基板の底面部表面に第２導電
型の第２のソース／ドレイン領域を形成することによっ
て、立壁部の側面部がチャネル領域として利用されるの
で、従来のプレーナ型（平面型）のトランジスタに比べ
て素子の占有面積を低減することができる。この結果、
高集積化に適した半導体装置を得ることができる。
【００８６】請求項２に係る半導体装置によれば、半導
体基板に内側面と外側面とを有し筒状に延びた立壁部を
形成し、その立壁部の内側面上に第１のゲート絶縁膜を
介して第１のゲート電極を形成し、立壁部の外側面上に
第２のゲート絶縁膜を介して第２のゲート電極を形成
し、立壁部の上端部に第２導電型の第１のソース／ドレ
イン領域を形成し、立壁部の内側面によって囲まれる半
導体基板の底面部表面上に第２導電型の第２のソース／
ドレイン領域を形成し、第２のソース／ドレイン領域に
電気的に接続されたキャパシタ下部電極を形成し、キャ
パシタ下部電極上にキャパシタ絶縁膜を介してキャパシ
タ上部電極を形成することによって、第２のゲート電極
に印加する電圧を制御することによってトランジスタの
しきい値電圧を容易に制御することができる。また、立
壁部の側面部がトランジスタのチャネル領域として使用
されるので、従来の平面型のトランジスタに比べて素子
の占有面積が低減され、高集積化を図ることができる。
さらに、このようなトランジスタの第２のソース／ドレ
イン領域にキャパシタを構成するキャパシタ下部電極、
キャパシタ絶縁膜およびキャパシタ上部電極からなるキ
ャパシタが接続されているので、メモリセルトランジス
タのしきい値電圧をキャパシタのデータ保持機能に適し
たしきい値電圧に容易に制御できるとともに高集積化に
適したメモリセルを提供することができる。
体基板に内側面と外側面とを有し筒状に延びた立壁部を
形成し、その立壁部の内側面上に第１のゲート絶縁膜を
介して第１のゲート電極を形成し、立壁部の外側面上に
第２のゲート絶縁膜を介して第２のゲート電極を形成
し、立壁部の上端部に第２導電型の第１のソース／ドレ
イン領域を形成し、立壁部の内側面によって囲まれる半
導体基板の底面部表面上に第２導電型の第２のソース／
ドレイン領域を形成し、第２のソース／ドレイン領域に
電気的に接続されたキャパシタ下部電極を形成し、キャ
パシタ下部電極上にキャパシタ絶縁膜を介してキャパシ
タ上部電極を形成することによって、第２のゲート電極
に印加する電圧を制御することによってトランジスタの
しきい値電圧を容易に制御することができる。また、立
壁部の側面部がトランジスタのチャネル領域として使用
されるので、従来の平面型のトランジスタに比べて素子
の占有面積が低減され、高集積化を図ることができる。
さらに、このようなトランジスタの第２のソース／ドレ
イン領域にキャパシタを構成するキャパシタ下部電極、
キャパシタ絶縁膜およびキャパシタ上部電極からなるキ
ャパシタが接続されているので、メモリセルトランジス
タのしきい値電圧をキャパシタのデータ保持機能に適し
たしきい値電圧に容易に制御できるとともに高集積化に
適したメモリセルを提供することができる。
【００８７】請求項３に係る半導体装置の製造方法によ
れば、第１導電型の半導体基板の主表面に内側面と外側
面とを有し筒状に延びる立壁部を形成し、その立壁部の
内側面上に第１のゲート絶縁膜を介して筒状の第１のゲ
ート電極を形成し、立壁部の外側面上に第２のゲート絶
縁膜を介して筒状の第２のゲート電極を形成し、立壁部
の上端部に第２導電型の不純物を導入することにより第
１のソース／ドレイン領域を形成し、立壁部の内側面に
よって囲まれる半導体基板の底面部表面に第２導電型の
不純物を導入することにより第２のソース／ドレイン領
域を形成することによって、第１のゲート電極と第２の
ゲート電極を用いてトランジスタのしきい値電圧を容易
に制御することができるとともに立壁部の側面部をチャ
ネル領域として使用した高集積化に適した半導体装置を
容易に製造することができる。
れば、第１導電型の半導体基板の主表面に内側面と外側
面とを有し筒状に延びる立壁部を形成し、その立壁部の
内側面上に第１のゲート絶縁膜を介して筒状の第１のゲ
ート電極を形成し、立壁部の外側面上に第２のゲート絶
縁膜を介して筒状の第２のゲート電極を形成し、立壁部
の上端部に第２導電型の不純物を導入することにより第
１のソース／ドレイン領域を形成し、立壁部の内側面に
よって囲まれる半導体基板の底面部表面に第２導電型の
不純物を導入することにより第２のソース／ドレイン領
域を形成することによって、第１のゲート電極と第２の
ゲート電極を用いてトランジスタのしきい値電圧を容易
に制御することができるとともに立壁部の側面部をチャ
ネル領域として使用した高集積化に適した半導体装置を
容易に製造することができる。
【００８８】請求項４に係る半導体装置の製造方法によ
れば、第１導電型の半導体基板の主表面上に内側面と外
側面とを有し筒状に延びる立壁部を形成し、その立壁部
の内側面上に第１のゲート絶縁膜を介して筒状の第１の
ゲート電極を形成し、立壁部の外側面上に第２のゲート
絶縁膜を介して筒状の第２のゲート電極を形成し、立壁
部の上端部に第２導電型の不純物を導入することにより
第１のソース／ドレイン領域を形成し、立壁部の内側面
によって囲まれる半導体基板の底面部表面に第２導電型
の不純物を導入することにより第２のソース／ドレイン
領域を形成し、第２のソース／ドレイン領域に電気的に
接続するようにキャパシタ下部電極を形成し、キャパシ
タ下部電極上にキャパシタ絶縁膜を介してキャパシタ上
部電極を形成することによって、第１のゲート電極と第
２のゲート電極によってトランジスタのしきい値電圧を
容易に制御できるとともに立壁部の側面部をトランジス
タのチャネル領域として使用した高集積化に適した半導
体装置を容易に製造できるとともに、そのようなトラン
ジスタとキャパシタとを組合わせることによって高集積
化に適したメモリセルを有する半導体装置を容易に製造
することができる。
れば、第１導電型の半導体基板の主表面上に内側面と外
側面とを有し筒状に延びる立壁部を形成し、その立壁部
の内側面上に第１のゲート絶縁膜を介して筒状の第１の
ゲート電極を形成し、立壁部の外側面上に第２のゲート
絶縁膜を介して筒状の第２のゲート電極を形成し、立壁
部の上端部に第２導電型の不純物を導入することにより
第１のソース／ドレイン領域を形成し、立壁部の内側面
によって囲まれる半導体基板の底面部表面に第２導電型
の不純物を導入することにより第２のソース／ドレイン
領域を形成し、第２のソース／ドレイン領域に電気的に
接続するようにキャパシタ下部電極を形成し、キャパシ
タ下部電極上にキャパシタ絶縁膜を介してキャパシタ上
部電極を形成することによって、第１のゲート電極と第
２のゲート電極によってトランジスタのしきい値電圧を
容易に制御できるとともに立壁部の側面部をトランジス
タのチャネル領域として使用した高集積化に適した半導
体装置を容易に製造できるとともに、そのようなトラン
ジスタとキャパシタとを組合わせることによって高集積
化に適したメモリセルを有する半導体装置を容易に製造
することができる。
【図１】本発明の第１実施例によるＭＩＳ型半導体装置
（ＭＩＳ型電界効果トランジスタ）を示した平面図であ
る。
（ＭＩＳ型電界効果トランジスタ）を示した平面図であ
る。
【図２】図１に示した第１実施例のＭＩＳ型半導体装置
（ＭＩＳ型電界効果トランジスタ）のＸ−Ｘにおける断
面構造図である。
（ＭＩＳ型電界効果トランジスタ）のＸ−Ｘにおける断
面構造図である。
【図３】図１に示した第１実施例のＭＩＳ型電界効果ト
ランジスタのＹ−Ｙにおける断面構造図である。
ランジスタのＹ−Ｙにおける断面構造図である。
【図４】図２に示した第１実施例のＭＩＳ型電界効果ト
ランジスタの製造プロセスの第１工程を説明するための
断面構造図である。
ランジスタの製造プロセスの第１工程を説明するための
断面構造図である。
【図５】図２に示した第１実施例のＭＩＳ型電界効果ト
ランジスタの製造プロセスの第２工程を説明するための
断面構造図である。
ランジスタの製造プロセスの第２工程を説明するための
断面構造図である。
【図６】図２に示した第１実施例のＭＩＳ型電界効果ト
ランジスタの製造プロセスの第３工程を説明するための
断面構造図である。
ランジスタの製造プロセスの第３工程を説明するための
断面構造図である。
【図７】図２に示した第１実施例のＭＩＳ型電界効果ト
ランジスタの製造プロセスの第４工程を説明するための
断面構造図である。
ランジスタの製造プロセスの第４工程を説明するための
断面構造図である。
【図８】図２に示した第１実施例のＭＩＳ型電界効果ト
ランジスタの製造プロセスの第５工程を説明するための
断面構造図である。
ランジスタの製造プロセスの第５工程を説明するための
断面構造図である。
【図９】図２に示した第１実施例のＭＩＳ型電界効果ト
ランジスタの製造プロセスの第６工程を説明するための
断面構造図である。
ランジスタの製造プロセスの第６工程を説明するための
断面構造図である。
【図１０】図２に示した第１実施例のＭＩＳ型電界効果
トランジスタの製造プロセスの第７工程を説明するため
の断面構造図である。
トランジスタの製造プロセスの第７工程を説明するため
の断面構造図である。
【図１１】図２に示した第１実施例のＭＩＳ型電界効果
トランジスタの製造プロセスの第８工程を説明するため
の断面構造図である。
トランジスタの製造プロセスの第８工程を説明するため
の断面構造図である。
【図１２】図２に示した第１実施例のＭＩＳ型電界効果
トランジスタの製造プロセスの第９工程を説明するため
の断面構造図である。
トランジスタの製造プロセスの第９工程を説明するため
の断面構造図である。
【図１３】図２に示した第１実施例のＭＩＳ型電界効果
トランジスタの製造プロセスの第１０工程を説明するた
めの断面構造図である。
トランジスタの製造プロセスの第１０工程を説明するた
めの断面構造図である。
【図１４】図２に示した第１実施例のＭＩＳ型電界効果
トランジスタの製造プロセスの第１１工程を説明するた
めの断面構造図である。
トランジスタの製造プロセスの第１１工程を説明するた
めの断面構造図である。
【図１５】図２に示した第１実施例のＭＩＳ型電界効果
トランジスタの製造プロセスの第１２工程を説明するた
めの断面構造図である。
トランジスタの製造プロセスの第１２工程を説明するた
めの断面構造図である。
【図１６】図２に示した第１実施例のＭＩＳ型電界効果
トランジスタの製造プロセスの第１３工程を説明するた
めの断面構造図である。
トランジスタの製造プロセスの第１３工程を説明するた
めの断面構造図である。
【図１７】図２に示した第１実施例のＭＩＳ型電界効果
トランジスタの製造プロセスの第１４工程を説明するた
めの断面構造図である。
トランジスタの製造プロセスの第１４工程を説明するた
めの断面構造図である。
【図１８】図２に示した第１実施例のＭＩＳ型電界効果
トランジスタの製造プロセスの第１５工程を説明するた
めの断面構造図である。
トランジスタの製造プロセスの第１５工程を説明するた
めの断面構造図である。
【図１９】図２に示した第１実施例のＭＩＳ型電界効果
トランジスタの製造プロセスの第１６工程を説明するた
めの断面構造図である。
トランジスタの製造プロセスの第１６工程を説明するた
めの断面構造図である。
【図２０】図２に示した第１実施例のＭＩＳ型電界効果
トランジスタの製造プロセスの第１７工程を説明するた
めの断面構造図である。
トランジスタの製造プロセスの第１７工程を説明するた
めの断面構造図である。
【図２１】図２に示した第１実施例のＭＩＳ型電界効果
トランジスタの製造プロセスの第１８工程を説明するた
めの断面構造図である。
トランジスタの製造プロセスの第１８工程を説明するた
めの断面構造図である。
【図２２】図２に示した第１実施例のＭＩＳ型電界効果
トランジスタの製造プロセスの第１９工程を説明するた
めの断面構造図である。
トランジスタの製造プロセスの第１９工程を説明するた
めの断面構造図である。
【図２３】図２に示した第１実施例のＭＩＳ型電界効果
トランジスタの製造プロセスの第２０工程を説明するた
めの断面構造図である。
トランジスタの製造プロセスの第２０工程を説明するた
めの断面構造図である。
【図２４】図２に示した第１実施例のＭＩＳ型電界効果
トランジスタの製造プロセスの第２１工程を説明するた
めの断面構造図である。
トランジスタの製造プロセスの第２１工程を説明するた
めの断面構造図である。
【図２５】図２に示した第１実施例のＭＩＳ型電界効果
トランジスタの製造プロセスの第２２工程を説明するた
めの断面構造図である。
トランジスタの製造プロセスの第２２工程を説明するた
めの断面構造図である。
【図２６】図２に示した第１実施例のＭＩＳ型電界効果
トランジスタの製造プロセスの第２３工程を説明するた
めの断面構造図である。
トランジスタの製造プロセスの第２３工程を説明するた
めの断面構造図である。
【図２７】図２に示した第１実施例のＭＩＳ型電界効果
トランジスタの製造プロセスの第２４工程を説明するた
めの断面構造図である。
トランジスタの製造プロセスの第２４工程を説明するた
めの断面構造図である。
【図２８】図２に示した第１実施例のＭＩＳ型電界効果
トランジスタの製造プロセスの第２５工程を説明するた
めの断面構造図である。
トランジスタの製造プロセスの第２５工程を説明するた
めの断面構造図である。
【図２９】図２に示した第１実施例のＭＩＳ型電界効果
トランジスタの製造プロセスの第２６工程を説明するた
めの断面構造図である。
トランジスタの製造プロセスの第２６工程を説明するた
めの断面構造図である。
【図３０】図２に示した第１実施例のＭＩＳ型電界効果
トランジスタの製造プロセスの第２７工程を説明するた
めの断面構造図である。
トランジスタの製造プロセスの第２７工程を説明するた
めの断面構造図である。
【図３１】図２に示した第１実施例のＭＩＳ型電界効果
トランジスタの製造プロセスの第２８工程を説明するた
めの断面構造図である。
トランジスタの製造プロセスの第２８工程を説明するた
めの断面構造図である。
【図３２】図２に示した第１実施例のＭＩＳ型電界効果
トランジスタの製造プロセスの第２９工程を説明するた
めの断面構造図である。
トランジスタの製造プロセスの第２９工程を説明するた
めの断面構造図である。
【図３３】図２に示した第１実施例のＭＩＳ型電界効果
トランジスタの製造プロセスの第３０工程を説明するた
めの断面構造図である。
トランジスタの製造プロセスの第３０工程を説明するた
めの断面構造図である。
【図３４】図２に示した第１実施例のＭＩＳ型電界効果
トランジスタの製造プロセスの第３１工程を説明するた
めの断面構造図である。
トランジスタの製造プロセスの第３１工程を説明するた
めの断面構造図である。
【図３５】図２に示した第１実施例のＭＩＳ型電界効果
トランジスタの製造プロセスの第３２工程を説明するた
めの断面構造図である。
トランジスタの製造プロセスの第３２工程を説明するた
めの断面構造図である。
【図３６】図２に示した第１実施例のＭＩＳ型電界効果
トランジスタの製造プロセスの第３３工程を説明するた
めの断面構造図である。
トランジスタの製造プロセスの第３３工程を説明するた
めの断面構造図である。
【図３７】図２に示した第１実施例のＭＩＳ型電界効果
トランジスタの製造プロセスの第３４工程を説明するた
めの断面構造図である。
トランジスタの製造プロセスの第３４工程を説明するた
めの断面構造図である。
【図３８】図２に示した第１実施例のＭＩＳ型電界効果
トランジスタの製造プロセスの第３５工程を説明するた
めの断面構造図である。
トランジスタの製造プロセスの第３５工程を説明するた
めの断面構造図である。
【図３９】図２に示した第１実施例のＭＩＳ型電界効果
トランジスタの製造プロセスの第３６工程を説明するた
めの断面構造図である。
トランジスタの製造プロセスの第３６工程を説明するた
めの断面構造図である。
【図４０】図２に示した第１実施例のＭＩＳ型電界効果
トランジスタの製造プロセスの第３７工程を説明するた
めの断面構造図である。
トランジスタの製造プロセスの第３７工程を説明するた
めの断面構造図である。
【図４１】図２に示した第１実施例のＭＩＳ型電界効果
トランジスタの製造プロセスの第３８工程を説明するた
めの断面構造図である。
トランジスタの製造プロセスの第３８工程を説明するた
めの断面構造図である。
【図４２】図３に示した第１実施例のＭＩＳ型電界効果
トランジスタの製造プロセスの第３８工程を示した断面
構造図である。
トランジスタの製造プロセスの第３８工程を示した断面
構造図である。
【図４３】図２に示した第１実施例のＭＩＳ型電界効果
トランジスタの製造プロセスの第３９工程を示した断面
構造図である。
トランジスタの製造プロセスの第３９工程を示した断面
構造図である。
【図４４】図３に示した第１実施例のＭＩＳ型電界効果
トランジスタの製造プロセスの第３９工程を説明するた
めの断面構造図である。
トランジスタの製造プロセスの第３９工程を説明するた
めの断面構造図である。
【図４５】本発明の第２実施例による２つの縦型のＭＩ
Ｓ型電界効果トランジスタを用いて形成したＥＥ型スタ
ティックインバータを示した平面図である。
Ｓ型電界効果トランジスタを用いて形成したＥＥ型スタ
ティックインバータを示した平面図である。
【図４６】図４５に示した第２実施例のＥＥ型スタティ
ックインバータの等価回路図である。
ックインバータの等価回路図である。
【図４７】本発明の第３実施例による縦型のＭＩＳ型電
界効果トランジスタとキャパシタとを有するＤＲＡＭを
示した平面図である。
界効果トランジスタとキャパシタとを有するＤＲＡＭを
示した平面図である。
【図４８】図４７に示した第３実施例のＤＲＡＭのＸ−
Ｘにおける断面構造図である。
Ｘにおける断面構造図である。
【図４９】図４７に示した第３実施例のＤＲＡＭのＹ−
Ｙにおける断面構造図である。
Ｙにおける断面構造図である。
【図５０】図４７に示した第３実施例のＤＲＡＭのメモ
リセル部の等価回路図である。
リセル部の等価回路図である。
【図５１】図４７に示した第３実施例のＤＲＡＭを構成
する１つのメモリセルを複数個配置した場合の平面図で
ある。
する１つのメモリセルを複数個配置した場合の平面図で
ある。
【図５２】図４８に示した第３実施例のＤＲＡＭの製造
プロセスの第１８工程を説明するための断面構造図であ
る。
プロセスの第１８工程を説明するための断面構造図であ
る。
【図５３】図４８に示した第３実施例のＤＲＡＭの製造
プロセスの第１９工程を説明するための断面構造図であ
る。
プロセスの第１９工程を説明するための断面構造図であ
る。
【図５４】図４８に示した第３実施例のＤＲＡＭの製造
プロセスの第２０工程を説明するための断面構造図であ
る。
プロセスの第２０工程を説明するための断面構造図であ
る。
【図５５】図４８に示した第３実施例のＤＲＡＭの製造
プロセスの第２１工程を説明するための断面構造図であ
る。
プロセスの第２１工程を説明するための断面構造図であ
る。
【図５６】図４８に示した第３実施例のＤＲＡＭの製造
プロセスの第２２工程を説明するための断面構造図であ
る。
プロセスの第２２工程を説明するための断面構造図であ
る。
【図５７】図４８に示した第３実施例のＤＲＡＭの製造
プロセスの第２３工程を説明するための断面構造図であ
る。
プロセスの第２３工程を説明するための断面構造図であ
る。
【図５８】図４８に示した第３実施例のＤＲＡＭの製造
プロセスの第２４工程を説明するための断面構造図であ
る。
プロセスの第２４工程を説明するための断面構造図であ
る。
【図５９】図４８に示した第３実施例のＤＲＡＭの製造
プロセスの第２５工程を説明するための断面構造図であ
る。
プロセスの第２５工程を説明するための断面構造図であ
る。
【図６０】図４８に示した第３実施例のＤＲＡＭの製造
プロセスの第２６工程を説明するための断面構造図であ
る。
プロセスの第２６工程を説明するための断面構造図であ
る。
【図６１】図４８に示した第３実施例のＤＲＡＭの製造
プロセスの第２７工程を説明するための断面構造図であ
る。
プロセスの第２７工程を説明するための断面構造図であ
る。
【図６２】図４８に示した第３実施例のＤＲＡＭの製造
プロセスの第２８工程を説明するための断面構造図であ
る。
プロセスの第２８工程を説明するための断面構造図であ
る。
【図６３】図４９に示した第３実施例のＤＲＡＭの製造
プロセスの第２８工程を説明するための断面構造図であ
る。
プロセスの第２８工程を説明するための断面構造図であ
る。
【図６４】従来の縦型のＭＩＳ型の半導体装置の一例で
あるＳＧＴを示した平面図である。
あるＳＧＴを示した平面図である。
【図６５】図６４に示した従来のＳＧＴのＸ−Ｘにおけ
る断面構造図である。
る断面構造図である。
１：ｐ型単結晶シリコン基板 ２：円筒部 ３：ソース／ドレイン領域 ４：ソース／ドレイン領域 ５ａ，５ｂ：ソース／ドレイン領域 ６：ｐ+ 不純物領域 ７：第１ゲート酸化膜 ８：第１ゲート電極 ９：第２ゲート酸化膜 １０：第２ゲート電極（補助ゲート電極） ８１：ストレージノード（キャパシタ下部電極） ８２：キャパシタ絶縁膜 ８３：セルプレート（キャパシタ上部電極） なお、各図中、同一符号は同一または相当部分を示す。
Claims (4)
- 【請求項１】 内側面と外側面とを有し、筒状に延びた
立壁部を有する第１導電型の半導体基板と、 前記立壁部の内側面上に第１のゲート絶縁膜を介して形
成された筒状の第１のゲート電極と、 前記立壁部の外側面上に第２のゲート絶縁膜を介して形
成された筒状の第２のゲート電極と、 前記立壁部の上端部に形成された第２導電型の第１のソ
ース／ドレイン領域と、 前記立壁部の内側面によって囲まれる前記半導体基板の
底面部表面に形成された第２導電型の第２のソース／ド
レイン領域とを備えた、半導体装置。 - 【請求項２】 内側面と外側面とを有し、筒状に延びた
立壁部を有する半導体基板と、 前記立壁部の内側面上に第１のゲート絶縁膜を介して形
成された第１のゲート電極と、 前記立壁部の外側面上に第２のゲート絶縁膜を介して形
成された第２のゲート電極と、 前記立壁部の上端部に形成された第２導電型の第１のソ
ース／ドレイン領域と、 前記立壁部の内側面によって囲まれる前記半導体基板の
底面部表面上に形成された第２導電型の第２のソース／
ドレイン領域と、 前記第２のソース／ドレイン領域に電気的に接続された
キャパシタ下部電極と、 前記キャパシタ下部電極上にキャパシタ絶縁膜を介して
形成されたキャパシタ上部電極とを備えた、半導体装
置。 - 【請求項３】 第１導電型の半導体基板の主表面に、内
側面と外側面とを有し筒状に延びる立壁部を形成する工
程と、 前記立壁部の内側面上に第１のゲート絶縁膜を介して筒
状の第１のゲート電極を形成する工程と、 前記立壁部の外側面上に第２のゲート絶縁膜を介して筒
状の第２のゲート電極を形成する工程と、 前記立壁部の上端部に第２導電型の不純物を導入するこ
とにより第１のソース／ドレイン領域を形成する工程
と、 前記立壁部の内側面によって囲まれる前記半導体基板の
底面部表面に第２導電型の不純物を導入することにより
第２のソース／ドレイン領域を形成する工程とを備え
た、半導体装置の製造方法。 - 【請求項４】 第１導電型の半導体基板の主表面に、内
側面と外側面とを有し、筒状に延びる立壁部を形成する
工程と、 前記立壁部の内側面上に第１のゲート絶縁膜を介して筒
状の第１のゲート電極を形成する工程と、 前記立壁部の外側面上に第２のゲート絶縁膜を介して筒
状の第２のゲート電極を形成する工程と、 前記立壁部の上端部に第２導電型の不純物を導入するこ
とにより第１のソース／ドレイン領域を形成する工程
と、 前記立壁部の内側面よって囲まれる前記半導体基板の底
面部表面に第２導電型の不純物を導入することにより第
２のソース／ドレイン領域を形成する工程と、 前記第２のソース／ドレイン領域に電気的に接続するよ
うにキャパシタ下部電極を形成する工程と、 前記キャパシタ下部電極上にキャパシタ絶縁膜を介して
キャパシタ上部電極を形成する工程とを備えた、半導体
装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176791A JP2748072B2 (ja) | 1992-07-03 | 1992-07-03 | 半導体装置およびその製造方法 |
| US08/069,036 US5382816A (en) | 1992-07-03 | 1993-05-28 | Semiconductor device having vertical transistor with tubular double-gate |
| US08/334,083 US5480838A (en) | 1992-07-03 | 1994-11-04 | Method of manufacturing a semiconductor device having vertical transistor with tubular double-gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176791A JP2748072B2 (ja) | 1992-07-03 | 1992-07-03 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621467A JPH0621467A (ja) | 1994-01-28 |
| JP2748072B2 true JP2748072B2 (ja) | 1998-05-06 |
Family
ID=16019915
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4176791A Expired - Fee Related JP2748072B2 (ja) | 1992-07-03 | 1992-07-03 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5382816A (ja) |
| JP (1) | JP2748072B2 (ja) |
Families Citing this family (109)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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