JP5258120B2

JP5258120B2 - 半導体装置の製造方法

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Publication number: JP5258120B2
Application number: JP2009551565A
Authority: JP
Inventors: 富士雄舛岡; 紳太郎新井
Original assignee: Unisantis Electronics Singapore Pte Ltd
Current assignee: Unisantis Electronics Singapore Pte Ltd
Priority date: 2008-01-29
Filing date: 2009-01-29
Publication date: 2013-08-07
Anticipated expiration: 2029-01-29
Also published as: JPWO2009096470A1

Description

本発明は半導体装置およびその製造方法に関し、特に柱状半導体を有し、その側壁をチャネル領域とし、ゲート電極がチャネル領域を取り囲むように形成された縦型ＭＯＳトランジスタであるＳＧＴ(ＳｕｒｒｏｕｎｄｉｎｇＧａｔｅＴｒａｎＳｉｓｔｏｒ)の構造およびその製造方法に関する。

半導体装置の高集積化、高性能化を実現するため、半導体基板の表面に柱状半導体を形成し、その側壁に柱状半導体層を取り囲むように形成されたゲートを有する縦型トランジスタＳＧＴが提案された（特許文献１、特許文献２）。ＳＧＴはソース、ゲート、ドレインが垂直方向に配置されるため、従来のプレーナー型トランジスタに比べて占有面積を大幅に縮小することができる。また、ゲートがチャネル領域を取り囲んでいるため、柱状半導体寸法を縮小するにつれて、ゲートによるチャネル制御性を効果的に向上させることができ、急峻なサブスレッショルド特性が得られる。さらに、柱状半導体が完全空乏化するように柱状半導体濃度と寸法を設定することにより、チャネル領域の電界緩和によるモビリティーの向上が期待できる。このため、ＳＧＴを用いると従来のプレーナー型トランジスタに比べて、高集積化と高性能化を同時に実現することができる。

特許文献１のＳＧＴを用いて構成されたＣＭＯＳインバーターの平面図を図１７７（ａ）に、図１７７（ａ）の平面図におけるＡ−Ａ’のカットラインの断面構造を図１７７（ｂ）に示す。
図１７７（ａ）、（ｂ）を参照して、Ｓｉ基板１３０１上にＮウェル１３０２およびＰウェル１３０３が形成され、Ｓｉ基板表面にはＮウェル領域にＰＭＯＳを形成する柱状シリコン層１３０５が形成され、Ｐウェル領域にＮＭＯＳを形成する柱状シリコン層１３０６が形成され、それぞれの柱状シリコン層を取り囲むようにゲート１３０８が形成される。ＰＭＯＳを形成する柱状半導体の下部に形成されるＰ＋ドレイン拡散層１３１０およびＮＭＯＳを形成する柱状半導体の下部に形成されるＮ＋ドレイン拡散層１３１２は出力端子Ｖｏｕｔ７に接続され、ＰＭＯＳを形成する柱状シリコン層上部に形成されるソース拡散層１３０９は電源電位Ｖｃｃ７に接続され、ＮＭＯＳを形成する柱状シリコン層上部に形成されるソース拡散層１３１１は接地電位Ｖｓｓ７に接続され、ＰＭＯＳとＮＭＯＳの共通のゲート１３０８は入力端子Ｖｉｎ７に接続され、柱状シリコン層下部の拡散層（１３１０、１３１２）は出力端子Ｖｏｕｔ７に接続されることによりＣＭＯＳインバーターを形成する。

特許文献１のＳＧＴの柱状シリコン層およびゲート電極形成プロセスフローの概要を図１７８に示す。図１７８（ａ）において、シリコン基板をエッチングすることにより、柱状シリコン層１４０１を形成する。図１７８（ｂ）において、ゲート絶縁膜１４０２を成膜する。図１７８（ｃ）において、ゲート導電膜１４０３を成膜する。図１７８（ｄ）において、ゲート配線パターンのレジスト１４０４を柱状シリコン層を取り囲むゲート導電膜と接するように形成する。図１７８（ｅ）において、ゲート導電膜１４０３をエッチバックすることにより、ＳＧＴのゲート電極１４０３およびゲート配線１４０５を形成する。図１７８（ｆ）において、レジストを剥離する。上記プロセスフローにおいては、ゲート電極１４０３が柱状シリコン層１４０１の周囲に所望の膜厚だけ自己整合的に形成されるため、異電位のゲート電極を持つ柱状シリコン層同士を狭い間隔で配置することができる。
しかし、上記プロセスフローにおいては、図１７８（ｄ）においてレジスト１４０４を柱状シリコン層の側壁のゲート導電膜とちょうど接するように形成しなくてはいけないので、ゲート配線形成のリソグラフィー工程においてプロセスマージンが小さく、安定してゲート配線を製造することは困難である。この点について以下に説明する。

図１７９に図１７８（ｄ）においてゲート配線レジスト１４０４が右にズレた場合の工程図を示す。図１７９（ａ）は露光のアライメント時にゲート配線パターンのレジスト１４１４が右にズレた場合である。このとき、レジスト１４１４と柱状シリコン層１４１１の側壁の間にスペースが生じる。図１７９（ｂ）において、ゲートエッチを行う。図１７９（ｃ）において、レジストを剥離する。この場合、ＳＧＴのゲート電極１４１３とゲート配線１４１５は断線してしまう。
続いて、図１８０に図１７８（ｄ）においてゲート配線レジスト１４０４が左にズレた場合の工程図を示す。図１８０（ａ）は露光のアライメント時にゲート配線パターンのレジスト１４２４が左にズレた場合である。このとき、レジスト１４２４と柱状シリコン層１４２１上部のゲート電極の間で重なり部１４２６が生じる。図１８０（ｂ）において、ゲートエッチを行う。図１８０（ｃ）において、レジストを剥離する。この場合、ＳＧＴのゲート電極１４２３はレジストが形成される側で形状異常１４２７が生じてしまう。
上記のような、アライメント起因のレジストの位置ズレはウェハー上の位置やチップ内の位置によっても値が異なるため、ウェハー上のすべてのパターンにおいて上記の問題が発生しない範囲に位置ズレを小さく抑えることは不可能である。このため、このＳＧＴ形成方法においてはゲート配線形成のプロセスマージンが極端に小さくなり、集積回路を高歩留まりで製造することは不可能である。

上記のＳＧＴのゲート配線形成方法に対して、プロセスマージンが改善されたＳＧＴのゲート配線の形成方法が非特許文献１に示されている。非特許文献１のＳＧＴの柱状シリコン層およびゲート電極形成プロセスフローの概要を図１８１に示す。以下にこのプロセスフローについて説明する。図１８１（ａ）において、シリコン基板をエッチングすることにより、柱状シリコン層１５０３を形成する。図１８１（ｂ）において、ゲート絶縁膜１５０４を成膜する。図１８１（ｃ）において、ゲート導電膜を成膜する。図１８１（ｄ）において、ゲート導電膜および柱状シリコン層上部のゲート絶縁膜をＣＭＰにて研磨する。図１８１（ｅ）において、ゲート導電膜をエッチバックして、所望のゲート長になるように柱状シリコン層を囲むゲート導電膜を加工する。図１８１（ｆ）において、リソグラフィーによりゲート配線パターンのレジストを形成する。図１８１（ｇ）において、ゲート導電膜をエッチングして、ゲート電極およびゲート配線を形成する。
上記プロセスフローにおいては、特許文献１の場合に比べてゲート配線を形成するリソグラフィー工程のプロセスマージンは広くなるが、柱状シリコン層の周囲に形成されるゲート電極は柱状シリコン層に対して自己整合的に形成されない。このため、ゲート電極は柱状シリコン層の周囲に広く形成されることになり、レジストパターンのアライメントのズレやレジストパターンの寸法の誤差によっても柱状シリコン層の周囲に形成されるゲート電極の膜厚は変動することになる。したがって、異電位のゲート電極を持つの柱状シリコン層同士の間隔を狭くすると互いのゲート電極同士がショートしてしまうため、ＳＧＴを用いた回路の占有面積は大きくなってしまう。

特開平２−１８８９６６号公報特開平７−９９３１１号公報ＲｕｉｇａｎｇＬｉｅｔａｌ．、"５０ｎｍＶｅｒｔｉｃａｌＳｕｒｒｏｕｎｄｉｎｇＧａｔｅＭＯＳＦＥＴｗｉｔｈＳ−ｆａｃｔｏｒｏｆ７５ｍｖ／ｄｅｃ"、ＤｅｖｉｃｅＲｅｓｅｒｃｈＣｏｎｆｅｒｅｎｃｅ、２００１年、ｐ．６３

ＣＰＵなどの高集積かつ高性能なロジック回路を含む製品にＳＧＴを適用するためには、ゲート形成プロセスにおいて以下のことが不可欠である。第１に、ゲート電極が柱状シリコン層の周囲に自己整合的に所望の膜厚にて形成できること。第２に、ゲート配線形成時の露光アラインメントのずれに強いこと。第３に、ゲート長を正確に制御することができて、ゲート長のバラつきが小さく、プロセスマージンが大きいプロセスであること。
本発明は上記の問題点を鑑みてなされたもので、上記の問題点を解決することができるＳＧＴの製造方法を提案することを目的とする。

本発明の第１の態様は、上方の少なくとも一部に、少なくとも１つの柱状半導体層が形成された基板を用意する工程と、前記少なくとも１つの柱状半導体層の表面の少なくとも一部を含む前記基板の上方の少なくとも一部に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に導電膜を形成する工程と、前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜及び第１の絶縁膜を所望の長さに形成し、ゲート電極を形成する工程と、その後に表面の少なくとも一部に保護膜を形成する工程と、前記保護膜を異方的に除去し、前記所望の長さに形成された柱状半導体層側面の導電膜及び第１の絶縁膜の上部に所望の膜厚の保護膜サイドウォールを形成する工程と、前記保護膜サイドウォールによって前記所望の長さに形成された柱状半導体層側面の導電膜及び第１の絶縁膜を保護しつつ、前記導電膜及び前記第１の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。

好ましくは、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程は、前記導電膜上に、前記少なくとも１つの柱状半導体層が埋没するように第２の絶縁膜を形成する工程と、前記第２の絶縁膜上面を平坦化する工程と、前記第１の絶縁膜、前記導電膜及び前記第２の絶縁膜を異方的に除去し、前記柱状半導体層側面の前記導電膜の所望の長さに形成し、ゲート電極を形成する工程とを含む。

本発明の第２の態様は、上方の少なくとも一部に、少なくとも１つの柱状半導体層が形成され、該少なくとも１つの柱状半導体層の上面にストッパー膜が形成された基板を用意する工程と、前記少なくとも１つの柱状半導体層の表面の少なくとも一部を含む前記基板の上方の少なくとも一部に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に導電膜を形成する工程と、前記導電膜上に、前記柱状半導体層が埋没するように第２の絶縁膜を形成する工程と、その後に上面を前記ストッパー膜をストッパーとしてＣＭＰにより平坦化する工程と、前記第１の絶縁膜、前記第２の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記第１の絶縁膜、前記第２の絶縁膜及び前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、前記第２の絶縁膜を除去する工程と、その後に表面の少なくとも一部に保護膜を形成する工程と、前記保護膜を異方的に除去し、前記所望の長さに形成された柱状半導体層側面の導電膜及び第１の絶縁膜の上部に所望の膜厚の保護膜サイドウォールを形成する工程と、前記保護膜サイドウォールによって前記所望の長さに形成された柱状半導体層側面の導電膜及び第１の絶縁膜を保護しつつ、前記導電膜及び前記第１の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。

本発明の第３の態様は、上方の少なくとも一部に、少なくとも１つの柱状半導体層が形成された基板を用意する工程と、前記少なくとも１つの柱状半導体層の表面の少なくとも一部を含む前記基板の上方の少なくとも一部に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記柱状半導体層が埋没するように導電膜を形成する工程と、前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記第１の絶縁膜及び前記導電膜を所望の高さに形成する工程と、その後に表面の少なくとも一部に保護膜を形成する工程と、前記保護膜を異方的に除去し、前記所望の長さに形成された柱状半導体層側面の前記導電膜及び前記第１の絶縁膜の上部に所望の膜厚の保護膜サイドウォールを形成する工程と、前記導電膜及び前記第１の絶縁膜を選択的に除去し、一体化したゲート電極及びゲート配線を形成し、前記保護膜サイドウォールの保護によって、前記一体化したゲート電極及びゲート配線の少なくとも一部を前記所望の膜厚に形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。

好ましくは、前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記第１の絶縁膜及び前記導電膜を所望の高さに形成する工程の前処理工程として、前記導電膜上面を平坦化する工程を更に含む。

本発明の第４の態様は、上方の少なくとも一部に、少なくとも１つの柱状半導体層が形成され、該少なくとも１つの柱状半導体層の上面にストッパー膜が形成された基板を用意する工程と、前記少なくとも１つの柱状半導体層の表面の少なくとも一部を含む前記基板の上方の少なくとも一部に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記柱状半導体層が埋没するように導電膜を形成する工程と、その後に上面を前記ストッパー膜をストッパーとしてＣＭＰにより平坦化する工程と、前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記第１の絶縁膜及び前記導電膜を所望の高さに形成する工程と、その後に表面に保護膜を形成する工程と、前記保護膜を異方的に除去し、前記所望の長さに形成された柱状半導体層側面の前記導電膜及び前記第１の絶縁膜の上部に所望の膜厚の保護膜サイドウォールを形成する工程と、前記導電膜及び前記第１の絶縁膜を選択的に除去し、一体化したゲート電極及びゲート配線を形成し、前記保護膜サイドウォールの保護によって、前記一体化したゲート電極及びゲート配線の少なくとも一部を前記所望の膜厚に形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。

本発明の第５の態様は、上方の少なくとも一部に、少なくとも１つの柱状半導体層が形成された基板を用意する工程と、前記少なくとも１つの柱状半導体層の表面の少なくとも一部を含む前記基板の上方の少なくとも一部に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に薄い導電膜を形成する工程と、前記薄い導電膜上に、前記柱状半導体層が埋没するようにポリシリコン層を形成する工程と、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を異方的に除去し、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程と、その後に表面に保護膜を形成する工程と、前記保護膜を異方的に除去し、前記所望の長さに形成された柱状半導体層側面の前記第１の絶縁膜、薄い導電膜及びポリシリコン層の上部に所望の膜厚の保護膜サイドウォールを形成する工程と、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を選択的に除去し、一体化したゲート電極及びゲート配線を形成し、前記保護膜サイドウォールの保護によって、前記一体化したゲート電極及びゲート配線の少なくとも一部を前記所望の膜厚に形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。

好ましくは、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を異方的に除去し、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程の前処理工程として、前記ポリシリコン層上面を平坦化する工程を更に含む。

本発明の第６の態様は、上方の少なくとも一部に、少なくとも１つの柱状半導体層が形成され、該少なくとも１つの柱状半導体層の上面にストッパー膜が形成された基板を用意する工程と、前記少なくとも１つの柱状半導体層の表面の少なくとも一部を含む前記基板の上方の少なくとも一部に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に薄い導電膜を形成する工程と、前記薄い導電膜上に、前記柱状半導体層が埋没するようにポリシリコン層を形成する工程と、その後に上面を前記ストッパー膜をストッパーとしてＣＭＰにより平坦化する工程と、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を異方的に除去し、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程と、その後に表面に保護膜を形成する工程と、前記保護膜を異方的に除去し、前記所望の長さに形成された柱状半導体層側面の前記導電膜及び前記第１の絶縁膜の上部に所望の膜厚の保護膜サイドウォールを形成する工程と、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を選択的に除去し、一体化したゲート電極及びゲート配線を形成し、前記保護膜サイドウォールの保護によって、前記一体化したゲート電極及びゲート配線の少なくとも一部を前記所望の膜厚に形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。

好ましくは、前記異方的な除去は、エッチバックある。

好ましくは、前記保護膜は、シリコン窒化膜である。

好ましくは、前記保護膜及び前記ストッパー膜は、シリコン窒化膜である。

好ましくは、前記基板は、前記少なくとも１つの柱状半導体層の各々の下部に形成された不純物領域をさらに有する。

好ましくは、前記少なくとも１つの柱状半導体層の各々の上部に、前記少なくとも１つの柱状半導体層の各々の下部に形成された不純物領域と同じ導電型の不純物領域を形成する工程をさらに含む。

好ましくは、前記少なくとも１つの柱状半導体層の各々の下部に形成された不純物領域は、基板の表層部に形成されている。

この発明において、「上方」とは、直上のみならず半導体層、絶縁膜等を介した上部も含むものである。

上記のように本発明の製造方法によれば、ゲート長を決めるためのエッチング工程と、ゲート電極保護用のシリコン窒化膜サイドウォールの形成工程と、ゲート配線のパターニング工程と、ゲート配線を形成するためのエッチング工程を順次行うことにより、ゲート電極が柱状シリコン層の周囲に自己整合的に所望の膜厚にて形成でき、ゲート配線形成時の露光アラインメントのずれに強いので、従来問題となっていた、ゲート配線を形成するリソグラフィー工程に起因するゲート配線のオープンや、ゲート電極が柱状シリコン層の周囲に自己整合的に形成できない点を一挙に解決することが可能である。

さらに、ゲート長を決めるためのエッチング工程の前に、柱状シリコン層の上部にハードマスクであるシリコン窒化膜を形成した構造を用いて、ゲート上面をＣＭＰによって平坦化する工程を用意することにより、その後にゲート電極保護用のシリコン窒化膜サイドウォールの形成工程と、ゲート配線のパターニング工程と、ゲート配線を形成するためのエッチング工程を順次行うことにより、ゲート長を正確に制御することができて、ゲート長のバラつきが小さく、プロセスマージンが大きいプロセスが得られる。したがって、従来問題となっていた、ゲート配線を形成するリソグラフィー工程に起因するゲート配線のオープンやゲート長の変動や、ゲート電極が柱状シリコン層の周囲に自己整合的に形成できない点を一挙に解決することが可能である。

図１は本発明を用いて形成されたＮＭＯＳＳＧＴの平面図（ａ）および断面図（ｂ）である。以下に図１を参照して、本実施例を用いて形成されたＮＭＯＳＳＧＴについて説明する。
シリコン基板１０１上に柱状シリコン層１０２が形成され、柱状シリコン層１０２の周囲にゲート絶縁膜１０５およびゲート電極１０６aが形成されている。柱状シリコン層１０２の下部にはＮ＋ドレイン拡散層１０３が形成され、柱状シリコン層１０２の上部にはＮ＋ソース拡散層１０４が形成されている。Ｎ＋ドレイン拡散層１０３上にはコンタクト１０７が形成され、Ｎ＋ソース拡散層１０８上にはコンタクト１０８が形成され、ゲート電極１０６aより延在するゲート配線１０６b上にはコンタクト１０９が形成されている。
Ｎ＋ソース拡散層１０４をＧＮＤ電位に接続し、Ｎ＋ドレイン拡散層１０３をＶｃｃ電位に接続し、ゲート電極１０６ａに０〜Ｖｃｃの電位を与えることにより上記ＳＧＴはトランジスタ動作を行う。

以下に本実施例のＳＧＴの製造方法の一例を図２〜図１６を参照して説明する。各図において（ａ）は平面図、（ｂ）はＡ−Ａ’の断面図を示している。

図２を参照して、シリコン基板１０１上にハードマスクとなるシリコン窒化膜１１０を５０ｎｍ〜１５０ｎｍ程度の膜厚で成膜する。

図３を参照して、ハードマスク１１０およびシリコン基板１０１をエッチングして、柱状シリコン層１０２を形成する。柱状シリコン層の高さは３０ｎｍ〜３００ｎｍ程度、柱状シリコン層の直径は５ｎｍ〜１００ｎｍ程度とする。

図４を参照して、不純物注入等によりシリコン基板表面にＰやＡｓなどの不純物を導入し、Ｎ＋ドレイン拡散層１０３を形成する。このとき、柱状シリコン層上部のシリコン窒化膜１１０は柱状シリコン層上部への不純物注入防止用のストッパーとして働く。

図５を参照して、ゲート絶縁膜１０５およびゲート導電膜１０６をＣＶＤ法もしくはＡＬＤ法により成膜する。ゲート導電膜１０６の膜厚は１０ｎｍ〜１００ｎｍ程度とする。

図６を参照して、シリコン酸化膜１１１を成膜して柱状シリコン層間を埋め込む。

図７を参照して、ＣＭＰによりシリコン酸化膜１１１、柱状シリコン層上部のゲート導電膜およびゲート絶縁膜を研磨し、ゲート導電膜の上面を平坦化する。ゲート導電膜の上部をＣＭＰによって平坦化することにより、ゲート導電膜の形状が改善され、ゲート長の制御が容易になる。ＣＭＰにおいては、柱状シリコン層上部のシリコン窒化膜１１０をＣＭＰのストッパーとして使用する。シリコン窒化膜１１０をＣＭＰストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。なお、ＣＭＰのストッパー膜としては、シリコン窒化膜以外にも、ＣＭＰのストッパー膜として機能するものであれば、他の膜を使用することができ、そのような膜をＳＯＩ層２ａ上に予め成膜しておくこともでき、これは以下の他の実施例においても同様である。

図８を参照して、ゲート導電膜１０６およびシリコン酸化膜１１１をエッチバックすることにより、ゲート導電膜１０６が加工され、ゲート長が決定される。このときに、ゲート導電膜１０６とシリコン酸化膜１１１をなるべく同じレートでエッチングし、なおかつ窒化膜１１０に対して高選択比を取るようなエッチング条件を使用する。ゲート導電膜１０６とシリコン酸化膜１１１を同じレートでエッチングすることにより、両者の上面段差を抑えることができるため、次工程におけるシリコン窒化膜サイドウォール１１２の形状が改善される。

図９を参照して、ゲート電極１０６と同じ膜厚分だけ、シリコン窒化膜１１２ａを成膜する。続いて、図１０より、シリコン窒化膜１１２ａエッチバックすることによりシリコン窒化膜サイドウォール１１２を形成する。このとき、ゲート導電膜１０６とシリコン窒化膜サイドウォール１１２の膜厚が同一になるように、シリコン窒化膜の成膜膜厚を調整して、さらにエッチバック量によって微調整を行う。シリコン窒化膜サイドウォール１１２で覆われる部分のゲート導電膜１０６は、後工程のゲート配線形成のエッチング時に保護されるため、ゲート電極を所望の膜厚で自己整合的に形成することができ、占有面積を縮小することができる。なお、ここでは、サイドウォール用の保護膜として、シリコン窒化膜を用いたが、これ以外にも、サイドウォール用の保護膜として機能する保護膜であれば、例えば、シリコン酸化膜のようなものも用いることができ、これは以下の他の実施例においても同様である。

図１１を参照して、ゲート導電膜上に残存するシリコン酸化膜１１１をウェットエッチにて除去する。

図１２を参照して、レジストまたは多層レジストを塗布し、リソグラフィーによりゲート配線パターンをレジスト１１３により形成する。

図１３を参照して、レジストをマスクとして、ゲート導電膜およびゲート絶縁膜エッチングして、ゲート電極１０６ａおよびゲート配線１０６ｂを形成する。

図１４を参照して、柱状シリコン上部のシリコン窒化膜１１０およびシリコン窒化膜サイドウォール１１２をウェット処理により除去する。

図１５を参照して、不純物注入等により柱状シリコン層１０２の上部にＰやＡｓなどの不純物を導入し、Ｎ＋ソース拡散層１０４を形成する。

図１６を参照して、層間絶縁膜を成膜して、シリコン基板上のドレイン拡散層上、ゲート配線上および柱状シリコン層上部のソース拡散層上にコンタクト（１０７、１０８、１０９）を形成する。

上記のように、ゲート長を決めるためのエッチング工程と、ゲート電極保護用のシリコン窒化膜サイドウォールの形成工程と、ゲート配線のパターニング工程と、ゲート配線を形成するためのエッチング工程を順次行うことにより、以下の特徴を持つゲート形成が可能である。
第１に、ゲート電極が柱状シリコン層の周囲に自己整合的に所望の膜厚にて形成できる。第２に、ゲート配線形成時の露光アラインメントのずれに強い。したがって、本発明を用いれば、特許文献１において問題であった、ゲート配線を形成するリソグラフィー工程に起因するゲート配線のオープンや、非特許文献１において問題であった、ゲート電極が柱状シリコン層の周囲に自己整合的に形成できない点を一挙に解決することが可能である。
さらに、ゲート長を決めるためのエッチング工程の前に、柱状シリコン層の上部にハードマスクであるシリコン窒化膜を形成した構造を用いて、ゲート上面をＣＭＰによって平坦化する工程を用意することにより、その後にゲート電極保護用のシリコン窒化膜サイドウォールの形成工程と、ゲート配線のパターニング工程と、ゲート配線を形成するためのエッチング工程を順次行うことにより、ゲート長を正確に制御することができて、ゲート長のバラつきが小さく、プロセスマージンが大きいプロセスが得られる。
したがって、本発明を用いれば、特許文献１において問題であった、ゲート配線を形成するリソグラフィー工程に起因するゲート配線のオープンやゲート長の変動や、非特許文献１において問題であった、ゲート電極が柱状シリコン層の周囲に自己整合的に形成できない点を一挙に解決することが可能である。

上記のように、本実施例においては柱状シリコン層の周囲に所望の膜厚のゲート電極を自己整合的に形成することができ、ゲート導電膜の成膜膜厚により柱状シリコン層の周囲に形成されるゲート電極の膜厚を調整することができる。このため、異電位のゲート電極を持つ二つの柱状シリコン層を狭い間隔で配置することができ、回路面積を縮小することができる。ゲート導電膜の膜厚が薄い場合には、その抵抗値が高くなってしまうため、本実施例においてはゲート導電膜は金属膜により構成されていることが望ましい。

本実施例のゲート形成方法は、実施例１のゲート形成方法より工程数を削減することができ、さらにプロセスマージンの大きいゲート形成方法である。

図１７は本実施例により形成されたＮＭＯＳＳＧＴの平面図（ａ）および断面図（ｂ）である。以下に図１７を参照して、本実施例により形成されたＮＭＯＳＳＧＴについて説明する。

シリコン基板２０１上に柱状シリコン層２０２が形成され、柱状シリコン層２０２の周囲にゲート絶縁膜２０５およびゲート電極２０６ａが形成されている。柱状シリコン層２０２の下部にはＮ＋ドレイン拡散層２０３が形成され、柱状シリコン層の上部にはＮ＋ソース拡散層２０４が形成されている。Ｎ＋ドレイン拡散層２０３上にはコンタクト２０７が形成され、Ｎ＋ソース拡散層２０８上にはコンタクト２０８が形成され、ゲート電極２０６ａより延在するゲート配線２０６ｂ上にはコンタクト２０９が形成されている。
本実施例においては、ゲート電極２０６ａとゲート配線２０６ｂが同一の高さで形成されている。すなわち、ゲート電極とゲート配線が一体的に形成され、その一体的に形成されたゲート電極およびゲート配線の上面全面が基板に平行な面に形成されている。
Ｎ＋ソース拡散層２０４をＧＮＤ電位に接続し、Ｎ＋ドレイン拡散層２０３をＶｃｃ電位に接続し、ゲート電極２０６ａに０〜Ｖｃｃの電位を与えることにより上記ＳＧＴはトランジスタ動作を行う。

以下に本実施例のＳＧＴを形成するための製造方法の一例を図１８〜図２７を参照して説明する。各図において（ａ）は平面図、（ｂ）はＡ−Ａ’の断面図を示している。
なお、本実施例においては、ゲート絶縁膜の成膜工程までは実施例１と同一の製造工程であるため、ゲート導電膜の成膜工程より以下に示す。

図１８を参照して、ゲート導電膜２０６をＣＶＤ法もしくはＡＬＤ法により、柱状シリコン層２０２を埋め込むまで成膜する。

図１９を参照して、ＣＭＰによりゲート導電膜２０６を研磨し、ゲート導電膜の上面を平坦化する。ゲート導電膜の上部をＣＭＰによって平坦化することにより、ゲート導電膜の形状が改善され、ゲート長の制御が容易になる。ＣＭＰにおいては、柱状シリコン層上部のシリコン窒化膜２１０をＣＭＰのストッパーとして使用する。シリコン窒化膜２１０をＣＭＰストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。

図２０を参照して、ゲート導電膜２０６をエッチバックすることにより、ゲート長を決定する。

図２１を参照して、所望のゲート電極の膜厚分だけシリコン窒化膜２１２ａを成膜する。続いて、図２２より、シリコン窒化膜２１２ａをエッチバックすることによりシリコン窒化膜サイドウォール２１２を形成する。シリコン窒化膜サイドウォール２１２の膜厚がゲート電極の膜厚となるため、所望のゲート膜厚となるように、シリコン窒化膜の成膜膜厚を調整し、さらにエッチバック量で微調整することによって、最終的なシリコン窒化膜サイドウォール膜厚を調整する。

図２３を参照して、レジストまたは多層レジストを塗布し、リソグラフィーによりゲート配線パターンをレジスト２１３により形成する。

図２４を参照して、レジストをマスクとして、ゲート導電膜およびゲート絶縁膜エッチングして、ゲート電極２０６ａおよびゲート配線２０６ｂを形成する。

図２５を参照して、柱状シリコン上部のシリコン窒化膜２１０およびシリコン窒化膜サイドウォール２１２をウェット処理により除去する。

図２６を参照して、不純物注入等により柱状シリコン層２０２の上部にＰやＡｓなどの不純物を導入し、Ｎ＋ソース拡散層２０４を形成する。

図２７を参照して、層間絶縁膜を成膜して、シリコン基板上のドレイン拡散層上、ゲート配線上および柱状シリコン層上部のソース拡散層上にコンタクト（２０７、２０８、２０９）を形成する。

さらに、本実施例においては柱状シリコン層の周囲に所望の膜厚のゲート電極を自己整合的に形成することができる。実施例１においては、ゲート電極の膜厚はゲート導電膜の成膜膜厚によって制御していたが、本実施例においてはゲート電極の膜厚はシリコン窒化膜サイドウォール２１２の膜厚により制御することができる。実施例１の場合と比べると、ゲート配線２０６ｂの膜厚が厚いため、ゲート導電膜は金属膜に限定されず、ポリシリコンなどの比較的抵抗の高い材料でも形成可能である。

また、実施例１においては、シリコン窒化膜サイドウォール１１２をゲート電極１０６とほぼ同じ膜厚になるように形成しなければならず、サイドウォール１１２がゲート電極１０６より極端に厚い場合や薄い場合に不具合が発生する可能性がある。すなわち、サイドウォール１１２がゲート電極１０６より極端に厚い場合、図２８に示されるように、ゲート導電体膜厚より厚いシリコン窒化膜サイドウォール１１２が形成され（図２８（ａ））、シリコン酸化膜１１１がウェットエッチで除去され（図２８（ｂ））、ゲート配線がリソグラフィーによりパターニングされ（図２８（ｃ））、エッチングによりゲート電極１０６ａおよび配線１０６ｂが形成されるが（図２８（ｄ））、このとき、レジスト１１３で覆われていない部分のゲート電極の下部にはゲート電極の突き出し部１０６ｃが生じる。このような構造が顕著な場合には、ゲート−拡散層間の寄生容量の増加による回路特性の変動や、隣接するコンタクトとゲート電極突き出し部１０６ｃのショートなどの不具合が生じる可能性がある。また、サイドウォール１１２がゲート電極１０６より極端に薄い場合、図２９に示されるように、ゲート導電体膜厚より薄いシリコン窒化膜サイドウォール１１２が形成され（図２９（ａ））、シリコン酸化膜１１１がウェットエッチで除去され（図２９（ｂ））、ゲート配線がリソグラフィーによりパターニングされ（図２９（ｃ））、エッチングによりゲート電極１０６ａおよび配線１０６ｂが形成されるが（図２９（ｄ））、このとき、レジスト１１３で覆われていない部分のゲート電極の上部はエッチングにさらされるため、ゲート膜厚が薄くなる。このような構造が顕著な場合には、ゲート絶縁膜へのエッチングダメージや、トランジスタ特性の変動などの不具合が生じる可能性がある。しかしながら、本実施例においては、ゲート膜厚はシリコン窒化膜サイドウォール１１２の膜厚によって自己整合的に形成されるため、上記のような不具合が発生することはなく、実施例１よりさらにゲート形成工程のプロセスマージンを拡大することができる。

本実施例により形成されたＮＭＯＳＳＧＴにおいては、ゲート電極およびゲート電極より延在するゲート配線が薄い金属膜とポリシリコンの積層構造になっている点において実施例２と異なる。本実施例のゲート形成方法においては、ゲート絶縁膜と接している薄い金属膜によりゲート電極の空乏化が抑制され、また、ゲート電極およびゲート配線の表面がポリシリコンであるため、従来のポリシリコンゲートを持つトランジスタと同一の製造ラインで製造することが可能である。

図３０は本実施例により形成されたＮＭＯＳＳＧＴの平面図（ａ）および断面図（ｂ）である。以下に図３０を参照して、本実施例により形成されたＮＭＯＳＳＧＴについて説明する。
シリコン基板３０１上に柱状シリコン層３０２が形成され、柱状シリコン層３０２の周囲にゲート絶縁膜３０５およびゲート電極が形成されている。ゲート電極は１ｎｍ〜１０ｎｍ程度の薄い金属膜３１４と上記金属膜を覆うポリシリコン膜３０６ａの積層構造である。柱状シリコン層３０２の下部にはＮ＋ドレイン拡散層３０３が形成され、柱状シリコン層の上部にはＮ＋ソース拡散層３０４が形成されている。Ｎ＋ドレイン拡散層３０３上にはコンタクト３０７が形成され、Ｎ＋ソース拡散層３０８上にはコンタクト３０８が形成され、ゲート電極３０６ａより延在するゲート配線３０６ｂ上にはコンタクト３０９が形成されている。
本実施例においては、実施例２と同様にゲート電極３０６ａとゲート配線３０６ｂが同一の高さで形成されている。すなわち、ゲート電極とゲート配線が一体的に形成され、その一体的に形成されたゲート電極およびゲート配線の上面全面が基板に平行な面に形成されている。
Ｎ＋ソース拡散層３０４をＧＮＤ電位に接続し、Ｎ＋ドレイン拡散層３０３をＶｃｃ電位に接続し、ゲート電極３０６ａに０〜Ｖｃｃの電位を与えることにより上記ＳＧＴはトランジスタ動作を行う。

以下に本実施例のＳＧＴを形成するための製造方法の一例を図３１〜図４１を参照して説明する。各図において（ａ）は平面図、（ｂ）はＡ−Ａ’の断面図を示している。
なお、本実施例においては、ゲート絶縁膜の成膜工程までは実施例２と同一の製造工程であるため、ゲート導電膜の成膜工程より以下に示す。

図３１を参照して、ゲート絶縁膜３０５を成膜後、薄い金属膜３１４を１ｎｍ〜１０ｎｍ程度の膜厚で成膜し、さらにポリシリコン膜３０６を柱状シリコン層３０２を埋め込むまで成膜する。

図３２を参照して、ＣＭＰによりポリシリコン３０６、柱状シリコン層上部の薄い金属膜３１４およびゲート絶縁膜３０５を研磨し、ポリシリコン３０６および薄い金属膜３１４の上面を平坦化する。ポリシリコン３０６および薄い金属膜３１４の上部をＣＭＰによって平坦化することにより、ポリシリコン３０６および薄い金属膜３１４の形状が改善され、ゲート長の制御が容易になる。ＣＭＰにおいては、柱状シリコン層上部のシリコン窒化膜３１０をＣＭＰのストッパーとして使用する。シリコン窒化膜３１０をＣＭＰストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。

図３３を参照して、ポリシリコン３０６および薄い金属膜３１４をエッチバックすることにより、ゲート長を決定する。

図３４を参照して、所望のゲート電極の膜厚分だけシリコン窒化膜３１２ａを成膜する。続いて、図３５を参照して、シリコン窒化膜３１２ａをエッチバックすることによりシリコン窒化膜サイドウォール３１２を形成する。シリコン窒化膜サイドウォール３１２の膜厚がゲート電極の膜厚となるため、所望のゲート膜厚となるように、シリコン窒化膜の成膜膜厚を調整し、さらにエッチバック量で微調整することによって、最終的なシリコン窒化膜サイドウォール膜厚を調整する。

図３６を参照して、レジストまたは多層レジストを塗布し、リソグラフィーによりゲート配線パターンをレジスト３１３により形成する。

図３７を参照して、レジストをマスクとして、ポリシリコン、薄い金属膜およびゲート絶縁膜をエッチングして、ゲート電極３０６ａおよびゲート配線３０６ｂを形成する。

図３８を参照して、柱状シリコン上部のシリコン窒化膜３１０およびシリコン窒化膜サイドウォール３１２をウェット処理により除去する。

図３９を参照して、シリコン窒化膜を成膜し、エッチバックすることによりシリコン窒化膜３１５を形成する。このシリコン窒化膜によりゲート電極の金属膜３１４を覆い、金属膜３１４が表面に露出しないようにする。このようにすることで、ポリシリコンゲートを持つトランジスタと同一の製造ラインにて製造することができる。

図４０を参照して、不純物注入等により柱状シリコン層３０２の上部にＰやＡｓなどの不純物を導入し、Ｎ＋ソース拡散層３０４を形成する。

図４１を参照して、層間絶縁膜を成膜して、シリコン基板上のドレイン拡散層上、ゲート配線上および柱状シリコン層上部のソース拡散層上にコンタクト（３０７、３０８、３０９）を形成する。

本実施例においては、柱状シリコン層の周囲に所望の膜厚のゲート電極を自己整合的に形成することができ、実施例２と同様にゲート電極の膜厚はシリコン窒化膜サイドウォール３１２の膜厚により制御することができる。
本実施例においては、ゲート構造を薄い金属膜とポリシリコンとの積層構造にすることにより、ゲートの空乏化が抑制され、また、従来のポリシリコンゲートを持つトランジスタと同一の製造ラインで製造することが可能である。

また、実施例１においては、シリコン窒化膜サイドウォールの膜厚がゲート導電膜の膜厚と大きく異なる場合には、実施例２において述べたような不具合が生じる可能性があるが、実施例２と同様に、本実施例においては、ゲート膜厚はシリコン窒化膜サイドウォール３１２の膜厚によって自己整合的に形成されるため、そのような不具合が発生することはなく、実施例１よりさらにゲート形成工程のプロセスマージンを拡大することができる。

本実施例においては、実施例１と同様のゲート形成プロセスを用いたＣＭＯＳインバーターの製造方法について示す。本実施例を用いることによって、実施例１と同様の効果を得ることができる。

図４２は本実施例により形成されたＣＭＯＳインバーターの等価回路である。以下に、ＣＭＯＳインバーターの回路動作について説明する。入力信号Ｖｉｎ１はＮＭＯＳであるＱｎ１およびＰＭＯＳであるＱｐ１のゲートに印加される。Ｖｉｎ１が“１”のとき、ＮＭＯＳであるＱｎ１はＯＮ状態、ＰＭＯＳであるＱｐ１はOＦＦ状態となり、Ｖｏｕｔ１は“０”になる。逆に、Ｖｉｎ１が“０”のとき、ＮＭＯＳであるＱｎ１はOＦＦ状態、ＰＭＯＳであるＱｐ１はＯＮ状態となり、Ｖｏｕｔ１は“１”になる。以上のように、ＣＭＯＳインバーターは入力値であるＶｉｎ１の信号に対して、出力値であるＶｏｕｔ１の信号は反対の値をとるように動作する。

図４３は本実施例により形成されたＣＭＯＳインバーターの平面図であり、図４４（ａ）、（ｂ）は図４３におけるカットラインＡ−Ａ’とＢ−Ｂ’の断面図である。以下に、図４３および図４４を参考にして本実施例について説明する。
シリコン基板４０１上にＰウェル４０２およびＮウェル４０３が形成され、シリコン基板表面にはＰウェル領域にＮＭＯＳを形成する柱状シリコン層４０７が形成され、Ｎウェル領域にＰＭＯＳを形成する柱状シリコン層４０８が形成され、それぞれの柱状シリコン層を取り囲むようにゲート絶縁膜４０９およびゲート電極（４１０ａ、４１０ｂ）が形成される。また、ゲート電極４１０ａと４１０ｂはそれぞれのゲート電極より延在するゲート配線４１０ｃにより接続される。
ＮＭＯＳを形成する柱状シリコン層４０７の下部にはＮ＋ドレイン拡散層４０４が形成され、柱状シリコン層４０７の上部にはＮ＋ソース拡散層４１１が形成される。ＰＭＯＳを形成する柱状シリコン層４０８の下部にはＰ＋ドレイン拡散層４０５が形成され、柱状シリコン層４０８の上部にはＰ＋ソース拡散層４１２が形成される。
柱状シリコン層の下部に形成されるＮ＋ドレイン拡散層４０４およびＰ＋ドレイン拡散層４０５はコンタクト（４１６ａ、４１６ｂ）を経由して出力端子Ｖｏｕｔ１に接続され、ＮＭＯＳを構成する柱状シリコン層４０７上部に形成されるＮ＋ソース拡散層４１１はコンタクト４１４を経由して接地電位Ｖｓｓ１に接続され、ＰＭＯＳを構成する柱状シリコン層４０８上部に形成されるＰ＋ソース拡散層４１２はコンタクト４１５を経由して電源電位Ｖｃｃ１に接続され、ＰＭＯＳとＮＭＯＳのゲート電極を接続するゲート配線４１０ｃはコンタクト４１３を経由して入力端子Ｖｉｎ１に接続されることによりＣＭＯＳインバーターを形成する。

以下に本実施例のＳＧＴを形成するための製造方法の一例を図４５〜図６３を参照して説明する。各図において（ａ）は平面図、（ｂ）はＡ−Ａ’の断面図を示している。

図４５を参照して、シリコン基板４０１上にハードマスクとなるシリコン窒化膜４１７を５０ｎｍ〜１５０ｎｍ程度の膜厚で成膜する。

図４６を参照して、ハードマスク４１７およびシリコン基板４０１をエッチングして、素子分離領域４０６を形成する。

図４７を参照して、素子分離領域４０６にシリコン酸化膜４２２を埋め込む。

図４８を参照して、ＣＭＰを行い、ハードマスク４１７上のシリコン酸化膜４２２を研磨して、平坦化する。

図４９を参照して、素子分離領域４０６に埋め込んだシリコン酸化膜４２２をエッチバックして、シリコン酸化膜４２２の高さが、後工程において形成されるドレイン拡散層が形成される高さと同じになるように調整する。

図５０を参照して、ハードマスク４１７およびシリコン基板４０１をエッチングして、柱状シリコン層（４０７、４０８）を形成する。

図５１を参照して、不純物注入等によりシリコン基板表面に不純物を導入し、Ｎ＋ドレイン拡散層４０４およびＰ＋ドレイン拡散層４０５を形成する。このとき、柱状シリコン層上部のシリコン窒化膜４１７は柱状シリコン層上部への不純物注入防止用のストッパーとして働く。

図５２を参照して、ゲート絶縁膜４０９およびゲート導電膜４１０をＣＶＤ法もしくはＡＬＤ法により成膜する。ゲート導電膜４１０の膜厚は１０ｎｍ〜１００ｎｍ程度とする。

図５３を参照して、シリコン酸化膜４１８を成膜して柱状シリコン層間を埋め込む。

図５４を参照して、ＣＭＰによりシリコン酸化膜４１８、柱状シリコン層上部のゲート導電膜およびゲート絶縁膜を研磨し、ゲート導電膜の上面を平坦化する。ゲート導電膜の上部をＣＭＰによって平坦化することにより、ゲート導電膜の形状が改善され、ゲート長の制御が容易になる。ＣＭＰにおいては、柱状シリコン層上部のシリコン窒化膜４１７をＣＭＰのストッパーとして使用する。シリコン窒化膜４１７をＣＭＰストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。

図５５を参照して、ゲート導電膜４１０およびシリコン酸化膜４１８をエッチバックすることにより、ゲート導電膜４１０が加工され、ゲート長が決定される。このときに、ゲート導電膜４１０とシリコン酸化膜４１８をなるべく同じレートでエッチングし、なおかつ窒化膜４１７に対して高選択比を取るようなエッチング条件を使用する。ゲート導電膜４１０とシリコン酸化膜４１８を同じレートでエッチングすることにより、両者の上面段差を抑えることができるため、次工程におけるシリコン窒化膜サイドウォール４１９の形状が改善される。

図５６を参照して、ゲート電極４１０の膜厚分だけシリコン窒化膜４１９ａを成膜する。続いて、図５７を参照して、シリコン窒化膜４１９ａをエッチバックすることによりシリコン窒化膜サイドウォール４１９を形成する。このとき、ゲート導電膜４１０とシリコン窒化膜サイドウォール４１９の膜厚が同一になるように、シリコン窒化膜の成膜膜厚を調整して、さらにエッチバック量によって微調整を行う。シリコン窒化膜サイドウォール４１９で覆われるゲート電極は、後工程のゲート配線形成のエッチング時に保護されるため、ゲート電極を所望の膜厚で自己整合的に形成することができ、占有面積を縮小することができる。

図５８を参照して、ゲート導電膜上に残存するシリコン酸化膜４１８をウェットエッチにて除去する。

図５９を参照して、レジストまたは多層レジストを塗布し、リソグラフィーによりゲート配線パターンをレジスト４２０により形成する。

図６０を参照して、レジストをマスクとして、ゲート導電膜およびゲート絶縁膜エッチングして、ゲート電極（４１０ａ、４１０ｂ）およびゲート配線４１０ｃを形成する。

図６１を参照して、柱状シリコン上部のシリコン窒化膜４１７およびシリコン窒化膜サイドウォール４１９をウェット処理により除去する。

図６２を参照して、不純物注入等により柱状シリコン層（４０７、４０８）の上部に不純物を導入し、Ｎ＋ソース拡散層４１１およびＰ＋ソース拡散層４１２を形成する。

図６３を参照して、層間絶縁膜を成膜して、シリコン基板上のドレイン拡散層上、ゲート配線上および柱状シリコン層上部のソース拡散層上にコンタクト（４１３、４１４、４１５、４１６ａ、４１６ｂ）を形成する。

本実施例においては柱状シリコン層の周囲に所望の膜厚のゲート電極を自己整合的に形成することができ、ゲート導電膜の成膜膜厚により柱状シリコン層の周囲に形成されるゲート電極の膜厚を調整することができる。このため、柱状シリコン層（４１０ａ、４１０ｂ）とドレイン拡散層上のコンタクト（４１６ａ、４１６ｂ）の間隔を狭くすることができ、インバーター等の回路面積を縮小することができる。ゲート導電膜の膜厚が薄い場合には、その抵抗値が高くなってしまうため、本実施例においてはゲート導電膜は金属膜により構成されていることが望ましい。

本実施例においては、ＣＭＯＳインバーターを例に挙げてＳＧＴの構造および製造方法を説明したが、本実施例はＣＭＯＳインバーター以外の回路についても全く同様に適用することが可能である。

本実施例においては、実施例２と同様のゲート形成プロセスを用いたＣＭＯＳインバーターの製造方法について示す。本実施例を用いることによって、実施例２と同様の効果を得ることができる。

図６４は本実施例により形成されたＣＭＯＳインバーターの等価回路である。以下に、ＣＭＯＳインバーターの回路動作について説明する。入力信号Ｖｉｎ２はＮＭＯＳであるＱｎ２およびＰＭＯＳであるＱｐ２のゲートに印加される。Ｖｉｎ２が“１”のとき、ＮＭＯＳであるＱｎ２はＯＮ状態、ＰＭＯＳであるＱｐ２はOＦＦ状態となり、Ｖｏｕｔ２は“０”になる。逆に、Ｖｉｎ２が“０”のとき、ＮＭＯＳであるＱｎ２はOＦＦ状態、ＰＭＯＳであるＱｐ２はＯＮ状態となり、Ｖｏｕｔ２は“１”になる。以上のように、ＣＭＯＳインバーターは入力値であるＶｉｎ２の信号に対して、出力値であるＶｏｕｔ２の信号は反対の値をとるように動作する。

図６５は本実施例により形成されたＣＭＯＳインバーターの平面図であり、図６６（ａ）、（ｂ）は図６５におけるカットラインＡ−Ａ’とＢ−Ｂ’の断面図である。以下に、図６５および図６６を参考にして本実施例について説明する。
シリコン基板５０１上にＰウェル５０２およびＮウェル５０３が形成され、シリコン基板表面にはＰウェル領域にＮＭＯＳを形成する柱状シリコン層５０７が形成され、Ｎウェル領域にＰＭＯＳを形成する柱状シリコン層５０８が形成され、それぞれの柱状シリコン層を取り囲むようにゲート絶縁膜５０９およびゲート電極（５１０ａ、５１０ｂ）が形成される。また、ゲート電極５１０ａと５１０ｂはそれぞれのゲート電極より延在するゲート配線５１０ｃにより接続され、ゲート電極（５１０ａ、５１０ｂ）とゲート配線５１０ｃは同一の高さで形成されている。ＮＭＯＳを形成する柱状シリコン層５０７の下部にはＮ＋ドレイン拡散層５０４が形成され、柱状シリコン層５０７の上部にはＮ＋ソース拡散層５１１が形成される。ＰＭＯＳを形成する柱状シリコン層５０８の下部にはＰ＋ドレイン拡散層５０５が形成され、柱状シリコン層５０８の上部にはＰ＋ソース拡散層５１２が形成される。
柱状シリコン層の下部に形成されるＮ＋ドレイン拡散層５０４およびＰ＋ドレイン拡散層５０５はコンタクト（５１６ａ、５１６ｂ）を経由して出力端子Ｖｏｕｔ２に接続され、ＮＭＯＳを構成する柱状シリコン層５０７上部に形成されるＮ＋ソース拡散層５１１はコンタクト５１４を経由して接地電位Ｖｓｓ２に接続され、ＰＭＯＳを構成する柱状シリコン層５０８上部に形成されるＰ＋ソース拡散層５１２はコンタクト５１５を経由して電源電位Ｖｃｃ２に接続され、ＰＭＯＳとＮＭＯＳのゲート電極を接続するゲート配線５１０ｃはコンタクト５１３を経由して入力端子Ｖｉｎ２に接続されることによりＣＭＯＳインバーターを形成する。

以下に本実施例のＳＧＴを形成するための製造方法の一例を図６７〜図７６を参照して説明する。各図において（ａ）は平面図、（ｂ）はＡ−Ａ’の断面図を示している。なお、本実施例においては、ゲート導電膜の成膜工程までは実施例４と同一の製造工程であるため、ゲート導電膜の成膜工程より以下に示す。

図６７を参照して、ゲート絶縁膜５０９およびゲート導電膜５１０をＣＶＤ法もしくはＡＬＤ法により、柱状シリコン層（５０７、５０８）を埋め込むまで成膜する。

図６８を参照して、ＣＭＰによりゲート導電膜５１０を研磨し、ゲート導電膜の上面を平坦化する。ゲート導電膜の上部をＣＭＰによって平坦化することにより、ゲート導電膜の形状が改善され、ゲート長の制御が容易になる。ＣＭＰにおいては、柱状シリコン層上部のシリコン窒化膜５１７をＣＭＰのストッパーとして使用する。シリコン窒化膜５１７をＣＭＰストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。

図６９を参照して、ゲート導電膜５１０をエッチバックすることにより、ゲート長を決定する。

図７０を参照して、所望のゲート電極の膜厚分だけシリコン窒化膜５１９ａを成膜する。続いて、図７１を参照して、シリコン窒化膜５１９ａをエッチバックすることによりシリコン窒化膜サイドウォール５１９を形成する。シリコン窒化膜サイドウォール５１９の膜厚がゲート電極の膜厚となるため、所望のゲート膜厚となるように、シリコン窒化膜の成膜膜厚を調整し、さらにエッチバック量で微調整することによって、最終的なシリコン窒化膜サイドウォール膜厚を調整する。

図７２を参照して、レジストまたは多層レジストを塗布し、リソグラフィーによりゲート配線パターンをレジスト５２０により形成する。

図７３を参照して、レジストをマスクとして、ゲート導電膜およびゲート絶縁膜エッチングして、ゲート電極（５１０ａ、５１０ｂ）およびゲート配線５１０ｃを形成する。

図７４を参照して、柱状シリコン上部のシリコン窒化膜５１７およびシリコン窒化膜サイドウォール５１９をウェット処理により除去する。

図７５を参照して、不純物注入等により柱状シリコン層（５０７、５０８）の上部に不純物を導入し、Ｎ＋ソース拡散層５１１およびＰ＋拡散層５１２を形成する。

図７６を参照して、層間絶縁膜を成膜して、シリコン基板上のドレイン拡散層上、ゲート配線上および柱状シリコン層上部のソース拡散層上にコンタクト（５１３、５１４、５１５、５１６ａ、５１６ｂ）を形成する。

本実施例においては柱状シリコン層の周囲に所望の膜厚のゲート電極を自己整合的に形成することができる。実施例４においては、ゲート電極の膜厚はゲート導電膜の成膜膜厚によって制御していたが、本実施例においてはゲート電極の膜厚はシリコン窒化膜サイドウォール５１９の膜厚により制御することができる。実施例４の場合と比べると、ゲート配線５１０ｃの膜厚が厚いため、ゲート導電膜は金属膜に限定されず、ポリシリコンなどの比較的抵抗の高い材料でも形成可能である。

また、実施例４においては、シリコン窒化膜サイドウォールの膜厚がゲート導電膜の膜厚と大きく異なる場合には、実施例２において述べたような不具合が生じる可能性があるが、実施例２と同様に、本実施例においては、ゲート膜厚はシリコン窒化膜サイドウォール５１９の膜厚によって自己整合的に形成されるため、そのような不具合が発生することはなく、実施例４よりさらにゲート形成工程のプロセスマージンを拡大することができる。

本実施例においては、実施例３と同様のゲート形成プロセスを用いたＣＭＯＳインバーターの製造方法について示す。本実施例を用いることによって、実施例３と同様の効果を得ることができる。

図７７は本実施例により形成されたＣＭＯＳインバーターの等価回路である。以下に、ＣＭＯＳインバーターの回路動作について説明する。入力信号Ｖｉｎ３はＮＭＯＳであるＱｎ３およびＰＭＯＳであるＱｐ３のゲートに印加される。Ｖｉｎ３が“１”のとき、ＮＭＯＳであるＱｎ３はＯＮ状態、ＰＭＯＳであるＱｐ３はOＦＦ状態となり、Ｖｏｕｔ３は“０”になる。逆に、Ｖｉｎ３が“０”のとき、ＮＭＯＳであるＱｎ３はOＦＦ状態、ＰＭＯＳであるＱｐ３はＯＮ状態となり、Ｖｏｕｔ３は“１”になる。以上のように、ＣＭＯＳインバーターは入力値であるＶｉｎ３の信号に対して、出力値であるＶｏｕｔ３の信号は反対の値をとるように動作する。

図７８は本実施例により形成されたＣＭＯＳインバーターの平面図であり、図７９（ａ）、（ｂ）は図７８におけるカットラインＡ−Ａ’とＢ−Ｂ’の断面図である。以下に、図７８および図７９を参考にして本実施例について説明する。
シリコン基板６０１上にＰウェル６０２およびＮウェル６０３が形成され、シリコン基板表面にはＰウェル領域にＮＭＯＳを形成する柱状シリコン層６０７が形成され、Ｎウェル領域にＰＭＯＳを形成する柱状シリコン層６０８が形成され、それぞれの柱状シリコン層を取り囲むようにゲート絶縁膜６０９およびゲート電極（６１０ａ、６１０ｂ）が形成される。ゲート電極は表面側のポリシリコンとゲート絶縁膜と接している薄い金属膜６２３の積層構造よりなっている。また、ゲート電極６１０ａと６１０ｂはそれぞれのゲート電極より延在するゲート配線６１０ｃにより接続され、ゲート電極（６１０ａ、６１０ｂ）とゲート配線６１０ｃは同一の高さで形成されている。ＮＭＯＳを形成する柱状シリコン層６０７の下部にはＮ＋ドレイン拡散層６０４が形成され、柱状シリコン層６０７の上部にはＮ＋ソース拡散層６１１が形成される。ＰＭＯＳを形成する柱状シリコン層６０８の下部にはＰ＋ドレイン拡散層６０５が形成され、柱状シリコン層６０８の上部にはＰ＋ソース拡散層６１２が形成される。
柱状シリコン層の下部に形成されるＮ＋ドレイン拡散層６０４およびＰ＋ドレイン拡散層６０５はコンタクト（６１６ａ、６１６ｂ）を経由して出力端子Ｖｏｕｔ３に接続され、ＮＭＯＳを構成する柱状シリコン層６０７上部に形成されるＮ＋ソース拡散層６１１はコンタクト６１４を経由して接地電位Ｖｓｓ３に接続され、ＰＭＯＳを構成する柱状シリコン層６０８上部に形成されるＰ＋ソース拡散層６１２はコンタクト６１５を経由して電源電位Ｖｃｃ３に接続され、ＰＭＯＳとＮＭＯＳのゲート電極を接続するゲート配線６１０ｃはコンタクト６１３を経由して入力端子Ｖｉｎ３に接続されることによりＣＭＯＳインバーターを形成する。

以下に本実施例のＳＧＴを形成するための製造方法の一例を図８０〜図９０を参照して説明する。各図において（ａ）は平面図、（ｂ）はＡ−Ａ’の断面図を示している。なお、本実施例においては、ゲート絶縁膜の成膜工程までは実施例４と同一の製造工程であるため、ゲート絶縁膜の成膜工程より以下に示す。

図８０を参照して、ゲート絶縁膜６０９を成膜後、薄い金属膜６２３を１ｎｍ〜１０ｎｍ程度の膜厚で成膜し、さらにポリシリコン膜６１０を柱状シリコン層（６０７、６０８）が埋め込まれるまで成膜する。

図８１を参照して、ＣＭＰによりポリシリコン６１０、柱状シリコン層上部の薄い金属膜６２３およびゲート絶縁膜６０９を研磨し、ポリシリコン６１０および薄い金属膜６２３の上面を平坦化する。ポリシリコン６１０および薄い金属膜６２３をＣＭＰによって平坦化することにより、ポリシリコン６１０および薄い金属膜６２３の形状が改善され、ゲート長の制御が容易になる。ＣＭＰにおいては、柱状シリコン層上部のシリコン窒化膜６１７をＣＭＰのストッパーとして使用する。シリコン窒化膜６１７をＣＭＰストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。

図８２を参照して、ポリシリコン６１０および薄い金属膜６２３をエッチバックすることにより、ゲート長を決定する。

図８３を参照して、所望のゲート電極の膜厚分だけシリコン窒化膜６１９ａを成膜する。続いて、図８４を参照して、シリコン窒化膜６１９ａをエッチバックすることによりシリコン窒化膜サイドウォール６１９を形成する。シリコン窒化膜サイドウォール６１９の膜厚がゲート電極の膜厚となるため、所望のゲート膜厚となるように、シリコン窒化膜の成膜膜厚を調整し、さらにエッチバック量で微調整することによって、最終的なシリコン窒化膜サイドウォール膜厚を調整する。

図８５を参照して、レジストまたは多層レジストを塗布し、リソグラフィーによりゲート配線パターンをレジスト６２０により形成する。

図８６を参照して、レジストをマスクとして、ポリシリコン、薄い金属膜およびゲート絶縁膜をエッチングして、ゲート電極（６１０ａ、６１０ｂ）およびゲート配線６１０ｃを形成する。

図８７を参照して、柱状シリコン上部のシリコン窒化膜６１７およびシリコン窒化膜サイドウォール６１９をウェット処理により除去する。

図８８を参照して、シリコン窒化膜を成膜し、エッチバックすることによりシリコン窒化膜６２４を形成する。このシリコン窒化膜によりゲート電極の金属膜６２３を覆い、金属膜６２３が表面に露出しないようにする。このようにすることで、ポリシリコンゲートを持つトランジスタと同一の製造ラインにて製造することができる。

図８９を参照して、不純物注入等により柱状シリコン層（６０７、６０８）の上部に不純物を導入し、Ｎ＋ソース拡散層６１１およびＰ＋拡散層６１２を形成する。

図９０を参照して、層間絶縁膜を成膜して、シリコン基板上のドレイン拡散層上、ゲート配線上および柱状シリコン層上部のソース拡散層上にコンタクト（６１３、６１４、６１５、６１６ａ、６１６ｂ）を形成する。

本実施例においては、柱状シリコン層の周囲に所望の膜厚のゲート電極を自己整合的に形成することができ、実施例２と同様にゲート電極の膜厚はシリコン窒化膜サイドウォール６１９の膜厚により制御することができる。
本実施例においては、ゲート構造を薄い金属膜とポリシリコンとの積層構造にすることにより、ゲートの空乏化が抑制され、また、従来のポリシリコンゲートを持つトランジスタと同一の製造ラインで製造することが可能である。

また、実施例４においては、シリコン窒化膜サイドウォールの膜厚がゲート導電膜の膜厚と大きく異なる場合には、実施例２において述べたような不具合が生じる可能性があるが、実施例２と同様に、本実施例においては、ゲート膜厚はシリコン窒化膜サイドウォール１１２の膜厚によって自己整合的に形成されるため、そのような不具合が発生することはなく、実施例４よりさらにゲート形成工程のプロセスマージンを拡大することができる。

本実施例においては、実施例１と同様のゲート形成プロセスによって形成されたＳＯＩ基板上のＮＭＯＳＳＧＴについて示す。

図９１は本実施例を用いて形成されたＳＯＩ基板上のＮＭＯＳＳＧＴの平面図（ａ）および断面図（ｂ）である。以下に図９１を参照して、本実施例を用いて形成されたＳＯＩ基板上のＮＭＯＳＳＧＴについて説明する。
埋め込み酸化膜層７００上に平面状シリコン層７０１が形成され、平面状シリコン層７０１上にに柱状シリコン層７０２が形成され、柱状シリコン層７０２の周囲にゲート絶縁膜７０５およびゲート電極７０６ａが形成されている。柱状シリコン層７０２の下部の平面状シリコン層７０１には、Ｎ＋ドレイン拡散層７０３が形成され、柱状シリコン層の上部にはＮ＋ソース拡散層７０４が形成されている。Ｎ＋ドレイン拡散層７０３上にはコンタクト７０７が形成され、Ｎ＋ソース拡散層７０４上にはコンタクト７０８が形成され、ゲート電極７０６ａより延在するゲート配線７０６ｂ上にはコンタクト７０９が形成されている。
Ｎ＋ソース拡散層をＧＮＤ電位に接続し、Ｎ＋ドレイン拡散層をＶｃｃ電位に接続し、ゲート電極に０〜Ｖｃｃの電位を与えることにより上記ＳＧＴはトランジスタ動作を行う。

以下に本実施例のＳＧＴを形成するための製造方法の一例を図９２〜図１０７を参照して説明する。各図において（ａ）は平面図、（ｂ）はＡ−Ａ’の断面図を示している。

図９２を参照して、埋め込み酸化膜層７００上のシリコン層７０１ａ上にハードマスクとなるシリコン窒化膜７１０を５０ｎｍ〜１５０ｎｍ程度の膜厚で成膜する。

図９３を参照して、ハードマスク７１０およびシリコン層７０１ａをエッチングして、柱状シリコン層７０２を形成する。柱状シリコン層の高さは３０ｎｍ〜３００ｎｍ程度、柱状シリコン層の直径は５ｎｍ〜１００ｎｍ程度とする。柱状シリコン層７０２の下部には平面状シリコン層７０１を１０ｎｍ〜１００ｎｍ程度の膜厚で形成する。

図９４を参照して、平面状シリコン層７０１をエッチングして、分離する。

図９５を参照して、不純物注入等により平面状シリコン層表面にＰやＡｓなどの不純物を導入し、Ｎ＋ドレイン拡散層７０３を形成する。このとき、柱状シリコン層上部のシリコン窒化膜７１０は柱状シリコン層上部への不純物注入防止用のストッパーとして働く。

図９６を参照して、ゲート絶縁膜７０５およびゲート導電膜７０６をＣＶＤ法もしくはＡＬＤ法により成膜する。ゲート導電膜７０６の膜厚は１０ｎｍ〜１００ｎｍ程度とする。

図９７を参照して、シリコン酸化膜７１１を成膜して柱状シリコン層間を埋め込む。

図９８を参照して、ＣＭＰによりシリコン酸化膜７１１、柱状シリコン層上部のゲート導電膜およびゲート絶縁膜を研磨し、ゲート導電膜の上面を平坦化する。ゲート導電膜の上部をＣＭＰによって平坦化することにより、ゲート導電膜の形状が改善され、ゲート長の制御が容易になる。ＣＭＰにおいては、柱状シリコン層上部のシリコン窒化膜７１０をＣＭＰのストッパーとして使用する。シリコン窒化膜７１０をＣＭＰストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。

図９９を参照して、ゲート導電膜７０６およびシリコン酸化膜７１１をエッチバックすることにより、ゲート導電膜７０６が加工され、ゲート長が決定する。このときに、ゲート導電膜７０６とシリコン酸化膜７１１をなるべく同じレートでエッチングし、なおかつ窒化膜７１０に対して高選択比を取るようなエッチング条件を使用する。ゲート導電膜７０６とシリコン酸化膜７１１を同じレートでエッチングすることにより、両者の上面段差を抑えることができるため、次工程におけるシリコン窒化膜サイドウォール７１２の形状が改善される。

図１００を参照して、ゲート電極７０６の膜厚分だけシリコン窒化膜７１２ａを成膜する。続いて、図１０１を参照して、シリコン窒化膜７１２ａをエッチバックすることによりシリコン窒化膜サイドウォール７１２を形成する。このとき、ゲート導電膜７０６とシリコン窒化膜サイドウォール７１２の膜厚が同一になるように、シリコン窒化膜の成膜膜厚を調整して、さらにエッチバック量によって微調整を行う。シリコン窒化膜サイドウォール７１２で覆われる部分のゲート導電膜７０６は、後工程のゲート配線形成のエッチング時に保護されるため、ゲート電極を所望の膜厚で自己整合的に形成することができ、占有面積を縮小することができる。

図１０２を参照して、ゲート導電膜上に残存するシリコン酸化膜７１１をウェットエッチにて除去する。

図１０３を参照して、レジストまたは多層レジストを塗布し、リソグラフィーによりゲート配線パターンをレジスト７１３により形成する。

図１０４を参照して、レジストをマスクとして、ゲート導電膜およびゲート絶縁膜エッチングして、ゲート電極７０６ａおよびゲート配線７０６ｂを形成する。

図１０５を参照して、柱状シリコン上部のシリコン窒化膜７１０およびシリコン窒化膜サイドウォール７１２をウェット処理により除去する。

図１０６を参照して、不純物注入等により柱状シリコン層７０２の上部にＰやＡｓなどの不純物を導入し、Ｎ＋ソース拡散層７０４を形成する。

図１０７を参照して、層間絶縁膜を成膜して、シリコン基板上のドレイン拡散層上、ゲート配線上および柱状シリコン層上部のソース拡散層上にコンタクト（７０７、７０８、７０９）を形成する。

本実施例においては、実施例２と同様のゲート形成プロセスによって形成されたＳＯＩ基板上のＮＭＯＳＳＧＴについて示す。
本実施例のゲート形成方法は、実施例７のゲート形成方法より工程数を削減することができ、さらにプロセスマージンの大きいゲート形成方法である。

図１０８は本実施例を用いて形成されたＳＯＩ基板上のＮＭＯＳＳＧＴの平面図（ａ）および断面図（ｂ）である。以下に図１０８を参照して、本実施例を用いて形成されたＳＯＩ基板上のＮＭＯＳＳＧＴについて説明する。
埋め込み酸化膜層８００上に平面状シリコン層８０１が形成され、平面状シリコン層８０１上に柱状シリコン層８０２が形成され、柱状シリコン層８０２の周囲にゲート絶縁膜８０５およびゲート電極８０６が形成されている。柱状シリコン層８０２の下部の平面状シリコン層８０１には、Ｎ＋ドレイン拡散層８０３が形成され、柱状シリコン層の上部にはＮ＋ソース拡散層８０４が形成されている。Ｎ＋ドレイン拡散層８０３上にはコンタクト８０７が形成され、Ｎ＋ソース拡散層８０４上にはコンタクト８０８が形成され、ゲート電極８０６ａより延在するゲート配線８０６ｂ上にはコンタクト８０９が形成されている。本実施例においては、ゲート電極８０６ａとゲート配線８０６ｂが同一の高さで形成されている。
Ｎ＋ソース拡散層をＧＮＤ電位に接続し、Ｎ＋ドレイン拡散層をＶｃｃ電位に接続し、ゲート電極に０〜Ｖｃｃの電位を与えることにより上記ＳＧＴはトランジスタ動作を行う。

以下に本実施例のＳＧＴを形成するための製造方法の一例を図１０９〜図１１８を参照して説明する。各図において（ａ）は平面図、（ｂ）はＡ−Ａ’の断面図を示している。
なお、本実施例においては、ゲート絶縁膜の成膜工程までは実施例７と同一の製造工程であるため、ゲート絶縁膜の成膜工程より以下に示す。

図１０９を参照して、ゲート絶縁膜８０５およびゲート導電膜８０６をＣＶＤ法もしくはＡＬＤ法により、柱状シリコン層８０２を埋め込むまで成膜する。

図１１０を参照して、ＣＭＰによりゲート導電膜８０６を研磨し、ゲート導電膜の上面を平坦化する。ゲート導電膜の上部をＣＭＰによって平坦化することにより、ゲート導電膜の形状が改善され、ゲート長の制御が容易になる。ＣＭＰにおいては、柱状シリコン層上部のシリコン窒化膜８１０をＣＭＰのストッパーとして使用する。シリコン窒化膜８１０をＣＭＰストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。

図１１１を参照して、ゲート導電膜８０６をエッチバックすることにより、ゲート長を決定する。

図１１２を参照して、所望のゲート電極の膜厚分だけシリコン窒化膜８１２ａを成膜する。続いて、図１１３を参照して、シリコン窒化膜８１２ａをエッチバックすることによりシリコン窒化膜サイドウォール８１２を形成する。シリコン窒化膜サイドウォール８１２の膜厚がゲート電極の膜厚となるため、所望のゲート膜厚となるように、シリコン窒化膜の成膜膜厚を調整し、さらにエッチバック量で微調整することによって、最終的なシリコン窒化膜サイドウォール膜厚を調整する。

図１１４を参照して、レジストまたは多層レジストを塗布し、リソグラフィーによりゲート配線パターンをレジスト８１３により形成する。

図１１５を参照して、レジストをマスクとして、ゲート導電膜およびゲート絶縁膜エッチングして、ゲート電極８０６ａおよびゲート配線８０６ｂを形成する。

図１１６を参照して、柱状シリコン上部のシリコン窒化膜８１０およびシリコン窒化膜サイドウォール８１２をウェット処理により除去する。

図１１７を参照して、不純物注入等により柱状シリコン層８０２の上部にＰやＡｓなどの不純物を導入し、Ｎ＋ソース拡散層８０４を形成する。

図１１８を参照して、層間絶縁膜を成膜して、シリコン基板上のドレイン拡散層上、ゲート配線上および柱状シリコン層上部のソース拡散層上にコンタクト（８０７、８０８、８０９）を形成する。

本実施例においては柱状シリコン層の周囲に所望の膜厚のゲート電極を自己整合的に形成することができる。実施例７においては、ゲート電極の膜厚はゲート導電膜の成膜膜厚によって制御していたが、本実施例においてはゲート電極の膜厚はシリコン窒化膜サイドウォール８１２の膜厚により制御することができる。実施例７の場合と比べると、ゲート配線８０６ｂの膜厚が厚いため、ゲート導電膜は金属膜に限定されず、ポリシリコンなどの比較的抵抗の高い材料でも形成可能である。

また、実施例７においては、シリコン窒化膜サイドウォールの膜厚がゲート導電膜の膜厚と大きく異なる場合には、実施例２において述べたような不具合が生じる可能性があるが、実施例２と同様に、本実施例においては、ゲート膜厚はシリコン窒化膜サイドウォール８１２の膜厚によって自己整合的に形成されるため、そのような不具合が発生することはなく、実施例７よりさらにゲート形成工程のプロセスマージンを拡大することができる。

本実施例においては、実施例３と同様のゲート形成プロセスによって形成されたＳＯＩ基板上のＮＭＯＳＳＧＴについて示す。
本実施例においては、ゲート電極およびゲート電極より延在するゲート配線が薄い金属膜とポリシリコンの積層構造になっている点において実施例８と異なる。本実施例のゲート形成方法においては、ゲート絶縁膜と接している薄い金属膜によりゲート電極の空乏化が抑制され、また、ゲート電極およびゲート配線の表面がポリシリコンであるため、従来のポリシリコンゲートを持つトランジスタと同一の製造ラインで製造することが可能である。

図１１９は本発明を用いて形成されたＳＯＩ基板上のＮＭＯＳＳＧＴの平面図（ａ）および断面図（ｂ）である。以下に図１１９を参照して、本実施例を用いて形成されたＳＯＩ基板上のＮＭＯＳＳＧＴについて説明する。
埋め込み酸化膜層９００上に平面状シリコン層９０１が形成され、平面状シリコン層９０１上に柱状シリコン層９０２が形成され、柱状シリコン層９０２の周囲にゲート絶縁膜９０５およびゲート電極９０６ａが形成されている。柱状シリコン層９０２の下部の平面状シリコン層９０１には、Ｎ＋ドレイン拡散層９０３が形成され、柱状シリコン層の上部にはＮ＋ソース拡散層９０４が形成されている。Ｎ＋ドレイン拡散層９０３上にはコンタクト９０７が形成され、Ｎ＋ソース拡散層９０８上にはコンタクト９０８が形成され、ゲート電極９０６ａより延在するゲート配線９０６ｂ上にはコンタクト９０９が形成されている。本実施例においては、ゲート電極９０６ａとゲート配線９０６ｂが同一の高さで形成されている。
Ｎ＋ソース拡散層をＧＮＤ電位に接続し、Ｎ＋ドレイン拡散層をＶｃｃ電位に接続し、ゲート電極に０〜Ｖｃｃの電位を与えることにより上記ＳＧＴはトランジスタ動作を行う。

以下に本実施例のＳＧＴを形成するための製造方法の一例を図１２０〜図１３０を参照して説明する。各図において（ａ）は平面図、（ｂ）はＡ−Ａ’の断面図を示している。
なお、本実施例においては、ゲート絶縁膜の成膜工程までは実施例７と同一の製造工程であるため、ゲート絶縁膜の成膜工程より以下に示す。

図１２０を参照して、ゲート絶縁膜９０５を成膜後、薄い金属膜９１４を１ｎｍ〜１０ｎｍ程度の膜厚で成膜し、さらにポリシリコン膜９０６を柱状シリコン層９０２が埋め込まれるまで成膜する。

図１２１を参照して、ＣＭＰによりポリシリコン９０６、柱状シリコン層上部の薄い金属膜９１４およびゲート絶縁膜９０５を研磨し、ゲート導電膜の上面を平坦化する。ポリシリコン９０６および薄い金属膜９１４をＣＭＰによって平坦化することにより、ゲート導電膜の形状が改善され、ゲート長の制御が容易になる。ＣＭＰにおいては、柱状シリコン層上部のシリコン窒化膜９１０をＣＭＰのストッパーとして使用する。シリコン窒化膜９１０をＣＭＰストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。

図１２２を参照して、ポリシリコン９０６および薄い金属膜９１４をエッチバックすることにより、ゲート長を決定する。

図１２３を参照して、所望のゲート電極の膜厚分だけシリコン窒化膜９１２ａを成膜する。続いて、図１２４を参照して、シリコン窒化膜９１２ａをエッチバックすることによりシリコン窒化膜サイドウォール９１２を形成する。シリコン窒化膜サイドウォール９１２の膜厚がゲート電極の膜厚となるため、所望のゲート膜厚となるように、シリコン窒化膜の成膜膜厚を調整し、さらにエッチバック量で微調整することによって、最終的なシリコン窒化膜サイドウォール膜厚を調整する。

図１２５を参照して、レジストまたは多層レジストを塗布し、リソグラフィーによりゲート配線パターンをレジスト９１３により形成する。

図１２６を参照して、レジストをマスクとして、ポリシリコン、薄い金属膜およびゲート絶縁膜をエッチングして、ゲート電極９０６ａおよびゲート配線９０６ｂを形成する。

図１２７を参照して、柱状シリコン上部のシリコン窒化膜９１０およびシリコン窒化膜サイドウォール９１２をウェット処理により除去する。

図１２８を参照して、シリコン窒化膜を成膜し、エッチバックすることによりシリコン窒化膜９１５を形成する。このシリコン窒化膜によりゲート電極の金属膜９１４を覆い、金属膜９１４が表面に露出しないようにする。このようにすることで、ポリシリコンゲートを持つトランジスタと同一の製造ラインにて製造することができる。

図１２９を参照して、不純物注入等により柱状シリコン層９０２の上部にＰやＡｓなどの不純物を導入し、Ｎ＋ソース拡散層９０４を形成する。

図１３０を参照して、層間絶縁膜を成膜して、シリコン基板上のドレイン拡散層上、ゲート配線上および柱状シリコン層上部のソース拡散層上にコンタクト（９０７、９０８、９０９）を形成する。

本実施例においては、柱状シリコン層の周囲に所望の膜厚のゲート電極を自己整合的に形成することができ、実施例２と同様にゲート電極の膜厚はシリコン窒化膜サイドウォール９１２の膜厚により制御することができる。
本実施例においては、ゲート構造を薄い金属膜とポリシリコンとの積層構造にすることにより、ゲートの空乏化が抑制され、また、従来のポリシリコンゲートを持つトランジスタと同一の製造ラインで製造することが可能である。

また、実施例７においては、シリコン窒化膜サイドウォールの膜厚がゲート導電膜の膜厚と大きく異なる場合には、実施例２において述べたような不具合が生じる可能性があるが、実施例２と同様に、本実施例においては、ゲート膜厚はシリコン窒化膜サイドウォール９１２の膜厚によって自己整合的に形成されるため、そのような不具合が発生することはなく、実施例７よりさらにゲート形成工程のプロセスマージンを拡大することができる。

本実施例においては、実施例７と同様のゲート形成プロセスを用いて形成されたＳＯＩ基板上のＣＭＯＳインバーターについて示す。本実施例を用いることによって、実施例７と同様の効果を得ることができる。

図１３１は本実施例を用いて形成されたＣＭＯＳインバーターの等価回路である。以下に、ＣＭＯＳインバーターの回路動作について説明する。入力信号Ｖｉｎ４はＮＭＯＳであるＱｎ４およびＰＭＯＳであるＱｐ４のゲートに印加される。Ｖｉｎ４が“１”のとき、ＮＭＯＳであるＱｎ４はＯＮ状態、ＰＭＯＳであるＱｐ４はOＦＦ状態となり、Ｖｏｕｔ４は“０”になる。逆に、Ｖｉｎ４が“０”のとき、ＮＭＯＳであるＱｎ４はOＦＦ状態、ＰＭＯＳであるＱｐ４はＯＮ状態となり、Ｖｏｕｔ４は“１”になる。以上のように、ＣＭＯＳインバーターは入力値であるＶｉｎ４の信号に対して、出力値であるＶｏｕｔ４の信号は反対の値をとるように動作する。

図１３２は本実施例を用いて形成されたＣＭＯＳインバーターの平面図であり、図１３３（ａ）、（ｂ）は図１３２におけるカットラインＡ−Ａ’とＢ−Ｂ’の断面図である。以下に、図１３２および図１３３を参考にして本実施例を用いて形成されたＣＭＯＳインバーターについて説明する。
埋め込み酸化膜層１０００上に平面状シリコン層（１００２、１００３）が形成され、平面状シリコン層１００２上に柱状シリコン層１００７が形成され、平面状シリコン層１００３上に柱状シリコン層１００８が形成される。それぞれの柱状シリコン層を取り囲むようにゲート絶縁膜１００９およびゲート電極（１０１０ａ、１０１０ｂ）が形成される。また、ゲート電極１０１０ａと１０１０ｂはそれぞれのゲート電極より延在するゲート配線１０１０ｃにより接続される。ＮＭＯＳを形成する柱状シリコン層１００７の下部の平面状シリコン層１００２にはＮ＋ドレイン拡散層１００４が形成され、柱状シリコン層１００７の上部にはＮ＋ソース拡散層１０１１が形成される。ＰＭＯＳを形成する柱状シリコン層１００８の下部の平面状シリコン層１００３にはＰ＋ドレイン拡散層１００５が形成され、柱状シリコン層１００８の上部にはＮ＋ソース拡散層１０１２が形成される。
柱状シリコン層の下部に形成されるＰ＋ドレイン拡散層１００４およびＰ＋ドレイン拡散層１００５はそれぞれコンタクト１０１６ａ、１０１６ｂを経由して出力端子Ｖｏｕｔ４に接続され、ＮＭＯＳを構成する柱状シリコン層１００７上部に形成されるＮ＋ソース拡散層１０１１はコンタクト１０１４を経由して接地電位Ｖｓｓ４に接続され、ＰＭＯＳを構成する柱状シリコン層１００８上部に形成されるＰ＋ソース拡散層１０１２はコンタクト１０１５を経由して電源電位Ｖｃｃ４に接続され、ＰＭＯＳとＮＭＯＳのゲート電極を接続するゲート配線１０１０ｃはコンタクト１０１３を経由して入力端子Ｖｉｎ４に接続されることによりＣＭＯＳインバーターを形成する。

以下に本実施例のＳＧＴを形成するための製造方法の一例を図１３４〜図１４９を参照して説明する。各図において（ａ）は平面図、（ｂ）はＡ−Ａ’の断面図を示している。

図１３４を参照して、埋め込み酸化膜層１０００上のシリコン層１００１ａ上にハードマスクとなるシリコン窒化膜１０１７を５０ｎｍ〜１５０ｎｍ程度の膜厚で成膜する。

図１３５を参照して、ハードマスク１０１７およびシリコン層１００１ａをエッチングして、柱状シリコン層（１００７、１００８）を形成する。柱状シリコン層の高さは３０ｎｍ〜３００ｎｍ程度、柱状シリコン層の直径は５ｎｍ〜１００ｎｍ程度とする。柱状シリコン層（１００７、１００８）の下部には平面状シリコン層１００１を１０ｎｍ〜１００ｎｍ程度の膜厚で形成する。

図１３６を参照して、平面状シリコン層１００１をエッチングして、平面状シリコン層である１００２および１００３に分離する。

図１３７を参照して、不純物注入等によりシリコン基板表面にＰやＡｓなどの不純物を導入し、Ｎ＋ドレイン拡散層１００４、およびＰ＋ドレイン拡散層１００５を形成する。このとき、柱状シリコン層上部のシリコン窒化膜１０１７は柱状シリコン層上部への不純物注入防止用のストッパーとして働く。

図１３８を参照して、ゲート絶縁膜１００９およびゲート導電膜１０１０をＣＶＤ法もしくはＡＬＤ法により成膜する。ゲート導電膜１０１０の膜厚は１０ｎｍ〜１００ｎｍ程度とする。

図１３９を参照して、シリコン酸化膜１０１８を成膜して柱状シリコン層間を埋め込む。

図１４０を参照して、ＣＭＰによりシリコン酸化膜１０１８、柱状シリコン層上部のゲート導電膜およびゲート絶縁膜を研磨し、ゲート導電膜の上面を平坦化する。ゲート導電膜の上部をＣＭＰによって平坦化することにより、ゲート導電膜の形状が改善され、ゲート長の制御が容易になる。ＣＭＰにおいては、柱状シリコン層上部のシリコン窒化膜１０１７をＣＭＰのストッパーとして使用する。シリコン窒化膜１０１７をＣＭＰストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。

図１４１を参照して、ゲート導電膜１０１０およびシリコン酸化膜１０１８をエッチバックすることにより、ゲート導電膜１０１０が加工され、ゲート長が決定される。このときに、ゲート導電膜１０１０とシリコン酸化膜１０１８をなるべく同じレートでエッチングし、なおかつ窒化膜１０１７に対して高選択比を取るようなエッチング条件を使用する。ゲート導電膜１０１０とシリコン酸化膜１０１８を同じレートでエッチングすることにより、両者の上面段差を抑えることができるため、次工程におけるシリコン窒化膜サイドウォール１０１９の形状が改善される。

図１４２を参照して、ゲート電極１０１０の膜厚分だけシリコン窒化膜１０１９ａを成膜する。続いて、図１４３を参照して、シリコン窒化膜１０１９ａをエッチバックすることによりシリコン窒化膜サイドウォール１０１９を形成する。このとき、ゲート導電膜１０１０とシリコン窒化膜サイドウォール１０１９の膜厚が同一になるように、シリコン窒化膜の成膜膜厚を調整して、さらにエッチバック量によって微調整を行う。シリコン窒化膜サイドウォール１０１９で覆われる部分のゲート導電膜１０１０は、後工程のゲート配線形成のエッチング時に保護されるため、ゲート電極を所望の膜厚で自己整合的に形成することができ、占有面積を縮小することができる。

図１４４を参照して、ゲート導電膜上に残存するシリコン酸化膜１０１８をウェットエッチにて除去する。

図１４５を参照して、レジストまたは多層レジストを塗布し、リソグラフィーによりゲート配線パターンをレジスト１０２０により形成する。

図１４６を参照して、レジストをマスクとして、ゲート導電膜およびゲート絶縁膜エッチングして、ゲート電極（１０１０ａ、１０１０ｂ）およびゲート配線１０１０ｃを形成する。

図１４７を参照して、柱状シリコン上部のシリコン窒化膜１０１７よびシリコン窒化膜サイドウォール１０１９をウェット処理により除去する。

図１４８を参照して、不純物注入等により柱状シリコン層１００７の上部にＰやＡｓなどの不純物を導入してＮ＋ソース拡散層１０１１を形成し、同様に、不純物注入等により柱状シリコン層１００８の上部にＢやＢＦ２などの不純物を導入してＰ＋ソース拡散層１０１２を形成する。

図１４９を参照して、層間絶縁膜を成膜して、シリコン基板上のドレイン拡散層上、ゲート配線上および柱状シリコン層上部のソース拡散層上にコンタクト（１０１３、１０１４、１０１５、１０１６ａ、１０１６ｂ）を形成する。

上記のように、ゲート長を決めるためのエッチング工程と、ゲート電極保護用のシリコン窒化膜サイドウォールの形成工程と、ゲート配線のパターニング工程と、ゲート配線を形成するためのエッチング工程を順次行うことにより、以下の特徴を持つゲート形成が可能である。
第１に、ゲート電極が柱状シリコン層の周囲に自己整合的に所望の膜厚にて形成できる。第２に、ゲート配線形成時の露光アラインメントのずれに強い。したがって、本発明を用いれば、特許文献１において問題であった、ゲート配線を形成するリソグラフィー工程に起因するゲート配線のオープンや、非特許文献１において問題であった、ゲート電極が柱状シリコン層の周囲に自己整合的に形成できない点を一挙に解決することが可能である。
さらに、ゲート長を決めるためのエッチング工程の前に、柱状シリコン層の上部にハードマスクであるシリコン窒化膜を形成した構造を用いて、ゲート上面をＣＭＰによって平坦化する工程を用意することにより、その後にゲート電極保護用のシリコン窒化膜サイドウォールの形成工程と、ゲート配線のパターニング工程と、ゲート配線を形成するためのエッチング工程を順次行うことにより、ゲート長を正確に制御することができて、ゲート長のバラつきが小さく、プロセスマージンが大きいプロセスが得られる。
したがって、本発明を用いれば、特許文献１において問題であった、ゲート配線を形成するリソグラフィー工程に起因するゲート配線のオープンやゲート長の変動や、非特許文献１において問題であった、ゲート電極が柱状シリコン層の周囲に自己整合的に形成できない点を一挙に解決することが可能である。
したがって、本発明を用いれば、特許文献１において問題であった、ゲート配線を形成するリソグラフィー工程に起因するゲート配線のオープンやゲート長の変動や、非特許文献１において問題であった、ゲート電極が柱状シリコン層の周囲に自己整合的に形成できない点を解決することが可能である。

上記のように、本実施例においては柱状シリコン層の周囲に所望の膜厚のゲート電極を自己整合的に形成することができ、ゲート導電膜の成膜膜厚により柱状シリコン層の周囲に形成されるゲート電極の膜厚を調整することができる。このため、異電位のゲート電極を持つ二つの柱状シリコン層を狭い間隔で配置することができ、回路面積を縮小することができる。ゲート導電膜の膜厚が薄い場合には、その抵抗値が高くなってしまうため、本実施例においては、ゲート導電膜は金属膜により構成されていることが望ましい。

本実施例においては、実施例８と同様のゲート形成プロセスを用いて形成されたＳＯＩ基板上のＣＭＯＳインバーターについて示す。本実施例を用いることによって、実施例８と同様の効果を得ることができる。

図１５０は本実施例を用いて形成されたＣＭＯＳインバーターの等価回路である。以下に、ＣＭＯＳインバーターの回路動作について説明する。入力信号Ｖｉｎ５はＮＭＯＳであるＱｎ５およびＰＭＯＳであるＱｐ５のゲートに印加される。Ｖｉｎ５が“１”のとき、ＮＭＯＳであるＱｎ５はＯＮ状態、ＰＭＯＳであるＱｐ５はOＦＦ状態となり、Ｖｏｕｔ５は“０”になる。逆に、Ｖｉｎ５が“０”のとき、ＮＭＯＳであるＱｎ５はOＦＦ状態、ＰＭＯＳであるＱｐ５はＯＮ状態となり、Ｖｏｕｔ５は“１”になる。以上のように、ＣＭＯＳインバーターは入力値であるＶｉｎ５の信号に対して、出力値であるＶｏｕｔ５の信号は反対の値をとるように動作する。

図１５１は本実施例を用いて形成されたＣＭＯＳインバーターの平面図であり、図１５２（ａ）、（ｂ）は図１５１におけるカットラインＡ−Ａ’とＢ−Ｂ’の断面図である。以下に、図１５１および図１５２を参考にして本実施例を用いて形成されたＣＭＯＳインバーターについて説明する。
埋め込み酸化膜層１１００上に平面状シリコン層（１１０２、１１０３）が形成され、平面状シリコン層１１０２上に柱状シリコン層１１０７が形成され、平面状シリコン層１１０３上に柱状シリコン層１１０８が形成される。それぞれの柱状シリコン層を取り囲むようにゲート絶縁膜１１０９およびゲート電極（１１１０ａ、１１１０ｂ）が形成される。また、ゲート電極１１１０ａと１１１０ｂはそれぞれのゲート電極より延在するゲート配線１１１０ｃにより接続され、ゲート電極（１１１０ａ、１１１０ｂ）とゲート配線１１０６ｃは同一の高さで形成されている。ＮＭＯＳを形成する柱状シリコン層１１０７の下部の平面状シリコン層１１０２にはＮ＋ドレイン拡散層１１０４が形成され、柱状シリコン層１１０７の上部にはＮ＋ソース拡散層１１１１が形成される。ＰＭＯＳを形成する柱状シリコン層１１０８の下部の平面状シリコン層１１０３にはＰ＋ドレイン拡散層１１０５が形成され、柱状シリコン層１１０８の上部にはＰ＋ソース拡散層１１１２が形成される。
柱状シリコン層の下部に形成されるＮ＋ドレイン拡散層１１０４およびＰ＋ドレイン拡散層１１０５はそれぞれコンタクト１１１６ａ、１１１６ｂを経由して出力端子Ｖｏｕｔ５に接続され、ＮＭＯＳを構成する柱状シリコン層１１０７上部に形成されるＮ＋ソース拡散層１１１１はコンタクト１１１４を経由して接地電位Ｖｓｓ５に接続され、ＰＭＯＳを構成する柱状シリコン層１１０８上部に形成されるＰ＋ソース拡散層１１１２はコンタクト１１１５を経由して電源電位Ｖｃｃ５に接続され、ＰＭＯＳとＮＭＯＳのゲート電極を接続するゲート配線１１１０ｃはコンタクト１１１３を経由して入力端子Ｖｉｎ５に接続されることによりＣＭＯＳインバーターを形成する。

以下に本実施例のＳＧＴを形成するための製造方法の一例を図１５３〜図１６２を参照して説明する。各図において（ａ）は平面図、（ｂ）はＡ−Ａ’の断面図を示している。なお、本実施例においては、ゲート絶縁膜の成膜工程までは実施例１０と同一の製造工程であるため、ゲート絶縁膜の成膜工程より以下に示す。

図１５３を参照して、ゲート絶縁膜１１０９およびゲート導電膜１１１０をＣＶＤ法もしくはＡＬＤ法により、柱状シリコン層（１１０７、１１０８）を埋め込むまで成膜する。

図１５４を参照して、ＣＭＰによりゲート導電膜１１１０を研磨し、ゲート導電膜の上面を平坦化する。ゲート導電膜の上部をＣＭＰによって平坦化することにより、ゲート導電膜の形状が改善され、ゲート長の制御が容易になる。ＣＭＰにおいては、柱状シリコン層上部のシリコン窒化膜１１１７をＣＭＰのストッパーとして使用する。シリコン窒化膜１１１７をＣＭＰストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。

図１５５を参照して、ゲート導電膜１１１０をエッチバックすることにより、ゲート長を決定する。

図１５６を参照して、所望のゲート電極の膜厚分だけシリコン窒化膜１１１９ａを成膜する。続いて、図１５７を参照して、シリコン窒化膜１１１９ａをエッチバックすることによりシリコン窒化膜サイドウォール１１１９を形成する。シリコン窒化膜サイドウォール１１１９の膜厚がゲート電極の膜厚となるため、所望のゲート膜厚となるように、シリコン窒化膜の成膜膜厚を調整し、さらにエッチバック量で微調整することによって、最終的なシリコン窒化膜サイドウォール膜厚を調整する。

図１５８を参照して、レジストまたは多層レジストを塗布し、リソグラフィーによりゲート配線パターンをレジスト１１２０により形成する。

図１５９を参照して、レジストをマスクとして、ゲート導電膜およびゲート絶縁膜エッチングして、ゲート電極（１１１０ａ、１１１０ｂ）およびゲート配線１１１０ｃを形成する。

図１６０を参照して、柱状シリコン上部のシリコン窒化膜１１１７およびシリコン窒化膜サイドウォール１１１９をウェット処理により除去する。

図１６１を参照して、不純物注入等により柱状シリコン層（１１０７、１１０８）の上部に不純物を導入し、Ｎ＋ソース拡散層１１１１およびＰ＋拡散層１１１２を形成する。

図１６２を参照して、層間絶縁膜を成膜して、シリコン基板上のドレイン拡散層上、ゲート配線上および柱状シリコン層上部のソース拡散層上にコンタクト（１１１３、１１１４、１１１５、１１１６ａ、１１１６ｂ）を形成する。

本実施例においては柱状シリコン層の周囲に所望の膜厚のゲート電極を自己整合的に形成することができる。実施例１０においては、ゲート電極の膜厚はゲート導電膜の成膜膜厚によって制御していたが、本実施例においてはゲート電極の膜厚はシリコン窒化膜サイドウォール１１１９の膜厚により制御することができる。実施例１０の場合と比べると、ゲート配線１１１０ｃの膜厚が厚いため、ゲート導電膜は金属膜に限定されず、ポリシリコンなどの比較的抵抗の高い材料でも形成可能である。

また、実施例１０においては、シリコン窒化膜サイドウォールの膜厚がゲート導電膜の膜厚と大きく異なる場合には、実施例２において述べたような不具合が生じる可能性があるが、実施例２と同様に、本実施例においては、ゲート膜厚はシリコン窒化膜サイドウォール１１１９の膜厚によって自己整合的に形成されるため、そのような不具合が発生することはなく、実施例１０よりさらにゲート形成工程のプロセスマージンを拡大することができる。

本実施例においては、実施例９と同様のゲート形成プロセスを用いて形成されたＳＯＩ基板上のＣＭＯＳインバーターについて示す。本実施例を用いることによって、実施例９と同様の効果を得ることができる。

図１６３は本実施例を用いて形成されたＣＭＯＳインバーターの等価回路である。以下に、ＣＭＯＳインバーターの回路動作について説明する。入力信号Ｖｉｎ６はＮＭＯＳであるＱｎ６およびＰＭＯＳであるＱｐ６のゲートに印加される。Ｖｉｎ６が“１”のとき、ＮＭＯＳであるＱｎ６はＯＮ状態、ＰＭＯＳであるＱｐ６はOＦＦ状態となり、Ｖｏｕｔ６は“０”になる。逆に、Ｖｉｎ６が“０”のとき、ＮＭＯＳであるＱｎ６はOＦＦ状態、ＰＭＯＳであるＱｐ６はＯＮ状態となり、Ｖｏｕｔ６は“１”になる。以上のように、ＣＭＯＳインバーターは入力値であるＶｉｎ６の信号に対して、出力値であるＶｏｕｔ６の信号は反対の値をとるように動作する。

図１６４は本実施例を用いて形成されたＣＭＯＳインバーターの平面図であり、図１６５（ａ）、（ｂ）は図１６４におけるカットラインＡ−Ａ’とＢ−Ｂ’の断面図である。以下に、図１６４および図１６５を参考にして本実施例を用いて形成されたについて説明する。
埋め込み酸化膜層１２００上に平面状シリコン層（１２０２、１２０３）が形成され、平面状シリコン層１２０２上に柱状シリコン層１２０７が形成され、平面状シリコン層１２０３上に柱状シリコン層１２０８が形成される。それぞれの柱状シリコン層を取り囲むようにゲート絶縁膜１２０９およびゲート電極（１２１０ａ、１２１０ｂ）が形成される。ゲート電極は表面側のポリシリコンとゲート絶縁膜と接している薄い金属膜１２２１の積層構造よりなっている。また、ゲート電極１２１０ａと１２１０ｂはそれぞれのゲート電極より延在するゲート配線１２１０ｃにより接続され、ゲート電極（１２１０ａ、１２１０ｂ）とゲート配線１２１０ｃは同一の高さで形成されている。ＮＭＯＳを形成する柱状シリコン層１２０７の下部の平面状シリコン層１２０２にはＮ＋ドレイン拡散層１２０４が形成され、柱状シリコン層１２０７の上部にはＮ＋ソース拡散層１２１１が形成される。ＰＭＯＳを形成する柱状シリコン層１２０８の下部の平面状シリコン層１２０３にはＰ＋ドレイン拡散層１２０５が形成され、柱状シリコン層１２０８の上部にはＰ＋ソース拡散層１２１２が形成される。
柱状シリコン層の下部に形成されるＮ＋ドレイン拡散層１２０４およびＰ＋ドレイン拡散層１２０５はそれぞれコンタクト１２１６ａ、１２１６ｂを経由して出力端子Ｖｏｕｔ６に接続され、ＮＭＯＳを構成する柱状シリコン層１２０７上部に形成されるＮ＋ソース拡散層１２１１はコンタクト１２１４を経由して接地電位Ｖｓｓ６に接続され、ＰＭＯＳを構成する柱状シリコン層１２０８上部に形成されるＰ＋ソース拡散層１２１２はコンタクト１２１５を経由して電源電位Ｖｃｃ６に接続され、ＰＭＯＳとＮＭＯＳのゲート電極を接続するゲート配線１２１０ｃはコンタクト１２１３を経由して入力端子Ｖｉｎ６に接続されることによりＣＭＯＳインバーターを形成する。

以下に本実施例のＳＧＴを形成するための製造方法の一例を図１６６〜図１７６を参照して説明する。各図において（ａ）は平面図、（ｂ）はＡ−Ａ’の断面図を示している。なお、本実施例においては、ゲート絶縁膜の成膜工程までは実施例１０と同一の製造工程であるため、ゲート絶縁膜の成膜工程より以下に示す。

図１６６を参照して、ゲート絶縁膜１２０９を成膜後、金属膜１２２１を１ｎｍ〜１０ｎｍ程度の膜厚で成膜し、さらにポリシリコン膜１２１０を柱状シリコン層（１２０７、１２０８）を埋め込むまで成膜する。

図１６７を参照して、ＣＭＰによりポリシリコン１２１０、柱状シリコン層上部の金属膜１２２１およびゲート絶縁膜１２０９を研磨し、ポリシリコン１２１０および金属膜１２２１の上面を平坦化する。ポリシリコン１２１０および薄い金属膜１２２１の上部をＣＭＰによって平坦化することにより、ポリシリコン１２１０および薄い金属膜１２２１の形状が改善され、ゲート長の制御が容易になる。ＣＭＰにおいては、柱状シリコン層上部のシリコン窒化膜１２１７をＣＭＰのストッパーとして使用する。シリコン窒化膜１２１７をＣＭＰストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。

図１６８を参照して、ポリシリコン１２１０および金属膜１２２１をエッチバックすることにより、ゲート長を決定する。

図１６９を参照して、所望のゲート電極の膜厚分だけシリコン窒化膜１２１９ａを成膜する。続いて、図１７０を参照して、シリコン窒化膜１２１９ａをエッチバックすることによりシリコン窒化膜サイドウォール１２１９を形成する。シリコン窒化膜サイドウォール１２１９の膜厚がゲート電極の膜厚となるため、所望のゲート膜厚となるように、シリコン窒化膜の成膜膜厚を調整し、さらにエッチバック量で微調整することによって、最終的なシリコン窒化膜サイドウォール膜厚を調整する。

図１７１を参照して、レジストまたは多層レジストを塗布し、リソグラフィーによりゲート配線パターンをレジスト１２２０により形成する。

図１７２を参照して、レジストをマスクとして、ポリシリコン、薄い金属膜およびゲート絶縁膜をエッチングして、ゲート電極（１２１０ａ、１２１０ｂ）およびゲート配線１２１０ｃを形成する。

図１７３を参照して、柱状シリコン上部のシリコン窒化膜１２１７およびシリコン窒化膜サイドウォール１２１９をウェット処理により除去する。

図１７４を参照して、シリコン窒化膜を成膜し、エッチバックすることによりシリコン窒化膜１２２２を形成する。このシリコン窒化膜によりゲート電極の金属膜１２２１を覆い、金属膜１２２１が表面に露出しないようにする。このようにすることで、ポリシリコンゲートを持つトランジスタと同一の製造ラインにて製造することができる。

図１７５を参照して、不純物注入等により柱状シリコン層（１２０７、１２０８）の上部に不純物を導入し、Ｎ＋ソース拡散層１２１１およびＰ＋拡散層１２１２を形成する。

図１７６を参照して、層間絶縁膜を成膜して、シリコン基板上のドレイン拡散層上、ゲート配線上および柱状シリコン層上部のソース拡散層上にコンタクト（１２１３、１２１４、１２１５、１２１６ａ、１２１６ｂ）を形成する。

本実施例においては、柱状シリコン層の周囲に所望の膜厚のゲート電極を自己整合的に形成することができ、実施例３と同様にゲート電極の膜厚はシリコン窒化膜サイドウォール１２１９の膜厚により制御することができる。
本実施例においては、ゲート構造を薄い金属膜とポリシリコンとの積層構造にすることにより、ゲートの空乏化が抑制され、また、従来のポリシリコンゲートを持つトランジスタと同一の製造ラインで製造することが可能である。

また、実施例１０においては、シリコン窒化膜サイドウォールの膜厚がゲート導電膜の膜厚と大きく異なる場合には、実施例２において述べたような不具合が生じる可能性があるが、実施例２と同様に、本実施例においては、ゲート膜厚はシリコン窒化膜サイドウォール１２１９の膜厚によって自己整合的に形成されるため、そのような不具合が発生することはなく、実施例１０よりさらにゲート形成工程のプロセスマージンを拡大することができる。

本発明の第１の実施例の単体ＳＧＴの平面図および断面図である。本発明の第１の実施例の単体ＳＧＴの製造工程の一部である。本発明の第１の実施例の単体ＳＧＴの製造工程の一部である。本発明の第１の実施例の単体ＳＧＴの製造工程の一部である。本発明の第１の実施例の単体ＳＧＴの製造工程の一部である。本発明の第１の実施例の単体ＳＧＴの製造工程の一部である。本発明の第１の実施例の単体ＳＧＴの製造工程の一部である。本発明の第１の実施例の単体ＳＧＴの製造工程の一部である。本発明の第１の実施例の単体ＳＧＴの製造工程の一部である。本発明の第１の実施例の単体ＳＧＴの製造工程の一部である。本発明の第１の実施例の単体ＳＧＴの製造工程の一部である。本発明の第１の実施例の単体ＳＧＴの製造工程の一部である。本発明の第１の実施例の単体ＳＧＴの製造工程の一部である。本発明の第１の実施例の単体ＳＧＴの製造工程の一部である。本発明の第１の実施例において生じる可能性のある不具合を示す図である。本発明の第１の実施例において生じる可能性のある不具合を示す図である。本発明の第２の実施例の単体ＳＧＴの平面図および断面図である。本発明の第２の実施例の単体ＳＧＴの製造工程の一部である。本発明の第２の実施例の単体ＳＧＴの製造工程の一部である。本発明の第２の実施例の単体ＳＧＴの製造工程の一部である。本発明の第２の実施例の単体ＳＧＴの製造工程の一部である。本発明の第２の実施例の単体ＳＧＴの製造工程の一部である。本発明の第２の実施例の単体ＳＧＴの製造工程の一部である。本発明の第２の実施例の単体ＳＧＴの製造工程の一部である。本発明の第２の実施例の単体ＳＧＴの製造工程の一部である。本発明の第２の実施例の単体ＳＧＴの製造工程の一部である。本発明の第２の実施例の単体ＳＧＴの製造工程の一部である。本発明の第１の実施例において生じる可能性のある不具合を示す図である。本発明の第１の実施例において生じる可能性のある不具合を示す図である。本発明の第３の実施例の単体ＳＧＴの平面図および断面図である。本発明の第３の実施例の単体ＳＧＴの製造工程の一部である。本発明の第３の実施例の単体ＳＧＴの製造工程の一部である。本発明の第３の実施例の単体ＳＧＴの製造工程の一部である。本発明の第３の実施例の単体ＳＧＴの製造工程の一部である。本発明の第３の実施例の単体ＳＧＴの製造工程の一部である。本発明の第３の実施例の単体ＳＧＴの製造工程の一部である。本発明の第３の実施例の単体ＳＧＴの製造工程の一部である。本発明の第３の実施例の単体ＳＧＴの製造工程の一部である。本発明の第３の実施例の単体ＳＧＴの製造工程の一部である。本発明の第３の実施例の単体ＳＧＴの製造工程の一部である。本発明の第３の実施例の単体ＳＧＴの製造工程の一部である。本発明の第４の実施例のＣＭＯＳインバーターの等価回路図である。本発明の第４の実施例のＣＭＯＳインバーターの平面図である。本発明の第４の実施例のＣＭＯＳインバーターの断面図である。本発明の第４の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第４の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第４の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第４の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第４の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第４の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第４の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第４の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第４の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第４の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第４の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第４の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第４の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第４の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第４の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第４の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第４の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第４の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第４の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第５の実施例のＣＭＯＳインバーターの等価回路図である。本発明の第５の実施例のＣＭＯＳインバーターの平面図である。本発明の第５の実施例のＣＭＯＳインバーターの断面図である。本発明の第５の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第５の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第５の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第５の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第５の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第５の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第５の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第５の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第５の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第５の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第６の実施例のＣＭＯＳインバーターの等価回路図である。本発明の第６の実施例のＣＭＯＳインバーターの平面図である。本発明の第６の実施例のＣＭＯＳインバーターの断面図である。本発明の第６の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第６の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第６の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第６の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第６の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第６の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第６の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第６の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第６の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第６の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第６の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第７の実施例の単体ＳＧＴの平面図および断面図である。本発明の第７の実施例の単体ＳＧＴの製造工程の一部である。本発明の第７の実施例の単体ＳＧＴの製造工程の一部である。本発明の第７の実施例の単体ＳＧＴの製造工程の一部である。本発明の第７の実施例の単体ＳＧＴの製造工程の一部である。本発明の第７の実施例の単体ＳＧＴの製造工程の一部である。本発明の第７の実施例の単体ＳＧＴの製造工程の一部である。本発明の第７の実施例の単体ＳＧＴの製造工程の一部である。本発明の第７の実施例の単体ＳＧＴの製造工程の一部である。本発明の第７の実施例の単体ＳＧＴの製造工程の一部である。本発明の第７の実施例の単体ＳＧＴの製造工程の一部である。本発明の第７の実施例の単体ＳＧＴの製造工程の一部である。本発明の第７の実施例の単体ＳＧＴの製造工程の一部である。本発明の第７の実施例の単体ＳＧＴの製造工程の一部である。本発明の第７の実施例の単体ＳＧＴの製造工程の一部である。本発明の第７の実施例の単体ＳＧＴの製造工程の一部である。本発明の第７の実施例の単体ＳＧＴの製造工程の一部である。本発明の第８の実施例の単体ＳＧＴの平面図および断面図である。本発明の第８の実施例の単体ＳＧＴの製造工程の一部である。本発明の第８の実施例の単体ＳＧＴの製造工程の一部である。本発明の第８の実施例の単体ＳＧＴの製造工程の一部である。本発明の第８の実施例の単体ＳＧＴの製造工程の一部である。本発明の第８の実施例の単体ＳＧＴの製造工程の一部である。本発明の第８の実施例の単体ＳＧＴの製造工程の一部である。本発明の第８の実施例の単体ＳＧＴの製造工程の一部である。本発明の第８の実施例の単体ＳＧＴの製造工程の一部である。本発明の第８の実施例の単体ＳＧＴの製造工程の一部である。本発明の第８の実施例の単体ＳＧＴの製造工程の一部である。本発明の第９の実施例の単体ＳＧＴの平面図および断面図である。本発明の第９の実施例の単体ＳＧＴの製造工程の一部である。本発明の第９の実施例の単体ＳＧＴの製造工程の一部である。本発明の第９の実施例の単体ＳＧＴの製造工程の一部である。本発明の第９の実施例の単体ＳＧＴの製造工程の一部である。本発明の第９の実施例の単体ＳＧＴの製造工程の一部である。本発明の第９の実施例の単体ＳＧＴの製造工程の一部である。本発明の第９の実施例の単体ＳＧＴの製造工程の一部である。本発明の第９の実施例の単体ＳＧＴの製造工程の一部である。本発明の第９の実施例の単体ＳＧＴの製造工程の一部である。本発明の第９の実施例の単体ＳＧＴの製造工程の一部である。本発明の第９の実施例の単体ＳＧＴの製造工程の一部である。本発明の第１０の実施例のＣＭＯＳインバーターの等価回路図である。本発明の第１０の実施例のＣＭＯＳインバーターの平面図である。本発明の第１０の実施例のＣＭＯＳインバーターの断面図である。本発明の第１０の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第１０の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第１０の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第１０の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第１０の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第１０の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第１０の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第１０の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第１０の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第１０の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第１０の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第１０の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第１０の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第１０の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第１０の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第１０の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第１１の実施例のＣＭＯＳインバーターの等価回路図である。本発明の第１１の実施例のＣＭＯＳインバーターの平面図である。本発明の第１１の実施例のＣＭＯＳインバーターの断面図である。本発明の第１１の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第１１の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第１１の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第１１の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第１１の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第１１の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第１１の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第１１の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第１１の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第１１の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第１２の実施例のＣＭＯＳインバーターの等価回路図である。本発明の第１２の実施例のＣＭＯＳインバーターの平面図である。本発明の第１２の実施例のＣＭＯＳインバーターの断面図である。本発明の第１２の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第１２の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第１２の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第１２の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第１２の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第１２の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第１２の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第１２の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第１２の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第１２の実施例のＣＭＯＳインバーターの製造工程の一部である。本発明の第１２の実施例のＣＭＯＳインバーターの製造工程の一部である。従来のＳＧＴの平面図と断面図である。従来のＳＧＴの製造方法である。従来のＳＧＴの製造方法である。従来のＳＧＴの製造方法である。従来のＳＧＴの製造方法である。

１０１：シリコン基板
１０２：柱状シリコン層
１０３：Ｎ＋ドレイン拡散層
１０４：Ｎ＋ソース拡散層
１０５：ゲート絶縁膜
１０６ａ：ゲート電極
１０６ｂ：ゲート配線
１０７〜１０９：コンタクト
１１０：シリコン窒化膜
１１１：シリコン酸化膜
１１２ａ：シリコン窒化膜
１１２：シリコン窒化膜サイドウォール
１１３：レジスト
２０１：シリコン基板
２０２：柱状シリコン層
２０３：Ｎ＋ドレイン拡散層
２０４：Ｎ＋ソース拡散層
２０５：ゲート絶縁膜
２０６ａ：ゲート電極
２０６ｂ：ゲート配線
２０７〜２０９：コンタクト
２１０：シリコン窒化膜
２１１：シリコン酸化膜
２１２ａ：シリコン窒化膜
２１２：シリコン窒化膜サイドウォール
２１３：レジスト
３０１：シリコン基板
３０２：柱状シリコン層
３０３：Ｎ＋ドレイン拡散層
３０４：Ｎ＋ソース拡散層
３０５：ゲート絶縁膜
３０６ａ：ゲート電極
３０６ｂ：ゲート配線
３０７〜３０９：コンタクト
３１０：シリコン窒化膜
３１１：シリコン酸化膜
３１２ａ：シリコン窒化膜
３１２：シリコン窒化膜サイドウォール
３１３：レジスト
３１４：薄い金属膜
３１５：シリコン窒化膜
４０１：シリコン基板
４０２：Ｐウェル
４０３：Ｎウェル
４０４：Ｎ＋ドレイン拡散層
４０５：Ｐ＋ドレイン拡散層
４０６：素子分離
４０７：ＮＭＯＳ柱状シリコン層
４０８：ＰＭＯＳ柱状シリコン層
４０９：ゲート絶縁膜
４１０：ゲート導電膜
４１０ａ、４１０ｂ：ゲート電極
４１０ｃ：ゲート配線
４１１：Ｎ＋ソース拡散層
４１２：Ｐ＋ソース拡散層
４１３、４１４、４１５、４１６ａ、４１６ｂ：コンタクト
４１７：シリコン窒化膜
４１８：シリコン酸化膜
４１９ａ：シリコン窒化膜
４１９：シリコン窒化膜サイドウォール
４２０：レジスト
４２１：シリコン酸化膜
４２２：素子分離領域
５０１：シリコン基板
５０２：Ｐウェル
５０３：Ｎウェル
５０４：Ｎ＋ドレイン拡散層
５０５：Ｐ＋ドレイン拡散層
５０６：素子分離
５０７：ＮＭＯＳ柱状シリコン層
５０８：ＰＭＯＳ柱状シリコン層
５０９：ゲート絶縁膜
５１０：ゲート導電膜
５１０ａ、５１０ｂ：ゲート電極
５１０ｃ：ゲート配線
５１１：Ｎ＋ソース拡散層
５１２：Ｐ＋ソース拡散層
５１３、５１４、５１５、５１６ａ、５１６ｂ：コンタクト
５１７：シリコン窒化膜
５１８：シリコン酸化膜
５１９ａ：シリコン窒化膜
５１９：シリコン窒化膜サイドウォール
５２０：レジスト
５２１：シリコン酸化膜
５２２：素子分離領域
６０１：シリコン基板
６０２：Ｐウェル
６０３：Ｎウェル
６０４：Ｎ＋ドレイン拡散層
６０５：Ｐ＋ドレイン拡散層
６０６：素子分離
６０７：ＮＭＯＳ柱状シリコン層
６０８：ＰＭＯＳ柱状シリコン層
６０９：ゲート絶縁膜
６１０：ゲート導電膜
６１０ａ、６１０ｂ：ゲート電極
６１０ｃ：ゲート配線
６１１：Ｎ＋ソース拡散層
６１２：Ｐ＋ソース拡散層
６１３、６１４、６１５、６１６ａ、６１６ｂ：コンタクト
６１７：シリコン窒化膜
６１８：シリコン酸化膜
６１９ａ：シリコン窒化膜
６１９：シリコン窒化膜サイドウォール
６２０：レジスト
６２１：シリコン酸化膜
６２２：素子分離領域
６２３：薄い金属膜
６２４：シリコン窒化膜
７００：埋め込み酸化膜層
７０１：平面状シリコン層
７０１ａ：シリコン層
７０２：柱状シリコン層
７０３：Ｎ＋ドレイン拡散層
７０４：Ｎ＋ソース拡散層
７０５：ゲート絶縁膜
７０６ａ：ゲート電極
７０６ｂ：ゲート配線
７０７〜１０９：コンタクト
７１０：シリコン窒化膜
７１１：シリコン酸化膜
７１２ａ：シリコン窒化膜
７１２：シリコン窒化膜サイドウォール
７１３：レジスト
８００：埋め込み酸化膜層
８０１：平面状シリコン層
８０１ａ：シリコン層
８０２：柱状シリコン層
８０３：Ｎ＋ドレイン拡散層
８０４：Ｎ＋ソース拡散層
８０５：ゲート絶縁膜
８０６ａ：ゲート電極
８０６ｂ：ゲート配線
８０７〜８０９：コンタクト
８１０：シリコン窒化膜
８１２ａ：シリコン窒化膜
８１２：シリコン窒化膜サイドウォール
８１３：レジスト
９００：埋め込み酸化膜層
９０１：平面状シリコン層
９０１ａ：シリコン層
９０２：柱状シリコン層
９０３：Ｎ＋ドレイン拡散層
９０４：Ｎ＋ソース拡散層
９０５：ゲート絶縁膜
９０６ａ：ゲート電極
９０６ｂ：ゲート配線
９０７〜３０９：コンタクト
９１０：シリコン窒化膜
９１２ａ：シリコン窒化膜
９１２：シリコン窒化膜サイドウォール
９１３：レジスト
９１４：薄い金属膜
９１５：シリコン窒化膜
１０００：埋め込み酸化膜層
１００１：平面状シリコン層
１００１ａ：シリコン層
１００２、１００３：平面状シリコン層
１００４：Ｎ＋ドレイン拡散層
１００５：Ｐ＋ドレイン拡散層
１００７：ＮＭＯＳ柱状シリコン層
１００８：ＰＭＯＳ柱状シリコン層
１００９：ゲート絶縁膜
１０１０：ゲート導電膜
１０１０ａ、１０１０ｂ：ゲート電極
１０１０ｃ：ゲート配線
１０１１：Ｎ＋ソース拡散層
１０１２：Ｐ＋ソース拡散層
１０１３、１０１４、１０１５、１０１６ａ、１０１６ｂ：コンタクト
１０１７：シリコン窒化膜
１０１８：シリコン酸化膜
１０１９ａ：シリコン窒化膜
１０１９：シリコン窒化膜サイドウォール
１０２０：レジスト
１１００：埋め込み酸化膜層
１１０１：平面状シリコン層
１１０１ａ：シリコン層
１１０２、１１０３：平面状シリコン層
１１０４：Ｎ＋ドレイン拡散層
１１０５：Ｐ＋ドレイン拡散層
１１０７：ＮＭＯＳ柱状シリコン層
１１０８：ＰＭＯＳ柱状シリコン層
１１０９：ゲート絶縁膜
１１１０：ゲート導電膜
１１１０ａ、１１１０ｂ：ゲート電極
１１１０ｃ：ゲート配線
１１１１：Ｎ＋ソース拡散層
１１１２：Ｐ＋ソース拡散層
１１１３、１１１４、１１１５、１１１６ａ、１１１６ｂ：コンタクト
１１１７：シリコン窒化膜
１１１９ａ：シリコン窒化膜
１１１９：シリコン窒化膜サイドウォール
１１２０：レジスト
１２００：埋め込み酸化膜層
１２０１：平面状シリコン層
１２０１ａ：シリコン層
１２０２、１２０３：平面状シリコン層
１２０４：Ｎ＋ドレイン拡散層
１２０５：Ｐ＋ドレイン拡散層
１２０７：ＮＭＯＳ柱状シリコン層
１２０８：ＰＭＯＳ柱状シリコン層
１２０９：ゲート絶縁膜
１２１０：ゲート導電膜
１２１０ａ、１２１０ｂ：ゲート電極
１２１０ｃ：ゲート配線
１２１１：Ｎ＋ソース拡散層
１２１２：Ｐ＋ソース拡散層
１２１３、１２１４、１２１５、１２１６ａ、１２１６ｂ：コンタクト
１２１７：シリコン窒化膜
１２１９ａ：シリコン窒化膜
１２１９：シリコン窒化膜サイドウォール
１２２０：レジスト
１２２１：薄い金属膜
１２２２：シリコン窒化膜
１３０１：シリコン基板
１３０２：Ｎウェル
１３０３：Ｐウェル
１３０５：ＰＭＯＳ柱状シリコン層
１３０６：ＮＭＯＳ柱状シリコン層
１３０８：ゲート
１３０９：Ｐ＋ソース拡散層
１３１０：Ｐ＋ドレイン拡散層
１３１１：Ｎ＋ソース拡散層
１３１２：Ｎ＋ドレイン拡散層
１４０１：柱状シリコン層
１４０２：ゲート絶縁膜
１４０３：ゲート導電膜
１４０４：レジスト
１４０５：ゲート配線
１５０２：シリコン基板
１５０３：柱状シリコン層
１５０４：ゲート絶縁膜
１５０５：ゲート導電膜
１５０６：レジスト

Claims

上方の少なくとも一部に、少なくとも１つの柱状半導体層が形成された基板を用意する工程と、
前記少なくとも１つの柱状半導体層の表面の少なくとも一部、及び前記基板の上方の少なくとも一部に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に導電膜を形成する工程と、
前記柱状半導体層の上面及び側面上部の前記導電膜をエッチングにより除去する工程と、
その後に、前記柱状半導体層の上方及び側面上部の側方の少なくとも一部に保護膜を形成する工程と、
前記保護膜をエッチバックすることにより、前記柱状半導体層側面の導電膜及び第１の絶縁膜の上面に所望の膜厚の保護膜サイドウォールを形成する工程と、
前記保護膜サイドウォールによって前記柱状半導体層側面の導電膜及び第１の絶縁膜を保護しつつ、前記導電膜を選択的にエッチングすることによりゲート電極及び該ゲート電極から延在するゲート配線を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
前記保護膜サイドウォールを形成する工程と前記ゲート配線を形成する工程との間に、レジストを塗布し、リソグラフィーを用いてゲート配線を形成するためのレジストパターンを、その少なくとも一部が前記柱状半導体層の上方に形成されるように形成する工程を更に含み、前記ゲート配線を形成する工程は、前記保護膜サイドウォールによって前記柱状半導体層側面の導電膜及び第１の絶縁膜を保護しつつ、前記レジストパターンをマスクとして、前記導電膜を選択的にエッチングすることによりゲート電極及び該ゲート電極から延在するゲート配線を形成する工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
前記保護膜サイドウォールを形成する工程と前記ゲート配線を形成する工程との間に、レジストを塗布し、リソグラフィーを用いてゲート配線を形成するためのレジストパターンを、その少なくとも一部が前記保護膜サイドウォールの上面、又は前記柱状半導体層の上方に形成されるように形成する工程を更に含み、前記ゲート配線を形成する工程は、前記保護膜サイドウォールによって前記柱状半導体層側面の導電膜及び第１の絶縁膜を保護しつつ、前記レジストパターンをマスクとして、前記導電膜を選択的にエッチングすることによりゲート電極及び該ゲート電極から延在するゲート配線を形成する工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
前記柱状半導体層の上面及び側面上部の前記導電膜をエッチングにより除去する工程は、
前記導電膜上に、前記少なくとも１つの柱状半導体層が埋没するように第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上面を平坦化する工程と、
前記導電膜及び前記第２の絶縁膜の上部をエッチングにより除去し、前記導電膜と前記第２絶縁膜の高さをほぼ同じ高さに形成する工程と、
を含むことを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置の製造方法。
前記基板は、前記少なくとも１つの柱状半導体層の各々の下部に形成された拡散領域をさらに有することを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置の製造方法。
前記少なくとも１つの柱状半導体層の各々の上部に、前記少なくとも１つの柱状半導体層の各々の下部に形成された拡散領域と同じ導電型の拡散領域を形成する工程をさらに含むことを特徴とする請求項５に記載の半導体装置の製造方法。
上方の少なくとも一部に、少なくとも１つの柱状半導体層が形成され、該少なくとも１つの柱状半導体層の上面にストッパー膜が形成された基板を用意する工程と、
前記少なくとも１つの柱状半導体層の表面の少なくとも一部、及び前記基板の上方の少なくとも一部に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に導電膜を形成する工程と、
前記導電膜上に、前記柱状半導体層が埋没するように第２の絶縁膜を形成する工程と、その後に上面を、前記ストッパー膜をストッパーとしてＣＭＰにより平坦化する工程と、
前記第２の絶縁膜及び前記導電膜の上部をエッチングにより除去し、前記導電膜と前記第２絶縁膜の高さをほぼ同じ高さに形成する工程と、
その後に、前記柱状半導体層の上方及び側面上部の側方の少なくとも一部に保護膜を形成する工程と、
前記保護膜をエッチバックすることにより、前記柱状半導体層側面の導電膜及び第１の絶縁膜の上面に所望の膜厚の保護膜サイドウォールを形成する工程と、
前記第２の絶縁膜を除去する工程と、
前記保護膜サイドウォールによって前記柱状半導体層側面の導電膜及び第１の絶縁膜を保護しつつ、前記導電膜を選択的にエッチングすることによりゲート電極及び該ゲート電極から延在するゲート配線を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
前記第２の絶縁膜を除去する工程と前記ゲート配線を形成する工程との間に、レジストを塗布し、リソグラフィーを用いてゲート配線を形成するためのレジストパターンを、その少なくとも一部が前記柱状半導体層の上方に形成されるように形成する工程を更に含み、前記ゲート配線を形成する工程は、前記保護膜サイドウォールによって前記柱状半導体層側面の導電膜及び第１の絶縁膜を保護しつつ、前記レジストパターンをマスクとして、前記導電膜を選択的にエッチングすることによりゲート電極及び該ゲート電極から延在するゲート配線を形成する工程であることを特徴とする請求項７に記載の半導体装置の製造方法。
前記第２の絶縁膜を除去する工程と前記ゲート配線を形成する工程との間に、レジストを塗布し、リソグラフィーを用いてゲート配線を形成するためのレジストパターンを、その少なくとも一部が前記保護膜サイドウォールの上面、又は前記柱状半導体層の上方に形成されるように形成する工程を更に含み、前記ゲート配線を形成する工程は、前記保護膜サイドウォールによって前記柱状半導体層側面の導電膜及び第１の絶縁膜を保護しつつ、前記レジストパターンをマスクとして、前記導電膜を選択的にエッチングすることによりゲート電極及び該ゲート電極から延在するゲート配線を形成する工程であることを特徴とする請求項７に記載の半導体装置の製造方法。
上方の少なくとも一部に、少なくとも１つの柱状半導体層が形成された基板を用意する工程と、
前記少なくとも１つの柱状半導体層の表面の少なくとも一部、及び前記基板の上方の少なくとも一部に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、前記柱状半導体層が埋没するように導電膜を形成する工程と、前記導電膜の上部をエッチングし、前記柱状半導体層の上面及び側面上部の前記導電膜を除去する工程と、
その後に、前記柱状半導体層の上方及び側面上部の側方の少なくとも一部に保護膜を形成する工程と、
前記保護膜をエッチバックすることにより、前記柱状半導体層側面の前記導電膜及び前記第１の絶縁膜の上面に所望の膜厚の保護膜サイドウォールを形成する工程と、
前記導電膜を選択的にエッチングすることによりゲート配線の少なくとも一部を形成すると共に、前記保護膜サイドウォールをマスクとして前記導電膜を選択的にエッチングすることによりゲート電極の少なくとも一部を所望の膜厚に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
前記保護膜サイドウォールを形成する工程と前記ゲート配線の少なくとも一部を形成すると共にゲート電極の少なくとも一部を所望の膜厚に形成する工程との間に、レジストを塗布し、リソグラフィーを用いてゲート配線を形成するためのレジストパターンを、その少なくとも一部が前記柱状半導体層の上方に形成されるように形成する工程を更に含み、前記ゲート配線の少なくとも一部を形成すると共にゲート電極の少なくとも一部を所望の膜厚に形成する工程は、前記レジストパターンをマスクとして前記導電膜を選択的にエッチングすることにより前記ゲート配線の少なくとも一部を形成すると共に、前記保護膜サイドウォールをマスクとして前記導電膜を選択的にエッチングすることによりゲート電極の少なくとも一部を所望の膜厚に形成する工程であることを特徴とする請求項１０に記載の半導体装置の製造方法。
前記保護膜サイドウォールを形成する工程と前記ゲート配線の少なくとも一部を形成すると共にゲート電極の少なくとも一部を所望の膜厚に形成する工程との間に、レジストを塗布し、リソグラフィーを用いてゲート配線を形成するためのレジストパターンを、その少なくとも一部が前記保護膜サイドウォールの上面、又は前記柱状半導体層の上方に形成されるように形成する工程を更に含み、前記ゲート配線の少なくとも一部を形成すると共にゲート電極の少なくとも一部を所望の膜厚に形成する工程は、前記レジストパターンをマスクとして前記導電膜を選択的にエッチングすることにより前記ゲート配線の少なくとも一部を形成すると共に、前記保護膜サイドウォールをマスクとして前記導電膜を選択的にエッチングすることによりゲート電極の少なくとも一部を所望の膜厚に形成する工程であることを特徴とする請求項１０に記載の半導体装置の製造方法。
前記導電膜の上部をエッチングし、前記柱状半導体層の上面及び側面上部の前記導電膜を除去する工程の前処理工程として、前記導電膜上面を平坦化する工程を更に含むことを特徴とする請求項１０ないし１２のいずれか１項に記載の半導体装置の製造方法。
前記基板は、前記少なくとも１つの柱状半導体層の各々の下部に形成された拡散領域をさらに有することを特徴とする請求項１０ないし１３のいずれか１項に記載の半導体装置の製造方法。
前記少なくとも１つの柱状半導体層の各々の上部に、前記少なくとも１つの柱状半導体層の各々の下部に形成された拡散領域と同じ導電型の拡散領域を形成する工程をさらに含むことを特徴とする請求項１４に記載の半導体装置の製造方法。
上方の少なくとも一部に、少なくとも１つの柱状半導体層が形成され、該少なくとも１つの柱状半導体層の上面にストッパー膜が形成された基板を用意する工程と、
前記少なくとも１つの柱状半導体層の表面の少なくとも一部、及び前記基板の上方の少なくとも一部に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、前記柱状半導体層が埋没するように導電膜を形成する工程と、その後に、上面を、前記ストッパー膜をストッパーとしてＣＭＰにより平坦化する工程と、
前記導電膜の上部をエッチングし、前記柱状半導体層の上面及び側面上部の前記導電膜を除去する工程と、
その後に、前記柱状半導体層の上方及び側面上部の側方の少なくとも一部に保護膜を形成する工程と、
前記保護膜をエッチバックすることにより、前記柱状半導体層側面の前記導電膜及び前記第１の絶縁膜の上面に所望の膜厚の保護膜サイドウォールを形成する工程と、
前記導電膜を選択的にエッチングすることによりゲート配線の少なくとも一部を形成すると共に、前記保護膜サイドウォールをマスクとして前記導電膜を選択的にエッチングすることによりゲート電極の少なくとも一部を所望の膜厚に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
前記保護膜サイドウォールを形成する工程と前記ゲート配線の少なくとも一部を形成すると共にゲート電極の少なくとも一部を所望の膜厚に形成する工程との間に、レジストを塗布し、リソグラフィーを用いてゲート配線を形成するためのレジストパターンを、その少なくとも一部が前記柱状半導体層の上方に形成されるように形成する工程を更に含み、前記ゲート配線の少なくとも一部を形成すると共にゲート電極の少なくとも一部を所望の膜厚に形成する工程は、前記レジストパターンをマスクとして前記導電膜を選択的にエッチングすることにより前記ゲート配線の少なくとも一部を形成すると共に、前記保護膜サイドウォールをマスクとして前記導電膜を選択的にエッチングすることによりゲート電極の少なくとも一部を所望の膜厚に形成する工程であることを特徴とする請求項１６に記載の半導体装置の製造方法。
前記保護膜サイドウォールを形成する工程と前記ゲート配線の少なくとも一部を形成すると共にゲート電極の少なくとも一部を所望の膜厚に形成する工程との間に、レジストを塗布し、リソグラフィーを用いてゲート配線を形成するためのレジストパターンを、その少なくとも一部が前記保護膜サイドウォールの上面、又は前記柱状半導体層の上方に形成されるように形成する工程を更に含み、前記ゲート配線の少なくとも一部を形成すると共にゲート電極の少なくとも一部を所望の膜厚に形成する工程は、前記レジストパターンをマスクとして前記導電膜を選択的にエッチングすることにより前記ゲート配線の少なくとも一部を形成すると共に、前記保護膜サイドウォールをマスクとして前記導電膜を選択的にエッチングすることによりゲート電極の少なくとも一部を所望の膜厚に形成する工程であることを特徴とする請求項１６に記載の半導体装置の製造方法。
上方の少なくとも一部に、少なくとも１つの柱状半導体層が形成された基板を用意する工程と、
前記少なくとも１つの柱状半導体層の表面の少なくとも一部、及び前記基板の上方の少なくとも一部に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に薄い導電膜を形成する工程と、
前記薄い導電膜上に、前記柱状半導体層が埋没するようにポリシリコン層を形成する工程と、
前記薄い導電膜及びポリシリコン層を、前記柱状半導体層の上面及び側面上部の前記薄い導電膜及びポリシリコン層が除去され、前記薄い導電膜とポリシリコン層の高さがほぼ同じに高さに形成されるように、エッチングにより除去する工程と、
その後に、前記柱状半導体層の上方及び側面上部の側方の少なくとも一部に保護膜を形成する工程と、
前記保護膜をエッチバックすることにより、前記柱状半導体層側面の前記第１の絶縁膜、薄い導電膜及びポリシリコン層の上面に所望の膜厚の保護膜サイドウォールを形成する工程と、
前記ポリシリコン層及び前記薄い導電膜を選択的にエッチングすることによりゲート配線の少なくとも一部を形成すると共に、前記保護膜サイドウォールをマスクとして前記ポリシリコン層及び前記薄い導電膜を選択的にエッチングすることによりゲート電極の少なくとも一部を所望の膜厚に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
前記保護膜サイドウォールを形成する工程と前記ゲート配線の少なくとも一部を形成すると共にゲート電極の少なくとも一部を所望の膜厚に形成する工程との間に、レジストを塗布し、リソグラフィーを用いてゲート配線を形成するためのレジストパターンを、その少なくとも一部が前記柱状半導体層の上方に形成されるように形成する工程を更に含み、前記ゲート配線の少なくとも一部を形成すると共にゲート電極の少なくとも一部を所望の膜厚に形成する工程は、前記レジストパターンをマスクとして前記ポリシリコン層及び前記薄い導電膜を選択的にエッチングすることにより前記ゲート配線の少なくとも一部を形成すると共に、前記保護膜サイドウォールをマスクとして前記ポリシリコン層及び前記薄い導電膜を選択的にエッチングすることによりゲート電極の少なくとも一部を所望の膜厚に形成する工程であることを特徴とする請求項１９に記載の半導体装置の製造方法。
前記保護膜サイドウォールを形成する工程と前記ゲート配線の少なくとも一部を形成すると共にゲート電極の少なくとも一部を所望の膜厚に形成する工程との間に、レジストを塗布し、リソグラフィーを用いてゲート配線を形成するためのレジストパターンを、その少なくとも一部が前記保護膜サイドウォールの上面、又は前記柱状半導体層の上方に形成されるように形成する工程を更に含み、前記ゲート配線の少なくとも一部を形成すると共にゲート電極の少なくとも一部を所望の膜厚に形成する工程は、前記レジストパターンをマスクとして前記ポリシリコン層及び前記薄い導電膜を選択的にエッチングすることにより前記ゲート配線の少なくとも一部を形成すると共に、前記保護膜サイドウォールをマスクとして前記ポリシリコン層及び前記薄い導電膜を選択的にエッチングすることによりゲート電極の少なくとも一部を所望の膜厚に形成する工程であることを特徴とする請求項１９に記載の半導体装置の製造方法。
前記薄い導電膜及びポリシリコン層を、前記柱状半導体層の上面及び側面上部の前記薄い導電膜及びポリシリコン層が除去され、前記薄い導電膜とポリシリコン層の高さがほぼ同じに高さに形成されるように、エッチングにより除去する工程の前処理工程として、前記ポリシリコン層上面を平坦化する工程を更に含むことを特徴とする請求項１９ないし２１のいずれか１項に記載の半導体装置の製造方法。
前記基板は、前記少なくとも１つの柱状半導体層の各々の下部に形成された拡散領域をさらに有することを特徴とする請求項１９ないし２２のいずれか１項に記載の半導体装置の製造方法。
前記少なくとも１つの柱状半導体層の各々の上部に、前記少なくとも１つの柱状半導体層の各々の下部に形成された拡散領域と同じ導電型の拡散領域を形成する工程をさらに含むことを特徴とする請求項２３に記載の半導体装置の製造方法。
上方の少なくとも一部に、少なくとも１つの柱状半導体層が形成され、該少なくとも１つの柱状半導体層の上面にストッパー膜が形成された基板を用意する工程と、
前記少なくとも１つの柱状半導体層の表面の少なくとも一部、及び前記基板の上方の少なくとも一部に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に薄い導電膜を形成する工程と、
前記薄い導電膜上に、前記柱状半導体層が埋没するようにポリシリコン層を形成する工程と、
その後に、上面を、前記ストッパー膜をストッパーとしてＣＭＰにより平坦化する工程と、
前記薄い導電膜及びポリシリコン層を、前記柱状半導体層の上面及び側面上部の薄い導電膜及びポリシリコン層が除去され、前記薄い導電膜とポリシリコン層の高さがほぼ同じに高さに形成されるように、エッチングにより除去する工程と、
その後に、前記柱状半導体層の上方及び側面上部の側方の少なくとも一部に保護膜を形成する工程と、
前記保護膜をエッチバックすることにより、前記柱状半導体層側面の前記第１の絶縁膜、薄い導電膜及びポリシリコン層の上面に所望の膜厚の保護膜サイドウォールを形成する工程と、
前記ポリシリコン層、前記薄い導電膜を選択的にエッチングすることによりゲート配線の少なくとも一部を形成すると共に、前記保護膜サイドウォールをマスクとして前記ポリシリコン層及び前記薄い導電膜を選択的にエッチングすることによりゲート電極の少なくとも一部を所望の膜厚に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
前記保護膜サイドウォールを形成する工程と前記ゲート配線の少なくとも一部を形成すると共にゲート電極の少なくとも一部を所望の膜厚に形成する工程との間に、レジストを塗布し、リソグラフィーを用いてゲート配線を形成するためのレジストパターンを、その少なくとも一部が前記柱状半導体層の上方に形成されるように形成する工程を更に含み、前記ゲート配線の少なくとも一部を形成すると共にゲート電極の少なくとも一部を所望の膜厚に形成する工程は、前記レジストパターンをマスクとして前記ポリシリコン層及び前記薄い導電膜を選択的にエッチングすることにより前記ゲート配線の少なくとも一部を形成すると共に、前記保護膜サイドウォールをマスクとして前記ポリシリコン層及び前記薄い導電膜を選択的にエッチングすることによりゲート電極の少なくとも一部を所望の膜厚に形成する工程であることを特徴とする請求項２５に記載の半導体装置の製造方法。
前記保護膜サイドウォールを形成する工程と前記ゲート配線の少なくとも一部を形成すると共にゲート電極の少なくとも一部を所望の膜厚に形成する工程との間に、レジストを塗布し、リソグラフィーを用いてゲート配線を形成するためのレジストパターンを、その少なくとも一部が前記保護膜サイドウォールの上面、又は前記柱状半導体層の上方に形成されるように形成する工程を更に含み、前記ゲート配線の少なくとも一部を形成すると共にゲート電極の少なくとも一部を所望の膜厚に形成する工程は、前記レジストパターンをマスクとして前記ポリシリコン層及び前記薄い導電膜を選択的にエッチングすることにより前記ゲート配線の少なくとも一部を形成すると共に、前記保護膜サイドウォールをマスクとして前記ポリシリコン層及び前記薄い導電膜を選択的にエッチングすることによりゲート電極の少なくとも一部を所望の膜厚に形成する工程であることを特徴とする請求項２５に記載の半導体装置の製造方法。
前記基板は、前記少なくとも１つの柱状半導体層の各々の下部に形成された拡散領域をさらに有することを特徴とする請求項７、８、９、１６、１７、１８、２５、２６、２７のいずれか１項に記載の半導体装置の製造方法。
前記少なくとも１つの柱状半導体層の各々の上部に、前記少なくとも１つの柱状半導体層の各々の下部に形成された拡散領域と同じ導電型の拡散領域を形成する工程をさらに含むことを特徴とする請求項２８に記載の半導体装置の製造方法。