JPH06342883A - Ｍｏｓｆｅｔおよびｃｍｏｓデバイス - Google Patents

Ｍｏｓｆｅｔおよびｃｍｏｓデバイス

Info

Publication number
JPH06342883A
JPH06342883A JP5281595A JP28159593A JPH06342883A JP H06342883 A JPH06342883 A JP H06342883A JP 5281595 A JP5281595 A JP 5281595A JP 28159593 A JP28159593 A JP 28159593A JP H06342883 A JPH06342883 A JP H06342883A
Authority
JP
Japan
Prior art keywords
gate
doped
channel
oxide film
mosfet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5281595A
Other languages
English (en)
Inventor
Jeong-Mo Hwang
− モ フワング ジェオング
Gordon Pollack
ポラック ゴードン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPH06342883A publication Critical patent/JPH06342883A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/2807—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being Si or Ge or C and their alloys except Si

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【目的】 ＣＭＯＳ論理応用、ｎ−チャネルおよびｐ−
チャネルＭＯＳＦＥＴに適した適切な対称的閾値電圧を
得る。 【構成】 ＣＭＯＳ技術の閾値電圧精度および対称性の
問題を解決するものとしてＭＯＳＦＥＴゲートのゲート
酸化膜２とｐｏｌｙ−Ｓｉ部分との間に挟まれた中間禁
制帯仕事関数材料（ＴｉＮ）が開示される。

Description

【発明の詳細な説明】
【０００１】
【従来の技術】完全にディプリートされたＳＯＩ／ＭＯ
ＳＦＥＴ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ
Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄ
ｅ Ｓｉｌｉｃｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒ
ａｎｓｉｓｔｏｒ）では、従来のポリシリコンゲートに
よりｎ−チャネルおよびｐ−チャネルトランジスタに対
して対称的な閾値電圧を達成することは非常に困難であ
る。言い換えれば、適切なＣＭＯＳ動作を保証するには
ｎ−チャネルおよびｐ−チャネルデバイスの閾値電圧は
同じ絶対値を有することが望ましい。従来のポリシリコ
ンゲートによりこれを達成することは困難である。さら
に、ｎおよびｐチャネルデバイスの両方に適した適切な
閾値電圧を達成することは困難である。
【０００２】本発明により、ＭＯＳＦＥＴのゲート酸化
膜とＭＯＳＦＥＴのポリシリコンゲート部分との間に薄
いＴｉＮ層が挟まれているゲート電極構造を使用してＣ
ＭＯＳ論理応用、ｎ−チャネルおよびｐ−チャネルＭＯ
ＳＦＥＴに適した適切な対称的閾値電圧が得られる。
【０００３】
【実施例】図１に本発明の第１の実施例の断面図を示
す。図から分かるように、窒化チタンＴｉＮが絶縁体５
上のライトリードープトｐ−形（ｐ−）シリコン膜３の
上でポリシリコンゲート部分（ｐｏｌｙ−Ｓｉ）とゲー
ト酸化膜２の間に挟まれている。ソース領域４はハイリ
ードープトｎ−形材料（ｎ＋）として示されている。同
様に、ドレーン領域８はハイリードープトｎ−形材料
（ｎ＋）として示されている。ライトリードープト領域
（ＬＤＤ）６がソースおよびドレーン領域から延びてお
りライトリードープトｎ−形材料（ｎ−）として示され
ている。ＬＤＤスペーサがポリシリコンゲート部分に当
接している。図１の構造を形成する工程は次のようであ
る。
【０００４】１）．シリコン膜３上に酸化膜層を成長さ
せる。 ２）．ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）もしくはプラズマスパッタリングによ
り酸化膜層上にＴｉＮを堆積させる（１０００Å未満が
望ましい）。 ３）．前記ゲート酸化膜上にポリシリコン層を堆積させ
る（およそ３５００〜４５００Åが望ましい）。
【０００５】４）．（望ましくは従来のドライエッチに
より）図示するゲート部分を形成するようにポリシリコ
ンをエッチングする。 ５）．（望ましくは従来のドライエッチにより）ポリシ
リコンゲート部分をマスクとして使用してＴｉＮをエッ
チングしてデバイスゲートのＴｉＮ部分を形成する。 ６）．ＬＤＤ注入を行う。 ７）．（望ましくはＣＶＤ酸化膜により）ＬＤＤスペー
サを形成する。 ８）．ソースおよびドレーン注入を行う。
【０００６】図２に本発明の第２の実施例の断面図を示
す。図２には逆Ｔ字形ゲートが示されている。次の点を
除けば、この構造は図１の構造と同様に形成される。
【０００７】前記ステップ５）の後で、 ６）．ＬＤＤ注入を行う。 ７）．ＬＤＤスペーサを形成する。 ８）．ＴｉＮをエッチングする。 ９）．ＴｉＮのエッジをＣＶＤ酸化膜で被覆する（図１
の構造を形成して図２の構造を得るＬＤＤスペーサ工程
と同じ）。
【０００８】本発明を使用するＣＭＯＳ回路をさらに説
明するために、図３にメタル層１６を使用したビア１４
を介してｐｏｌｙ−Ｓｉゲートとコンタクトする共通ゲ
ートコネクタ１２を有するｐおよびｎ形ＭＯＳＦＥＴ
ＳＯＩデバイスの模式図を示す。
【０００９】本発明の利点として次の事柄が含まれる。
【００１０】ａ）．ＴｉＮの仕事関数は真性ｐｏｌｙ−
Ｓｉ（仕事関数＝４．７Ｖ）と同じであるため、埋込ｐ
−チャネルを使用することなくＣＭＯＳ回路（ｎ−チャ
ネルおよびｐ−チャネル共）に対する平衡のとれた閾値
電圧を容易に得ることができる。これは完全ディプリー
トされたＳＯＩ／ＣＭＯＳにとって特に重要である。Ｓ
ＯＩ／ＭＯＳＦＥＴ（完全ディプリートされたＳＯＩ）
では従来のポリゲートによりｎ−チャネルおよびｐ−チ
ャネルデバイスに対して適切な閾値電圧および対称的閾
値電圧を得ることは極めて困難である。Ｎ＋ポリゲート
の場合にはｎ−チャネルデバイスの閾値電圧が低くなり
過ぎｐ−チャネルデバイスの閾値電圧が高くなり過ぎ、
ｐ＋ポリゲートの場合はその逆となる。本発明のＴｉＮ
形成ゲートの場合にはＣＭＯＳ回路に対する適切な対称
的閾値電圧を得ることができる。
【００１１】ｂ）．比較的厚いポリシリコンゲート部分
により自己整合ソース／ドレーン注入および自己整合シ
リサイド等の従来のポリシリコン工程に関連した利点が
得られる。
【００１２】ｃ）．さらに、逆Ｔ字形構造により従来の
ポリシリコン逆Ｔ字形ゲートと同じ利点が得られる。こ
れにより、ゲートがソースおよびドレーン接合に重畳す
ることが保証される。さらに重要なことは、逆Ｔ字形ゲ
ート構造によりホットキャリア注入や高エネルギホトン
放射によるスペーサ酸化膜のチャージアップによる駆動
電流の低下が改善される。
【００１３】ＴｉＮが前記閾値電圧問題を解決するのに
適しているのはその中間ギャップ仕事関数による。中間
禁制帯仕事関数は一般的におよそ４．６〜４．８Ｖの範
囲に限定される。ＴｉＮをゲートの一部として使用する
ものとして本発明を説明してきたが、ＴｉＮの替りに中
間ギャップ仕事関数を有する他の材料を使用することが
できる。中間ギャップ仕事関数材料をゲート酸化膜とｐ
ｏｌｙ−Ｓｉゲート部分との間に挟むことによりゲート
酸化膜の応力が最少限に抑えられるだけでなく構造が簡
単化される。適切な中間ギャップ仕事関数材料としてＳ
ｉ−Ｇｅおよびタングステンシリサイドが含まれる。例
えば、図４にＴｉＮの替りにポリＳｉ−Ｇｅ材料を使用
した本発明の第３の実施例の断面図を示す。シリサイド
化される領域は図示するとおりである。公知のＬＯＣＯ
Ｓ工程により形成されるフィールド酸化膜領域によりフ
ィールド分離が行われ、それはＬＯＣＯＳ ＦＯＸとし
て示されている。基板上に埋込酸化膜（ＢＯＸ）領域５
が形成される。ＰＭＯＳおよびＮＭＯＳデバイスは図示
するとおりである。
【００１４】実施例および代替例について本発明を詳細
に説明してきたが、本明細書は単なる例にすぎず制約的
意味合いを有するものではない。例えば、ｐ−チャネル
デバイスをｎ−チャネルデバイスと置換することができ
その逆も可能である。さらに、ｎ−形領域をｐ−形領域
と置換することもできる。さらに、中間禁制帯仕事関数
を使用するという精神を保持しながらＧｅおよびＧａＡ
ｓをデバイスを載せる薄膜と置換することができる。さ
らに、当業者ならば本明細書を読めば実施例の詳細をさ
まざまに変更したり別の実施例を容易に考えられること
と思われる。このような変更や別の実施例は全て特許請
求の範囲に明記された本発明の精神および真の範囲に入
るものとする。
【００１５】以上の説明に関して更に以下の項を開示す
る。 （１）．中間禁制帯半導体材料を含むゲートおよびシリ
コンを含むゲート部分を有するＭＯＳＦＥＴにおいて、
前記中間禁制帯材料はゲート酸化膜と前記ゲート部分と
の間に挟まれているＭＯＳＦＥＴ。
【００１６】（２）．第（１）項記載のＭＯＳＦＥＴに
おいて、前記中間禁制帯材料はＴｉＮ、Ｓｉ−Ｇｅ、チ
タンシリサイドもしくはその組合せからなる群から選定
されるＭＯＳＦＥＴ。
【００１７】（３）．第（１）項記載のＭＯＳＦＥＴに
おいて、前記ゲート部分は多結晶シリコンを含むシリコ
ンを含むＭＯＳＦＥＴ。
【００１８】（４）．ＮＭＯＳトランジスタおよびＰＭ
ＯＳトランジスタを含むＣＭＯＳにおいて、各トランジ
スタは中間禁制帯材料を含むゲートおよびシリコンを含
むゲート部分を有し、前記中間禁制帯材料はゲート酸化
膜と前記ゲート部分との間に挟まれているＣＭＯＳデバ
イス。
【００１９】（５）．第（４）項記載のＣＭＯＳデバイ
スにおいて、前記中間禁制帯材料はＴｉＮ、Ｓｉ−Ｇ
ｅ、チタンシリサイドもしくはその組合せからなる群か
ら選定されるＣＭＯＳ。
【００２０】（６）．第（４）項記載のＣＭＯＳデバイ
スにおいて、前記ゲート部分は多結晶シリコンを含むシ
リコンを含むＣＭＯＳデバイス。
【００２１】ＣＭＯＳ技術の閾値電圧精度および対称性
の問題を解決するものとしてＭＯＳＦＥＴゲートのゲー
ト酸化膜２とｐｏｌｙ−Ｓｉ部分との間に挟まれた中間
禁制帯仕事関数材料（ＴｉＮ）が開示される。
【図面の簡単な説明】
【図１】本発明の第１の実施例の断面図。
【図２】本発明の第２の実施例の断面図。
【図３】共通ゲートコネクタを有するｐおよびｎ形ＭＯ
ＳＦＥＴ ＳＯＩデバイスの模式図。
【図４】ＴｉＮの替りにポリＳｉ−Ｇｅ材料を使用した
本発明の第３の実施例の断面図。
【符号の説明】
２ ゲート酸化膜 ３ ライトリードープトｐ−形シリコン膜 ４ ソース領域 ５ 絶縁体 ６ ライトリードープトドレーン領域 ８ ドレーン領域

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 中間禁制帯半導体材料を含むゲートおよ
    びシリコンを含むゲート部分を有するＭＯＳＦＥＴにお
    いて、前記中間禁制帯材料はゲート酸化膜と前記ゲート
    部分との間に挟まれているＭＯＳＦＥＴ。
JP5281595A 1992-10-05 1993-10-05 Ｍｏｓｆｅｔおよびｃｍｏｓデバイス Pending JPH06342883A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US95614192A 1992-10-05 1992-10-05
US956141 1992-10-05

Publications (1)

Publication Number Publication Date
JPH06342883A true JPH06342883A (ja) 1994-12-13

Family

ID=25497807

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5281595A Pending JPH06342883A (ja) 1992-10-05 1993-10-05 Ｍｏｓｆｅｔおよびｃｍｏｓデバイス

Country Status (4)

Country Link
EP (1) EP0614226A1 (ja)
JP (1) JPH06342883A (ja)
KR (1) KR940010393A (ja)
TW (1) TW300669U (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008016538A (ja) * 2006-07-04 2008-01-24 Renesas Technology Corp Ｍｏｓ構造を有する半導体装置及びその製造方法
CN100386842C (zh) * 2005-01-07 2008-05-07 因芬尼昂技术股份公司 利用金属闪光层控制电容器界面特性的方法
WO2009096470A1 (ja) * 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体装置の製造方法
US7863202B2 (en) 2005-01-07 2011-01-04 Qimonda Ag High dielectric constant materials
JP2011509523A (ja) * 2008-01-03 2011-03-24 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体デバイスを形成する方法
JP2011523507A (ja) * 2008-05-13 2011-08-11 インターナショナル・ビジネス・マシーンズ・コーポレーション 金属ヒューズ、アンチヒューズ及び／又は抵抗器を含む金属ゲート統合構造体及び方法
US8476132B2 (en) 2008-01-29 2013-07-02 Unisantis Electronics Singapore Pte Ltd. Production method for semiconductor device
JP5258120B2 (ja) * 2008-01-29 2013-08-07 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6222240B1 (en) * 1998-07-22 2001-04-24 Advanced Micro Devices, Inc. Salicide and gate dielectric formed from a single layer of refractory metal
US6140167A (en) * 1998-08-18 2000-10-31 Advanced Micro Devices, Inc. High performance MOSFET and method of forming the same using silicidation and junction implantation prior to gate formation
US6410967B1 (en) 1998-10-15 2002-06-25 Advanced Micro Devices, Inc. Transistor having enhanced metal silicide and a self-aligned gate electrode
US6084280A (en) * 1998-10-15 2000-07-04 Advanced Micro Devices, Inc. Transistor having a metal silicide self-aligned to the gate
DE19945433C2 (de) * 1999-09-22 2002-03-28 Infineon Technologies Ag Verfahren zur Herstellung einer integrierten Halbleiterschaltung mit Speicher- und Logiktransistoren
WO2001041544A2 (en) * 1999-12-11 2001-06-14 Asm America, Inc. Deposition of gate stacks including silicon germanium layers
EP1183727A1 (en) * 2000-02-17 2002-03-06 Koninklijke Philips Electronics N.V. SEMICONDUCTOR DEVICE WITH AN INTEGRATED CMOS CIRCUIT WITH MOS TRANSISTORS HAVING SILICON-GERMANIUM (Si 1-x?Ge x?) GATE ELECTRODES, AND METHOD OF MANUFACTURING SAME
KR100387259B1 (ko) * 2000-12-29 2003-06-12 주식회사 하이닉스반도체 반도체 소자의 제조 방법
SG111968A1 (en) 2001-09-28 2005-06-29 Semiconductor Energy Lab Light emitting device and method of manufacturing the same
JP4736313B2 (ja) 2002-09-10 2011-07-27 日本電気株式会社 薄膜半導体装置
US9041116B2 (en) * 2012-05-23 2015-05-26 International Business Machines Corporation Structure and method to modulate threshold voltage for high-K metal gate field effect transistors (FETs)
US20170110376A1 (en) 2015-10-14 2017-04-20 Globalfoundries Inc. Structures with thinned dielectric material
KR20220109944A (ko) * 2021-01-29 2022-08-05 삼성전자주식회사 수신한 데이터 기록의 시간을 동기화하는 전자 장치 및 그 방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4570328A (en) * 1983-03-07 1986-02-18 Motorola, Inc. Method of producing titanium nitride MOS device gate electrode
KR920005242A (ko) * 1990-08-20 1992-03-28 김광호 게이트-절연체-반도체의 구조를 가지는 트랜지스터의 제조방법

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100386842C (zh) * 2005-01-07 2008-05-07 因芬尼昂技术股份公司 利用金属闪光层控制电容器界面特性的方法
US7863202B2 (en) 2005-01-07 2011-01-04 Qimonda Ag High dielectric constant materials
JP2008016538A (ja) * 2006-07-04 2008-01-24 Renesas Technology Corp Ｍｏｓ構造を有する半導体装置及びその製造方法
JP2011509523A (ja) * 2008-01-03 2011-03-24 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体デバイスを形成する方法
WO2009096470A1 (ja) * 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体装置の製造方法
WO2009096002A1 (ja) * 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体装置の製造方法
US8476132B2 (en) 2008-01-29 2013-07-02 Unisantis Electronics Singapore Pte Ltd. Production method for semiconductor device
JP5258120B2 (ja) * 2008-01-29 2013-08-07 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法
JP2011523507A (ja) * 2008-05-13 2011-08-11 インターナショナル・ビジネス・マシーンズ・コーポレーション 金属ヒューズ、アンチヒューズ及び／又は抵抗器を含む金属ゲート統合構造体及び方法

Also Published As

Publication number Publication date
KR940010393A (ko) 1994-05-26
TW300669U (en) 1997-03-11
EP0614226A1 (en) 1994-09-07

Similar Documents

Publication Publication Date Title
JPH06342883A (ja) Ｍｏｓｆｅｔおよびｃｍｏｓデバイス
US6861304B2 (en) Semiconductor integrated circuit device and method of manufacturing thereof
US6518105B1 (en) High performance PD SOI tunneling-biased MOSFET
US6682965B1 (en) Method of forming n-and p- channel field effect transistors on the same silicon layer having a strain effect
US7491973B2 (en) Semiconductor LSI circuit having a NAND logic gate with a highly integrated and microscopic structure
KR970060481A (ko) 이중 게이트 전극 구성을 갖는 cmos 반도체 장치 및 그 제조 방법
JPH07312423A (ja) Ｍｉｓ型半導体装置
US6211555B1 (en) Semiconductor device with a pair of transistors having dual work function gate electrodes
JP3239853B2 (ja) 半導体装置の製造方法
JP4686829B2 (ja) 半導体装置および半導体装置の製造方法
KR100695047B1 (ko) 반도체 장치 및 그 제조 방법
JPH08186179A (ja) 相補型半導体装置
JP2000174135A (ja) 半導体装置及びその製造方法
JP2000340795A (ja) 半導体論理素子およびそれを用いた論理回路
JPH10135349A (ja) Ｃｍｏｓ型半導体装置及びその製造方法
JP2002237589A (ja) 半導体装置の製造方法
US10777558B1 (en) CMOS-based integrated circuit products with isolated P-wells for body-biasing transistor devices
JP3413039B2 (ja) 半導体装置
KR20100078548A (ko) 듀얼 게이트를 갖는 씨모스 반도체 소자의 제조방법
JP2904081B2 (ja) 半導体装置の製造方法
JPH04115538A (ja) 半導体装置
JP2001093986A (ja) Ｍｏｓデバイス、及びその製造方法
US6221707B1 (en) Method for fabricating a transistor having a variable threshold voltage
JP2001196467A (ja) 半導体集積回路装置及びその製造方法
KR950003238B1 (ko) 다중-전극을 이용한 논리소자의 구조

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040831

A521 Written amendment

Effective date: 20041029

Free format text: JAPANESE INTERMEDIATE CODE: A523

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Effective date: 20050510

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050518

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 4

Free format text: PAYMENT UNTIL: 20090527

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 5

Free format text: PAYMENT UNTIL: 20100527

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100527

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 6

Free format text: PAYMENT UNTIL: 20110527

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110527

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120527

Year of fee payment: 7

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 8

Free format text: PAYMENT UNTIL: 20130527

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 9

Free format text: PAYMENT UNTIL: 20140527