KR20100078548A - 듀얼 게이트를 갖는 씨모스 반도체 소자의 제조방법 - Google Patents

듀얼 게이트를 갖는 씨모스 반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 소자분리막과 P형 웰 및 N형 웰을 갖는 반도체기판을 준비하고, 반도체 기판 상에 포토레지스트 패턴을 마스크로 하여 P형 웰 상에 이온을 주입하며, 이온 주입된 P형 웰을 가로지르며 차례로 적층된 N모스 게이트절연막 및 N모스 게이트 전극을 형성하고, N형 웰 상을 가로지르며 차례로 적층된 P모스 게이트절연막 및 P모스 게이트 전극을 형성하며, P형 웰 및 N형 웰 내의 상부영역에 저농도 불순물영역을 형성하고, 각 P, N모스 게이트 전극들의 측벽으로는 스페이서를 형성하며, P형 웰내에 선택적으로 N형 불순물 이온을 주입하여 N모스 소스/드레인 영역을 형성하고 N형 웰의 상부면을 노출하여 선택적으로 P형 불순물 이온을 주입하여 P모스 소스/드레인 영역을 형성하는 것을 특징으로 한다. 따라서 본 발명에 의하면 P형 게이트 전극의 빠른 동작 속도를 낼 수 있는 (110)의 실리콘 기판을 사용하였으며, 이와 함께 N형 게이트 전극의 동작 속도의 향상을 위하여 N형 게이트 채널 영역에 카본 이온 주입을 실시함으로써, P형 게이트 전극 및 N형 게이트 전극 전체의 동작 속도 향상을 가져올 수 있는 효과가 있다.
듀얼 게이트, P모스 게이트 전극, N모스 게이트 전극, (100), (110)

Description

듀얼 게이트를 갖는 씨모스 반도체 소자의 제조방법{METHOD OF FABRICATING A CMOS TYPE SEMICONDUCTOR DEVICE HAVING DUAL GATES}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 듀얼 폴리실리콘 게이트를 갖는 씨모스(complementary metal oxide semiconductor; CMOS) 반도체소자의 제조방법에 관한 것이다.
씨모스 반도체소자는 P채널 모스(P channel metal oxide semiconductor; PMOS) 트랜지스터와 N채널 모스(N channel metal oxide semiconductor; NMOS) 트랜지스터를 하나의 반도체기판 내에 배치하여 상보적인 동작을 하도록 한 반도체소자이다.
씨모스 반도체소자를 구현하는 방법에는 먼저, 싱글 게이트(single gate) 기술이 있다. 싱글 게이트 기술은 P모스 및 N모스 트랜지스터들에 모두 N형 도핑된 폴리실리콘 게이트 전극들을 사용하는 기술이다. 그러나 싱글 게이트 기술은 저비용이라는 장점을 가지는 반면 P모스 트랜지스터의 동작전압(Vt)을 조절하는 것이 매우 어렵다.
씨모스 반도체소자를 구현하는 다른 방법으로 폴리실리콘 대신 금속물질을 트랜지스터의 게이트에 사용하는 기술이 있다. 금속 게이트는 도전성이 매우 우수하다는 장점을 가진다. 그러나 금속 게이트는, 금속 이온에 의한 게이트절연막 열화(degrade)를 유발하며, 일함수(work function)가 고정되어 있어서 동작전압(Vt)을 조절하기 어렵다는 단점이 있다.
상술한 바와 같이, 단일 칩(chip)내에 N-모스 트랜지스터 영역 과 P-모스 트랜지스터 영역을 가지는 씨모스(CMOS) 반도체소자를 구현하려면 N-모스 게이트 와 P-모스 게이트는 각각의 동작전압(Vt)을 다르게 조절하여야 한다. 결과적으로, N-모스와 P-모스 트랜지스터 영역에는 서로 다른 금속 게이트를 사용하여야 하는데, 이것은 공정을 매우 복잡하게 한다.
금속 게이트를 이용한 씨모스(CMOS) 반도체소자의 형성방법이 미국특허 제6,468,851 B1호에 "듀얼 게이트 전극을 갖는 씨모스(CMOS) 소자의 제조방법(Method of fabricating CMOS device with dual gate electrode)"이라는 제목으로 엥(Ang)등에 의해 개시된 바 있다.
엥(Ang)등에 따르면, N-모스 트랜지스터 영역에 N형 폴리실리콘 게이트 전극을 형성하고, P-모스 트랜지스터 영역에 금속 게이트 전극을 형성한다. 금속 게이트 전극에는 구리, 알루미늄, 질화티타늄 또는 텅스텐을 사용한다. 예를 들어, 구리를 게이트 전극으로 형성하기 위해서는 구리 전용설비가 필요하며 구리의 확산을 방지할 수 있는 기술이 필요하다. 즉, 공정이 복잡하게 된다.
씨모스 반도체소자를 구현하는 또 다른 방법으로 듀얼 폴리실리콘 게이트 기 술이 있다. 듀얼 폴리실리콘 게이트 기술은 N-모스 트랜지스터 영역에 N형 폴리실리콘 게이트 전극을 형성하고 P-모스 트랜지스터 영역에 P형 폴리실리콘 게이트 전극을 형성하는 기술이다.
도 1a 및 도 1b는 종래기술에 따른 듀얼 폴리실리콘 게이트 씨모스(CMOS) 반도체 소자를 보여주는 공정단면도이다.
도 1a를 참조하면, 반도체기판(1) 상에 활성영역들을 한정하는 소자분리막들(2)을 형성한다. 활성영역들 내에 P형 웰(P type well; 3) 및 N형 웰(N type well; 4)을 형성한다. P형 웰(3) 상을 가로지르며 차례로 적층된 N모스 게이트절연막(7) 및 N모스 게이트 전극(9)을 형성하고, N형 웰(4) 상을 가로지르며 차례로 적층된 P모스 게이트절연막(8) 및 P모스 게이트 전극(10)을 형성한다.
여기서, 게이트전극들(9, 10)은 통상적으로 N형 도핑된 폴리실리콘으로 형성한다. P형 웰(3) 및 N형 웰(4) 내의 상부영역에 저농도 불순물영역들(5, 6)을 형성한다. 이어서, 게이트 전극들(9, 10)의 측벽들에 스페이서(11)들을 형성한다.
그리고 도 1b를 참조하면, P형 웰(3) 내에 선택적으로 N형 불순물 이온들을 주입하여 N모스 소스/드레인 영역들(13)을 형성한다. N모스 소스/드레인 영역들(13)을 갖는 반도체기판(1) 상에 P형 웰(3) 상부를 덮는 포토레지스트 패턴(15)을 형성하여 N형 웰(4) 상부면을 노출한다. 이어서, 포토레지스트 패턴(15)을 이온주입 마스크로 사용하여 반도체기판(1) 내에 선택적으로 보론(B)과 같은 P형 불순물 이온들을 주입하여 P모스 소스/드레인 영역들(18)을 형성한다.
그리고 동시에, P모스 게이트 전극(10)에도 P형 불순물 이온들이 주입되어 P 형 도핑된 P모스 게이트 전극(10')이 형성된다.
한편, 종래 기술에 따른 듀얼 폴리실리콘 게이트 씨모스(CMOS) 반도체 소자는 통상적으로 단결정의 실리콘 기판을 (100)을 사용하여 왔다. 그러나 (100)기판은 N형 게이트 전극에서는 빠른 동작 속도를 나타내지만, P형 게이트 전극에서는 상대적으로 느린 동작 속도를 나타내는 문제점이 있었다.
더욱이 반도체 소자들을 사용하는 전자제품들의 경-박-단-소화에 따라, 반도체 소자들은 단위 면적당 높은 집적밀도, 낮은 동작전압(Vt), 빠른 동작속도 및 저 소비전력화가 요구되어, P형 게이트 전극 및 N형 게이트 전극을 형성하는 기술에 대한 지속적인 개선이 필요하다.
따라서 본 발명에서는 상기와 같은 문제점 해소를 위하여 안출된 것으로서, P형 게이트 전극의 빠른 동작 속도를 낼 수 있는 (110)의 실리콘 기판을 사용하며, 이와 함께 N형 게이트 전극의 동작 속도의 향상을 위하여 카본 이온 주입을 통한 N형 게이트 채널 영역의 기판 구조 변경을 가져오도록 함으로써, P형 게이트 전극 및 N형 게이트 전극 전체의 동작 속도 향상을 가져오는 듀얼 게이트를 갖는 씨모스 반도체 소자의 제조방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은, 듀얼 게이트를 갖는 씨모스 반도체 소자의 제조방법으로서, 소자분리막과 P형 웰 및 N형 웰을 갖는 반도체기판을 준비 하고, 반도체 기판 상에 포토레지스트 패턴을 마스크로 하여 P형 웰 상에 이온을 주입하며, 이온 주입된 P형 웰을 가로지르며 차례로 적층된 N모스 게이트절연막 및 N모스 게이트 전극을 형성하고, N형 웰 상을 가로지르며 차례로 적층된 P모스 게이트절연막 및 P모스 게이트 전극을 형성하며, P형 웰 및 N형 웰 내의 상부영역에 저농도 불순물영역을 형성하고, P모스 게이트 전극 및 N모스 게이트 전극들의 측벽으로는 스페이서를 형성하며, P형 웰내에 선택적으로 N형 불순물 이온을 주입하여 N모스 소스/드레인 영역을 형성하고 N형 웰의 상부면을 노출하여 선택적으로 P형 불순물 이온을 주입하여 P모스 소스/드레인 영역을 형성하는 듀얼 게이트를 갖는 씨모스 반도체 소자의 제조방법을 제공한다.
이상 설명한 바와 같이 본 발명의 듀얼 게이트를 갖는 씨모스 반도체 소자의 제조방법에 따르면, (100)의 기판 대신에 P형 게이트 전극의 빠른 동작 속도를 낼 수 있는 (110)의 실리콘 기판을 사용하였으며, 이와 함께 N형 게이트 전극의 동작 속도의 향상을 위하여 N형 게이트 채널 영역에 카본 이온 주입을 실시함으로써, P형 게이트 전극 및 N형 게이트 전극 전체의 동작 속도 향상을 가져올 수 있는 효과가 있다.
이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생 략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
상기한 기술적 과제를 달성하기 위하여, 본 발명에 따른 듀얼 게이트를 갖는 씨모스 반도체 소자의 제조방법은, 소자분리막과 P형 웰 및 N형 웰을 갖는 반도체기판을 준비하고, 반도체 기판 상에 포토레지스트 패턴을 마스크로 하여 P형 웰 상에 이온을 주입하며, 이온 주입된 P형 웰을 가로지르며 차례로 적층된 N모스 게이트절연막 및 N모스 게이트 전극을 형성하고, N형 웰 상을 가로지르며 차례로 적층된 P모스 게이트절연막 및 P모스 게이트 전극을 형성하며, P형 웰 및 N형 웰 내의 상부영역에 저농도 불순물영역을 형성하고, P모스 게이트 전극 및 N모스 게이트 전극들의 측벽으로는 스페이서를 형성하며, P형 웰내에 선택적으로 N형 불순물 이온을 주입하여 N모스 소스/드레인 영역을 형성하고 N형 웰의 상부면을 노출하여 선택적으로 P형 불순물 이온을 주입하여 P모스 소스/드레인 영역이 형성되는 것을 포함한다.
그리고 반도체 기판은, (110)의 실리콘 기판이 사용된다.
또한, P형 웰 상에 주입되는 이온은 카본(carbon)이 사용되며, 1E12~1E13의 이온 주입량으로 주입될 수 있다.
그리고 주입되는 이온의 깊이는 채널 이온 주입의 깊이 보다 낮게 주입되며, 이온 주입의 영역은 형성되는 N모스 소스/드레인의 영역 사이에 주입될 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 따라서 도 2a 내지 도 2d는 본 발명의 듀얼 게이트를 갖는 씨모스 반도체 소자의 제조방법의 공정 단면도이다.
도 2a를 참조하면, 소자분리막(130), P형 웰(110) 및 N형 웰(120)을 갖는 반도체 기판(100)을 준비한다. 구체적으로, 반도체 기판(100)은 P형 게이트 전극의 빠른 동작 속도를 낼 수 있는 단결정의 (110) 실리콘 기판일 수 있다.
(110)의 반도체 기판(100) 상에 제 1 활성영역 및 제 2 활성영역을 한정하는 소자분리막(130)들을 형성한다. 제 1 활성영역 내에 P형의 불순물 이온들을 주입하여 P형 웰(110)을 형성하고, 제 2 활성영역 내에 N형의 불순물 이온들을 주입하여 N형 웰(120)을 형성한다. 소자분리막(130)들은 고밀도 플라즈마 산화막(HDP oxide layer)과 같은 절연막으로 형성할 수 있다.
도 2b에 따르면, 반도체 기판(100)의 전면으로 포토레지스트 패턴을 형성하고, 이를 마스크로 하여 P형 웰(110) 상에 이온을 주입하게 된다.
이때, 주입되는 이온은, 실리콘 기판과 비교하여 탄성의 성질을 가지고 있는 카본(carbon)이 주로 사용될 수 있으며, 1.5V 동작 전압을 가지는 소자의 경우 1E12~1E13의 이온 주입량으로 주입될 수 있다.
더욱이 주입되는 이온의 깊이는 채널 이온 주입의 깊이 대비 낮게 주입될 수 있으며, 이에 따라 대략 190ㅕ~210ㅕ의 깊이가 적당할 수 있다.
또한, 이온 주입의 영역은 형성되는 소스/드레인의 영역 사이에 주입될 수 있다.
그리고 도 2c를 참고하면, P형 웰(110) 상을 가로지르며 이온 주입된 상측에 차례로 적층된 N모스 게이트절연막(112) 및 N모스 게이트 전극(114)을 형성하고, N형 웰(120) 상을 가로지르며 차례로 적층된 P모스 게이트절연막(122) 및 P모스 게이트 전극(124)을 형성한다.
여기서, 게이트전극(114)(124)들은 통상적으로 N형 도핑된 폴리실리콘으로 형성한다. P형 웰(110) 및 N형 웰(120) 내의 상부영역에 저농도 불순물영역(144)(146)을 형성한다. 이어서, 게이트 전극(114)(124)의 측벽들에 스페이서(140)(142)를 형성한다.
도 2d를 참조하면, P형 웰(110) 내에 선택적으로 N형 불순물 이온들을 주입하여 N모스 소스/드레인 영역(150)을 형성한다. 이때, P형 웰(110)측에 카본 이온이 주입되어 있어, N모스 채널을 형성하기 위한 이온 주입은 종래의 이온 주입량 보다는 더 많은 양으로 진행되어야 하며, 통상적으로 1.5V 동작 전압을 가지는 소자의 경우 대략 1E13~1E14 정도의 주입량이 적당할 수 있다.
그리고 N모스 소스/드레인 영역(150)을 갖는 반도체기판(100) 상에 P형 웰(110) 상부를 덮는 포토레지스트 패턴(미도시)을 형성하여 N형 웰(120) 상부면을 노출한다. 이어서, 포토레지스트 패턴을 이온주입 마스크로 사용하여 반도체 기판(100) 내에 선택적으로 보론(B)과 같은 P형 불순물 이온들을 주입하여 P모스 소스/드레인 영역(160)을 형성한다.
그리고 동시에, P모스 게이트 전극(124)에도 P형 불순물 이온들이 주입되어 P형 도핑된 P모스 게이트 전극(124)이 형성된다.
그러므로, 본 발명에 따르면, (100)의 기판 대신에 P형 게이트 전극의 빠른 동작 속도를 낼 수 있는 (110)의 실리콘 기판을 사용하였으며, 이와 함께 N형 게이트 전극의 동작 속도의 향상을 위하여 N형 게이트 채널 영역에 카본 이온 주입을 실시함으로써, P형 게이트 전극 및 N형 게이트 전극 전체의 동작 속도 향상을 가져올 수 있는 있다.
이상에서 설명한 것은 본 발명에 따른 듀얼 게이트를 갖는 씨모스 반도체 소자의 제조방법은 하나의 일실시예에 불과한 것으로서, 본 발명은 상기한 일실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 사상이 있다고 할 것이다.
도 1a 및 도 1b는 종래기술에 따른 듀얼 폴리실리콘 게이트 씨모스(CMOS) 반도체 소자를 보여주는 공정단면도이고,
도 2a 내지 도 2d는 본 발명의 듀얼 게이트를 갖는 씨모스 반도체 소자의 제조방법의 공정 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 110 : P형 웰
112 : N모스 게이트절연막 114 : N모스 게이트 전극
120 : N형 웰 122 : P모스 게이트절연막
124 : P모스 게이트 전극 130 : 소자분리막
140, 142 ; 스페이서 144, 146 : 저농도 불순물영역
150 : N모스 소스/드레인 영역 160 : P모스 소스/드레인 영역

Claims (5)

  1. 듀얼 게이트를 갖는 씨모스 반도체 소자의 제조방법으로서,
    소자분리막과 P형 웰 및 N형 웰을 갖는 반도체기판을 준비하고,
    상기 반도체 기판 상에 포토레지스트 패턴을 마스크로 하여 상기 P형 웰 상에 이온을 주입하며,
    상기 이온 주입된 P형 웰을 가로지르며 차례로 적층된 N모스 게이트절연막 및 N모스 게이트 전극을 형성하고,
    상기 N형 웰 상을 가로지르며 차례로 적층된 P모스 게이트절연막 및 P모스 게이트 전극을 형성하며,
    상기 P형 웰 및 N형 웰 내의 상부영역에 저농도 불순물영역을 형성하고,
    상기 P모스 게이트 전극 및 N모스 게이트 전극들의 측벽으로는 스페이서를 형성하며,
    상기 P형 웰내에 선택적으로 N형 불순물 이온을 주입하여 N모스 소스/드레인 영역을 형성하고 N형 웰의 상부면을 노출하여 선택적으로 P형 불순물 이온을 주입하여 P모스 소스/드레인 영역을 형성하는 듀얼 게이트를 갖는 씨모스 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 반도체 기판은, (110)의 실리콘 기판이 사용되는 듀얼 게이트를 갖는 씨모스 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 반도체 기판 상에 포토레지스트 패턴을 마스크로 하여 상기 P형 웰 상에 이온을 주입함에 있어,
    상기 주입되는 이온은 카본이 사용되는 듀얼 게이트를 갖는 씨모스 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 반도체 기판 상에 포토레지스트 패턴을 마스크로 하여 상기 P형 웰 상에 이온을 주입함에 있어,
    상기 주입되는 이온의 깊이는 채널 이온 주입의 깊이 보다 낮은 듀얼 게이트를 갖는 씨모스 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 반도체 기판 상에 포토레지스트 패턴을 마스크로 하여 상기 P형 웰 상에 이온을 주입함에 있어,
    상기 이온 주입의 영역은 상기 N모스 소스/드레인의 영역 사이에 주입되는 듀얼 게이트를 갖는 씨모스 반도체 소자의 제조방법.
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US9425104B2 (en) 2013-09-06 2016-08-23 Samsung Electronics Co., Ltd. Complementary metal oxide semiconductor device and method of manufacturing the same

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