JP2010251624A

JP2010251624A - 半導体装置

Info

Publication number: JP2010251624A
Application number: JP2009101542A
Authority: JP
Inventors: Junji Noguchi; 純司野口; Keigo Kitazawa; 敬吾北澤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2009-04-20
Filing date: 2009-04-20
Publication date: 2010-11-04
Anticipated expiration: 2029-04-20
Also published as: JP5358258B2

Abstract

【課題】本発明は、従来の製造方法と比較し、ＬＤＭＯＳ及び微細ＭＯＳトランジスタを最小限のプロセス工程数で実現可能な半導体装置及びその製造方法を提供する事を目的とするものである。
【解決手段】サイドウォール２７形成後、レジストパターン２８により開口されたＬＤＭＯＳソース領域にあるゲート電極側壁のサイドォールのみを除去し、ＬＤＭＯＳ及び微細ＭＯＳのソース及びドレイン領域の高濃度拡散層を同時形成することにより、工程簡略化を図り、コスト低減を実現する。
【選択図】図１５

Description

本発明は、従来プロセスよりコスト低減が可能な、ＬＤＭＯＳトランジスタ（横方向二重拡散ＭＯＳトランジスタ、以下単にＬＤＭＯＳともいう）とＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ、以下単に微細ＭＯＳともいう）を備えた半導体装置及び製造方法に関するものである。

ＬＳＩ（大規模集積回路）の高機能化及び高集積化が進んだ結果、単なる微細化や高速化以外の用途として、高電圧及び大電流を取り扱うＬＤＭＯＳと、論理回路やメモリーなどのＭＯＳを混載した半導体デバイスのニーズが高まってきている。

従来プロセスによるＬＤＭＯＳ及び微細ＭＯＳを混載したデバイス構造の断面図を図1に示す。また、その時に用いるプロセスフローを図２に示す。以下に従来の製造方法について簡単に説明する。

ＬＤＭＯＳの製造方法について説明する。Ｐ型基板にＮウエル拡散層１を形成し、Ｎウエル拡散層１の一部領域の表面に素子分離用のフィールド酸化膜２を形成する。ドレイン領域に電界緩和及びオン抵抗低減を目的としてＮバッファ層６を形成する。Ｎウエル拡散層１の表面にゲート酸化膜3を形成し、ゲート酸化膜３からフィールド酸化膜上に渡ってゲート電極４を形成する。ソース領域に接しているゲート電極３〜５をマスクにしてＰ形不純物をイオン注入し、その後高温熱処理によって不純物を拡散させＮチャネル７を形成する。これによって、Ｎ形チャネルはゲート電極３〜５に対して自己整合的に形成される。同様に、ソース領域に接しているゲート電極３〜５をマスクにしてＮ形不純物をイオン注入し、自己整合的に高耐圧用Ｎエクステンション８を形成する。これをサイドウォール形成に先立って形成することにより、ソース部とチャネル部の間、すなわちサイドウォール直下のチャネル抵抗増大を防止し、低オン抵抗のＬＤＭＯＳを形成する事が可能となる。フィールド酸化膜２、ゲート電極３〜５をマスクにしてＮ型不純物を導入し、自己整合的にソース領域及びドレイン領域にＮ型高濃度拡散層9を形成する。また、ソース領域の一部にウエル給電用としてＰ型不純物を導入し、Ｐ型高濃度拡散層１０を形成する。

微細ＭＯＳの製造方法について説明する。低圧用Ｐウエル拡散層１１を形成後、低圧用Ｐハロー１２及び低圧用Ｎエクステンション１３を形成する。短チャネル効果によるＶｔｈ低下及び、ＨＣ（ホットキャリア）寿命を改善するため、サイドウォール１４を形成する。Ｎ型高濃度拡散層９をソース及びドレイン領域に形成する。

以上のように、微細ＭＯＳの短チャネル効果のＶｔｈ低下及びＨＣ寿命改善のためにはサイドウォール１４を適用する必要があり、ＬＤＭＯＳと微細ＭＯＳを混載する場合は、ＬＤＭＯＳには必須でないサイドウォールに対するプロセス及び構造の取扱いが重要となる。従来プロセスのＬＤＭＯＳ構造においては、サイドウォール形成前に高圧用Ｎエクステンション８をゲート電極３〜５に対して予め自己整合で形成して置くことにより、低オン抵抗を確保し、微細ＭＯＳとの混載を可能としている。

以上のプロセスを適用する事でＬＤＭＯＳと微細ＭＯＳの混載化は可能となるが、図２に示すように高耐圧用エクステンション及び低圧用エクステンションをそれぞれ別に形成する必要があり、そのためにマスク２枚とそれに付随する工程が増加し、高コストになることが問題であった。

また、特許文献１にも、ＬＤＭＯＳ及び微細ＭＯＳを混載する製造方法が開示されている。特許文献１によれば、ＬＤＭＯＳのゲート電極形成後、シリコン窒化膜を全体に成膜する。次に、ＬＤＭＯＳ領域のシリコン窒化膜は残して、微細ＭＯＳ部のシリコン窒化膜を除去し、微細ＭＯＳ部のゲート電極を形成後、選択的に微細ＭＯＳ部のみにサイドウォールを形成している。その後、ＬＤＭＯＳ上に残っているシリコン窒化膜を除去し、ＬＤＭＯＳ領域及び微細ＭＯＳ領域のソース・ドレイン部に高濃度拡散層を形成している。

上記の製造方法では、ＬＤＭＯＳ用と微細ＭＯＳ用にゲート電極を作り分ける必要があり、ゲート電極形成に関わるポリシリコン成膜、加工用リソグラフィ、ドライエッチング及び洗浄の各工程が２回づつ必要となる。また、上記開示例のデバイス構造では、サイドウォールを選択的に微細ＭＯＳのみに形成するために、シリコン窒化膜の成膜、加工用リソグラフィ、ドライエッチング及び洗浄の各工程が必要となる。つまり、ＬＤＭＯＳと微細ＭＯＳの混載を実現するために、多数の工程が必要となり、高コストになる問題がある。

以上のように、ＬＤＭＯＳ及び微細ＭＯＳを混載するためには、プロセス工程数が増大する問題があり、如何に工程数を低減させ、コスト増加を抑制できるかが、ＬＤＭＯＳ及び微細ＭＯＳ混載デバイスの汎用性を高める鍵となる。

特開２００５−４４９２４号公報

本発明は、従来の製造方法と比較し、ＬＤＭＯＳ及び微細ＭＯＳの混載を最小限のプロセス工程数で実現可能な半導体装置及びその製造方法を提供する事を目的とするものである。

素子分離用のフィールド酸化膜に囲まれた半導体基板の第１領域に形成されたチャネル拡散層と、前記チャネル拡散層内に形成された第１ソース高濃度拡散層と、前記チャネル拡散層とは間隔をもって形成された第１ドレイン高濃度拡散層と、前記第１ソース高濃度拡散層と前記第１ドレイン高濃度拡散層の間の半導体基板上に第１ゲート酸化膜を介して前記第１ソース高濃度拡散層に隣接し、かつ前記第１ドレイン高濃度拡散層とは間隔をもって形成された第１ゲート電極と、前記第１ドレイン高濃度拡散層側の前記第１ゲート電極の側面下に前記チャネル拡散層とは間隔をもって形成された電界緩和用のフィールド酸化膜をもつＬＤＭＯＳトランジスタと、
前記フィールド酸化膜に囲まれた、前記第１領域とは異なる半導体基板の第２領域に互いに間隔をもって形成された第２ソース高濃度拡散層及び第２ドレイン高濃度拡散層と、前記第２ソース高濃度拡散層と前記第２ドレイン高濃度拡散層の間の半導体基板上に第２ゲート酸化膜を介して形成された第２ゲート電極をもつＭＯＳトランジスタを備え、
前記ＬＤＭＯＳトランジスタでは前記第１ゲート電極の側面にサイドウォールが形成されておらず、前記チャネル拡散層及び前記第１ソース高濃度拡散層は、前記第１ゲート電極に対して自己整合的に、前記第１ドレイン高濃度拡散層は前記フィールド酸化膜に対して自己整合的に形成されたものであり、
かつ、前記ＭＯＳトランジスタでは、前記第２ソース高濃度拡散層と前記第２ゲート電極の間及び前記第２ドレイン高濃度拡散層と前記第２ゲート電極の間の半導体基板にソース低濃度拡散層とドレイン低濃度拡散層を備えており、前記第２ゲート電極の側面に酸化膜サイドウォールが形成され、前記第２ソース高濃度拡散層及び前記第２ドレイン高濃度拡散層は前記サイドウォール部に対して自己整合的に形成されたものである。

ここで半導体基板の語は、拡散層領域やエピタキシャル成長層領域などの半導体領域を含む。

本発明の半導体装置において、前記第１ゲート酸化膜と前記第２ゲート酸化膜は同時形成されることが好ましい。さらに、前記第１ゲート酸化膜の膜厚は前記第２ゲート酸化膜の膜厚と同じであることが好ましい。さらに、前記第１ゲート酸化膜は前記第２ゲート酸化膜と別途形成されていることが好ましい。さらに、前記第１ゲート電極の膜厚と前記第２ゲート電極の膜厚は異なることが好ましい。さらに、前記ＬＤＭＯＳトランジスタの第１ソース高濃度拡散層とその下部形成されたチャネル拡散層の間にラッチアップ防止層を形成したことが好ましい。さらに、前記ＬＤＭＯＳトランジスタ及び前記ＭＯＳトランジスタはＳＯＩ基板に形成され、かつＵ溝によって分離された前記のいずれかの組合せによることが好ましい。さらに、前記ＬＤＭＯＳにおけるソース高濃度拡散層及びドレイン高濃度拡散層と、微細ＭＯＳにおけるソース高濃度拡散層及びドレイン高濃度拡散層を同時形成されている前記のいずれかの組合せによることが好ましい。

本発明の半導体装置の製造方法は、半導体基板の第１領域に形成されたＬＤＭＯＳトランジスタと第２領域に形成されたＭＯＳトランジスタを備えた半導体装置の製造方法において、以下の工程（Ａ）から（Ｇ）を含む。
（Ａ）フィールド酸化膜に囲まれた前記半導体基板の第１領域に、ＬＤＭＯＳトランジスタ用の第１ゲート電極片側側面部の形成予定領域に対応して電界緩和用のフィールド酸化膜を形成する工程、
（Ｂ）半導体基板表面にＬＤＭＯＳトランジスタ用の第１ゲート酸化膜及びＭＯＳトランジスタ用の第２ゲート酸化膜を形成し、前記第１ゲート酸化膜上から前記電界緩和用フィールド酸化膜上にまたがるＬＤＭＯＳトランジスタ用の第１ゲート電極及びＭＯＳトランジスタ用の第２ゲート電極を形成する工程、
（Ｃ）前記半導体基板の第１領域に、前記電界緩和用のフィールド酸化膜とは反対側の前記第１ゲート電極の側面に、前記第１ゲート電極の側面に対して自己整合的にチャネル拡散層を形成する工程、
（Ｄ）前記第２領域へのしきい値制御用不純物の導入を行なう工程、
（Ｅ）前期第１ゲート電極及び第２ゲート電極の側面に酸化膜サイドウォールを同時形成する工程、
（Ｆ）ＭＯＳトランジスタ用の第２ゲート電極側面部のサイドウォール部は選択的に残し、ＬＤＭＯＳトランジスタ用の第１ゲート電極側面部の酸化膜サイドウォール部を除去する工程、
（Ｇ）前記チャネル拡散層内に前記第１ゲート電極に対して自己整合的に第１ソース高濃度拡散層を形成し、前記半導体基板の第１領域内で前記第１ゲート電極に対して前記チャネル拡散層とは反対側の半導体基板の領域に前記電界緩和用酸化膜に対して自己整合的に第１ドレイン高濃度拡散層を形成し、前記半導体基板の第２領域前記第２ゲート電極を挟んで第２ソース高濃度拡散層と第２ドレイン高濃度拡散層を形成する際、全て同時に形成する工程。

図３に本発明のプロセスフローを示す。本発明の半導体装置では、第１ゲート電極に対してサイドウォールを形成後、マスクを使ってＬＤＭＯＳ部のサイドウォールを選択的に除去するため、ＬＤＭＯＳ及び微細ＭＯＳのソース・ドレイン領域を共通して形成することができる。そのため、従来の製造方法で必要であったＬＤＭＯＳ用Ｎ／Ｐエクステンションのマスク２枚と、微細ＭＯＳ用Ｎ／Ｐソース・ドレイン形成用マスク２枚の計４枚から、本発明の半導体装置においてはＬＤＭＯＳ部のサイドウォール部を選択的に除去するマスク１枚（以下、左記に必要な工程をＳＳＷ：ＳｅｌｅｃｔｉｖｅＳｉｄｅＷａｌｌと略す）と、ＬＤＭＯＳ及び微細ＭＯＳ用の各ソース・ドレイン共通マスク２枚の計３枚となり、１枚のマスク低減とそれに付随するプロセス工程数を削減する事が可能となる。

本発明の半導体装置と、いま一つの従来技術である特許文献１を比較しても、本発明の半導体装置ではゲート加工用マスクが最低１枚で済むのに対し、ＬＤＭＯＳ用と微細ＭＯＳ用の２枚が必要となる。また、ＬＤＭＯＳ用と微細ＭＯＳ用のサイドォールを作り分けるのに必要なマスク数は共に１枚であるが、特許文献１ではシリコン窒化膜を成膜した後、マスクによって微細ＭＯＳ領域を除去し、その後サイドウォール部を形成するため、シリコン窒化膜の成膜及びシリコン窒化膜エッチ及び洗浄の３工程が必要となる。一方、本発明ではサイドウォール形成後にマスクによりＬＤＭＯＳ部のサイドウォール部を直接ウエットエッチで除去するため、１工程で形成することが可能である。

以上のように、本発明を用いる事で昨今ニーズが高まってきているＬＤＭＯＳ及び微細ＭＯＳの混載化を必要最低限のコスト及びプロセス工程数で実現することが可能となる。

ＬＤＭＯＳ及び微細ＭＯＳの混載化を必要最低限のコスト及びプロセス工程数で実現する。

従来の製造方法を用いて形成した構造断面図である。同実施例のプロセスフローの詳細である。本提案によるプロセスフローの詳細である。本提案による製造方法の一実施例の最初を説明するための構造断面図である。同実施例の途中を示す断面構造図である。同実施例の途中を示す断面構造図である。同実施例の途中を示す断面構造図である。同実施例の途中を示す断面構造図である。同実施例の途中を示す断面構造図である。同実施例の途中を示す断面構造図である。同実施例の途中を示す断面構造図である。同実施例の最後を示す断面構造図である。本提案の別の実施形態を示すプロセスフローの詳細である。本提案の別の実施形態による構造の一部分を示す断面図である。同実施例の最後を示す断面構造図本提案の別の実施形態を示すプロセスフローの詳細である。本提案の別の実施形態を示す断面構造図である。本提案の別の実施形態を示す断面構造図である。本提案の別の実施形態を示す断面構造図である。本提案の別の実施形態を示す断面構造図である。

以下、本発明の実施例について図面を用いて詳細に説明する。以下の説明では、ＬＤＭＯＳ及び微細ＭＯＳ共にＮ型ＭＯＳトランジスタの例で説明するが、当該構造におけるすべての極性を逆にすることで得られるＰ導電型ＭＯＳトランジスタについても同様である。半導体基板とは、ＭＯＳトランジスタのチャネル反転領域を形成する濃度層を指し、シリコンウエハの基板だけでなく、エピタキシャル成長した層、イオン打ち込みで形成された拡散層を含む一般的にＭＯＳトランジスタのウエルと呼ばれる領域を指す。

図４から図１２は製造方法の一実施例を説明するための工程断面図である。本実施例でNチャネルＬＤＭＯＳ（以下ＮｃｈＬＤＭＯＳと称す）とＮチャネル微細ＭＯＳ（ＮｃｈＭＯＳと称す）を混載したものである。微細ＭＯＳはゲート長１．０ｕｍ以下のものを指す。

図４はＮ型ウエル拡散層の形成を示している。半導体基板表面を酸化し、薄い熱酸化膜１５を形成する。Ｐをイオン注入して高温アニールを行い、Ｎ型ウエル拡散層１６を形成する。次に、図5に示すようにＬＯＣＯＳ（ｌｏｃａｌｏｘｉｄａｔｉｏｎｏｆｓｉｌｉｃｏｎ）法によってフィールド酸化膜１７を形成し、素子分離を行なう。次に図６に示すように、ＮｃｈＬＤＭＯＳのドレイン領域にＮ型ドリフト層１８を形成する。通常、Ｎ型ドリフト層１８はＮ型ウェル拡散層１６より濃度の高い不純物拡散層であり、ＬＤＭＯＳのオン抵抗低減及び耐圧向上が期待できる。

次に図７に示すように、ゲート電極の加工を行なう。同図は、ゲートキャップ酸化膜２１を用いて加工した構造を示している。ゲート酸化膜１９を形成後、ゲート電極となるゲートポリシリコン２０とハードマスクとなるゲートキャップ酸化膜２１を成膜する。次に、リソグラフィープロセスによってレジストをパターニングし、ゲートキャップ酸化膜のみをドライエッチングによって加工する。その後、レジストを除去した後、ゲートキャップ酸化膜２１をハードマスクとしてゲートポリシリコン２０を加工する。以上のゲートキャップ酸化膜を用いることにより、ゲート加工部以外のゲート酸化膜１９とポリシリコンとのエッチング時の選択比が高いため、ゲート酸化膜の残膜を確保でき、シリコン基板の削れ量を防止することができる。工程簡略化のため、或いはシリコン基板の削れ量を無視できるときは、ゲートキャップ酸化膜２１を廃止し、ゲートポリシリコン２０上にレジストを塗布・パターニング後、直接ゲート電極を加工することも可能である。また、図７の例では、工程簡略化（コスト低減）のため、ゲート酸化膜１９はＮｃｈＬＤＭＯＳと微細ＮＭＯＳを共通化しているが、用途によってはＬＤＭＯＳ用と微細ＭＯＳ用のゲート酸化膜の厚さを異なった構造及び製造方法を適用することも可能である。その場合は、ＬＤＭＯＳ用のゲート領域を加工後、ＣＶＤ（ｃｈｅｍｉｃａｌｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ）法などによって酸化膜を成膜し、レジストによるパターニングを行なって、微細ＭＯＳ部のみ再度除去し（ＬＤＭＯＳ部は保護し）、その後、微細ＭＯＳ領域のゲート加工を同様に行なうことができる。

また、図７に示すように、ゲート電極加工後或いは加工前に電界緩和用のＮ型バッファ層２２を形成する。Ｎ型バッファ層は、Ｐをイオン注入し、高温アニールによって形成する。次に、図8に示すようにＮｃｈＬＤＭＯＳのソース領域に、ソース側のゲート側壁部に対して自己整合的にＢをイオン注入し、高温アニールによって高耐圧用Ｐウエル２３を形成する。高温アニールによってゲート電極下部まで拡散し、高耐圧用Ｐウエル濃度を調整する事でＮｃｈＬＤＭＯＳのＶｔｈ（閾値電圧）を決定する。

高耐圧用ウエル形成後、すなわち、高温アニール終了後、微細ＭＯＳ領域を形成する。図８に示すように、ゲート電極を透過させるようにＢイオン注入を行い、低圧用Ｐウエル２４を形成する。この低圧用Ｐウエル濃度を調整することにより、微細ＮＭＯＳのＶｔｈを決定する。ゲート電極に対して斜め方向からＢをイオン注入し、低圧用Ｐハロー２５を形成する。この低圧用Ｐハロー２５を調整することにより、短チャネル効果によるＶｔｈ低減を改善し、ゲート長Ｌｇが低減しても安定的なＶｔｈ−Ｉｄｓ特性を実現する事ができる。次に、Ｐ等のイオン注入によって低圧用Ｎエクステンション２６を形成し、チャネル抵抗を低減する。

次に図９に示すように、ＣＶＤ法によって酸化膜を基板上に成膜し、ドライエッチングによって全面エッチバックし、サイドウォール２７を形成する。このサイドウォール２７は、ＬＤＭＯＳ及び微細ＭＯＳの両ゲート側壁部に対して形成される。微細ＭＯＳは、その後のソース・ドレイン高濃度拡散層からの拡散によって短チャネル効果が促進されることを防止するため、有用な働きを持つ。しかしながら、ＬＤＭＯＳに対しては逆にチャネル抵抗の増大、すなわち性能劣化を引き起こす。そのため、従来の製造方法ではこのサイドウォール形成前に、ＬＤＭＯＳ専用のエクステンション層を設ける必要があった。微細ＭＯＳ用のエクステンションを形成する不純物濃度では、高耐圧用ウエル濃度２３が濃いため高耐圧用のエクステンション層を形成することが困難なためである。しかしながら、従来の製造方法では上述したようにエクステンション層を予め形成するため、専用のマスクが２枚とそれに付随するリソグラフィー、ドライエッチング、レジスト除去及び洗浄の各工程が追加となる。そこで、コスト低減、すなわち工程簡略化のため、図１０に示すように必要な微細ＭＯＳのゲート側壁部のみにサイドウォールを残し、不要なＬＤＭＯＳ部のゲート部を除去する、いわゆるＳＳＷ構造（選択的サイドウォール構造、ｓｅｌｅｃｔｉｖｅｓｉｄｅｗａｌｌ）により、下記に示すように１枚のマスクとそれに付随する工程を簡略化し、コスト低減を実現する事ができる。

図１０に示すように、サイドウォール２７を形成後、レジスト２８を塗布し、微細ＭＯＳ領域を保護し、ＬＤＭＯＳソース領域にあるゲート電極側壁部のサイドウォール２７が露出するようにパターニングを行なう。次に、バッファードフッ酸によるウェットエッチを行なう。このとき、レジストに覆われていない領域の酸化膜が除去されるが、サイドウォール１７はＣＶＤ法による酸化膜であり、熱処理も追加されていないため、高温熱処理を経たゲートキャップ酸化膜２１や、緻密な熱酸化膜であるゲート酸化膜１９に対して、十分高い選択比を有する。そのため、ＬＤＭＯＳソース領域にあるゲート側壁部の不要なサイドウォール２７のみを効率的に除去する事が可能である。以上の製造方法によって、図１１に示すようなＬＤＭＯＳソース領域にあるゲート側壁部のサイドウォールのみ除去され、微細ＭＯＳのゲート電極の両側にはサイドウォールが残存されている構造を１枚のマスクで形成することができる。

次に、図１２に示すようにＮ型高濃度拡散層２９をＮｃｈＬＤＭＯＳのソース・ドレイン領域及び微細ＮＭＯＳのソース・ドレイン領域に対して同時形成する。また、高圧用Ｐ型ウエルへの給電層としてＰ型高濃度拡散層３０を形成する。

また、別の実施形態として、図１３のプロセスフロー、図１４及び図１５の断面構造図に示すように、上述した実施例に加えて、ＬＤＭＯＳソース領域にあるゲート電極側壁部のサイドウォールを除去する前に、これを利用してラッチアップ耐性を改善するため、レジスト３１をパターニングし、ＬＤＭＯＳソース領域にあるゲート電極部のサイドォール２７を十分露出させた状態で、Ｂをサイドウォールに対して自己整合的にイオン注入し、ゲート端部にラッチアップ防止層３２を効率的に形成することが可能である。同図で用いられるようなサイドウォール幅は、０．０５〜０．５ｕｍ程度であり、ばらつき精度も±１５％以下と精度良くゲート端部付近に形成することができる。この精度が良くない場合は、急激なＶｔｈ増加を引き起こすため、上述したようにＬＤＭＯＳ部のサイドウォールを除去する前に、自己整合的にＢ注入をすることが、Ｖｔｈ増加防止及びラッチアップ耐性改善の点で効果的である。

また、別の実施形態として図１６のプロセスフロー及び図１７の断面構造図に示すように、より高い耐圧を確保するため、上述した実施例２を組合せて、Ｕ溝アイソレーション３３とＢＯＸ層（熱酸化膜）３４を適用することも可能である。また、別の実施形態として実施例１とＵ溝アイソレーション３３及びＢＯＸ層３４を組合せる事も可能である。

図１８は、ＰｃｈＬＤＭＯＳ及び微細ＰＭＯＳの混載例を示している。プロセスフローは図３で述べた方法と同一であり、図４〜図１２で述べた製造方法及び構造に対して全ての極性を逆にすることで得られるＰｃｈＬＤＭＯＳ及び微細ＰＭＯＳの混載例である。

また、別の実施形態として、実施例４に加えて、ラッチアップ防止層４９を実施例２と同様な方法で形成した構造を適用することも可能である。

また、別の実施形態として図２０に示すように、より高い耐圧を確保するため、上述した実施例５を組合せて、Ｕ溝アイソレーション５０とＢＯＸ層（熱酸化膜）５１を適用することも可能である。また、別の実施形態として実施例４とＵ溝アイソレーション５０及びＢＯＸ層５１を組合せる事も可能である。

昨今ニーズが高まってきているＬＤＭＯＳ及び微細ＭＯＳの混載化を必要最低限のコスト及びプロセス工程数で実現することが可能となり、従来の製造方法と比較し、ＬＤＭＯＳ及び微細ＭＯＳトランジスタを最小限のプロセス工程数で実現可能となる。

１：Ｎ型ウエル拡散層
２：フィールド酸化膜
３：ゲート酸化膜
４：ゲートポリシリコン
５：ゲートキャップ酸化膜
６：Ｎバッファ層
７：高耐圧用Ｐウエル
８：高耐圧用Ｎエクステンション
９：Ｎ型高濃度拡散層
１０：Ｐ型高濃度拡散層
１１：低圧用Ｐウエル拡散層
１２：低圧用Ｐハロー
１３：低圧用Ｎエクステンション
１４：サイドウォール
１５：熱酸化膜
１６：Ｎ型ウエル拡散層
１７：フィールド酸化膜
１８：Ｎ型ドリフト層
１９：ゲート酸化膜
２０：ゲートポリシリコン
２１：ゲートキャップ酸化膜
２２：Ｎ型バッファ層
２３：高耐圧用Ｐウエル
２４：低圧用Ｐウエル
２５：低圧用Ｐハロー
２６：低圧用Ｎエクステンション
２７：サイドウォール
２８：レジストパターン
２９：Ｎ型高濃度拡散層
３０：Ｐ型高濃度拡散層
３１：レジストパターン
３２：Ｐ型高濃度ラッチアップ防止層
３３：Ｕ溝アイソレーション
３４：ＢＯＸ層（熱酸化膜）
３５：Ｎ型ウエル拡散層
３６：フィールド酸化膜
３７：Ｐ型ドリフト層
３８：ゲート酸化膜
３９：ゲートポリシリコン
４０：ゲートキャップ酸化膜
４１：Ｐバッファ層
４２：高耐圧用Ｎウエル
４３：低圧用Ｎウエル拡散層
４４：低圧用Ｎハロー
４５：低圧用Ｐエクステンション
４６：サイドウォール
４７：Ｎ型高濃度拡散層
４８：Ｐ型高濃度拡散層
４９：Ｎ型高濃度ラッチアップ防止層
５０：Ｕ溝アイソレーション
５１：ＢＯＸ（熱酸化膜）

Claims

素子分離用のフィールド酸化膜に囲まれた半導体基板の第１領域に形成されたチャネル拡散層と、前記チャネル拡散層内に形成された第１ソース高濃度拡散層と、前記チャネル拡散層とは間隔をもって形成された第１ドレイン高濃度拡散層と、前記第１ソース高濃度拡散層と前記第１ドレイン高濃度拡散層の間の半導体基板上に第１ゲート酸化膜を介して前記第１ソース高濃度拡散層に隣接し、かつ前記第１ドレイン高濃度拡散層とは間隔をもって形成された第１ゲート電極と、前記第１ドレイン高濃度拡散層側の前記第１ゲート電極の側面下に前記チャネル拡散層とは間隔をもって形成された電界緩和用のフィールド酸化膜をもつＬＤＭＯＳトランジスタと、
前記フィールド酸化膜に囲まれた、前記第１領域とは異なる半導体基板の第２領域に互いに間隔をもって形成された第２ソース高濃度拡散層及び第２ドレイン高濃度拡散層と、前記第２ソース高濃度拡散層と前記第２ドレイン高濃度拡散層の間の半導体基板上に第２ゲート酸化膜を介して形成された第２ゲート電極をもつＭＯＳトランジスタを備え、
前記ＬＤＭＯＳトランジスタでは前記第１ゲート電極の側面にサイドウォールが形成されておらず、前記チャネル拡散層及び前記第１ソース高濃度拡散層は、前記第１ゲート電極に対して自己整合的に、前記第１ドレイン高濃度拡散層は前記フィールド酸化膜に対して自己整合的に形成されたものであり、
かつ、前記ＭＯＳトランジスタでは、前記第２ソース高濃度拡散層と前記第２ゲート電極の間及び前記第２ドレイン高濃度拡散層と前記第２ゲート電極の間の半導体基板上にソース低濃度拡散層とドレイン低濃度拡散層を備えており、前記第２ゲート電極の側面に酸化膜サイドウォールが形成され、前記第２ソース高濃度拡散層及び前記第２ドレイン高濃度拡散層は前記サイドウォール部に対して自己整合的に形成されていることを特徴とする半導体装置。
前記第１ゲート酸化膜と前記第２ゲート酸化膜は同時形成されたものであり、前記第１ゲート酸化膜の膜厚は前記第２ゲート酸化膜の膜厚と同じであることを特徴とする請求項１に記載の半導体装置。
前記第１ゲート酸化膜は前記第２ゲート酸化膜と別途形成されたものであり、前記第１ゲート電極の膜厚と前記第２ゲート電極の膜厚が異なることを特徴とする請求項１に記載の半導体装置。
前記ＬＤＭＯＳトランジスタにおける前記第1ソース高濃度拡散層及び前記第１ドレイン高濃度拡散層と、前記ＭＯＳトランジスタにおける前記第２ソース高濃度拡散層及び前記第２ドレイン高濃度拡散層を同時形成されていることを特徴とする請求項１から３のいずれかに記載の半導体装置。
前記ＬＤＭＯＳトランジスタの第１ソース高濃度拡散層とその下部形成されたチャネル拡散層の間に除去される前のサイドォール部を用いてラッチアップ防止層を形成したことを特徴とする請求項１から４のいずれかに記載の半導体装置。
前記ＬＤＭＯＳトランジスタ及び前記ＭＯＳトランジスタはSOI基板に形成され、かつU離によって分離されたことを特徴とする請求項１から５のいずれかに記載の半導体装置。
半導体基板の第１領域に形成されたＬＤＭＯＳトランジスタと第２領域に形成されたＭＯＳトランジスタを備えた半導体装置の製造方法において、以下の工程（Ａ）から（Ｇ）を含むことを特徴とする半導体装置の製造方法。
（Ａ）フィールド酸化膜に囲まれた前記半導体基板の第１領域に、ＬＤＭＯＳトランジスタ用の第１ゲート電極の片側側面部の形成予定領域に対応して電界緩和用のフィールド酸化膜を形成する工程、
（Ｂ）半導体基板表面にＬＤＭＯＳトランジスタ用の第１ゲート酸化膜及びＭＯＳトランジスタ用の第２ゲート酸化膜を形成し、前記第１ゲート酸化膜上から前記電界緩和用フィールド酸化膜上にまたがるＬＤＭＯＳトランジスタ用の第１ゲート電極及びＭＯＳトランジスタ用の第２ゲート電極を形成する工程、
（Ｃ）前記半導体基板の第１領域に、前記電界緩和用のフィールド酸化膜とは反対側の前記第１ゲート電極の側面に、前記第１ゲート電極の側面に対して自己整合的にチャネル拡散層を形成する工程、
（Ｄ）前記第２領域へのしきい値制御用不純物の導入を行なう工程、
（Ｅ）前期第１ゲート電極及び第２ゲート電極の側面に酸化膜サイドウォールを同時形成する工程、
（Ｆ）ＭＯＳトランジスタ用の第２ゲート電極の側面部のサイドウォール部を選択的に残し、ＬＤＭＯＳトランジスタ用の第１ゲート電極の側面部の酸化膜サイドウォール部を除去する工程、
（Ｇ）前記チャネル拡散層内に前記第１ゲート電極に対して自己整合的に第１ソース高濃度拡散層を形成し、前記半導体基板の第１領域内で前記第１ゲート電極に対して前記チャネル拡散層とは反対側の半導体基板の領域に前記電界緩和用酸化膜に対して自己整合的に第１ドレイン高濃度拡散層を形成し、前記半導体基板の第２領域に前記第２ゲート電極を挟んで第２ソース高濃度拡散層と第２ドレイン高濃度拡散層を形成する際、全て同時に形成する工程。
前記工程（Ｂ）において、第１ゲート酸化膜と第２ゲート酸化膜を同時形成し、形成する膜厚が同じであることを特徴とする請求項７に記載の半導体装置の製造方法。
前記工程（Ｂ）において、第１ゲート酸化膜と第２ゲート酸化膜を別途形成し、形成する膜厚が異なることを特徴とする請求項７に記載の半導体装置の製造方法。
前記工程（Ｂ）において、前記第１ゲート電極及び第２ゲート電極を形成する際、酸化膜のハードマスクを用いて下部シリコン電極を加工する工程を含み、前記工程（Ｆ）において第１ゲート電極の側面部の酸化膜サイドウォール部を選択的に除去する際、ゲート電極上のハードマスク用の酸化膜の削れる膜厚が、サイドウォール部の削れる酸化膜厚に対して、相対的に少ないことを特徴とする請求項7から９のいずれかに記載の半導体装置の製造方法。
前記工程（Ｄ）において、前記半導体基板の第２領域に前記第２ゲート電極に対して自己整合的にソース低濃度拡散層及びドレイン低濃度拡散層を形成する工程を含むことを特徴とする請求項７から１０のいずれかに記載の半導体装置の製造方法。
前記工程（Ｆ）において、第２ソース高濃度拡散層と第２ドレイン高濃度拡散層を前記第２ゲート電極とは間隔をもって形成することを特徴とする請求項７から１１のいずれかに記載の半導体装置の製造方法。
前記ＬＤＭＯＳトランジスタ及び前記ＭＯＳトランジスタはＳＯＩ基板に形成され、かつＵ溝によって分離される工程を含むことを特徴とする請求項７から１２のいずれかに記載の半導体装置の製造方法。
前記第１高濃度ソース領域下部のチャネル拡散層領域に除去される前のサイドォール部を用いてラッチアップ防止拡散層を形成する工程を有することを特徴とする請求項7から１３のいずれかに記載の半導体装置の製造方法。