JP2008166570A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】高耐圧トランジスタの占有面積を縮小することができる半導体装置を提供する。
【解決手段】半導体装置は、Ｐ型半導体基板９の表面に形成される素子分離領域８によって区画された活性領域に、チャネル領域と、チャネル領域の両側に配置されるソース・ドレイン領域７とが形成されており、チャネル領域には、ゲート絶縁膜２が形成されており、ゲート絶縁膜２の上にゲート電極４が形成されており、ゲート絶縁膜２は、その周縁部に中央部よりも厚く形成されたバーズヘッド３を有する。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、高耐圧トランジスタ（１０〜５０ｖ）が搭載された半導体装置、又は高耐圧トランジスタと低耐圧トランジスタ（１．８〜３．３ｖ）とが混載された半導体装置に関する。
現在、高耐圧化が図られたトランジスタとして、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）オフセット構造を有する高耐圧トランジスタがある。ＬＯＣＯＳオフセット構造を有する高耐圧トランジスタは、ゲート絶縁膜と、ドレイン領域との間に、ＬＯＣＯＳ層が設けられ、そのＬＯＣＯＳ層の下にオフセット不純物層が形成されたトランジスタである（例えば特許文献１参照）。
本ＬＯＣＯＳオフセット構造の目的は、ゲート電極端とドレイン領域との間に集中する高電界を、ゲート絶縁膜より厚いＬＯＣＯＳ酸化膜と低濃度オフセット不純物層とで緩和する事により、ドレイン耐圧を高める事である。
以下、従来技術における、高耐圧トランジスタの製造方法を図４（ａ）〜図４（ｃ）を用いて簡単に説明する。図４（ａ）〜図４（ｃ）は、従来技術（Ｎチャンネル高耐圧トランジスタの形成方法）を示す製造工程断面図である。
（１）図４（ａ）に示すように、Ｐ型半導体基板上に、Ｐ型ウェル領域２０２を形成する。そして、ＬＯＣＯＳ分離領域２０３を周知の技術にて形成する。この際、電界緩和として用いる電界緩和領域２０４には、ＬＯＣＯＳ酸化前に、電界緩和拡散層２０５となる低濃度のＮ型不純物をイオン注入等により予めドーピングしておく。
（２）次に、図４（ｂ）に示すように、高耐圧トランジスタ用ゲート酸化膜２０６を周知の熱酸化法等により電界緩和領域２０４の間に形成する。そして、高耐圧トランジスタ用ゲート電極２０７を、周知の材料（例えば、ポリシリコン等）で、その両端部が、電界緩和領域２０４上に配置されるように、位置合わせを行ない形成する。
（３）次に、図４（ｃ）に示すように、高濃度Ｎ型ソース／ドレイン領域２０８を、電界緩和領域２０４とＬＯＣＯＳ分離領域２０３との間に形成する。そして、層間絶縁膜２０９を、ＬＯＣＯＳ分離領域２０３、電界緩和領域２０４、ソース／ドレイン領域２０８及びゲート電極２０７を覆うように形成する。その後、コンタクトホールの開口及び、ソース／ドレイン電極２１０を形成し、従来技術に於ける、高耐圧トランジスタが完成する。
特開２００１−３１３３８９号公報（平成１３年１１月９日（2001.11.9）公開）
しかしながら、上記従来技術の構成では、ゲート電極２０７の端とドレイン領域との間に集中する高電界を緩和することを目的とした電界緩和領域２０４（ＬＯＣＯＳオフセット領域）のサイズが、ゲート電極２０７との位置合わせマージンを確保する為、０．５μｍ以上必要となり、トランジスタサイズに占める割合が大きくなり、高耐圧トランジスタの面積縮小を進めるにあたって、大きな障害となっていた。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、高耐圧トランジスタの占有面積を縮小することができる半導体装置及びその製造方法を実現することにある。
本発明に係る半導体装置は、上記課題を解決するために、第１導電型半導体基板の表面に形成される素子分離領域によって区画された活性領域に、チャネル領域と、前記チャネル領域の両側に配置されるソース・ドレイン領域とが形成されており、前記チャネル領域には、ゲート絶縁膜が形成されており、前記ゲート絶縁膜の上にゲート電極が形成されている半導体装置であって、前記ゲート絶縁膜は、その周縁部に中央部よりも厚く形成されたバーズヘッドを有することを特徴とする。
上記の特徴によれば、ゲート絶縁膜の周縁部に中央部よりも厚いバーズヘッドが形成されているので、厚いゲート絶縁膜の上にゲート電極端を自己整合的に形成することが出来る。このため、従来技術の構成のように、電界緩和領域を別途設ける必要がなくなる。この結果、高耐圧トランジスタの占有面積を縮小することができる。
本発明に係る半導体装置では、前記バーズヘッドは、前記中央部よりも２０％以上４０％以下だけ厚く自己整合的に形成されることが好ましい。
２０％未満では、ゲート電極端とドレイン領域との間に集中する電界を緩和することができず、増速酸化による形成では４０％が限度である。
本発明に係る半導体装置では、前記バーズヘッドの幅は、０．０８μｍ以上０．１６μｍ以下であることが好ましい。
上記構成によれば、中央部よりも２０％以上４０％以下だけ厚いバーズヘッドを容易に形成することができる。
本発明に係る他の半導体装置は、上記課題を解決するために、第１導電型半導体基板の表面に形成される素子分離領域によって区画された複数個の活性領域のうちのある活性領域に高耐圧トランジスタが形成され、前記複数個の活性領域のうちの他の活性領域に低耐圧トランジスタが形成された半導体装置であって、前記高耐圧トランジスタは、チャネル領域と、前記チャネル領域の両側に形成されたソース・ドレイン領域とを有し、前記チャネル領域には、ゲート絶縁膜が形成されており、前記ゲート絶縁膜の上にゲート電極が形成されており、前記ゲート絶縁膜は、その周縁部に中央部よりも厚く形成されたバーズヘッドを有することを特徴とする。
上記の特徴によれば、高耐圧トランジスタのゲート絶縁膜の周縁部に中央部よりも厚いバーズヘッドが形成されているので、厚いゲート絶縁膜の上にゲート電極端を自己整合的に形成することが出来る。このため、従来技術の構成のように、電界緩和領域を別途設ける必要がなくなる。この結果、高耐圧トランジスタの占有面積を縮小することができる。
本発明に係る半導体装置の製造方法は、第１導電型半導体基板の表面に素子分離領域を形成し、前記素子分離領域により区画された活性領域上に、酸化膜を形成し、レジストをマスクにしてソース・ドレイン領域形成用の第１イオンを注入して第２導電型ドリフト層、及びチャンネル領域を形成し、前記第１導電型半導体基板上に酸化防止膜を形成し、前記酸化防止膜に前記チャンネル領域に対応する開口を形成し、その周縁部に中央部よりも厚く形成されたバーズヘッドを有するゲート絶縁膜を上記開口に形成し、上記開口を覆うようにポリシリコン層を形成し、前記酸化防止膜上のポリシリコン層を除去して、前記開口内にゲート電極を形成し、前記酸化防止膜を除去して、前記ゲート電極の側壁にサイドウォールを形成し、前記第２導電型ドリフト層に第２イオンを注入して、ソース・ドレイン領域を形成し、前記ソース・ドレイン領域、前記ゲート電極及び前記素子分離領域を覆って層間絶縁膜を形成することを特徴とする。
上記の特徴によれば、ゲート絶縁膜の周縁部に中央部よりも厚いバーズヘッドを形成するので、厚いゲート絶縁膜の上にゲート電極端を自己整合的に形成することが出来る。このため、従来技術の構成のように、電界緩和領域を別途設ける必要がなくなる。この結果、高耐圧トランジスタの占有面積を縮小することができる。
本発明に係る半導体装置の製造方法では、前記バーズヘッドは、前記中央部よりも２０％以上４０％以下だけ厚く形成することが好ましい。
２０％未満では、ゲート電極端とドレイン領域との間に集中する電界を緩和することができず、増速酸化による形成では４０％が限度である。
本発明に係る半導体装置の製造方法では、前記バーズヘッドと前記酸化防止膜とに基づいて前記ゲート電極を自己整合的に形成することが好ましい。
ゲート電極を自己整合的に形成するので、電界緩和領域を別途設ける必要がなくなり、高耐圧トランジスタの占有面積を縮小することができる。
本発明に係る半導体装置は、以上のように、ゲート絶縁膜が、その周縁部に中央部よりも厚く形成されたバーズヘッドを有しているので、従来技術の構成のように、電界緩和領域を別途設ける必要がなくなり、高耐圧トランジスタの占有面積を縮小することができるという効果を奏する。
本発明に係る半導体装置の製造方法は、その周縁部に中央部よりも厚く形成されたバーズヘッドを有するゲート絶縁膜を上記開口に形成するので、自己整合的にゲート電極端が、バースヘッド上に配置され、従来技術の構成のように、電界緩和領域とゲート電極の位置合わせマージンを別途設ける必要がなくなり、高耐圧トランジスタの占有面積を縮小することができるという効果を奏する。
本発明の一実施形態について図１ないし図３に基づいて説明すると以下の通りである。
図１は、本実施の形態に係る半導体装置１の構成を示す断面図である。半導体装置１は、Ｐ型半導体基板９を備えている。Ｐ型半導体基板９の表面に露出するように、素子分離領域８が形成されている。素子分離領域８によって複数個の活性領域が区画されている。複数個の活性領域のうちの一部には、高耐圧ＮＭＯＳトランジスタが形成されており、複数個の活性領域のうちの他の一部には、高耐圧ＰＭＯＳトランジスタが形成されている。複数個の活性領域のうちのさらに他の一部には、低耐圧ＰＭＯＳトランジスタが形成されており、残りの一部には、低耐圧ＮＭＯＳトランジスタが形成されている。このように、半導体装置１には、高耐圧トランジスタと、低耐圧トランジスタとが混載されている。
高耐圧ＮＭＯＳトランジスタは、隣り合う素子分離領域８をブリッジするようにＰ型半導体基板９に形成されたＰ型ウェル領域１０４を備えている。隣り合う素子分離領域８の間のチャネル領域には、ゲート絶縁膜２が形成されている。ゲート絶縁膜２の上にゲート電極４が形成されている。ゲート絶縁膜２は、その周縁部に中央部よりも２０％以上４０％以下だけ厚く形成されたバーズヘッド３を有している。
ゲート絶縁膜２の両側には、ゲート絶縁膜２から素子分離領域８に到達するようにＮ型ドリフト層１１が形成されている。Ｎ型ドリフト層１１の上側には、ゲート絶縁膜２から素子分離領域８に到達するソース・ドレイン領域７が、表面に露出して形成されている。
ゲート電極４の両側壁にはサイドウォール１４が、ゲート絶縁膜２のバーズヘッド３を覆うように形成されている。素子分離領域８、ゲート電極４、サイドウォール１４及びソース・ドレイン領域７を覆うように層間絶縁膜１５が形成されている。層間絶縁膜１５には、表面からゲート電極４の両側のソース・ドレイン領域７にそれぞれ到達するコンタクトホール１１８が形成されている。層間絶縁膜１５の上には、メタル電極１１９が、コンタクトホール１１８を覆うように形成されている。
高耐圧ＰＭＯＳトランジスタは、隣り合う素子分離領域８をブリッジするようにＰ型半導体基板９に形成されたＮ型ウェル領域１０５を備えている。隣り合う素子分離領域８の間のチャネル領域には、ゲート絶縁膜２が形成されている。ゲート絶縁膜２の上にゲート電極４が形成されている。ゲート絶縁膜２は、その周縁部に中央部よりも２０％以上４０％以下だけ厚く形成されたバーズヘッド３を有している。
ゲート絶縁膜２の両側には、ゲート絶縁膜２から素子分離領域８に到達するＰ型ドリフト層１１ａが形成されている。Ｐ型ドリフト層１１ａの上側には、ゲート絶縁膜２から素子分離領域８に到達するソース・ドレイン領域７が、表面に露出して形成されている。
ゲート電極４の両側にはサイドウォール１４が、ゲート絶縁膜２のバーズヘッド３を覆うように形成されている。素子分離領域８、ゲート電極４、サイドウォール１４及びソース・ドレイン領域７を覆うように層間絶縁膜１５が形成されている。層間絶縁膜１５には、表面からゲート電極４の両側のソース・ドレイン領域７にそれぞれ到達するコンタクトホール１１８が形成されている。層間絶縁膜１５の上には、メタル電極１１９が、コンタクトホール１１８を覆うように形成されている。
低耐圧ＰＭＯＳトランジスタは、隣り合う素子分離領域８をブリッジするようにＰ型半導体基板９に形成されたＮ型ウェル領域１０５ａを備えている。隣り合う素子分離領域８の間のチャネル領域には、ゲート絶縁膜２ａが形成されている。ゲート絶縁膜２ａの上にゲート電極４ａが形成されている。
ゲート電極４ａの両側には、Ｐ型ＬＤＤ層１１ｂが形成されている。Ｐ型ＬＤＤ層１１ｂの上側には、ソース・ドレイン領域７が、表面に露出して形成されている。
ゲート電極４ａの両側壁にはサイドウォール１４が形成されている。素子分離領域８、ゲート電極４ａ、サイドウォール１４及びソース・ドレイン領域７を覆うように層間絶縁膜１５が形成されている。層間絶縁膜１５には、表面からゲート電極４の両側のソース・ドレイン領域７にそれぞれ到達するコンタクトホール１１８が形成されている。層間絶縁膜１５の上には、メタル電極１１９が、コンタクトホール１１８を覆うように形成されている。
低耐圧ＮＭＯＳトランジスタは、隣り合う素子分離領域８をブリッジするようにＰ型半導体基板９に形成されたＰ型ウェル領域１０４ａを備えている。隣り合う素子分離領域８の間のチャネル領域には、ゲート絶縁膜２ａが形成されている。ゲート絶縁膜２ａの上にゲート電極４ａが形成されている。
ゲート電極４ａの両側壁には、Ｎ型ＬＤＤ層１１ｃが形成されている。Ｎ型ＬＤＤ層１１ｃの上側には、ソース・ドレイン領域７が、表面に露出して形成されている。
ゲート電極４ａの両側壁にはサイドウォール１４が形成されている。素子分離領域８、ゲート電極４ａ、サイドウォール１４及びソース・ドレイン領域７を覆うように層間絶縁膜１５が形成されている。層間絶縁膜１５には、表面からゲート電極４の両側のソース・ドレイン領域７にそれぞれ到達するコンタクトホール１１８が形成されている。層間絶縁膜１５の上には、メタル電極１１９が、コンタクトホール１１８を覆うように形成されている。
このように構成された半導体装置１は、以下のようにして製造される。図２（ａ）〜（ｄ）及び図３（ａ）〜（ｃ）は、半導体装置１の製造方法を説明するための断面図である。
まず図３（ａ）に示すように、Ｐ型半導体基板９上に、素子分離領域８を、概知のＳＴＩ技術及び、選択酸化技術（ＬＯＣＯＳ）を用いて、深さ０．３〜０．８μｍで形成する。
次に、図３（ｂ）に示すように、隣り合う素子分離領域８によって区画された活性領域にパッド酸化膜１０を膜厚５〜２０ｎｍで形成する。その後、概知のフォトリソグラフィー技術、イオン注入技術、及びアニール技術にて、高耐圧ＮＭＯＳトランジスタ用Ｐ型ウェル領域１０４及び、低耐圧ＮＭＯＳトランジスタ用Ｐ型ウェル領域１０５をパッド酸化膜１０の下側に形成する。次に、電界緩和拡散層となるＮ型ドリフト領域１１を、概知のフォトリソグラフィー技術にてパターニングし、例えば、８０〜１５０ｋｅｖ ３Ｅ１２〜１．２Ｅ１３（ｉｏｎｓ／ｃｍ２）の燐（Ｐ）イオン注入を行うことによって、Ｎ型ドリフト領域１１を形成する。そして、酸化防止膜１２（例えば、シリコン窒化膜）を全面に膜厚１００〜３００ｎｍで堆積させる。次に、高耐圧トランジスタのゲート領域に対応する酸化防止膜１２及びパッド酸化膜１０を、所望の電気特性（駆動電流，オン抵抗等）から要求される、ゲート電極のサイズで開口した開口１３を形成する。
次に、図３（ｃ）に示すように、８００〜１０００℃の酸素雰囲気中（例えば、酸素，窒素含有酸素，ハロゲン系添加酸素（ＨＣｌ または ＤＣＥ：ジクロルエチレン））で、ゲート酸化膜（ゲート絶縁膜）２を膜厚３０〜６０ｎｍで形成する。
この際、酸化防止膜１２の開口１３の周縁では、選択酸化特有のバーズヘッド３（応力による増速酸化部）が形成される。このバーズヘッド３は、トランジスタのチャネル領域のゲート絶縁膜２に対して、２０〜４０％厚い酸化膜となり、その膜厚は、ゲート絶縁膜２の膜厚、及び、パッド酸化膜１０の膜厚，及び酸化防止膜１２の膜厚の比に応じて変動するが、４２〜８４ｎｍ程度となり、サイズは、０．０８〜０．１６μｍ程度となる。
次に、図２（ｄ）に示すように、全面にゲート電極用のポリシリコン層を１５０〜３５０ｎｍ堆積した後、概知のＣＭＰ技術を用いて、酸化防止膜１２の開口１３にのみ、ポリシリコン層を埋め込み、トランジスタのゲート電極４を形成する。この際、ゲート電極４の端部１１１は、バーズヘッド３上に、自己整合的に位置合わせされる。このため、位置合わせマージンは不要となる。
次に、図３（ａ）に示すように、酸化防止膜１２を除去し、続いて、パッド酸化膜１０を除去した後、低耐圧（１．８〜３．３ｖ）トランジスタ用のゲート酸化膜１１２を膜厚３〜８ｎｍで形成する。
以降、周知の技術により、低耐圧トランジスタ用のゲート電極４ａをポリシリコンにて形成し、低耐圧トランジスタ用のＬＤＤ領域１１ｂ、サイドウォール１４を形成する（図３（ｂ））。この際、高耐圧トランジスタにも同様のサイドウォール１４が形成されるが、本構造の高耐圧トランジスタに於いては、ゲート側の高濃度Ｎ型ソース／ドレイン領域が、前記バーズヘッド３により決まる為、特性に大きな影響を与える事はない。
次に、図３（ｃ）に示すように、概知のフォトリソグラフィー技術、イオン注入技術にて、電極取り出し用の高濃度Ｎ型ソース／ドレイン領域７を形成し、層間絶縁膜１５をＣＶＤ法等により形成し、コンタクトホール１１８を開孔し、配線金属をパターニングして、電極１１９を形成することで本実施の形態の素子が形成される。
尚、本実施の形態では、Ｎチャンネルトランジスタを例に、説明を行なっているが、Ｐチャンネルトランジスタについても、Ｎ型ウェル，低濃度Ｐ型ドリフト層，高濃度Ｐ型ソース／ドレイン領域を用いて容易に形成される事は、言うまでもない。
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明は、半導体装置に適用することができ、特に、高耐圧トランジスタが搭載された半導体装置、又は高耐圧トランジスタと低耐圧トランジスタとが混載された半導体装置に適用することができる。
本実施の形態に係る半導体装置の構成を示す断面図である。 （ａ）〜（ｄ）は、上記半導体装置の製造方法を説明するための断面図である。 （ａ）〜（ｃ）は、上記半導体装置の製造方法を説明するための断面図である。 従来の半導体装置の製造方法を説明するための断面図である。
符号の説明
１ 半導体装置
２ ゲート絶縁膜
３ バーズヘッド
４ ゲート電極
５ 活性領域
６ チャネル領域
７ ソース・ドレイン領域
８ 素子分離領域
９ Ｐ型半導体基板（第１導電型半導体基板）
１０ パッド酸化膜（酸化膜）
１１ Ｎ型ドリフト層（第２導電型ドリフト層）
１２ 酸化防止膜
１３ 開口
１４ サイドウォール
１５ 層間絶縁膜

Claims (7)

  1. 第１導電型半導体基板の表面に形成される素子分離領域によって区画された活性領域に、チャネル領域と、前記チャネル領域の両側に配置されるソース・ドレイン領域とが形成されており、前記チャネル領域には、ゲート絶縁膜が形成されており、前記ゲート絶縁膜の上にゲート電極が形成されている半導体装置であって、
    前記ゲート絶縁膜は、その周縁部に中央部よりも厚く形成されたバーズヘッドを有することを特徴とする半導体装置。
  2. 前記バーズヘッドは、前記中央部よりも２０％以上４０％以下だけ厚く自己整合的に形成される請求項１記載の半導体装置。
  3. 前記バーズヘッドの幅は、０．０８μｍ以上０．１６μｍ以下である請求項１記載の半導体装置。
  4. 第１導電型半導体基板の表面に形成される素子分離領域によって区画された複数個の活性領域のうちのある活性領域に高耐圧トランジスタが形成され、前記複数個の活性領域のうちの他の活性領域に低耐圧トランジスタが形成された半導体装置であって、
    前記高耐圧トランジスタは、チャネル領域と、前記チャネル領域の両側に形成されたソース・ドレイン領域とを有し、
    前記チャネル領域には、ゲート絶縁膜が形成されており、前記ゲート絶縁膜の上にゲート電極が形成されており、
    前記ゲート絶縁膜は、その周縁部に中央部よりも厚く形成されたバーズヘッドを有することを特徴とする半導体装置。
  5. 第１導電型半導体基板の表面に素子分離領域を形成し、
    前記素子分離領域により区画された活性領域上に、酸化膜を形成し、レジストをマスクにしてソース・ドレイン領域形成用の第１イオンを注入して第２導電型ドリフト層、及びチャンネル領域を形成し、
    前記第１導電型半導体基板上に酸化防止膜を形成し、前記酸化防止膜に前記チャンネル領域に対応する開口を形成し、
    その周縁部に中央部よりも厚く形成されたバーズヘッドを有するゲート絶縁膜を上記開口に形成し、
    上記開口を覆うようにポリシリコン層を形成し、
    前記酸化防止膜上のポリシリコン層を除去して、前記開口内にゲート電極を形成し、
    前記酸化防止膜を除去して、前記ゲート電極の側壁にサイドウォールを形成し、
    前記第２導電型ドリフト層に第２イオンを注入して、ソース・ドレイン領域を形成し、
    前記ソース・ドレイン領域、前記ゲート電極及び前記素子分離領域を覆って層間絶縁膜を形成することを特徴とする半導体装置の製造方法。
  6. 前記バーズヘッドは、前記中央部よりも２０％以上４０％以下だけ厚く形成する請求項５記載の半導体装置の製造方法。
  7. 前記バーズヘッドと前記酸化防止膜とに基づいて前記ゲート電極を自己整合的に形成する請求項５記載の半導体装置の製造方法。
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