JP2001313389A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2001313389A JP2001313389A JP2000132339A JP2000132339A JP2001313389A JP 2001313389 A JP2001313389 A JP 2001313389A JP 2000132339 A JP2000132339 A JP 2000132339A JP 2000132339 A JP2000132339 A JP 2000132339A JP 2001313389 A JP2001313389 A JP 2001313389A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor device
- semi
- concave portion
- recess
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 71
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 35
- 239000012535 impurity Substances 0.000 claims abstract description 68
- 239000000758 substrate Substances 0.000 claims description 52
- 238000000034 method Methods 0.000 claims description 26
- 238000002955 isolation Methods 0.000 claims description 20
- 230000005669 field effect Effects 0.000 claims description 17
- 230000003647 oxidation Effects 0.000 claims description 16
- 238000007254 oxidation reaction Methods 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 13
- 230000001681 protective effect Effects 0.000 claims description 7
- 238000002513 implantation Methods 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 abstract description 9
- 238000009413 insulation Methods 0.000 abstract 3
- 239000010410 layer Substances 0.000 description 175
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 39
- 229910052710 silicon Inorganic materials 0.000 description 39
- 239000010703 silicon Substances 0.000 description 39
- 150000002500 ions Chemical class 0.000 description 18
- 238000009792 diffusion process Methods 0.000 description 14
- 230000000694 effects Effects 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 238000005530 etching Methods 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- -1 phosphorus ion Chemical class 0.000 description 3
- 241000293849 Cordylanthus Species 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
Abstract
(57)【要約】
【課題】 高耐圧化が図られた半導体装置およびその製
造方法を提供する。 【解決手段】 半導体装置１０００は、電界効果トラン
ジスタ１００を有する。電界効果トランジスタ１００
は、ゲート絶縁層３０と、ソース領域３２と、ドレイン
領域３４とを含む。ゲート絶縁層３０とドレイン領域３
４との間に、第１のセミリセスＬＯＣＯＳ層４０が形成
され、ゲート絶縁層３０とソース領域３２との間に、第
２のセミリセスＬＯＣＯＳ層５０が形成されている。第
１のセミリセスＬＯＣＯＳ層４０の下に、第１のオフセ
ット不純物層４２が形成され、第２のセミリセスＬＯＣ
ＯＳ層５０の下に、第２のオフセット不純物層５２が形
成されている。
造方法を提供する。 【解決手段】 半導体装置１０００は、電界効果トラン
ジスタ１００を有する。電界効果トランジスタ１００
は、ゲート絶縁層３０と、ソース領域３２と、ドレイン
領域３４とを含む。ゲート絶縁層３０とドレイン領域３
４との間に、第１のセミリセスＬＯＣＯＳ層４０が形成
され、ゲート絶縁層３０とソース領域３２との間に、第
２のセミリセスＬＯＣＯＳ層５０が形成されている。第
１のセミリセスＬＯＣＯＳ層４０の下に、第１のオフセ
ット不純物層４２が形成され、第２のセミリセスＬＯＣ
ＯＳ層５０の下に、第２のオフセット不純物層５２が形
成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、高耐圧化が図られた半導体装置お
よびその製造方法に関する。
その製造方法に関し、高耐圧化が図られた半導体装置お
よびその製造方法に関する。
【０００２】
【背景技術】現在、高耐圧化が図られた電界効果トラン
ジスタとして、ＬＯＣＯＳ（LocalOxidation Of Silico
n）オフセット構造を有する電界効果トランジスタがあ
る。ＬＯＣＯＳオフセット構造を有する電界効果トラン
ジスタは、ゲート絶縁層と、ドレイン領域との間に、Ｌ
ＯＣＯＳ層が設けられ、そのＬＯＣＯＳ層の下にオフセ
ット不純物層が形成されたトランジスタである。ＬＯＣ
ＯＳオフセット構造を有する電界効果トランジスタは、
たとえば、特許第２７０５１０６号公報、特許２５３４
５０８号公報に開示されている。
ジスタとして、ＬＯＣＯＳ（LocalOxidation Of Silico
n）オフセット構造を有する電界効果トランジスタがあ
る。ＬＯＣＯＳオフセット構造を有する電界効果トラン
ジスタは、ゲート絶縁層と、ドレイン領域との間に、Ｌ
ＯＣＯＳ層が設けられ、そのＬＯＣＯＳ層の下にオフセ
ット不純物層が形成されたトランジスタである。ＬＯＣ
ＯＳオフセット構造を有する電界効果トランジスタは、
たとえば、特許第２７０５１０６号公報、特許２５３４
５０８号公報に開示されている。
【０００３】ところで、ＬＯＣＯＳオフセット構造を有
する電界効果トランジスタにおいては、ＬＯＣＯＳ端に
おいてバーズビークが生じ、アクティブ領域が狭まると
いう問題がある。
する電界効果トランジスタにおいては、ＬＯＣＯＳ端に
おいてバーズビークが生じ、アクティブ領域が狭まると
いう問題がある。
【０００４】
【発明が解決しようとする課題】本発明の目的は、高耐
圧化が図られた半導体装置およびその製造方法を提供す
ることにある。
圧化が図られた半導体装置およびその製造方法を提供す
ることにある。
【０００５】
【課題を解決するための手段】（半導体装置）本発明の
半導体装置は、電界効果トランジスタを有する半導体装
置であって、前記電界効果トランジスタは、ゲート絶縁
層と、ソース領域と、ドレイン領域とを含み、前記ゲー
ト絶縁層と前記ドレイン領域との間に、第１のセミリセ
スＬＯＣＯＳ層が形成され、前記ゲート絶縁層と前記ソ
ース領域との間に、第２のセミリセスＬＯＣＯＳ層が形
成され、前記第１のセミリセスＬＯＣＯＳ層の下に、第
１のオフセット不純物層が形成され、前記第２のセミリ
セスＬＯＣＯＳ層の下に、第２のオフセット不純物層が
形成されている。
半導体装置は、電界効果トランジスタを有する半導体装
置であって、前記電界効果トランジスタは、ゲート絶縁
層と、ソース領域と、ドレイン領域とを含み、前記ゲー
ト絶縁層と前記ドレイン領域との間に、第１のセミリセ
スＬＯＣＯＳ層が形成され、前記ゲート絶縁層と前記ソ
ース領域との間に、第２のセミリセスＬＯＣＯＳ層が形
成され、前記第１のセミリセスＬＯＣＯＳ層の下に、第
１のオフセット不純物層が形成され、前記第２のセミリ
セスＬＯＣＯＳ層の下に、第２のオフセット不純物層が
形成されている。
【０００６】本発明によれば、たとえば次の作用効果を
奏することができる。
奏することができる。
【０００７】本発明においては、電界効果トランジスタ
が第１および第２のセミリセスＬＯＣＯＳ層を有してい
る。そして、第１および第２のセミリセスＬＯＣＯＳ層
の下には、それぞれ第１および第２のオフセット不純物
層が設けられている。したがって、セミリセスＬＯＣＯ
Ｓ層を形成しない場合に比べて、オフセット不純物層を
チャネル領域に対して相対的に深くできる。その結果、
電界効果トランジスタがＯＮ状態のときに、このオフセ
ット不純物層によって、深い空乏層が形成できる。その
結果、ドレイン電極の近傍の電界を緩和して、ドレイン
耐圧を高めることができる。
が第１および第２のセミリセスＬＯＣＯＳ層を有してい
る。そして、第１および第２のセミリセスＬＯＣＯＳ層
の下には、それぞれ第１および第２のオフセット不純物
層が設けられている。したがって、セミリセスＬＯＣＯ
Ｓ層を形成しない場合に比べて、オフセット不純物層を
チャネル領域に対して相対的に深くできる。その結果、
電界効果トランジスタがＯＮ状態のときに、このオフセ
ット不純物層によって、深い空乏層が形成できる。その
結果、ドレイン電極の近傍の電界を緩和して、ドレイン
耐圧を高めることができる。
【０００８】また、本発明によれば、ＬＯＣＯＳ層に比
べて、バーズビークの幅を狭めることができる。このた
め、本発明によれば、ＬＯＣＯＳ層に比べて、微細化を
図ることができる。
べて、バーズビークの幅を狭めることができる。このた
め、本発明によれば、ＬＯＣＯＳ層に比べて、微細化を
図ることができる。
【０００９】また、この半導体装置は、ドレイン耐圧が
１０〜５０Ｖの半導体装置として、好ましく適用され
る。また、この半導体装置は、特に、高耐圧の液晶表示
（ＬＣＤ）ドライバとして、好適である。
１０〜５０Ｖの半導体装置として、好ましく適用され
る。また、この半導体装置は、特に、高耐圧の液晶表示
（ＬＣＤ）ドライバとして、好適である。
【００１０】前記第１のセミリセスＬＯＣＯＳ層および
前記第２のセミリセスＬＯＣＯＳ層の厚さは、たとえば
０．３〜０．７μｍである。
前記第２のセミリセスＬＯＣＯＳ層の厚さは、たとえば
０．３〜０．７μｍである。
【００１１】前記半導体装置は、素子分離領域を有し、
前記素子分離領域は、セミリセスＬＯＣＯＳ構造を有す
ることが好ましい。素子分離領域がセミリセスＬＯＣＯ
Ｓ構造を有することで、第１および第２のセミリセスＬ
ＯＣＯＳ層と同一の工程で、素子分離領域を形成するこ
とができる。前記素子分離領域の下には、チャネルスト
ッパ層を設けることができる。
前記素子分離領域は、セミリセスＬＯＣＯＳ構造を有す
ることが好ましい。素子分離領域がセミリセスＬＯＣＯ
Ｓ構造を有することで、第１および第２のセミリセスＬ
ＯＣＯＳ層と同一の工程で、素子分離領域を形成するこ
とができる。前記素子分離領域の下には、チャネルスト
ッパ層を設けることができる。
【００１２】前記ドレイン領域の周囲に、該ドレイン領
域と同じ導電型の低濃度不純物層が設けられていること
が好ましい。このような低濃度不純物層を設けることに
より、電界効果トランジスタがＯＮ状態のときは、この
低濃度不純物層の領域が空乏層となってドレイン耐圧を
高めることができる。
域と同じ導電型の低濃度不純物層が設けられていること
が好ましい。このような低濃度不純物層を設けることに
より、電界効果トランジスタがＯＮ状態のときは、この
低濃度不純物層の領域が空乏層となってドレイン耐圧を
高めることができる。
【００１３】（半導体装置の製造方法）本発明の半導体
装置は、たとえば次のようにして形成することができ
る。
装置は、たとえば次のようにして形成することができ
る。
【００１４】本発明の半導体装置の製造方法は、電界効
果トランジスタを有する、半導体装置の製造方法であっ
て、前記電界効果トランジスタは、ゲート絶縁層と、ソ
ース領域と、ドレイン領域とを含み、前記ゲート絶縁層
と前記ドレイン領域との間に、第１のセミリセスＬＯＣ
ＯＳ層が設けられ、前記ゲート絶縁層と前記ソース領域
との間に、第２のセミリセスＬＯＣＯＳ層が設けられ、
前記第１のセミリセスＬＯＣＯＳ層の下に、第１のオフ
セット不純物層が設けられ、前記第２のセミリセスＬＯ
ＣＯＳ層の下に、第２のオフセット不純物層が設けら
れ、以下の工程（ａ）〜（ｃ）を含む、半導体装置の製
造方法。 （ａ）前記第１のセミリセスＬＯＣＯＳ層の形成領域に
おいて、第１の凹部を形成し、前記第２のセミリセスＬ
ＯＣＯＳ層の形成領域において、第２の凹部を形成する
工程、（ｂ）前記第１の凹部および前記第２の凹部にお
ける半導体基板に、不純物を注入する工程、および
（ｃ）前記半導体基板を熱酸化し、前記第１の凹部にお
いて前記第１のセミリセスＬＯＣＯＳ層を形成し、前記
第２の凹部において第２のセミリセスＬＯＣＯＳ層を形
成する工程。
果トランジスタを有する、半導体装置の製造方法であっ
て、前記電界効果トランジスタは、ゲート絶縁層と、ソ
ース領域と、ドレイン領域とを含み、前記ゲート絶縁層
と前記ドレイン領域との間に、第１のセミリセスＬＯＣ
ＯＳ層が設けられ、前記ゲート絶縁層と前記ソース領域
との間に、第２のセミリセスＬＯＣＯＳ層が設けられ、
前記第１のセミリセスＬＯＣＯＳ層の下に、第１のオフ
セット不純物層が設けられ、前記第２のセミリセスＬＯ
ＣＯＳ層の下に、第２のオフセット不純物層が設けら
れ、以下の工程（ａ）〜（ｃ）を含む、半導体装置の製
造方法。 （ａ）前記第１のセミリセスＬＯＣＯＳ層の形成領域に
おいて、第１の凹部を形成し、前記第２のセミリセスＬ
ＯＣＯＳ層の形成領域において、第２の凹部を形成する
工程、（ｂ）前記第１の凹部および前記第２の凹部にお
ける半導体基板に、不純物を注入する工程、および
（ｃ）前記半導体基板を熱酸化し、前記第１の凹部にお
いて前記第１のセミリセスＬＯＣＯＳ層を形成し、前記
第２の凹部において第２のセミリセスＬＯＣＯＳ層を形
成する工程。
【００１５】本発明の半導体装置の製造方法は、さら
に、所定のパターンを有する耐酸化層を形成する工程
（ｄ）を含み、前記工程（ｃ）は、前記半導体基板の上
に形成された、前記耐酸化層をマスクとして行われるこ
とが好ましい。
に、所定のパターンを有する耐酸化層を形成する工程
（ｄ）を含み、前記工程（ｃ）は、前記半導体基板の上
に形成された、前記耐酸化層をマスクとして行われるこ
とが好ましい。
【００１６】これにより、所定の領域における半導体基
板を、確実に、熱酸化させることができる。また、工程
（ｂ）において、半導体基板に不純物を注入する際、耐
酸化層によって被覆された半導体基板に不純物が注入さ
れるのを抑えることができる。
板を、確実に、熱酸化させることができる。また、工程
（ｂ）において、半導体基板に不純物を注入する際、耐
酸化層によって被覆された半導体基板に不純物が注入さ
れるのを抑えることができる。
【００１７】前記耐酸化層は、その膜厚が５０〜７０ｎ
ｍであることが好ましい。耐酸化層の膜厚が５０ｎｍ以
上であることにより、工程（ｂ）において、半導体基板
に不純物を注入する際、耐酸化層によって被覆された半
導体基板に不純物が注入されるのを防止することができ
る。
ｍであることが好ましい。耐酸化層の膜厚が５０ｎｍ以
上であることにより、工程（ｂ）において、半導体基板
に不純物を注入する際、耐酸化層によって被覆された半
導体基板に不純物が注入されるのを防止することができ
る。
【００１８】前記工程（ｂ）の前に、前記第１の凹部お
よび前記第２の凹部における半導体基板の上に、保護膜
を形成する工程（ｅ）を含むことが好ましい。ここで、
保護膜とは、半導体基板に不純物を注入することによっ
て、半導体基板がダメージを受けるのを抑える膜をい
う。工程（ｅ）を含むことにより、工程（ｂ）におい
て、第１および第２の凹部における半導体基板がダメー
ジを受けるのを抑えることができる。
よび前記第２の凹部における半導体基板の上に、保護膜
を形成する工程（ｅ）を含むことが好ましい。ここで、
保護膜とは、半導体基板に不純物を注入することによっ
て、半導体基板がダメージを受けるのを抑える膜をい
う。工程（ｅ）を含むことにより、工程（ｂ）におい
て、第１および第２の凹部における半導体基板がダメー
ジを受けるのを抑えることができる。
【００１９】前記保護膜としては、酸化シリコン層を挙
げることができる。前記酸化シリコン層は、熱酸化法に
より形成されることができる。熱酸化法によれば、第１
の凹部および第２の凹部における半導体基板の露出面の
上に、確実に酸化シリコン層を形成することができる。
げることができる。前記酸化シリコン層は、熱酸化法に
より形成されることができる。熱酸化法によれば、第１
の凹部および第２の凹部における半導体基板の露出面の
上に、確実に酸化シリコン層を形成することができる。
【００２０】また、保護膜を形成した場合は、工程
（ｂ）の後、前記保護膜を除去する工程（ｆ）を含むこ
とが好ましい。工程（ｆ）を含むことにより、得られる
セミリセスＬＯＣＯＳ層の膜質を向上させることができ
る。
（ｂ）の後、前記保護膜を除去する工程（ｆ）を含むこ
とが好ましい。工程（ｆ）を含むことにより、得られる
セミリセスＬＯＣＯＳ層の膜質を向上させることができ
る。
【００２１】前記工程（ａ）は、前記第１の凹部および
前記第２の凹部が、テーパ形状となるようになされるこ
とが好ましい。これによれば、工程（ｂ）において、第
１および第２の凹部におけるシリコン基板の側面に、不
純物を注入するのを容易に行うことができる。
前記第２の凹部が、テーパ形状となるようになされるこ
とが好ましい。これによれば、工程（ｂ）において、第
１および第２の凹部におけるシリコン基板の側面に、不
純物を注入するのを容易に行うことができる。
【００２２】前記第１の凹部および前記第２の凹部のテ
ーパ角度は、６０度以上９０度未満であることが好まし
い。これによれば、工程（ｂ）において、第１および第
２の凹部におけるシリコン基板の側面に、不純物を確実
に注入することができる。
ーパ角度は、６０度以上９０度未満であることが好まし
い。これによれば、工程（ｂ）において、第１および第
２の凹部におけるシリコン基板の側面に、不純物を確実
に注入することができる。
【００２３】前記工程（ｂ）において、前記不純物の注
入方向は、前記半導体基板の表面の法線と交差する方向
であることが好ましい。これによれば、工程（ｂ）にお
いて、第１および第２の凹部におけるシリコン基板の側
面に、不純物を注入するのを容易に行うことができる。
入方向は、前記半導体基板の表面の法線と交差する方向
であることが好ましい。これによれば、工程（ｂ）にお
いて、第１および第２の凹部におけるシリコン基板の側
面に、不純物を注入するのを容易に行うことができる。
【００２４】前記不純物の注入方向と、前記半導体基板
の表面の法線とのなす角は、０度より大きく４５度以下
であることが好ましい。これによれば、工程（ｂ）にお
いて、第１および第２の凹部におけるシリコン基板の側
面に、不純物を確実に注入することができる。
の表面の法線とのなす角は、０度より大きく４５度以下
であることが好ましい。これによれば、工程（ｂ）にお
いて、第１および第２の凹部におけるシリコン基板の側
面に、不純物を確実に注入することができる。
【００２５】
【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
【００２６】［第１の実施の形態］以下、第１の実施の
形態に係る半導体装置について説明する。図１は、第１
の実施の形態に係る半導体装置を模式的に示す断面図で
ある。
形態に係る半導体装置について説明する。図１は、第１
の実施の形態に係る半導体装置を模式的に示す断面図で
ある。
【００２７】（デバイスの構造）半導体装置１０００
は、素子分離領域２０を有する。素子分離領域２０は、
セミリセスＬＯＣＯＳ構造を有する。素子分離領域２０
によって画定された領域ごとに、電界効果トランジスタ
（以下「トランジスタ」という）１００が設けられてい
る。
は、素子分離領域２０を有する。素子分離領域２０は、
セミリセスＬＯＣＯＳ構造を有する。素子分離領域２０
によって画定された領域ごとに、電界効果トランジスタ
（以下「トランジスタ」という）１００が設けられてい
る。
【００２８】トランジスタ１００は、ゲート絶縁層３０
と、ソース領域３２と、ドレイン領域３４とを有する。
ソース領域３２およびドレイン領域３４は、Ｎ型トラン
ジスタを例にとると、Ｐ型のウエル内に形成されたＮ+
型不純物拡散層からなり、Ｐ型トランジスタを例にとる
と、Ｎ型のウエル内に形成されたＰ+型不純物拡散層か
らなる。
と、ソース領域３２と、ドレイン領域３４とを有する。
ソース領域３２およびドレイン領域３４は、Ｎ型トラン
ジスタを例にとると、Ｐ型のウエル内に形成されたＮ+
型不純物拡散層からなり、Ｐ型トランジスタを例にとる
と、Ｎ型のウエル内に形成されたＰ+型不純物拡散層か
らなる。
【００２９】ゲート絶縁層３０の端部に連続するように
して、第１および第２のセミリセスＬＯＣＯＳ層４０，
５０が形成されている。具体的には、ゲート絶縁層３０
とドレイン領域３４との間には、第１のセミリセスＬＯ
ＣＯＳ層４０が形成されている。ゲート絶縁層３０とソ
ース領域３２との間には、第２のセミリセスＬＯＣＯＳ
層５０が形成されている。第１および第２のセミリセス
ＬＯＣＯＳ層４０，５０の膜厚は、デバイスの設計によ
り異なるが、たとえば０．３〜０．７μｍであり、好ま
しくは０．４〜０．６μｍである。第１および第２のセ
ミリセスＬＯＣＯＳ層４０，５０の下には、それぞれ、
第１および第２のオフセット不純物層４２，５２が形成
されている。第１および第２のオフセット不純物層４
２，５２は、Ｎ型トランジスタを例にとると、Ｎ型不純
物拡散層からなり、Ｐ型トランジスタを例にとると、Ｐ
型不純物拡散層からなる。
して、第１および第２のセミリセスＬＯＣＯＳ層４０，
５０が形成されている。具体的には、ゲート絶縁層３０
とドレイン領域３４との間には、第１のセミリセスＬＯ
ＣＯＳ層４０が形成されている。ゲート絶縁層３０とソ
ース領域３２との間には、第２のセミリセスＬＯＣＯＳ
層５０が形成されている。第１および第２のセミリセス
ＬＯＣＯＳ層４０，５０の膜厚は、デバイスの設計によ
り異なるが、たとえば０．３〜０．７μｍであり、好ま
しくは０．４〜０．６μｍである。第１および第２のセ
ミリセスＬＯＣＯＳ層４０，５０の下には、それぞれ、
第１および第２のオフセット不純物層４２，５２が形成
されている。第１および第２のオフセット不純物層４
２，５２は、Ｎ型トランジスタを例にとると、Ｎ型不純
物拡散層からなり、Ｐ型トランジスタを例にとると、Ｐ
型不純物拡散層からなる。
【００３０】素子分離領域２０の中央部の下には、チャ
ネルストッパ層６０が形成されている。チャネルストッ
パ層６０は、Ｎ型トランジスタを例にとると、Ｐ型不純
物拡散層からなり、Ｐ型トランジスタを例にとると、Ｎ
型不純物拡散層からなる。
ネルストッパ層６０が形成されている。チャネルストッ
パ層６０は、Ｎ型トランジスタを例にとると、Ｐ型不純
物拡散層からなり、Ｐ型トランジスタを例にとると、Ｎ
型不純物拡散層からなる。
【００３１】ドレイン領域３４と隣接する素子分離領域
２０の端部の下には、低濃度不純物層６２が形成されて
いる。低濃度不純物層６２により、トランジスタがＯＮ
状態のときは、この低濃度不純物層６２の領域が空乏層
となってドレイン耐圧を高めることができる。低濃度不
純物層は、Ｎ型トランジスタを例にとると、Ｎ型不純物
拡散層からなり、Ｐ型トランジスタを例にとると、Ｐ型
不純物拡散層からなる。
２０の端部の下には、低濃度不純物層６２が形成されて
いる。低濃度不純物層６２により、トランジスタがＯＮ
状態のときは、この低濃度不純物層６２の領域が空乏層
となってドレイン耐圧を高めることができる。低濃度不
純物層は、Ｎ型トランジスタを例にとると、Ｎ型不純物
拡散層からなり、Ｐ型トランジスタを例にとると、Ｐ型
不純物拡散層からなる。
【００３２】半導体装置１０００には、シリコン基板１
０に電圧を印加するためのコンタクト領域（図示せず）
が形成されている。コンタクト領域は、ソースまたはド
レイン領域と、素子分離領域によって分離される。この
素子分離領域の下には、必要に応じてチャネルストッパ
層を形成することができる。
０に電圧を印加するためのコンタクト領域（図示せず）
が形成されている。コンタクト領域は、ソースまたはド
レイン領域と、素子分離領域によって分離される。この
素子分離領域の下には、必要に応じてチャネルストッパ
層を形成することができる。
【００３３】シリコン基板１０の上には、層間絶縁層７
０が形成されている。層間絶縁層７０の所定の領域に
は、コンタクトホール７２が形成されている。コンタク
トホール７２内および層間絶縁層７０の上には、配線層
７４が形成されている。
０が形成されている。層間絶縁層７０の所定の領域に
は、コンタクトホール７２が形成されている。コンタク
トホール７２内および層間絶縁層７０の上には、配線層
７４が形成されている。
【００３４】（作用効果）以下、第１の実施の形態に係
る半導体装置１０００の作用効果を説明する。
る半導体装置１０００の作用効果を説明する。
【００３５】（ａ）本実施の形態では、各トランジスタ
１００がセミリセスＬＯＣＯＳ層４０，５０を有してい
る。そして、セミリセスＬＯＣＯＳ層４０，５０の下に
は、オフセット不純物層４２，５２が設けられている。
したがって、セミリセスＬＯＣＯＳ層を形成しない場合
に比べて、オフセット不純物層４２，５２をチャネル領
域に対して相対的に深くできる。その結果、トランジス
タがＯＮ状態のときに、このオフセット不純物層４２，
５２によって、深い空乏層が形成できる。その結果、ド
レイン電極の近傍の電界を緩和して、ドレイン耐圧を高
めることができる。
１００がセミリセスＬＯＣＯＳ層４０，５０を有してい
る。そして、セミリセスＬＯＣＯＳ層４０，５０の下に
は、オフセット不純物層４２，５２が設けられている。
したがって、セミリセスＬＯＣＯＳ層を形成しない場合
に比べて、オフセット不純物層４２，５２をチャネル領
域に対して相対的に深くできる。その結果、トランジス
タがＯＮ状態のときに、このオフセット不純物層４２，
５２によって、深い空乏層が形成できる。その結果、ド
レイン電極の近傍の電界を緩和して、ドレイン耐圧を高
めることができる。
【００３６】（ｂ）また、この半導体装置は、ドレイン
耐圧が１０〜５０Ｖの半導体装置として、好ましく適用
される。また、この半導体装置は、特に、高耐圧の液晶
表示（ＬＣＤ）ドライバとして、好適である。
耐圧が１０〜５０Ｖの半導体装置として、好ましく適用
される。また、この半導体装置は、特に、高耐圧の液晶
表示（ＬＣＤ）ドライバとして、好適である。
【００３７】［第２の実施の形態］以下、第２の実施の
形態に係る半導体装置の製造方法について説明する。具
体的には、Ｎ型トランジスタを例にとり、半導体装置の
製造プロセスを説明する。図２〜図８は、第２の実施の
形態に係る製造工程を模式的に示す断面図である。
形態に係る半導体装置の製造方法について説明する。具
体的には、Ｎ型トランジスタを例にとり、半導体装置の
製造プロセスを説明する。図２〜図８は、第２の実施の
形態に係る製造工程を模式的に示す断面図である。
【００３８】（１）まず、図２に示すように、シリコン
基板１０の上に、ＣＶＤ法により、酸化窒化シリコン層
８０を形成する。酸化窒化シリコン層８０の膜厚は、た
とえば、８〜１２ｎｍである。次いで、酸化窒化シリコ
ン層８０の上に、ＣＶＤ法により、窒化シリコン層８２
を形成する。窒化シリコン層８２の膜厚は、後述のイオ
ン注入の工程で、イオンが、窒化シリコン層８２に被覆
されたシリコン基板１０に注入されるのを防ぐことがで
きる程度であれば特に限定されない。窒化シリコン層８
２の膜厚は、たとえば５０〜７０ｎｍ、好ましくは６０
〜６５ｎｍである。
基板１０の上に、ＣＶＤ法により、酸化窒化シリコン層
８０を形成する。酸化窒化シリコン層８０の膜厚は、た
とえば、８〜１２ｎｍである。次いで、酸化窒化シリコ
ン層８０の上に、ＣＶＤ法により、窒化シリコン層８２
を形成する。窒化シリコン層８２の膜厚は、後述のイオ
ン注入の工程で、イオンが、窒化シリコン層８２に被覆
されたシリコン基板１０に注入されるのを防ぐことがで
きる程度であれば特に限定されない。窒化シリコン層８
２の膜厚は、たとえば５０〜７０ｎｍ、好ましくは６０
〜６５ｎｍである。
【００３９】（２）次に、図３（ａ）に示すように、窒
化シリコン層８２の上に、所定のパターンを有する第１
のレジスト層Ｒ１を形成する。第１のレジスト層Ｒ１
は、素子分離領域２０および第１および第２のセミリセ
スＬＯＣＯＳ層４０，５０の形成領域の上方において開
口されている。
化シリコン層８２の上に、所定のパターンを有する第１
のレジスト層Ｒ１を形成する。第１のレジスト層Ｒ１
は、素子分離領域２０および第１および第２のセミリセ
スＬＯＣＯＳ層４０，５０の形成領域の上方において開
口されている。
【００４０】次に、第１のレジスト層Ｒ１をマスクとし
て、窒化シリコン層８２、酸化窒化シリコン層８０およ
びシリコン基板１０をエッチングする。これにより、素
子分離領域２０および第１および第２のセミリセスＬＯ
ＣＯＳ層４０，５０の形成領域において、第１〜３の凹
部８４ａ，８４ｂ，８４ｃが形成される。第１の凹部８
４ａは、第１のセミリセスＬＯＣＯＳ層４０となる領域
に形成され、第２の凹部８４ｂは、第２のセミリセスＬ
ＯＣＯＳ層５０となる領域に形成され、第３の凹部８４
ｃは、素子分離領域２０となる領域に形成される。な
お、図３（ｂ）は、図３（ａ）における第１の凹部８４
ａを拡大して、模式的に示した断面図である。第１の凹
部８４ａの幅は、デバイスの耐圧、特性により異なる
が、たとえば０．３〜５．０μｍ、好ましくは０．５〜
２．０μｍである。第１の凹部８４ａの深さは、デバイ
スの耐圧、特性により異なるが、たとえば０．０５〜
０．１５μｍ、好ましくは０．０８〜０．１０μｍであ
る。第２の凹部８４ｂの幅、深さは、第１の凹部８４ａ
と同様の態様をとることができる。第３の凹部８４ｃの
深さは、第１の凹部８４ａと同様の態様をとることがで
きる。次いで、第１のレジスト層Ｒ１を除去する。
て、窒化シリコン層８２、酸化窒化シリコン層８０およ
びシリコン基板１０をエッチングする。これにより、素
子分離領域２０および第１および第２のセミリセスＬＯ
ＣＯＳ層４０，５０の形成領域において、第１〜３の凹
部８４ａ，８４ｂ，８４ｃが形成される。第１の凹部８
４ａは、第１のセミリセスＬＯＣＯＳ層４０となる領域
に形成され、第２の凹部８４ｂは、第２のセミリセスＬ
ＯＣＯＳ層５０となる領域に形成され、第３の凹部８４
ｃは、素子分離領域２０となる領域に形成される。な
お、図３（ｂ）は、図３（ａ）における第１の凹部８４
ａを拡大して、模式的に示した断面図である。第１の凹
部８４ａの幅は、デバイスの耐圧、特性により異なる
が、たとえば０．３〜５．０μｍ、好ましくは０．５〜
２．０μｍである。第１の凹部８４ａの深さは、デバイ
スの耐圧、特性により異なるが、たとえば０．０５〜
０．１５μｍ、好ましくは０．０８〜０．１０μｍであ
る。第２の凹部８４ｂの幅、深さは、第１の凹部８４ａ
と同様の態様をとることができる。第３の凹部８４ｃの
深さは、第１の凹部８４ａと同様の態様をとることがで
きる。次いで、第１のレジスト層Ｒ１を除去する。
【００４１】（３）次に、図４（ａ）に示すように、熱
酸化法により、シリコン基板１０の露出面の上に、酸化
シリコン層９０を形成する。図４（ｂ）は、図４（ａ）
における第１の凹部８４ａを拡大して、模式的に示した
断面図である。なお、酸化シリコン層９０の形成方法
は、ＣＶＤ法であってもよい。酸化シリコン層９０の膜
厚は、たとえば５．０〜１０ｎｍ、好ましくは６．０〜
７．０ｎｍである。
酸化法により、シリコン基板１０の露出面の上に、酸化
シリコン層９０を形成する。図４（ｂ）は、図４（ａ）
における第１の凹部８４ａを拡大して、模式的に示した
断面図である。なお、酸化シリコン層９０の形成方法
は、ＣＶＤ法であってもよい。酸化シリコン層９０の膜
厚は、たとえば５．０〜１０ｎｍ、好ましくは６．０〜
７．０ｎｍである。
【００４２】（４）次に、図５（ａ）に示すように、所
定のパターンを有する、第２のレジスト層Ｒ２を形成す
る。第２のレジスト層Ｒ２は、第１の凹部８４ａおよび
第２の凹部８４ｂと、第３の凹部８４ｃの端部との上方
において開口されている。具体的には、第１および第２
のセミリセスＬＯＣＯＳ層４０，５０および低濃度不純
物層６２の形成領域の上方において、開口されている。
定のパターンを有する、第２のレジスト層Ｒ２を形成す
る。第２のレジスト層Ｒ２は、第１の凹部８４ａおよび
第２の凹部８４ｂと、第３の凹部８４ｃの端部との上方
において開口されている。具体的には、第１および第２
のセミリセスＬＯＣＯＳ層４０，５０および低濃度不純
物層６２の形成領域の上方において、開口されている。
【００４３】次に、第２のレジスト層Ｒ２をマスクにし
て、シリコン基板１０にＮ型のイオン９２ａを注入す
る。これによって、第１〜第３の凹部８４ａ，８４ｂ，
８４ｃにおいて、Ｎ型の不純物拡散層９２が形成され
る。後の工程で、第１および第２の凹部８４ａ，８４ｂ
におけるＮ型の不純物拡散層９２は、それぞれ、第１お
よび第２のオフセット不純物層４２，５２となる。ま
た、第３の凹部８４ｃにおけるＮ型の不純物拡散層９２
は、低濃度不純物層６２となる。
て、シリコン基板１０にＮ型のイオン９２ａを注入す
る。これによって、第１〜第３の凹部８４ａ，８４ｂ，
８４ｃにおいて、Ｎ型の不純物拡散層９２が形成され
る。後の工程で、第１および第２の凹部８４ａ，８４ｂ
におけるＮ型の不純物拡散層９２は、それぞれ、第１お
よび第２のオフセット不純物層４２，５２となる。ま
た、第３の凹部８４ｃにおけるＮ型の不純物拡散層９２
は、低濃度不純物層６２となる。
【００４４】図５（ｂ）は、図５（ａ）における第１の
凹部８４ａを拡大して、模式的に示した断面図である。
ここで、酸化シリコン層９０が形成されていることによ
り、イオン注入によって、第１〜第３の凹部８４ａ，８
４ｂ，８４ｃにおけるシリコン基板１０がダメージを受
けるのを抑えることができる。これにより、シリコン基
板１０の結晶格子が切れ、電流のパスができるのを抑え
ることができる。Ｎ型のイオン９２ａとしては、たとえ
ばリンイオンを挙げることができる。イオンの加速電圧
は、デバイスの耐圧および特性により異なるが、たとえ
ば１０〜５０ｋｅＶ、好ましくは２０〜２５ｋｅＶであ
る。ドーズ量は、デバイスの耐圧および特性により異な
るが、たとえば１．０Ｅ＋１３〜１．５Ｅ＋１４ｃ
ｍ-2、好ましくは３．０Ｅ＋１３〜５．０Ｅ＋１３ｃｍ
-2である。イオンの注入角度（シリコン基板の表面の法
線Ｌ１とイオンの注入方向とのなす角）θは、特に限定
されず、たとえば０〜４５度であり、好ましくは０度よ
り大きく４５度以下、さらに好ましくは５〜２０度であ
る。イオンの注入角度θが０度より大きく４５度以下で
あることにより、凹部８４ａ，８４ｂ，８４ｃにおける
シリコン基板１０の側面にも、確実にイオンを注入する
ことができる。次いで、第２のレジスト層Ｒ２を除去す
る。
凹部８４ａを拡大して、模式的に示した断面図である。
ここで、酸化シリコン層９０が形成されていることによ
り、イオン注入によって、第１〜第３の凹部８４ａ，８
４ｂ，８４ｃにおけるシリコン基板１０がダメージを受
けるのを抑えることができる。これにより、シリコン基
板１０の結晶格子が切れ、電流のパスができるのを抑え
ることができる。Ｎ型のイオン９２ａとしては、たとえ
ばリンイオンを挙げることができる。イオンの加速電圧
は、デバイスの耐圧および特性により異なるが、たとえ
ば１０〜５０ｋｅＶ、好ましくは２０〜２５ｋｅＶであ
る。ドーズ量は、デバイスの耐圧および特性により異な
るが、たとえば１．０Ｅ＋１３〜１．５Ｅ＋１４ｃ
ｍ-2、好ましくは３．０Ｅ＋１３〜５．０Ｅ＋１３ｃｍ
-2である。イオンの注入角度（シリコン基板の表面の法
線Ｌ１とイオンの注入方向とのなす角）θは、特に限定
されず、たとえば０〜４５度であり、好ましくは０度よ
り大きく４５度以下、さらに好ましくは５〜２０度であ
る。イオンの注入角度θが０度より大きく４５度以下で
あることにより、凹部８４ａ，８４ｂ，８４ｃにおける
シリコン基板１０の側面にも、確実にイオンを注入する
ことができる。次いで、第２のレジスト層Ｒ２を除去す
る。
【００４５】（５）次に、図６に示すように、所定のパ
ターンを有する、第３のレジスト層Ｒ３を形成する。第
３のレジスト層Ｒ３は、第３の凹部８４ｃの中央部にお
いて開口されている。具体的には、第３のレジスト層Ｒ
３は、チャネルストッパ層６０の形成領域の上方におい
て開口されている。
ターンを有する、第３のレジスト層Ｒ３を形成する。第
３のレジスト層Ｒ３は、第３の凹部８４ｃの中央部にお
いて開口されている。具体的には、第３のレジスト層Ｒ
３は、チャネルストッパ層６０の形成領域の上方におい
て開口されている。
【００４６】次に、第３のレジスト層Ｒ３をマスクにし
て、シリコン基板１０にＰ型のイオン９４ａを注入す
る。これによって、第３の凹部８４ｃにおいてＰ型の不
純物拡散層９４が形成される。後の工程で、Ｐ型の不純
物拡散層９４は、チャネルストッパ層６０となる。Ｐ型
のイオン９４ａとしては、たとえばボロンイオンを挙げ
ることができる。イオンの加速電圧は、デバイスの耐圧
および特性により異なるが、たとえば５〜１０ｋｅＶ、
好ましくは７〜８ｋｅＶである。ドーズ量は、デバイス
の耐圧および特性により異なるが、たとえば１．０Ｅ＋
１３〜１．５Ｅ＋１４ｃｍ-2、好ましくは３．０Ｅ＋１
３〜１．０Ｅ＋１４ｃｍ-2である。次いで、第３のレジ
スト層Ｒ３を除去する。
て、シリコン基板１０にＰ型のイオン９４ａを注入す
る。これによって、第３の凹部８４ｃにおいてＰ型の不
純物拡散層９４が形成される。後の工程で、Ｐ型の不純
物拡散層９４は、チャネルストッパ層６０となる。Ｐ型
のイオン９４ａとしては、たとえばボロンイオンを挙げ
ることができる。イオンの加速電圧は、デバイスの耐圧
および特性により異なるが、たとえば５〜１０ｋｅＶ、
好ましくは７〜８ｋｅＶである。ドーズ量は、デバイス
の耐圧および特性により異なるが、たとえば１．０Ｅ＋
１３〜１．５Ｅ＋１４ｃｍ-2、好ましくは３．０Ｅ＋１
３〜１．０Ｅ＋１４ｃｍ-2である。次いで、第３のレジ
スト層Ｒ３を除去する。
【００４７】（６）次に、図７（ａ）に示すように、酸
化シリコン層９０を除去する。図７（ｂ）は、図７
（ａ）における第１の凹部８４ａを拡大して、模式的に
示した断面図である。なお、デバイスの特性に悪影響を
及ぼさなければ、酸化シリコン層９０は、除去しなくて
もよい。
化シリコン層９０を除去する。図７（ｂ）は、図７
（ａ）における第１の凹部８４ａを拡大して、模式的に
示した断面図である。なお、デバイスの特性に悪影響を
及ぼさなければ、酸化シリコン層９０は、除去しなくて
もよい。
【００４８】次に、窒化シリコン層８２を耐酸化層とし
て、シリコン基板１０を熱酸化する。これによって、図
８に示すように、素子分離領域２０および第１および第
２のセミリセスＬＯＣＯＳ層４０，５０を形成する。こ
の熱酸化の工程で、第１および第２の凹部８４ａ，８４
ｂにおけるシリコン基板１０に注入されたイオンが拡散
（ドライブイン）して、第１および第２のオフセット不
純物層４２，５２が形成される。また、同時に、第３の
凹部８４ｃにおけるシリコン基板１０に注入されたイオ
ンが拡散（ドライブイン）して、チャネルストッパ層６
０および低濃度不純物層６２が形成される。
て、シリコン基板１０を熱酸化する。これによって、図
８に示すように、素子分離領域２０および第１および第
２のセミリセスＬＯＣＯＳ層４０，５０を形成する。こ
の熱酸化の工程で、第１および第２の凹部８４ａ，８４
ｂにおけるシリコン基板１０に注入されたイオンが拡散
（ドライブイン）して、第１および第２のオフセット不
純物層４２，５２が形成される。また、同時に、第３の
凹部８４ｃにおけるシリコン基板１０に注入されたイオ
ンが拡散（ドライブイン）して、チャネルストッパ層６
０および低濃度不純物層６２が形成される。
【００４９】次に、窒化シリコン層８２および酸化窒化
シリコン層８０を除去する。その後、シリコン基板１０
の表面を熱酸化することにより、ゲート絶縁層３０を形
成する。
シリコン層８０を除去する。その後、シリコン基板１０
の表面を熱酸化することにより、ゲート絶縁層３０を形
成する。
【００５０】（７）次に、図１に示すように、ＬＯＣＯ
Ｓ層２０を含むウェハ上に導電性のポリシリコン層を堆
積する。つぎに、フォトリソグラフィおよびエッチング
により、ゲート絶縁層３０上にゲート電極３６が形成さ
れる。その後、必要に応じて、ゲート電極３６のサイド
に、サイドウオールを形成する。
Ｓ層２０を含むウェハ上に導電性のポリシリコン層を堆
積する。つぎに、フォトリソグラフィおよびエッチング
により、ゲート絶縁層３０上にゲート電極３６が形成さ
れる。その後、必要に応じて、ゲート電極３６のサイド
に、サイドウオールを形成する。
【００５１】次に、ゲート電極３６および第１および第
２のセミリセスＬＯＣＯＳ層４０，５０をマスクとして
リンイオンを注入し、Ｎチャネルトランジスタのソース
／ドレイン領域３２，３４を形成する。
２のセミリセスＬＯＣＯＳ層４０，５０をマスクとして
リンイオンを注入し、Ｎチャネルトランジスタのソース
／ドレイン領域３２，３４を形成する。
【００５２】次に、ゲート電極３６を含むウェハ上に層
間絶縁層７０を堆積する。フォトリソグラフィおよびエ
ッチングにより、層間絶縁層７０にコンタクトホール７
２が形成される。
間絶縁層７０を堆積する。フォトリソグラフィおよびエ
ッチングにより、層間絶縁層７０にコンタクトホール７
２が形成される。
【００５３】この後、コンタクトホール７２内および層
間絶縁層７０上に、アルミニウム合金、銅などの導電層
を堆積し、この導電層をパターニングすることにより、
配線層７４が形成される。
間絶縁層７０上に、アルミニウム合金、銅などの導電層
を堆積し、この導電層をパターニングすることにより、
配線層７４が形成される。
【００５４】（作用効果）以下、第２の実施の形態に係
る半導体装置の製造方法における作用効果を説明する。
る半導体装置の製造方法における作用効果を説明する。
【００５５】（ａ）本実施の形態においては、凹部８４
ａ，８４ｂ，８４ｃに、イオンを注入する際、凹部８４
ａ，８４ｂ，８４ｃにおけるシリコン基板１０の表面上
に、酸化シリコン層９０を形成している。このため、イ
オン注入する際に、凹部８４ａ，８４ｂ，８４ｃにおけ
るシリコン基板１０がダメージを受けるのを抑えること
ができる。これにより、シリコン基板１０の結晶格子が
切れ、電流のパスができるのを抑えることができる。
ａ，８４ｂ，８４ｃに、イオンを注入する際、凹部８４
ａ，８４ｂ，８４ｃにおけるシリコン基板１０の表面上
に、酸化シリコン層９０を形成している。このため、イ
オン注入する際に、凹部８４ａ，８４ｂ，８４ｃにおけ
るシリコン基板１０がダメージを受けるのを抑えること
ができる。これにより、シリコン基板１０の結晶格子が
切れ、電流のパスができるのを抑えることができる。
【００５６】（ｂ）第１および第２の凹部８４ａ，８４
ｂにおけるシリコン基板１０への、イオンの注入工程に
おいて、イオンの注入角度θが０度より大きく４５度以
下である場合には、次の作用効果を奏することができ
る。すなわち、そのイオン注入角度θが０度より大きく
４５度以下であることにより、第１および第２の凹部８
４ａ，８４ｂにおけるシリコン基板１０の側面に、イオ
ンを確実に注入することができる。その結果、第１およ
び第２のセミリセスＬＯＣＯＳ層４０，５０のサイド
に、第１および第２のオフセット不純物層４２，５２を
確実に形成することができる。
ｂにおけるシリコン基板１０への、イオンの注入工程に
おいて、イオンの注入角度θが０度より大きく４５度以
下である場合には、次の作用効果を奏することができ
る。すなわち、そのイオン注入角度θが０度より大きく
４５度以下であることにより、第１および第２の凹部８
４ａ，８４ｂにおけるシリコン基板１０の側面に、イオ
ンを確実に注入することができる。その結果、第１およ
び第２のセミリセスＬＯＣＯＳ層４０，５０のサイド
に、第１および第２のオフセット不純物層４２，５２を
確実に形成することができる。
【００５７】なお、Ｎ型トランジスタの製造と並行し
て、Ｐ型トランジスタを製造することができる。たとえ
ば、次のようにして、Ｎ型トランジスタの製造と並行し
て、Ｐ型トランジスタを製造することができる。
て、Ｐ型トランジスタを製造することができる。たとえ
ば、次のようにして、Ｎ型トランジスタの製造と並行し
て、Ｐ型トランジスタを製造することができる。
【００５８】（Ａ）Ｐ型トランジスタのオフセット不純
物層が形成される領域における凹部の形成は、上記の凹
部の形成工程（２）と同時に行うことができる。（Ｂ）
Ｐ型トランジスタのオフセット不純物層を形成するため
の、Ｐ型のイオンを注入する工程は、上記のチャネルス
トッパ層を形成する工程（５）と同時に、行うことがで
きる。
物層が形成される領域における凹部の形成は、上記の凹
部の形成工程（２）と同時に行うことができる。（Ｂ）
Ｐ型トランジスタのオフセット不純物層を形成するため
の、Ｐ型のイオンを注入する工程は、上記のチャネルス
トッパ層を形成する工程（５）と同時に、行うことがで
きる。
【００５９】［第３の実施の形態］次に、第３の実施の
形態に係る半導体装置の製造方法について説明する。図
９は、第３の実施の形態に係る半導体装置の製造方法に
おける要部を説明するための、凹部を拡大して模式的に
示す断面図である。
形態に係る半導体装置の製造方法について説明する。図
９は、第３の実施の形態に係る半導体装置の製造方法に
おける要部を説明するための、凹部を拡大して模式的に
示す断面図である。
【００６０】第３の実施の形態は、凹部の形成方法の点
で、第２の実施の形態と異なる。第３の実施の形態は、
凹部の形成方法の点以外は、第２の実施の形態と同様で
あるため、詳細な説明を省略する。
で、第２の実施の形態と異なる。第３の実施の形態は、
凹部の形成方法の点以外は、第２の実施の形態と同様で
あるため、詳細な説明を省略する。
【００６１】第３の実施の形態は、図９に示すように、
第１および第２の凹部８４ａ，８４ｂがテーパ形状とな
るように、シリコン基板１０をエッチングしている。凹
部のテーパ角度αは、９０度未満であり、好ましくは６
０度以上９０度未満であり、さらに好ましくは７０〜８
０度である。凹部のエッチング方法は、第１および第２
の凹部８４ａ，８４ｂがテーパ形状となるような方法で
あれば特に限定されない。具体的には、シリコン基板１
０のエッチングは、平行平板電極を有するエッチング装
置により行うことができ、たとえば次のようにして行う
ことができる。まず、平行平板下部電極上にシリコン基
板１０を設置する。電極間に、たとえば２００ＷのＰｏ
ｗｅｒを印加することにより、シリコン基板１０のエッ
チングを行うことができる。具体的な条件としては、エ
ッチングは、圧力がたとえば７００ｍＴｏｒｒの真空下
で行われる。エッチングの際に使用するエッチングガス
は、たとえば、ＣＨＦ3，ＣＦ4，Ａｒ，Ｏ2を含むガス
からなることができ、それらの量の比率は、たとえば１
０／７０／８００／４ｓｃｃｍ（＝ＣＨＦ3／ＣＦ4／Ａ
ｒ／Ｏ2）である。
第１および第２の凹部８４ａ，８４ｂがテーパ形状とな
るように、シリコン基板１０をエッチングしている。凹
部のテーパ角度αは、９０度未満であり、好ましくは６
０度以上９０度未満であり、さらに好ましくは７０〜８
０度である。凹部のエッチング方法は、第１および第２
の凹部８４ａ，８４ｂがテーパ形状となるような方法で
あれば特に限定されない。具体的には、シリコン基板１
０のエッチングは、平行平板電極を有するエッチング装
置により行うことができ、たとえば次のようにして行う
ことができる。まず、平行平板下部電極上にシリコン基
板１０を設置する。電極間に、たとえば２００ＷのＰｏ
ｗｅｒを印加することにより、シリコン基板１０のエッ
チングを行うことができる。具体的な条件としては、エ
ッチングは、圧力がたとえば７００ｍＴｏｒｒの真空下
で行われる。エッチングの際に使用するエッチングガス
は、たとえば、ＣＨＦ3，ＣＦ4，Ａｒ，Ｏ2を含むガス
からなることができ、それらの量の比率は、たとえば１
０／７０／８００／４ｓｃｃｍ（＝ＣＨＦ3／ＣＦ4／Ａ
ｒ／Ｏ2）である。
【００６２】（作用効果）以下、第３の実施の形態に係
る半導体装置の製造方法における作用効果を説明する。
る半導体装置の製造方法における作用効果を説明する。
【００６３】（ａ）第３の実施の形態は、第２の実施の
形態における作用効果（ａ）と同様の作用効果を奏する
ことができる。
形態における作用効果（ａ）と同様の作用効果を奏する
ことができる。
【００６４】（ｂ）第３の実施の形態においては、テー
パ形状（テーパ角度αが９０度未満）となるように、凹
部８４ａ，８４ｂを形成している。このため、凹部８４
ａ，８４ｂにおけるシリコン基板１０へのイオンの注入
工程で、シリコン基板１０の側面にイオンを確実に注入
することができる。その結果、第１および第２のセミリ
セスＬＯＣＯＳ層４０，５０のサイドに、第１および第
２のオフセット不純物層４２，５２を確実に形成するこ
とができる。
パ形状（テーパ角度αが９０度未満）となるように、凹
部８４ａ，８４ｂを形成している。このため、凹部８４
ａ，８４ｂにおけるシリコン基板１０へのイオンの注入
工程で、シリコン基板１０の側面にイオンを確実に注入
することができる。その結果、第１および第２のセミリ
セスＬＯＣＯＳ層４０，５０のサイドに、第１および第
２のオフセット不純物層４２，５２を確実に形成するこ
とができる。
【００６５】本発明は、上記実施の形態に限定されず、
発明の要旨の範囲内で各種の態様をを取りうる。
発明の要旨の範囲内で各種の態様をを取りうる。
【図１】第１の実施の形態に係る半導体装置を模式的に
示す断面図である。
示す断面図である。
【図２】第２の実施の形態に係る製造工程を模式的に示
す断面図である。
す断面図である。
【図３】第２の実施の形態に係る製造工程を模式的に示
す断面図である。
す断面図である。
【図４】第２の実施の形態に係る製造工程を模式的に示
す断面図である。
す断面図である。
【図５】第２の実施の形態に係る製造工程を模式的に示
す断面図である。
す断面図である。
【図６】第２の実施の形態に係る製造工程を模式的に示
す断面図である。
す断面図である。
【図７】第２の実施の形態に係る製造工程を模式的に示
す断面図である。
す断面図である。
【図８】第２の実施の形態に係る製造工程を模式的に示
す断面図である。
す断面図である。
【図９】第３の実施の形態に係る半導体装置の製造方法
における要部を説明するための、凹部を拡大して模式的
に示す断面図である。
における要部を説明するための、凹部を拡大して模式的
に示す断面図である。
１０ シリコン基板 ２０ 素子分離領域 ３０ ゲート絶縁層 ３２ ソース領域 ３４ ドレイン領域 ３６ ゲート電極 ４０ 第１のセミリセスＬＯＣＯＳ層 ４２ 第１のオフセット不純物層 ５０ 第２のセミリセスＬＯＣＯＳ層 ５２ 第２のオフセット不純物層 ６０ チャネルストッパ層 ６２ 低濃度不純物層 ７０ 層間絶縁層 ７２ コンタクトホール ７４ 配線層 ８０ 酸化窒化シリコン層 ８２ 窒化シリコン層 ８４ａ 第１の凹部 ８４ｂ 第２の凹部 ８４ｃ 第３の凹部 ９０ 酸化シリコン層 ９２ Ｎ型の不純物拡散層 ９２ａ Ｎ型イオン ９４ Ｐ型の不純物拡散層 ９４ａ Ｐ型イオン １００ トランジスタ １０００ 半導体装置 Ｗ１０ 第１の凹部の幅 Ｄ１０ 第１の凹部の深さ Ｌ１ シリコン基板の表面の法線 θ イオンの注入角度 α 凹部のテーパ角度 Ｒ１，Ｒ２，Ｒ３ レジスト層
フロントページの続き Ｆターム(参考） 4M108 AA09 AB05 AB10 AB13 AB15 AB36 AC01 AC34 AC39 AD01 AD13 5F032 AA13 AB03 AC01 BB01 CA17 CA24 DA02 DA23 DA43 DA53 5F040 DA00 DA19 DA20 DC01 EB02 EC07 EC24 ED09 EF02 EK01 EK03 EK05 FC02 FC13
Claims (16)
- 【請求項１】 電界効果トランジスタを有する半導体装
置であって、 前記電界効果トランジスタは、ゲート絶縁層と、ソース
領域と、ドレイン領域とを含み、 前記ゲート絶縁層と前記ドレイン領域との間に、第１の
セミリセスＬＯＣＯＳ層が形成され、前記ゲート絶縁層
と前記ソース領域との間に、第２のセミリセスＬＯＣＯ
Ｓ層が形成され、 前記第１のセミリセスＬＯＣＯＳ層の下に、第１のオフ
セット不純物層が形成され、前記第２のセミリセスＬＯ
ＣＯＳ層の下に、第２のオフセット不純物層が形成され
ている、半導体装置。 - 【請求項２】 請求項１において、 前記第１のセミリセスＬＯＣＯＳ層および前記第２のセ
ミリセスＬＯＣＯＳ層の厚さは、０．３〜０．７μｍで
ある、半導体装置。 - 【請求項３】 請求項１または２において、 前記半導体装置は、素子分離領域を有し、 前記素子分離領域は、セミリセスＬＯＣＯＳ構造を有す
る、半導体装置。 - 【請求項４】 請求項３において、 前記素子分離領域の下には、チャネルストッパ層が設け
られている、半導体装置。 - 【請求項５】 請求項１〜４のいずれかにおいて、 前記ドレイン領域の周囲に、該ドレイン領域と同じ導電
型の低濃度不純物層が設けられた、半導体装置。 - 【請求項６】 電界効果トランジスタを有する、半導体
装置の製造方法であって、 前記電界効果トランジスタは、ゲート絶縁層と、ソース
領域と、ドレイン領域とを含み、 前記ゲート絶縁層と前記ドレイン領域との間に、第１の
セミリセスＬＯＣＯＳ層が設けられ、前記ゲート絶縁層
と前記ソース領域との間に、第２のセミリセスＬＯＣＯ
Ｓ層が設けられ、 前記第１のセミリセスＬＯＣＯＳ層の下に、第１のオフ
セット不純物層が設けられ、前記第２のセミリセスＬＯ
ＣＯＳ層の下に、第２のオフセット不純物層が設けら
れ、 以下の工程（ａ）〜（ｃ）を含む、半導体装置の製造方
法。 （ａ）前記第１のセミリセスＬＯＣＯＳ層の形成領域に
おいて、第１の凹部を形成し、前記第２のセミリセスＬ
ＯＣＯＳ層の形成領域において、第２の凹部を形成する
工程、（ｂ）前記第１の凹部および前記第２の凹部にお
ける半導体基板に、不純物を注入する工程、および
（ｃ）前記半導体基板を熱酸化し、前記第１の凹部にお
いて前記第１のセミリセスＬＯＣＯＳ層を形成し、前記
第２の凹部において前記第２のセミリセスＬＯＣＯＳ層
を形成する工程。 - 【請求項７】 請求項６において、 さらに、所定のパターンを有する耐酸化層を形成する工
程（ｄ）を含み、 前記工程（ｃ）は、前記半導体基板の上に形成された、
前記耐酸化層をマスクとして行われる、半導体装置の製
造方法。 - 【請求項８】 請求項７において、 前記耐酸化層は、その膜厚が５０〜７０ｎｍである、半
導体装置の製造方法。 - 【請求項９】 請求項６〜８のいずれかにおいて、 前記工程（ｂ）の前に、前記第１の凹部および前記第２
の凹部における前記半導体基板の上に、保護膜を形成す
る工程（ｅ）を含む、半導体装置の製造方法。 - 【請求項１０】 請求項９において、 前記保護膜は、酸化シリコン層である、半導体装置の製
造方法。 - 【請求項１１】 請求項１０において、 前記酸化シリコン層は、熱酸化法により形成される、半
導体装置の製造方法。 - 【請求項１２】 請求項９〜１１のいずれかにおいて、 前記工程（ｂ）の後、前記保護膜を除去する工程（ｆ）
を含む、半導体装置の製造方法。 - 【請求項１３】 請求項６〜１２のいずれかにおいて、 前記工程（ａ）は、前記第１の凹部および前記第２の凹
部が、テーパ形状となるようになされる、半導体装置の
製造方法。 - 【請求項１４】 請求項１３において、 前記第１の凹部および前記第２の凹部のテーパ角度は、
６０度以上９０度未満である、半導体装置の製造方法。 - 【請求項１５】 請求項６〜１４のいずれかにおいて、 前記工程（ｂ）において、前記不純物の注入方向は、前
記半導体基板の表面の法線と交差する方向である、半導
体装置の製造方法。 - 【請求項１６】 請求項１５において、 前記不純物の注入方向と、前記半導体基板の表面の法線
とのなす角は、０度より大きく４５度以下である、半導
体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000132339A JP2001313389A (ja) | 2000-05-01 | 2000-05-01 | 半導体装置およびその製造方法 |
| US09/847,163 US6821858B2 (en) | 2000-05-01 | 2001-05-01 | Semiconductor devices and methods for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000132339A JP2001313389A (ja) | 2000-05-01 | 2000-05-01 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001313389A true JP2001313389A (ja) | 2001-11-09 |
Family
ID=18641062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000132339A Withdrawn JP2001313389A (ja) | 2000-05-01 | 2000-05-01 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6821858B2 (ja) |
| JP (1) | JP2001313389A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005150331A (ja) * | 2003-11-14 | 2005-06-09 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| WO2008081756A1 (ja) * | 2006-12-28 | 2008-07-10 | Sharp Kabushiki Kaisha | 半導体装置及びその製造方法 |
| JP2008172264A (ja) * | 2008-02-15 | 2008-07-24 | Seiko Epson Corp | 半導体装置 |
| JP2009044167A (ja) * | 2008-09-22 | 2009-02-26 | Seiko Epson Corp | 半導体装置の製造方法 |
| KR100891429B1 (ko) | 2006-04-06 | 2009-04-06 | 주식회사 하이닉스반도체 | 반도체 소자의 고전압 트랜지스터 및 그 제조방법 |
| JP2012129348A (ja) * | 2010-12-15 | 2012-07-05 | Sanken Electric Co Ltd | 半導体装置及び半導体装置の製造方法 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8211142B2 (en) * | 2003-09-30 | 2012-07-03 | Ortiz Mark S | Method for hybrid gastro-jejunostomy |
| US7452363B2 (en) | 2003-09-30 | 2008-11-18 | Ethicon Endo-Surgery, Inc. | Applier for fastener for single lumen access anastomosis |
| DE10353772B4 (de) * | 2003-11-18 | 2008-12-18 | Austriamicrosystems Ag | Verfahren zur Herstellung von Transistorstrukturen mit LDD |
| JP4305401B2 (ja) * | 2005-02-28 | 2009-07-29 | セイコーエプソン株式会社 | 半導体装置 |
| US7798992B2 (en) | 2005-11-04 | 2010-09-21 | Ethicon Endo-Surgery, Inc. | Lumen traversing device |
| US7651017B2 (en) | 2005-11-23 | 2010-01-26 | Ethicon Endo-Surgery, Inc. | Surgical stapler with a bendable end effector |
| US20070123917A1 (en) * | 2005-11-29 | 2007-05-31 | Ortiz Mark S | Anastomotic device promoting tissue necrosis |
| KR100657130B1 (ko) * | 2005-12-27 | 2006-12-13 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| US8221438B2 (en) * | 2006-02-17 | 2012-07-17 | Ethicon Endo-Surgery, Inc. | Lumen reduction methods and devices |
| US20070198032A1 (en) * | 2006-02-22 | 2007-08-23 | Ethicon Endo-Surgery, Inc. | Methods and devices for fastener removal |
| US7615004B2 (en) | 2006-03-30 | 2009-11-10 | Ethicon Endo-Surgery, Inc. | Endoscopic ancillary attachment devices |
| US20070239179A1 (en) * | 2006-03-31 | 2007-10-11 | Ethicon Endo-Surgery, Inc. | Compliant Gastroplasty: Devices And Methods |
| US7862582B2 (en) | 2006-05-02 | 2011-01-04 | Ethicon Endo-Surgery, Inc. | Suture management |
| US20070276409A1 (en) * | 2006-05-25 | 2007-11-29 | Ethicon Endo-Surgery, Inc. | Endoscopic gastric restriction methods and devices |
| US7635373B2 (en) * | 2006-05-25 | 2009-12-22 | Ethicon Endo-Surgery, Inc. | Absorbable gastric restriction devices and methods |
| US7846821B2 (en) * | 2008-02-13 | 2010-12-07 | Icemos Technology Ltd. | Multi-angle rotation for ion implantation of trenches in superjunction devices |
| CN113540252B (zh) * | 2021-09-16 | 2022-01-28 | 晶芯成(北京)科技有限公司 | 半导体器件及制造方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4080718A (en) * | 1976-12-14 | 1978-03-28 | Smc Standard Microsystems Corporation | Method of modifying electrical characteristics of MOS devices using ion implantation |
| JPS614240A (ja) * | 1984-06-18 | 1986-01-10 | Toshiba Corp | 半導体装置の製造方法 |
| US4825116A (en) * | 1987-05-07 | 1989-04-25 | Yokogawa Electric Corporation | Transmitter-receiver of ultrasonic distance measuring device |
| JP2534508B2 (ja) | 1987-08-11 | 1996-09-18 | セイコーエプソン株式会社 | 高耐圧ｍｏｓ型半導体装置の製造方法 |
| JP2705106B2 (ja) | 1988-05-25 | 1998-01-26 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| US5556798A (en) * | 1994-12-01 | 1996-09-17 | United Microelectronics Corp. | Method for isolating non-volatile memory cells |
| JP3400891B2 (ja) | 1995-05-29 | 2003-04-28 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| US5712173A (en) | 1996-01-24 | 1998-01-27 | Advanced Micro Devices, Inc. | Method of making semiconductor device with self-aligned insulator |
| JP2778579B2 (ja) | 1996-04-25 | 1998-07-23 | 日本電気株式会社 | 半導体装置 |
| JPH09312391A (ja) | 1996-05-22 | 1997-12-02 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP3018993B2 (ja) * | 1996-07-26 | 2000-03-13 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5989963A (en) * | 1997-07-21 | 1999-11-23 | Advanced Micro Devices, Inc. | Method for obtaining a steep retrograde channel profile |
| US5960291A (en) | 1997-08-08 | 1999-09-28 | Advanced Micro Devices, Inc. | Asymmetric channel transistor and method for making same |
| US6121133A (en) * | 1997-08-22 | 2000-09-19 | Micron Technology, Inc. | Isolation using an antireflective coating |
| JP2000082704A (ja) * | 1998-09-04 | 2000-03-21 | Mitsubishi Electric Corp | 半導体装置の製造方法および半導体装置 |
| US6265283B1 (en) * | 1999-08-12 | 2001-07-24 | Advanced Micro Devices, Inc. | Self-aligning silicon oxynitride stack for improved isolation structure |
-
2000
- 2000-05-01 JP JP2000132339A patent/JP2001313389A/ja not_active Withdrawn
-
2001
- 2001-05-01 US US09/847,163 patent/US6821858B2/en not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005150331A (ja) * | 2003-11-14 | 2005-06-09 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP4707947B2 (ja) * | 2003-11-14 | 2011-06-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR100891429B1 (ko) | 2006-04-06 | 2009-04-06 | 주식회사 하이닉스반도체 | 반도체 소자의 고전압 트랜지스터 및 그 제조방법 |
| WO2008081756A1 (ja) * | 2006-12-28 | 2008-07-10 | Sharp Kabushiki Kaisha | 半導体装置及びその製造方法 |
| JP2008172264A (ja) * | 2008-02-15 | 2008-07-24 | Seiko Epson Corp | 半導体装置 |
| JP2009044167A (ja) * | 2008-09-22 | 2009-02-26 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP2012129348A (ja) * | 2010-12-15 | 2012-07-05 | Sanken Electric Co Ltd | 半導体装置及び半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6821858B2 (en) | 2004-11-23 |
| US20020003290A1 (en) | 2002-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001313389A (ja) | 半導体装置およびその製造方法 | |
| US6958520B2 (en) | Semiconductor apparatus which comprises at least two kinds of semiconductor devices operable by voltages of different values | |
| JPH02100326A (ja) | 高耐圧ｍｏｓ型半導体装置の製造方法 | |
| US6124622A (en) | MIS transistor with a three-layer device isolation film surrounding the MIS transistor | |
| JP3523531B2 (ja) | 半導体装置の製造方法 | |
| US7432163B2 (en) | Method of manufacturing semiconductor device that includes forming adjacent field regions with a separating region therebetween | |
| JP2004349377A (ja) | 半導体装置及びその製造方法 | |
| JP2002164537A (ja) | 半導体装置及びその製造方法 | |
| US7033932B2 (en) | Method for fabricating a semiconductor device having salicide | |
| JP2001313388A (ja) | 半導体装置およびその製造方法 | |
| JPH04251980A (ja) | 高耐圧トランジスタおよびその製造方法 | |
| JP2001274260A (ja) | 半導体装置及びその製造方法 | |
| KR19990075950A (ko) | 반도체 장치 및 그의 제조 방법 | |
| JPH11274492A (ja) | 半導体装置及びその製造方法 | |
| JP4467162B2 (ja) | 半導体装置の製造方法 | |
| JPH10247684A (ja) | 半導体集積回路装置およびその製造方法 | |
| KR100261166B1 (ko) | 반도체 소자의 제조 방법 | |
| JP2001267558A (ja) | 半導体装置の製造方法 | |
| JP4118696B2 (ja) | フラットセルマスクｒｏｍ装置の製造方法 | |
| JP3415690B2 (ja) | 半導体装置の製造方法 | |
| JPH06140420A (ja) | 半導体装置の製造方法 | |
| JPH05259446A (ja) | 半導体装置の製造方法 | |
| JPH09181308A (ja) | 半導体装置及びその製造方法 | |
| JPH10233453A (ja) | 半導体装置の製造方法 | |
| JPH1022478A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040107 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050427 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050510 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20050708 |