JPS614240A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS614240A JPS614240A JP59124687A JP12468784A JPS614240A JP S614240 A JPS614240 A JP S614240A JP 59124687 A JP59124687 A JP 59124687A JP 12468784 A JP12468784 A JP 12468784A JP S614240 A JPS614240 A JP S614240A
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- Y10S148/00—Metal treatment
- Y10S148/082—Ion implantation FETs/COMs
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/085—Isolated-integrated
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に個し、特に反転防止層
の形成工程を改良した半導体装置の製造方法に係わる。
の形成工程を改良した半導体装置の製造方法に係わる。
近年、半導体装置の分野においては、素子寸法の微細化
は目覚ましいが、それに伴って素子間を分離するフィー
ルド領域に形成されるフィールド絶縁膜の厚みも減少す
る傾向にある。フィールド絶縁膜と半導体基板（素子領
域）との界面近傍の基板表面には、通常基板と同導電型
の不純物がドープされており、フィールド絶縁膜中の固
定電荷もしくはフィールド絶縁股上に形成される配線等
の影響で半導体基板表面の導電型が反転し、素子間が導
通するのを防止している。前記フィールド絶縁膜の厚み
が減少するに伴って、半導体基板表面の反転傾向を阻止
するために半導体基板にドープされる不純物濃度はます
ます増加する傾向にある。また、フィールド絶縁膜によ
って分離される素子及び配線部分には、半導体基板と逆
導電型の不純物拡散領域が設けられ、その部分に印加さ
れる電圧は拡散領域と基板間に形成されるｐｎ接合によ
り保持されている。
は目覚ましいが、それに伴って素子間を分離するフィー
ルド領域に形成されるフィールド絶縁膜の厚みも減少す
る傾向にある。フィールド絶縁膜と半導体基板（素子領
域）との界面近傍の基板表面には、通常基板と同導電型
の不純物がドープされており、フィールド絶縁膜中の固
定電荷もしくはフィールド絶縁股上に形成される配線等
の影響で半導体基板表面の導電型が反転し、素子間が導
通するのを防止している。前記フィールド絶縁膜の厚み
が減少するに伴って、半導体基板表面の反転傾向を阻止
するために半導体基板にドープされる不純物濃度はます
ます増加する傾向にある。また、フィールド絶縁膜によ
って分離される素子及び配線部分には、半導体基板と逆
導電型の不純物拡散領域が設けられ、その部分に印加さ
れる電圧は拡散領域と基板間に形成されるｐｎ接合によ
り保持されている。
ところで、上述した半導体装置の一例として第４図に示
すｐチャンネル型ＥＰＲＯＭセルが知られている。即ち
、図中の１はｎ型の単結晶シリコン基板であり、この基
板１の表面にはフィールド酸化１！２が選択的に設けら
れている。このフィールド酸化膜２に接するシリコン基
板１表面には、基板１と同導電型のｎ＋＋反転防止層３
が設けられている。前記フィールド酸化膜２で分離され
た、島状の基板１領域（素子領域）には、互いに電気的
に分離されたｐ＋型のソース、ドレイン領域４．５が設
けられており、かつこれら領１ｉ１４．５間を含む基板
１上にはゲート酸化膜６を介してフローティングゲート
電極７か６設けられている。このフローティングゲート
電極７上には、絶縁薄膜８を介してコントロールゲート
電極９が設けられている。そして、コントロールゲート
電極９を含む全面には、層間絶縁ｌ！１０が被覆されて
おり、かつ該絶縁膜１０上には、コンタクトホールを通
して前記ソース、ドレイン領［４，５と接続したソー−
スミ極１１、ドレイン電極１２が夫々設けられている。
すｐチャンネル型ＥＰＲＯＭセルが知られている。即ち
、図中の１はｎ型の単結晶シリコン基板であり、この基
板１の表面にはフィールド酸化１！２が選択的に設けら
れている。このフィールド酸化膜２に接するシリコン基
板１表面には、基板１と同導電型のｎ＋＋反転防止層３
が設けられている。前記フィールド酸化膜２で分離され
た、島状の基板１領域（素子領域）には、互いに電気的
に分離されたｐ＋型のソース、ドレイン領域４．５が設
けられており、かつこれら領１ｉ１４．５間を含む基板
１上にはゲート酸化膜６を介してフローティングゲート
電極７か６設けられている。このフローティングゲート
電極７上には、絶縁薄膜８を介してコントロールゲート
電極９が設けられている。そして、コントロールゲート
電極９を含む全面には、層間絶縁ｌ！１０が被覆されて
おり、かつ該絶縁膜１０上には、コンタクトホールを通
して前記ソース、ドレイン領［４，５と接続したソー−
スミ極１１、ドレイン電極１２が夫々設けられている。
上記第４図図示のＥＰＲＯＭセルにおいては、情報の書
込みのため、フローティングゲート電極７内に電子を注
入する手段としてフン１−ロールゲート電極９及びドレ
イン領域５に２０Ｖ程度以上の高電圧を印加し、ソース
、ドレイン領域４．５間に発生したホットエレクトロン
を用いる。この時、ドレイン領域５に印加される電圧は
ドレイン領域５と基板１及びｎ＋＋反転防止層３との間
に形成されるｐｎ接合の逆方向耐圧で保持される。
込みのため、フローティングゲート電極７内に電子を注
入する手段としてフン１−ロールゲート電極９及びドレ
イン領域５に２０Ｖ程度以上の高電圧を印加し、ソース
、ドレイン領域４．５間に発生したホットエレクトロン
を用いる。この時、ドレイン領域５に印加される電圧は
ドレイン領域５と基板１及びｎ＋＋反転防止層３との間
に形成されるｐｎ接合の逆方向耐圧で保持される。
ｐｎ接合の逆方向耐圧は、ｐ及びｎ領域の濃度に強く依
存するが、ドレイン領域５が〜１０”Ｃｍ’以上の高濃
度領域であるので、基板１及びｎ１型反転防止層３の濃
度より決定される。この場合、ｎ＋＋反転防止層３の不
純物濃度は、基板１の不純物濃度に比べて＾いので、耐
圧はｎ＋＋反転防止層３により決定される。ｎ１型反転
防止１３の不純物濃度は、その上に配置される配線にも
２０Ｖ以上の高電圧が印加されることを考慮すると、５
Ｘ１０”ａ゛３３程度度を必要とし、フィールド酸化１
！２の膜厚が薄くなるに従ってますます高濃度であるこ
とが要求される。その結果、ｐ１型ドレイン領域５とｎ
＋＋反転防止Ｎ３間で形成されるｐｎ接合の逆方向耐圧
は２０Ｖを割るようになり、かかる印加電圧を保持でき
なくなってしまう。
存するが、ドレイン領域５が〜１０”Ｃｍ’以上の高濃
度領域であるので、基板１及びｎ１型反転防止層３の濃
度より決定される。この場合、ｎ＋＋反転防止層３の不
純物濃度は、基板１の不純物濃度に比べて＾いので、耐
圧はｎ＋＋反転防止層３により決定される。ｎ１型反転
防止１３の不純物濃度は、その上に配置される配線にも
２０Ｖ以上の高電圧が印加されることを考慮すると、５
Ｘ１０”ａ゛３３程度度を必要とし、フィールド酸化１
！２の膜厚が薄くなるに従ってますます高濃度であるこ
とが要求される。その結果、ｐ１型ドレイン領域５とｎ
＋＋反転防止Ｎ３間で形成されるｐｎ接合の逆方向耐圧
は２０Ｖを割るようになり、かかる印加電圧を保持でき
なくなってしまう。
このようなことから、第５図に示すように、ドレイン領
域５がｎ＋＋反転防止層３に接する周囲に比較的濃度の
低いｎ型拡散層５′を形成することによって、逆方向耐
圧を向上させることが考えられる。しかしながら、かか
る方法ではｐ＋型のドレイン領域５とｐ型拡散層５−と
を形成するために二度の不純物拡散工程もしくはイオン
注入工程を必要とし、かつ拡散工程時にマスクとなる物
質のパターニングの工程も必要とする。また、ｎ型拡散
層５′をｐ＋型トドレイン領域５外側に形成しなければ
ならないので、そのための面積を必要とし、高集積化の
妨げとなる。このようなｎ型拡散層５′は、ドレイン領
域に繋がるｐ＋＋拡散領域の周囲に全て形成しなければ
ならず、それに要する面積は莫大となる。
域５がｎ＋＋反転防止層３に接する周囲に比較的濃度の
低いｎ型拡散層５′を形成することによって、逆方向耐
圧を向上させることが考えられる。しかしながら、かか
る方法ではｐ＋型のドレイン領域５とｐ型拡散層５−と
を形成するために二度の不純物拡散工程もしくはイオン
注入工程を必要とし、かつ拡散工程時にマスクとなる物
質のパターニングの工程も必要とする。また、ｎ型拡散
層５′をｐ＋型トドレイン領域５外側に形成しなければ
ならないので、そのための面積を必要とし、高集積化の
妨げとなる。このようなｎ型拡散層５′は、ドレイン領
域に繋がるｐ＋＋拡散領域の周囲に全て形成しなければ
ならず、それに要する面積は莫大となる。
これに対し、第６図に示すようドレイン領域５の周囲に
接するフィールド酸化膜２の下に比較的濃度の低いｎ型
拡散１３−を設けることにより、同様に逆方向耐圧を向
上させることができる。しかしながら、かかる方法おい
てもｎ＋＋反転防止層３とｎ型拡散層３′を形成するた
めに２度の不純物拡散工程もしくはイオン注入工程を必
要とし、しかも拡散工程時にマスクとなる物質のパター
ニング工程も必要とする。また、かかるパターニング工
程では必ず合せ余裕を必要とするため、高集積化の妨げ
となる。
接するフィールド酸化膜２の下に比較的濃度の低いｎ型
拡散１３−を設けることにより、同様に逆方向耐圧を向
上させることができる。しかしながら、かかる方法おい
てもｎ＋＋反転防止層３とｎ型拡散層３′を形成するた
めに２度の不純物拡散工程もしくはイオン注入工程を必
要とし、しかも拡散工程時にマスクとなる物質のパター
ニング工程も必要とする。また、かかるパターニング工
程では必ず合せ余裕を必要とするため、高集積化の妨げ
となる。
本発明は、半導体基板に形成される素子領域の面積増大
を招くことなく、少ない工程により、ドレイン領域と反
転防止層の間の逆方向耐圧の向上しつる半導体装置の製
造方法を提供しようとするものである。
を招くことなく、少ない工程により、ドレイン領域と反
転防止層の間の逆方向耐圧の向上しつる半導体装置の製
造方法を提供しようとするものである。
本発明は、−導電型の半導体基板の表面に耐酸化性膜パ
ターンを形成する工程と、前記耐酸化性膜パターンをマ
スクとして異方性エツチング部により前記基板表面を選
択的にエツチングすることにより、該パターンの周囲に
斜面を有する断面逆台形状のエツチング部を形成する工
程と、全面にほぼ一様な厚さの被膜を形成した後、前記
基板と同一導電型の不純物を前記被膜を通して前記基板
表面の少なくとも一部にイオン注入して基板と同一導電
型の反転防止層を形成する工程とを具備したことを特徴
とするものである。かかる本発明方法によれば、フィー
ルド領域と素子領域の境界部分に急俊な斜面を存在させ
ることなく、その斜面部分の反転防止層を構成する不純
物拡散層の濃度を該フィールド領域下の不純物拡散層よ
り低く設定でき、既述した如く前記素子領域の実効的な
面積増大を招くことなく、少ない工程により、ドレイン
領域と反転防止層の間の逆方向耐圧を向上した半導体装
置を製造できる。
ターンを形成する工程と、前記耐酸化性膜パターンをマ
スクとして異方性エツチング部により前記基板表面を選
択的にエツチングすることにより、該パターンの周囲に
斜面を有する断面逆台形状のエツチング部を形成する工
程と、全面にほぼ一様な厚さの被膜を形成した後、前記
基板と同一導電型の不純物を前記被膜を通して前記基板
表面の少なくとも一部にイオン注入して基板と同一導電
型の反転防止層を形成する工程とを具備したことを特徴
とするものである。かかる本発明方法によれば、フィー
ルド領域と素子領域の境界部分に急俊な斜面を存在させ
ることなく、その斜面部分の反転防止層を構成する不純
物拡散層の濃度を該フィールド領域下の不純物拡散層よ
り低く設定でき、既述した如く前記素子領域の実効的な
面積増大を招くことなく、少ない工程により、ドレイン
領域と反転防止層の間の逆方向耐圧を向上した半導体装
置を製造できる。
４ 、工、□ｍｔｐ＋ヤツえ□、２８ｏ□。
造に適用した例について第１図（ａ）〜（ｈ）を参照し
て詳細に説明する。
て詳細に説明する。
まず、ｎ型シリコン基板１０１上に図示しないバッファ
酸化膜を介して耐酸化性マスクとしての窒化シリコンパ
ターン１０２を選択的に形成した後、該パターン１０２
をマスクとして露出するシリコン基板１０１を異方性エ
ツチング液、例えばＫＯＨ等により所定深さエツチング
した。この時、第１図（ａ）に示すように露出した基板
１０１表面には断面が逆台形状をなすエツチング部１０
３が形成された。このエツチング部１０３は、中央付近
に位置する平坦部１０４ａと前記窒化シリコンパターン
１０２周辺に位置し、該平坦部１０４ａに対して略６０
’の角度をなす斜面部１０４ｂとからなる。つづいて、
ＣＶＤ法により全面に厚さ２００人＋７）Ｓ ｉ ０２
膜１０５ｔ−堆積シタ（第１図（ｂ）図示）。
酸化膜を介して耐酸化性マスクとしての窒化シリコンパ
ターン１０２を選択的に形成した後、該パターン１０２
をマスクとして露出するシリコン基板１０１を異方性エ
ツチング液、例えばＫＯＨ等により所定深さエツチング
した。この時、第１図（ａ）に示すように露出した基板
１０１表面には断面が逆台形状をなすエツチング部１０
３が形成された。このエツチング部１０３は、中央付近
に位置する平坦部１０４ａと前記窒化シリコンパターン
１０２周辺に位置し、該平坦部１０４ａに対して略６０
’の角度をなす斜面部１０４ｂとからなる。つづいて、
ＣＶＤ法により全面に厚さ２００人＋７）Ｓ ｉ ０２
膜１０５ｔ−堆積シタ（第１図（ｂ）図示）。
次いで、ＳｉＯ２膜１０５を被覆した状態でｎ型不純物
、例えば砒素を４Ｘ１０１３１Ｊ＋”のドーズ量、１０
０ｋｅＶの打込みエネルギーでイオン注入した。この時
、砒素イオンはエツチング部１０３の平坦部１０４ａに
対しては２００人の５ｉ０２膜１０５を通してイオン注
入されるが、斜面部１０４ｂに対しては、平坦部１０４
ａと斜面部１０右すのなす角度が約６０°であるため、
実効的に２００人ｘｓｅｃ６０°＝４００人の厚さのＳ
ｉＯ２膜１０５を通してイオン注入されることになる。
、例えば砒素を４Ｘ１０１３１Ｊ＋”のドーズ量、１０
０ｋｅＶの打込みエネルギーでイオン注入した。この時
、砒素イオンはエツチング部１０３の平坦部１０４ａに
対しては２００人の５ｉ０２膜１０５を通してイオン注
入されるが、斜面部１０４ｂに対しては、平坦部１０４
ａと斜面部１０右すのなす角度が約６０°であるため、
実効的に２００人ｘｓｅｃ６０°＝４００人の厚さのＳ
ｉＯ２膜１０５を通してイオン注入されることになる。
′１００ｋｅ■の打込みエネルギーでイオン注入された
砒素イオンの８１０２中での到達距離は、３４０人程度
合中心にして略ガウス分布する。
砒素イオンの８１０２中での到達距離は、３４０人程度
合中心にして略ガウス分布する。
そして、濃度のピーク値は３４０人程度合ところにある
。従って、イオン注入された砒素イオンは、エツチング
部１０３の平坦部１０４ａに対しては、はとんどがシリ
コン基板１０１の部分に到達するが、斜面部１０４ｂで
はピーク値が８１０２膜１０５中にあるため、シリコン
基板１０１の部分に到達する砒素イオンは２桁近く低い
値となる（第４図（Ｃ）図示）。この後、窒化シリコン
パターン１０２を耐酸化性マスクとして１０００℃のウ
ェット雰囲気中で熱酸化処理することにより、露出した
シリコン基板１０１に例えば厚さ６０００人のフィール
ド酸化１１１０６を形成した。この時、先にイオン注入
された砒素が活性化されて素子領域と接する前記エツチ
ング部１０３の斜面部１０４ｂには、前述の如く砒素の
イオン注入量が少ないため、該エツチング部１０３の平
坦部１０４ａに形成された２Ｘ １０” ｃｔｎ”程度
のｎ４″型拡散層１０８より濃度が低いｌＸ１０１６ｃ
ＩＲ”のｎ型拡散１１０７が形成された。こうしたｎ＋
型型数散層１０８ｎ型拡散層１０７とにより前記フィー
ルド酸化膜１０６下の基板１０１表面に反転防止層１０
９が作製された（第１図（ｄ）図示）。
。従って、イオン注入された砒素イオンは、エツチング
部１０３の平坦部１０４ａに対しては、はとんどがシリ
コン基板１０１の部分に到達するが、斜面部１０４ｂで
はピーク値が８１０２膜１０５中にあるため、シリコン
基板１０１の部分に到達する砒素イオンは２桁近く低い
値となる（第４図（Ｃ）図示）。この後、窒化シリコン
パターン１０２を耐酸化性マスクとして１０００℃のウ
ェット雰囲気中で熱酸化処理することにより、露出した
シリコン基板１０１に例えば厚さ６０００人のフィール
ド酸化１１１０６を形成した。この時、先にイオン注入
された砒素が活性化されて素子領域と接する前記エツチ
ング部１０３の斜面部１０４ｂには、前述の如く砒素の
イオン注入量が少ないため、該エツチング部１０３の平
坦部１０４ａに形成された２Ｘ １０” ｃｔｎ”程度
のｎ４″型拡散層１０８より濃度が低いｌＸ１０１６ｃ
ＩＲ”のｎ型拡散１１０７が形成された。こうしたｎ＋
型型数散層１０８ｎ型拡散層１０７とにより前記フィー
ルド酸化膜１０６下の基板１０１表面に反転防止層１０
９が作製された（第１図（ｄ）図示）。
次いで、窒化シリコンパターン１０２及びバッファ酸化
膜を除去した後、ドライ酸素雰囲気中で熱酸化処理を行
なってシリコン基板１０１の島状領域（素子領域）表面
に厚さ２００人の熱酸化膜１１０を成長した（第４図（
ｅ）図示）。
膜を除去した後、ドライ酸素雰囲気中で熱酸化処理を行
なってシリコン基板１０１の島状領域（素子領域）表面
に厚さ２００人の熱酸化膜１１０を成長した（第４図（
ｅ）図示）。
次いで、全面にＣＶＤ法により厚さ３０００人のリンド
ープド多結晶シリコン膜を堆積した後、該多結晶シリコ
ン膜をバターニングしてフローティングゲート電極１１
１を形成した。この時、フローテインクゲート電極１１
１の直下以外の熱酸化ｌ１１１１１０は薄いため、通常
エツチングの際に除去される。つづいて、フィールド酸
化膜１０６及びフローティングケート電極１１１をマス
クとしてｐ型不純物、例えばボロンをｌＸｌ０”Ｃｍ４
のドーズ量、４０ＭＶの打込みエネルギーでイオン注入
した（第１図（ｆ）図示）。つづいて、適当な熱処理或
いはランプアニールを施してイオン注入された砒素を活
性化して、ｐ＋型のソース、ドレイン領域１１２．１１
３を形成した（第１図（Ｇ）図示）。
ープド多結晶シリコン膜を堆積した後、該多結晶シリコ
ン膜をバターニングしてフローティングゲート電極１１
１を形成した。この時、フローテインクゲート電極１１
１の直下以外の熱酸化ｌ１１１１１０は薄いため、通常
エツチングの際に除去される。つづいて、フィールド酸
化膜１０６及びフローティングケート電極１１１をマス
クとしてｐ型不純物、例えばボロンをｌＸｌ０”Ｃｍ４
のドーズ量、４０ＭＶの打込みエネルギーでイオン注入
した（第１図（ｆ）図示）。つづいて、適当な熱処理或
いはランプアニールを施してイオン注入された砒素を活
性化して、ｐ＋型のソース、ドレイン領域１１２．１１
３を形成した（第１図（Ｇ）図示）。
次いで、７０−ティングゲート電極１１１上に薄い酸化
膜１１４を介してリンドープド多結晶シリコンからなる
コントロールゲート電極１１５を形成した。つづいて、
全面に層間絶縁膜としてのＣＶＤ−８ｉ０２膜１１６を
堆積した後、コンタクトホールの開孔、Ａ２膜の蒸着、
該へ２膜のパターニングにより前記ソース、ドレイン領
域１１’ ２、’１１３お。ッ３．．□−７．
−６工□ア、えソースＡ多電極１１７、ドレインＡｆｉ
電極１１８を形成してｐヂ１７ンネル型ＥＰＲＯＭを製
造した（第４図（ｈ）図示）。
膜１１４を介してリンドープド多結晶シリコンからなる
コントロールゲート電極１１５を形成した。つづいて、
全面に層間絶縁膜としてのＣＶＤ−８ｉ０２膜１１６を
堆積した後、コンタクトホールの開孔、Ａ２膜の蒸着、
該へ２膜のパターニングにより前記ソース、ドレイン領
域１１’ ２、’１１３お。ッ３．．□−７．
−６工□ア、えソースＡ多電極１１７、ドレインＡｆｉ
電極１１８を形成してｐヂ１７ンネル型ＥＰＲＯＭを製
造した（第４図（ｈ）図示）。
しかして、本発明によれば、ソース、ドレイン領域１１
２．１１３と接する反転防止層１０９の部分は比較的濃
度の低いｎ型拡散層１０７になっているため、それらｐ
１型ソース、ドレイン領域１１２．１１３とｎ型拡散層
１０７との間に形成されるｐｎ接合の逆方向耐圧を著し
く向上できる。
２．１１３と接する反転防止層１０９の部分は比較的濃
度の低いｎ型拡散層１０７になっているため、それらｐ
１型ソース、ドレイン領域１１２．１１３とｎ型拡散層
１０７との間に形成されるｐｎ接合の逆方向耐圧を著し
く向上できる。
その結果、ドレイン領域１１３に印加される２０膜程度
以上の電圧を充分に保持しうるＥＰＲＯＭを実現できる
。
以上の電圧を充分に保持しうるＥＰＲＯＭを実現できる
。
また、第１図（ａ）〜（Ｃ）に示すように素子領域の周
辺のシリコン基板１０１を異方性エツチングすることに
より、断面が逆台形状のエツチング部１０３を形成する
と共に、素子領域周辺に斜面部１０４ｂを形成し、前面
をほぼ均一な薄膜（Ｓ ｉ ０２膜１０５）を被覆した
後、イオン注入時における平坦部１０４ａと斜面部１０
４ｂの実効厚の差を利用して砒素のイオン注入を行なう
ことにより、素子領域の周辺に低濃度のｎ型拡散層１０
７、それ以外のフィールド酸化膜１０６の下部分に高濃
度のｎ＋型型数散層１０８形成している。イオン注入の
際、前面をほぼ均一な厚さで被覆している薄膜（ＳｉＯ
２膜）１０５を省略して斜面部と平坦部との傾斜角の差
のみを利用して同様に濃度差を得る方法も考えられる。
辺のシリコン基板１０１を異方性エツチングすることに
より、断面が逆台形状のエツチング部１０３を形成する
と共に、素子領域周辺に斜面部１０４ｂを形成し、前面
をほぼ均一な薄膜（Ｓ ｉ ０２膜１０５）を被覆した
後、イオン注入時における平坦部１０４ａと斜面部１０
４ｂの実効厚の差を利用して砒素のイオン注入を行なう
ことにより、素子領域の周辺に低濃度のｎ型拡散層１０
７、それ以外のフィールド酸化膜１０６の下部分に高濃
度のｎ＋型型数散層１０８形成している。イオン注入の
際、前面をほぼ均一な厚さで被覆している薄膜（ＳｉＯ
２膜）１０５を省略して斜面部と平坦部との傾斜角の差
のみを利用して同様に濃度差を得る方法も考えられる。
しかしながら、実際にそのような方法で斜面部と平坦部
との間の濃度差を得ようとすると、斜面部を非常に大き
な傾斜角とする必要が生じる。例えば、濃度比を１／１
０にしようとすれば、約８４°、１／１００にしようと
すれば約８９°の傾斜角を必要とする。かかる急俊な斜
面部を制御性よく形成することは困難を伴うばかりか、
その後の工程で該斜面部を酸化処理してフィールド酸化
膜を形成した場合、斜面部と平坦部との境界部分に発生
するストレスが増加し、その部分に結晶欠陥が発生して
リーク電流を増加させる等のデバイス性能を著しく悪化
させる原因となる。この他、フィールド酸化膜の成長時
の横方向への食込みが大きくなり、高集積化の妨げとな
る。これに対し、本発明ではイオン注入前に薄膜（Ｓ
ｉ ０２膜）１０５を前面にほぼ均一に被覆することに
より、斜面部１０４ｂと平坦部１０４ａとのなす角度を
せいぜい６０°に抑えることができ、フィールド酸化膜
の形成時に起きる上述した様々な問題を解消できる。
との間の濃度差を得ようとすると、斜面部を非常に大き
な傾斜角とする必要が生じる。例えば、濃度比を１／１
０にしようとすれば、約８４°、１／１００にしようと
すれば約８９°の傾斜角を必要とする。かかる急俊な斜
面部を制御性よく形成することは困難を伴うばかりか、
その後の工程で該斜面部を酸化処理してフィールド酸化
膜を形成した場合、斜面部と平坦部との境界部分に発生
するストレスが増加し、その部分に結晶欠陥が発生して
リーク電流を増加させる等のデバイス性能を著しく悪化
させる原因となる。この他、フィールド酸化膜の成長時
の横方向への食込みが大きくなり、高集積化の妨げとな
る。これに対し、本発明ではイオン注入前に薄膜（Ｓ
ｉ ０２膜）１０５を前面にほぼ均一に被覆することに
より、斜面部１０４ｂと平坦部１０４ａとのなす角度を
せいぜい６０°に抑えることができ、フィールド酸化膜
の形成時に起きる上述した様々な問題を解消できる。
なお、本発明は上記実施例の如きＥＰＲＯＭセルの製造
のみに限らず、第２図に示すようなグー・上電極１１９
を有するｐ・チャンネルＭＯＳトラン−ラスタにも同様
に製造できる。かかるＭＯＳトランジスタは、実施例で
説明したＥＰＲＯＭセルを製造する際、周辺回路として
必要なものであり、ＥＰＲＯＭセルの製造工程で同時に
製造されるものである。但し、かかる構造のＭＯＳトラ
ンジスタは単独でも高電圧印加を必要とする回路に応用
できる。
のみに限らず、第２図に示すようなグー・上電極１１９
を有するｐ・チャンネルＭＯＳトラン−ラスタにも同様
に製造できる。かかるＭＯＳトランジスタは、実施例で
説明したＥＰＲＯＭセルを製造する際、周辺回路として
必要なものであり、ＥＰＲＯＭセルの製造工程で同時に
製造されるものである。但し、かかる構造のＭＯＳトラ
ンジスタは単独でも高電圧印加を必要とする回路に応用
できる。
また、本発明は第３図に示すように、前述したＥＰＲＯ
ＭセルやＭＯＳトランジスタに印加される高電圧を導く
ｐ＋＋拡散配線層１２０にも同様に適用できる。こうし
た構造においても、実施例と同様にフィールド策か膜１
０６したの反転防止層１０９を構成する斜面部のｎ型拡
散層１０８により、前記ｐ＋＋拡散配線層１２０と反転
防止層１０９との間のｐｎ接合の逆方向耐圧を向上でき
る。
ＭセルやＭＯＳトランジスタに印加される高電圧を導く
ｐ＋＋拡散配線層１２０にも同様に適用できる。こうし
た構造においても、実施例と同様にフィールド策か膜１
０６したの反転防止層１０９を構成する斜面部のｎ型拡
散層１０８により、前記ｐ＋＋拡散配線層１２０と反転
防止層１０９との間のｐｎ接合の逆方向耐圧を向上でき
る。
上記実施例では、斜面部へのイオン注入量を低減するた
めの被膜としてＣＶＤ法にょるＳ ｔ ０２膜を用いた
が、５ｉＱ２膜の代わりに他の物質、例えばＳＩ３Ｎ４
膜を用いてもよい。また、直接酸化や直接窒化による酸
化膜、窒化膜を利用してもよい。
めの被膜としてＣＶＤ法にょるＳ ｔ ０２膜を用いた
が、５ｉＱ２膜の代わりに他の物質、例えばＳＩ３Ｎ４
膜を用いてもよい。また、直接酸化や直接窒化による酸
化膜、窒化膜を利用してもよい。
上記実施例では、基板としてｎ型シリコン基板を用いた
が、ｎ型シリコン基板を用いてもよいし、シリコンのみ
ならずＧｅ、ＧａＡｓ等の化合物半導体基板を利用して
もよい。
が、ｎ型シリコン基板を用いてもよいし、シリコンのみ
ならずＧｅ、ＧａＡｓ等の化合物半導体基板を利用して
もよい。
以上詳述した如く、本発明によれば半８１体基板に形成
される素子領域の面積増大を招くことなく、少ない工程
により、ドレイン領域と反転防止層の４ 間の
逆方向耐圧の向上でき、ひいては高信頼性、高集積化を
達成した半導体装置の製造方法を提供できるものである
。
される素子領域の面積増大を招くことなく、少ない工程
により、ドレイン領域と反転防止層の４ 間の
逆方向耐圧の向上でき、ひいては高信頼性、高集積化を
達成した半導体装置の製造方法を提供できるものである
。
第１図（ａ ） ” （ｈ ）は本発明の実施例におけ
るＥＰＲＯＭセルの製造工程を示す断面図、第２図及び
第３図は、夫々本発明の他の実施例を示す断面図、第４
図乃至第６図は、夫々従来のＥＰＲＯＭセルを示す断面
図である。 １０１・・・ｎ型シリコン基板、１０３・・・エツチン
グ部、１０４ａ・・・平坦部、１０４ｂ・・・斜面部、
１０５・・・ＳｉＯ２膜（薄ｌり、１０６・・・フィー
ルド酸化膜、１０７・・・ｎ型拡散層、１０８・・・ｎ
＋型型数散層１０９・・・反転防止層、１１０・・・熱
酸化膜（ゲート酸化ＩＩ！＞、１１１・・・フローティ
ングゲート電極、１１２・・・ソース領域、１１３・・
・ドレイン領域、１１５・・・コントロールゲート電極
、１１７．１１８・・・Ａρ電極、１１９・・・ゲート
電極、１２０・・・ｐ＋＋拡散配線層。 出願人代理人 弁理士 鈴江武彦 第１図 第１図 ＣＤ Ｐ− Ｑ ０ ぃ 。 藪 派
るＥＰＲＯＭセルの製造工程を示す断面図、第２図及び
第３図は、夫々本発明の他の実施例を示す断面図、第４
図乃至第６図は、夫々従来のＥＰＲＯＭセルを示す断面
図である。 １０１・・・ｎ型シリコン基板、１０３・・・エツチン
グ部、１０４ａ・・・平坦部、１０４ｂ・・・斜面部、
１０５・・・ＳｉＯ２膜（薄ｌり、１０６・・・フィー
ルド酸化膜、１０７・・・ｎ型拡散層、１０８・・・ｎ
＋型型数散層１０９・・・反転防止層、１１０・・・熱
酸化膜（ゲート酸化ＩＩ！＞、１１１・・・フローティ
ングゲート電極、１１２・・・ソース領域、１１３・・
・ドレイン領域、１１５・・・コントロールゲート電極
、１１７．１１８・・・Ａρ電極、１１９・・・ゲート
電極、１２０・・・ｐ＋＋拡散配線層。 出願人代理人 弁理士 鈴江武彦 第１図 第１図 ＣＤ Ｐ− Ｑ ０ ぃ 。 藪 派
Claims (1)
- 一導電型の半導体基板の表面に耐酸化性膜パターンを形
成する工程と、前記耐酸化性膜パターンをマスクとして
異方性エッチング法により前記基板表面を選択的にエッ
チングすることにより、該パターンの周囲に斜面を有す
る断面逆台形状のエッチング部を形成する工程と、全面
にほぼ一様な厚さの被膜を形成した後、前記基板と同一
導電型の不純物を前記被膜を通して前記基板表面の少な
くとも一部にイオン注入して基板と同一導電型の反転防
止層を形成する工程とを具備したことを特徴とする半導
体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59124687A JPS614240A (ja) | 1984-06-18 | 1984-06-18 | 半導体装置の製造方法 |
| US06/726,399 US4637128A (en) | 1984-06-18 | 1985-04-23 | Method of producing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59124687A JPS614240A (ja) | 1984-06-18 | 1984-06-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS614240A true JPS614240A (ja) | 1986-01-10 |
Family
ID=14891593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59124687A Pending JPS614240A (ja) | 1984-06-18 | 1984-06-18 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4637128A (ja) |
| JP (1) | JPS614240A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244685A (ja) * | 1987-03-30 | 1988-10-12 | Nec Corp | 半導体不揮発性メモリの製造方法 |
| US11557725B2 (en) | 2020-03-10 | 2023-01-17 | Kioxia Corporation | Memory device comprising silicon oxide layer and conductor sharing a dopant |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4909897A (en) * | 1986-06-17 | 1990-03-20 | Plessey Overseas Limited | Local oxidation of silicon process |
| US5091326A (en) * | 1988-03-02 | 1992-02-25 | Advanced Micro Devices, Inc. | EPROM element employing self-aligning process |
| US4925806A (en) * | 1988-03-17 | 1990-05-15 | Northern Telecom Limited | Method for making a doped well in a semiconductor substrate |
| US4959325A (en) * | 1989-02-24 | 1990-09-25 | Micron Technology, Inc. | Reduction of electric field effect in the bird's beak region of a DRAM cell following expansion of active region through local encroachment reduction |
| JPH0766946B2 (ja) * | 1989-03-31 | 1995-07-19 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JPH0783066B2 (ja) * | 1989-08-11 | 1995-09-06 | 株式会社東芝 | 半導体装置の製造方法 |
| US4997785A (en) * | 1989-09-05 | 1991-03-05 | Motorola, Inc. | Shared gate CMOS transistor |
| US5286672A (en) * | 1991-06-28 | 1994-02-15 | Sgs-Thomson Microelectronics, Inc. | Method for forming field oxide regions |
| KR940003070A (ko) * | 1992-07-10 | 1994-02-19 | 문정환 | 반도체소자의 단위소자간 격리방법 |
| US5254495A (en) * | 1993-05-07 | 1993-10-19 | United Microelectronics Corporation | Salicide recessed local oxidation of silicon |
| US5687118A (en) * | 1995-11-14 | 1997-11-11 | Programmable Microelectronics Corporation | PMOS memory cell with hot electron injection programming and tunnelling erasing |
| US5972776A (en) * | 1995-12-22 | 1999-10-26 | Stmicroelectronics, Inc. | Method of forming a planar isolation structure in an integrated circuit |
| US5834360A (en) * | 1996-07-31 | 1998-11-10 | Stmicroelectronics, Inc. | Method of forming an improved planar isolation structure in an integrated circuit |
| US6218271B1 (en) * | 1999-10-08 | 2001-04-17 | United Microelectronics Corp. | Method of forming a landing pad on the drain and source of a MOS transistor |
| JP2001313389A (ja) * | 2000-05-01 | 2001-11-09 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| GB201202128D0 (en) * | 2012-02-08 | 2012-03-21 | Univ Leeds | Novel material |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4268951A (en) * | 1978-11-13 | 1981-05-26 | Rockwell International Corporation | Submicron semiconductor devices |
| US4402761A (en) * | 1978-12-15 | 1983-09-06 | Raytheon Company | Method of making self-aligned gate MOS device having small channel lengths |
| JPS5694732A (en) * | 1979-12-28 | 1981-07-31 | Fujitsu Ltd | Semiconductor substrate |
| US4472874A (en) * | 1981-06-10 | 1984-09-25 | Tokyo Shibaura Denki Kabushiki Kaisha | Method of forming planar isolation regions having field inversion regions |
| US4486943A (en) * | 1981-12-16 | 1984-12-11 | Inmos Corporation | Zero drain overlap and self aligned contact method for MOS devices |
| FR2529714A1 (fr) * | 1982-07-01 | 1984-01-06 | Commissariat Energie Atomique | Procede de realisation de l'oxyde de champ d'un circuit integre |
| US4444605A (en) * | 1982-08-27 | 1984-04-24 | Texas Instruments Incorporated | Planar field oxide for semiconductor devices |
| US4453306A (en) * | 1983-05-27 | 1984-06-12 | At&T Bell Laboratories | Fabrication of FETs |
-
1984
- 1984-06-18 JP JP59124687A patent/JPS614240A/ja active Pending
-
1985
- 1985-04-23 US US06/726,399 patent/US4637128A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244685A (ja) * | 1987-03-30 | 1988-10-12 | Nec Corp | 半導体不揮発性メモリの製造方法 |
| US11557725B2 (en) | 2020-03-10 | 2023-01-17 | Kioxia Corporation | Memory device comprising silicon oxide layer and conductor sharing a dopant |
Also Published As
| Publication number | Publication date |
|---|---|
| US4637128A (en) | 1987-01-20 |
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