JPH11145457A - 縦型電界効果トランジスタ - Google Patents
縦型電界効果トランジスタInfo
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- JPH11145457A JPH11145457A JP9306085A JP30608597A JPH11145457A JP H11145457 A JPH11145457 A JP H11145457A JP 9306085 A JP9306085 A JP 9306085A JP 30608597 A JP30608597 A JP 30608597A JP H11145457 A JPH11145457 A JP H11145457A
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- 230000005669 field effect Effects 0.000 title claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 18
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 18
- 239000010703 silicon Substances 0.000 claims abstract description 18
- 239000012535 impurity Substances 0.000 claims abstract description 16
- 150000002500 ions Chemical class 0.000 claims abstract description 8
- 238000004519 manufacturing process Methods 0.000 claims description 14
- 238000005468 ion implantation Methods 0.000 claims description 13
- 238000010438 heat treatment Methods 0.000 claims description 11
- 230000001133 acceleration Effects 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 7
- 238000000137 annealing Methods 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 19
- 229920005591 polysilicon Polymers 0.000 description 19
- 238000005530 etching Methods 0.000 description 9
- 235000012431 wafers Nutrition 0.000 description 8
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000005465 channeling Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】 （修正有）
【課題】 Ｕ溝トレンチを有する縦型電界効果トランジ
スタにおいて、ゲートカットオフ電圧のばらつきを低減
し、短チャネル効果による耐圧不良を防止する。 【解決手段】 Ｎ+型のシリコン基板１と、その上に形
成されたＮエピタキシャル層２と、このエピタキシャル
層の表面にＰ型不純物をイオン注入して形成されたＰベ
ース領域５と、このベース領域内にその深さよりも浅く
形成されたＮ+ソース領域６と、エピタキシャル層２に
貫通到達するトレンチの底面及び側面を被覆するゲート
酸化膜３を介してトレンチを埋めるゲート電極４とを有
する。そして、ベース領域５における深さ方向の最も不
純物濃度が高い位置がソース領域６との接合界面から
０．１μｍ以上深い位置にある。
スタにおいて、ゲートカットオフ電圧のばらつきを低減
し、短チャネル効果による耐圧不良を防止する。 【解決手段】 Ｎ+型のシリコン基板１と、その上に形
成されたＮエピタキシャル層２と、このエピタキシャル
層の表面にＰ型不純物をイオン注入して形成されたＰベ
ース領域５と、このベース領域内にその深さよりも浅く
形成されたＮ+ソース領域６と、エピタキシャル層２に
貫通到達するトレンチの底面及び側面を被覆するゲート
酸化膜３を介してトレンチを埋めるゲート電極４とを有
する。そして、ベース領域５における深さ方向の最も不
純物濃度が高い位置がソース領域６との接合界面から
０．１μｍ以上深い位置にある。
Description
【０００１】
【発明の属する技術分野】本発明は縦型電界効果トラン
ジスタ及びその製造方法に関する。
ジスタ及びその製造方法に関する。
【０００２】
【従来の技術】図７は従来の電界効果トランジスタの製
造方法を工程順に示す断面図である。図７（ａ）に示す
ように、不純物濃度が２×１０19ｃｍ-3のＮ+型半導体
基板１上に不純物濃度が１０16ｃｍ-3程度で厚さが５μ
ｍ程度のＮ型エピタクシャル層２を有する基板を使用
し、このエピタキシャル層２上にＣＶＤ酸化膜１０を成
長した後、フォトリソグラフィー技術によって酸化膜１
０を選択的にエッチングし、フォトリソグラフィに使用
したレジストを除去した後に、シリコンＮ型エピタキシ
ャル層２を選択的にエッチングし、トレンチ１１を形成
する。
造方法を工程順に示す断面図である。図７（ａ）に示す
ように、不純物濃度が２×１０19ｃｍ-3のＮ+型半導体
基板１上に不純物濃度が１０16ｃｍ-3程度で厚さが５μ
ｍ程度のＮ型エピタクシャル層２を有する基板を使用
し、このエピタキシャル層２上にＣＶＤ酸化膜１０を成
長した後、フォトリソグラフィー技術によって酸化膜１
０を選択的にエッチングし、フォトリソグラフィに使用
したレジストを除去した後に、シリコンＮ型エピタキシ
ャル層２を選択的にエッチングし、トレンチ１１を形成
する。
【０００３】図７（ｂ）に示すように、ＣＶＤ酸化膜１
０を除去した後、トレンチ１１の底面及び側面にゲート
酸化膜３を形成し、更にポリシリコン膜４を約５０００
〜１０００オングストロームの厚さでウェハ全面に成長
させた後、これをエッチングバックしてトレンチ１１内
にポリリシコン膜４を残存させ、ゲート電極を形成す
る。
０を除去した後、トレンチ１１の底面及び側面にゲート
酸化膜３を形成し、更にポリシリコン膜４を約５０００
〜１０００オングストロームの厚さでウェハ全面に成長
させた後、これをエッチングバックしてトレンチ１１内
にポリリシコン膜４を残存させ、ゲート電極を形成す
る。
【０００４】次に、図７（ｃ）に示すように、11Ｂ+イ
オンを使用し、加速電圧５０〜１００ＫｅＶ、ドーズ量
１〜５×１０13ｃｍ-2でイオン注入を行い、その後、１
１４０℃に１０〜３０分間加熱する熱処理を行い、Ｐ型
ベース領域５を形成する。
オンを使用し、加速電圧５０〜１００ＫｅＶ、ドーズ量
１〜５×１０13ｃｍ-2でイオン注入を行い、その後、１
１４０℃に１０〜３０分間加熱する熱処理を行い、Ｐ型
ベース領域５を形成する。
【０００５】次に、75Ａｓ+イオンを用い、加速電圧３
０〜７０ＫｅＶ、ドーズ量５×１０1 5〜１×１０16ｃｍ
-2でイオン注入を行い、その後、１０００℃３０〜６０
分の熱処理を行い、Ｎ+ソース領域６をゲート電極の周
囲のベース領域表面に選択的に形成する。
０〜７０ＫｅＶ、ドーズ量５×１０1 5〜１×１０16ｃｍ
-2でイオン注入を行い、その後、１０００℃３０〜６０
分の熱処理を行い、Ｎ+ソース領域６をゲート電極の周
囲のベース領域表面に選択的に形成する。
【０００６】その後、図７（ｄ）に示すように、約５０
００〜８０００オングストロームの厚さのＢＰＳＧ７膜
を成長させ、コンタクト部を開孔し、表面にアルミニウ
ムを被着し、ソース電極８とし、裏面にＡｕ系の金属を
被着してドレイン電極９とする。
００〜８０００オングストロームの厚さのＢＰＳＧ７膜
を成長させ、コンタクト部を開孔し、表面にアルミニウ
ムを被着し、ソース電極８とし、裏面にＡｕ系の金属を
被着してドレイン電極９とする。
【０００７】
【発明が解決しようとする課題】しかしながら、この従
来の縦型電界効果トランジスタの製造方法においては、
以下に示す問題点がある。先ず、第１に、エッチングバ
ック時にトレンチ内のポリシリコン膜の表面がエッチン
グされ過ぎてその表面位置がトレンチの上端よりも下方
に位置するというポリシリコン膜のおちこみが生じ（図
３（ａ）参照）、この落ち込み量がばらつくことによ
り、拡散層のできばえがばらつくため、ウェーハ面内、
ウェーハ間、ロット間でのゲートカットオフ電圧ＶＧＳ
（ｏｆｆ）のばらつきが大きくなる。
来の縦型電界効果トランジスタの製造方法においては、
以下に示す問題点がある。先ず、第１に、エッチングバ
ック時にトレンチ内のポリシリコン膜の表面がエッチン
グされ過ぎてその表面位置がトレンチの上端よりも下方
に位置するというポリシリコン膜のおちこみが生じ（図
３（ａ）参照）、この落ち込み量がばらつくことによ
り、拡散層のできばえがばらつくため、ウェーハ面内、
ウェーハ間、ロット間でのゲートカットオフ電圧ＶＧＳ
（ｏｆｆ）のばらつきが大きくなる。
【０００８】第２に、エッチングバック時のポリシリコ
ン膜の落ち込み量のばらつきにより、短チャネル効果が
生じるため、ウェーハ面内、ウェーハ間、ロット間での
ソース・ドレイン間耐圧不良が生じる。
ン膜の落ち込み量のばらつきにより、短チャネル効果が
生じるため、ウェーハ面内、ウェーハ間、ロット間での
ソース・ドレイン間耐圧不良が生じる。
【０００９】本発明はかかる問題点に鑑みてなされたも
のであって、Ｕ溝トレンチを有する縦型電界効果トラン
ジスタにおいて、ゲートカットオフ電圧ＶＧＳ（ｏｆ
ｆ）等のばらつきを低減し、短チャネル効果による耐圧
不良を防止することができる縦型電界効果トランジスタ
及びその製造方法を提供することを目的とする。
のであって、Ｕ溝トレンチを有する縦型電界効果トラン
ジスタにおいて、ゲートカットオフ電圧ＶＧＳ（ｏｆ
ｆ）等のばらつきを低減し、短チャネル効果による耐圧
不良を防止することができる縦型電界効果トランジスタ
及びその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明に係る縦型電界効
果トランジスタは、一導電型のシリコン基板と、このシ
リコン基板上に形成された一導電型のエピタキシャル層
と、このエピタキシャル層の表面に形成された逆導電型
のベース領域と、このベース領域内にその深さよりも浅
く形成された一導電型のソース領域と、前記ベース領域
及びソース領域を貫通し、前記エピタキシャル層又はシ
リコン基板中に底面を有するトレンチと、このトレンチ
の底面及び側面を被覆するゲート絶縁膜と、このゲート
絶縁膜を介して前記トレンチを埋めるゲート電極とを有
し、前記ベース領域における深さ方向の最も不純物濃度
が高い位置が前記ベース領域とソース領域との接合界面
から０．１μｍ以上深い位置にあることを特徴とする。
果トランジスタは、一導電型のシリコン基板と、このシ
リコン基板上に形成された一導電型のエピタキシャル層
と、このエピタキシャル層の表面に形成された逆導電型
のベース領域と、このベース領域内にその深さよりも浅
く形成された一導電型のソース領域と、前記ベース領域
及びソース領域を貫通し、前記エピタキシャル層又はシ
リコン基板中に底面を有するトレンチと、このトレンチ
の底面及び側面を被覆するゲート絶縁膜と、このゲート
絶縁膜を介して前記トレンチを埋めるゲート電極とを有
し、前記ベース領域における深さ方向の最も不純物濃度
が高い位置が前記ベース領域とソース領域との接合界面
から０．１μｍ以上深い位置にあることを特徴とする。
【００１１】この縦型電界効果トランジスタにおいて、
前記エポタキシャル層は前記シリコン基板よりも低濃度
であり、更に前記ゲート電極の上面に形成された絶縁膜
と、この絶縁膜に被覆されていない部分の前記ソース領
域に接触するように、前記ベース領域上に形成されたソ
ース電極とを有し、前記シリコン基板の裏面に形成され
たドレイン電極を有するように構成することができる。
前記エポタキシャル層は前記シリコン基板よりも低濃度
であり、更に前記ゲート電極の上面に形成された絶縁膜
と、この絶縁膜に被覆されていない部分の前記ソース領
域に接触するように、前記ベース領域上に形成されたソ
ース電極とを有し、前記シリコン基板の裏面に形成され
たドレイン電極を有するように構成することができる。
【００１２】本発明に係る縦型電界効果トランジスタの
製造方法は、一導電型シリコン基板の上に一導電型エピ
タキシャル層が形成された基板に対し、トレンチを形成
した後、このトレンチの底面及び側面にゲート酸化膜を
形成し、このゲート酸化膜を介して前記トレンチを埋め
込むゲート電極を形成する工程と、前記エピタキシャル
層に逆導電型不純物を高エネルギイオン注入により注入
し、その後、急速焼鈍することにより逆導電型のベース
領域を形成する工程と、前記ベース領域の表面における
前記ゲート電極の周囲にソース領域を形成する工程と、
を有することを特徴とする。このベース領域の形成と、
ソース領域の形成は工程順序が逆でも良い。
製造方法は、一導電型シリコン基板の上に一導電型エピ
タキシャル層が形成された基板に対し、トレンチを形成
した後、このトレンチの底面及び側面にゲート酸化膜を
形成し、このゲート酸化膜を介して前記トレンチを埋め
込むゲート電極を形成する工程と、前記エピタキシャル
層に逆導電型不純物を高エネルギイオン注入により注入
し、その後、急速焼鈍することにより逆導電型のベース
領域を形成する工程と、前記ベース領域の表面における
前記ゲート電極の周囲にソース領域を形成する工程と、
を有することを特徴とする。このベース領域の形成と、
ソース領域の形成は工程順序が逆でも良い。
【００１３】この縦型電界効果トランジスタの製造方法
において、前記ゲート電極上に絶縁膜を局部的に形成す
る工程と、前記絶縁膜及び前記ベース領域上にソース領
域に接触するソース電極を形成する工程とを有し、更
に、前記ベース領域は11Ｂ+イオンを加速電圧３００乃
至７００ｋｅＶ、ドーズ量１×１０13乃至５×１０13ｃ
ｍ-2の条件でイオン注入した後、１０００乃至１１００
℃に１０乃至６０秒加熱する条件で短時間加熱により形
成するように構成することができる。
において、前記ゲート電極上に絶縁膜を局部的に形成す
る工程と、前記絶縁膜及び前記ベース領域上にソース領
域に接触するソース電極を形成する工程とを有し、更
に、前記ベース領域は11Ｂ+イオンを加速電圧３００乃
至７００ｋｅＶ、ドーズ量１×１０13乃至５×１０13ｃ
ｍ-2の条件でイオン注入した後、１０００乃至１１００
℃に１０乃至６０秒加熱する条件で短時間加熱により形
成するように構成することができる。
【００１４】本発明においては、Ｕ溝からなるトレンチ
を有する縦型電界効果トランジスタにおいて、前記トレ
ンチに沿ってベース領域の深さ方向の不純物濃度が最も
高い位置がベース領域とソース領域との接合界面から
０．１μｍ以上深いところに位置するようにベース領域
の不純物濃度分を制御する。
を有する縦型電界効果トランジスタにおいて、前記トレ
ンチに沿ってベース領域の深さ方向の不純物濃度が最も
高い位置がベース領域とソース領域との接合界面から
０．１μｍ以上深いところに位置するようにベース領域
の不純物濃度分を制御する。
【００１５】このように、トレンチに沿ったベース領域
の不純物濃度が最も高い位置がベース領域とソース領域
との接合界面から０．１μｍ以上深いところに位置する
ため、エッチングバックのばらつきによって生じるポリ
シリコンの落ち込みにより、ソース領域がゲート電極の
近傍で深く形成されても、ゲートカットオフ電圧ＶＧＳ
（ｏｆｆ）はばらつかず、短チャネル効果も生じない。
従って、トランジスタの耐圧不良が防止される。
の不純物濃度が最も高い位置がベース領域とソース領域
との接合界面から０．１μｍ以上深いところに位置する
ため、エッチングバックのばらつきによって生じるポリ
シリコンの落ち込みにより、ソース領域がゲート電極の
近傍で深く形成されても、ゲートカットオフ電圧ＶＧＳ
（ｏｆｆ）はばらつかず、短チャネル効果も生じない。
従って、トランジスタの耐圧不良が防止される。
【００１６】
【発明の実施の形態】以下、本発明の実施例に係る縦型
電界効果トランジスタについて、添付の図面を参照して
具体的に説明する。図１（ａ）は本発明の実施例に係る
縦型電界効果トランジスタを示す断面図、図（ｂ）はそ
の平面図である。本実施例においては、Ｎ+型シリコン
半導体基板１上にＮ型エピタキシャル層２を有するウエ
ハを使用し、このウェハの主面上に５μｍ程度のユニッ
トセルが構成されている。
電界効果トランジスタについて、添付の図面を参照して
具体的に説明する。図１（ａ）は本発明の実施例に係る
縦型電界効果トランジスタを示す断面図、図（ｂ）はそ
の平面図である。本実施例においては、Ｎ+型シリコン
半導体基板１上にＮ型エピタキシャル層２を有するウエ
ハを使用し、このウェハの主面上に５μｍ程度のユニッ
トセルが構成されている。
【００１７】このエピタキシャル層２の表面には、逆導
電型のＰ型ベース領域５が形成されており、このベース
領域５内のその表面に、Ｎ型ソース領域６がベース領域
５よりも浅く形成されている。そして、ベース領域５及
びソース領域６を貫通し、エピタキシャル層２に到達す
る深さのＵ溝上のトレンチが形成され、このトレンチの
底面及び側面がゲート絶縁膜３により被覆されている。
そして、このゲート絶縁膜３を介してリンをドープした
ポリシリコン膜４がトレンチを埋めており、このポリシ
リコン膜４によりゲート電極が構成されている。ゲート
電極の上面には絶縁膜としてＢＰＳＧ膜７が形成されて
おり、このＢＰＳＧ膜７に被覆されていない部分のソー
ス領域６に接触するように、ソース電極８がベース領域
５上に形成されている。シリコン基板１の裏面にはドレ
イン電極９が形成されている。
電型のＰ型ベース領域５が形成されており、このベース
領域５内のその表面に、Ｎ型ソース領域６がベース領域
５よりも浅く形成されている。そして、ベース領域５及
びソース領域６を貫通し、エピタキシャル層２に到達す
る深さのＵ溝上のトレンチが形成され、このトレンチの
底面及び側面がゲート絶縁膜３により被覆されている。
そして、このゲート絶縁膜３を介してリンをドープした
ポリシリコン膜４がトレンチを埋めており、このポリシ
リコン膜４によりゲート電極が構成されている。ゲート
電極の上面には絶縁膜としてＢＰＳＧ膜７が形成されて
おり、このＢＰＳＧ膜７に被覆されていない部分のソー
ス領域６に接触するように、ソース電極８がベース領域
５上に形成されている。シリコン基板１の裏面にはドレ
イン電極９が形成されている。
【００１８】而して、ベース領域５における深さ方向の
最も不純物濃度が高い位置は、ベース領域５とソース領
域６との接合界面から０．１μｍ以上深い位置にある。
最も不純物濃度が高い位置は、ベース領域５とソース領
域６との接合界面から０．１μｍ以上深い位置にある。
【００１９】次に、本実施例の動作について図２
（ａ）、（ｂ）及び図３（ａ）、（ｂ）を参照して説明
する。図２（ａ）は、理想的なエッチングバックを行な
った場合のものであり、トレンチ内のポリシリコン膜の
表面はベース領域６と面一になっている。一方、図３
（ａ）は、ポリシリコン膜４が若干オーバーエッチにな
り、その表面がトレンチ内に落ち込み、ソース領域６が
ゲート電極の近傍で深く形成されている。
（ａ）、（ｂ）及び図３（ａ）、（ｂ）を参照して説明
する。図２（ａ）は、理想的なエッチングバックを行な
った場合のものであり、トレンチ内のポリシリコン膜の
表面はベース領域６と面一になっている。一方、図３
（ａ）は、ポリシリコン膜４が若干オーバーエッチにな
り、その表面がトレンチ内に落ち込み、ソース領域６が
ゲート電極の近傍で深く形成されている。
【００２０】図２（ｂ）及び図３（ｂ）は、各状態のト
ランジスタにおいて、各図のＡ−Ａ′線に沿うキャリア
濃度分布を示す。これらの図に示すように、理想的なエ
ッチングバックの場合及びポリシリコン膜の落ち込みが
あった場合のいずれの場合も、本実施例においては、ソ
ース領域６とベース領域５との接合界面よりも０．１μ
ｍ以上深い位置にＰ型ベース領域の不純物濃度がピーク
となる位置が存在する。このため、この位置は、ポリシ
リコン膜の落ち込みが生じても影響を受けず、このピー
ク濃度位置により決まるゲートカットオフ電圧ＶＧＳ
（ｏｆｆ）は一定である。
ランジスタにおいて、各図のＡ−Ａ′線に沿うキャリア
濃度分布を示す。これらの図に示すように、理想的なエ
ッチングバックの場合及びポリシリコン膜の落ち込みが
あった場合のいずれの場合も、本実施例においては、ソ
ース領域６とベース領域５との接合界面よりも０．１μ
ｍ以上深い位置にＰ型ベース領域の不純物濃度がピーク
となる位置が存在する。このため、この位置は、ポリシ
リコン膜の落ち込みが生じても影響を受けず、このピー
ク濃度位置により決まるゲートカットオフ電圧ＶＧＳ
（ｏｆｆ）は一定である。
【００２１】従って、エッチングバック時にエッチング
量がばらつき、ポリシリコン膜の落ち込みが大きくて
も、ゲートカットオフ電圧ＶＧＳ（ｏｆｆ）は一定とな
り、また短チャネル効果による耐圧劣化等も生じない。
量がばらつき、ポリシリコン膜の落ち込みが大きくて
も、ゲートカットオフ電圧ＶＧＳ（ｏｆｆ）は一定とな
り、また短チャネル効果による耐圧劣化等も生じない。
【００２２】次に、本実施例の縦型電界効果トランジス
タの製造方法について説明する。結晶面（１００）でＡ
ｓが２×１０19ｃｍ-3ドープされたＮ+型半導体基板１
上に、リンが約１×１０16ｃｍ-3ドープされた厚さが約
５μｍのＮ型エピタキシャル層２を有するウエハを使用
する。
タの製造方法について説明する。結晶面（１００）でＡ
ｓが２×１０19ｃｍ-3ドープされたＮ+型半導体基板１
上に、リンが約１×１０16ｃｍ-3ドープされた厚さが約
５μｍのＮ型エピタキシャル層２を有するウエハを使用
する。
【００２３】先ず、図４（ａ）に示すように、約３００
０オングストロームのＣＶＤ酸化膜１０を成長した後、
フォトリソグラフィー技術によってこのレジスト（図示
せず）をパターニング後、このレジストをマスクとして
酸化膜１０をドライエッチングし、トレンチ１１を形成
する。レジスト除去後、酸化膜１０をマスクとして、約
１．５μｍの深さまでＮ型エピタキシャル層２をエッチ
ングする。
０オングストロームのＣＶＤ酸化膜１０を成長した後、
フォトリソグラフィー技術によってこのレジスト（図示
せず）をパターニング後、このレジストをマスクとして
酸化膜１０をドライエッチングし、トレンチ１１を形成
する。レジスト除去後、酸化膜１０をマスクとして、約
１．５μｍの深さまでＮ型エピタキシャル層２をエッチ
ングする。
【００２４】次に、図４（ｂ）に示すように、ＣＶＤ酸
化膜１０をエッチングして除去した後、３００〜１００
０オングストロームの厚さのゲート酸化膜３をトレンチ
１０の底面及び側面上に形成した後、５０００〜１００
００オングストロームの厚さのリンドープしたポリシリ
コン膜４を成長させ、その後、これらの層をエッチング
バックして、トレンチ内にのみゲート酸化膜３及びポリ
シリコン膜４を残存させ、これによりトレンチ内にゲー
ト電極（ポリシリコン膜４）を形成する。
化膜１０をエッチングして除去した後、３００〜１００
０オングストロームの厚さのゲート酸化膜３をトレンチ
１０の底面及び側面上に形成した後、５０００〜１００
００オングストロームの厚さのリンドープしたポリシリ
コン膜４を成長させ、その後、これらの層をエッチング
バックして、トレンチ内にのみゲート酸化膜３及びポリ
シリコン膜４を残存させ、これによりトレンチ内にゲー
ト電極（ポリシリコン膜４）を形成する。
【００２５】その後、図４（ｃ）に示すように、11Ｂ+
を用い、加速電圧３００〜７００ｋｅＶ、ドーズ量１×
１０13〜５×１０13ｃｍ-2の条件でイオン注入を行い、
１０００〜１１００℃に１０秒〜６０秒間加熱し、短時
間熱処理（ＲＴＡ：Rapid thermal anneal）を行い、エ
ピタキシャル層２の表面にＰ型ベース領域５を形成す
る。なお、イオン注入時に、チャネリング防止の酸化膜
を形成しておいてもよい。
を用い、加速電圧３００〜７００ｋｅＶ、ドーズ量１×
１０13〜５×１０13ｃｍ-2の条件でイオン注入を行い、
１０００〜１１００℃に１０秒〜６０秒間加熱し、短時
間熱処理（ＲＴＡ：Rapid thermal anneal）を行い、エ
ピタキシャル層２の表面にＰ型ベース領域５を形成す
る。なお、イオン注入時に、チャネリング防止の酸化膜
を形成しておいてもよい。
【００２６】次に、図５（ａ）に示すように、75Ａｓ+
イオンを用い、不要部分をレジストで被覆した後、この
レジストをマスクとして、加速電圧３０〜７０ｋｅＶ、
ドーズ量５×１０15〜１×１０16ｃｍ-2でイオン注入を
行い、更に上述の条件にてＲＴＡを行い、ゲート電極の
周囲にＮ+ソース領域６を選択的に形成する。
イオンを用い、不要部分をレジストで被覆した後、この
レジストをマスクとして、加速電圧３０〜７０ｋｅＶ、
ドーズ量５×１０15〜１×１０16ｃｍ-2でイオン注入を
行い、更に上述の条件にてＲＴＡを行い、ゲート電極の
周囲にＮ+ソース領域６を選択的に形成する。
【００２７】その後、図５（ｂ）に示すように、約５０
００オングストロームのＢＰＳＧ膜７を成長させ、Ｎ+
ソース領域６の一部とＰ型ベース領域５の一部を開孔
し、アルミニウムを上面にスパッタリング法により形成
してソース電極８を形成し、裏面にＡｕ系のメタルを被
着してドレイン電極９を形成する。
００オングストロームのＢＰＳＧ膜７を成長させ、Ｎ+
ソース領域６の一部とＰ型ベース領域５の一部を開孔
し、アルミニウムを上面にスパッタリング法により形成
してソース電極８を形成し、裏面にＡｕ系のメタルを被
着してドレイン電極９を形成する。
【００２８】前述の条件により、縦型電界効果トランジ
スタを形成した結果、図３（ｅ）に示すように、Ｐベー
ス領域５の深さは約１．２μｍ、Ｎ+ソース領域６深さ
は約０．３μｍであり、Ｐベース領域５のピーク濃度の
深さは、接合界面の深さ約０．３μｍより０．４μｍ深
い約０．７μｍであった。
スタを形成した結果、図３（ｅ）に示すように、Ｐベー
ス領域５の深さは約１．２μｍ、Ｎ+ソース領域６深さ
は約０．３μｍであり、Ｐベース領域５のピーク濃度の
深さは、接合界面の深さ約０．３μｍより０．４μｍ深
い約０．７μｍであった。
【００２９】従って、エッチングバック時にポリシリコ
ン膜の落ち込みがあっても、充分余裕があり、ゲートカ
ットオフ電圧ＶＧＳ（ｏｆｆ）等のばらつきを防止でき
る。
ン膜の落ち込みがあっても、充分余裕があり、ゲートカ
ットオフ電圧ＶＧＳ（ｏｆｆ）等のばらつきを防止でき
る。
【００３０】例えば、従来、ウェハ内のゲートカットオ
フ電圧ＶＧＳ（ｏｆｆ）のばらつきは±０．２０Ｖであ
るのに対して、本実施例ではゲートカットオフ電圧ＶＧ
Ｓ（ｏｆｆ）のばらつきを±０．０５Ｖとすることがで
きる。
フ電圧ＶＧＳ（ｏｆｆ）のばらつきは±０．２０Ｖであ
るのに対して、本実施例ではゲートカットオフ電圧ＶＧ
Ｓ（ｏｆｆ）のばらつきを±０．０５Ｖとすることがで
きる。
【００３１】次に、本発明の第２実施例について説明す
る。ポリシリコン膜を成長させ、その後、エッチングバ
ックを行うまでは、第１の実施例と同一である。次い
で、図６（ａ）に示すように、75Ａｓ+イオンを使用
し、レジストをマスクとして加速電圧３０〜７０ｋｅ
Ｖ、ドーズ量５×１０15〜１×１０16ｃｍ-2でイオン注
入を行い、第１の実施例と同様のＲＴＡ条件にてＮ+ソ
ース領域６を形成する。この場合、通常の熱処理によ
り、１０００℃で３０分程度の熱処理を行ってもよい。
る。ポリシリコン膜を成長させ、その後、エッチングバ
ックを行うまでは、第１の実施例と同一である。次い
で、図６（ａ）に示すように、75Ａｓ+イオンを使用
し、レジストをマスクとして加速電圧３０〜７０ｋｅ
Ｖ、ドーズ量５×１０15〜１×１０16ｃｍ-2でイオン注
入を行い、第１の実施例と同様のＲＴＡ条件にてＮ+ソ
ース領域６を形成する。この場合、通常の熱処理によ
り、１０００℃で３０分程度の熱処理を行ってもよい。
【００３２】次に、図６（ｂ）に示すように、11Ｂ+を
用い、加速電圧３００〜７００ｋｅＶ、ドーズ量１×１
０13〜５×１０13ｃｍ-2の条件でイオン注入を行い、１
０００〜１１００℃に１０〜６０秒間加熱するという条
件でＲＴＡを行い、Ｐベース領域５を形成する。その後
の工程は第１の実施例と同一である。
用い、加速電圧３００〜７００ｋｅＶ、ドーズ量１×１
０13〜５×１０13ｃｍ-2の条件でイオン注入を行い、１
０００〜１１００℃に１０〜６０秒間加熱するという条
件でＲＴＡを行い、Ｐベース領域５を形成する。その後
の工程は第１の実施例と同一である。
【００３３】本第２実施例によれば、Ｐベース領域５を
形成した後に、１０００℃以上の高温熱処理がないた
め、イオン注入後の注入原子の再分布が小さく、Ｐベー
ス領域５のピーク濃度を調整しやすいという利点を有す
る。
形成した後に、１０００℃以上の高温熱処理がないた
め、イオン注入後の注入原子の再分布が小さく、Ｐベー
ス領域５のピーク濃度を調整しやすいという利点を有す
る。
【００３４】
【発明の効果】以上詳述したように、本発明によれば、
ベース領域における不純物濃度が最も高い位置が、ベー
ス領域とソース領域との接合界面よりも０．１μｍ以上
深い位置にあるので、ポリシリコン膜のトレンチ内落ち
込みが大きくなっても、ピーク濃度が深い位置に形成さ
れているため、ゲートカットオフ電圧のばらつきを抑制
することができ、また、短チャネル効果を防止できるの
で、ソース・ドレイン間の耐圧不良を防止することがで
きる。
ベース領域における不純物濃度が最も高い位置が、ベー
ス領域とソース領域との接合界面よりも０．１μｍ以上
深い位置にあるので、ポリシリコン膜のトレンチ内落ち
込みが大きくなっても、ピーク濃度が深い位置に形成さ
れているため、ゲートカットオフ電圧のばらつきを抑制
することができ、また、短チャネル効果を防止できるの
で、ソース・ドレイン間の耐圧不良を防止することがで
きる。
【図１】（ａ）は本発明の実施例に係る縦型電界効果ト
ランジスタを示す断面図、（ｂ）は同じくその平面図で
ある。
ランジスタを示す断面図、（ｂ）は同じくその平面図で
ある。
【図２】（ａ）及び（ｂ）は夫々本実施例の動作を示す
断面図及び不純物濃度プロファイル図である。
断面図及び不純物濃度プロファイル図である。
【図３】同じく、（ａ）及び（ｂ）は夫々本実施例の動
作を示す断面図及び不純物濃度プロファイル図である。
作を示す断面図及び不純物濃度プロファイル図である。
【図４】同じく本発明の第１実施例に係る縦型電界効果
トランジスタの製造方法を工程順に示す断面図である。
トランジスタの製造方法を工程順に示す断面図である。
【図５】同じく本発明の第１実施例に係る縦型電界効果
トランジスタの製造方法を工程順に示す断面図であり、
図４の次の工程を示す。
トランジスタの製造方法を工程順に示す断面図であり、
図４の次の工程を示す。
【図６】本発明の第２実施例に係る縦型電界効果トラン
ジスタの製造方法を工程順に示す断面図である。
ジスタの製造方法を工程順に示す断面図である。
【図７】従来の縦型電界効果トランジスタの製造方法を
工程順に示す断面図である。
工程順に示す断面図である。
１；Ｎ+型半導体基板 ２；Ｎ型エピタキシャル層 ３；ゲート酸化膜 ４；ポリシリコン膜 ５；Ｐベース領域 ６；Ｎ+ソース領域 ７；ＢＰＳＧ膜 ８；ソース電極 ９；ドレイン電極
Claims (8)
- 【請求項１】 一導電型のシリコン基板と、このシリコ
ン基板上に形成された一導電型のエピタキシャル層と、
このエピタキシャル層の表面に形成された逆導電型のベ
ース領域と、このベース領域内にその深さよりも浅く形
成された一導電型のソース領域と、前記ベース領域及び
ソース領域を貫通し、前記エピタキシャル層又はシリコ
ン基板中に底面を有するトレンチと、このトレンチの底
面及び側面を被覆するゲート絶縁膜と、このゲート絶縁
膜を介して前記トレンチを埋めるゲート電極とを有し、
前記ベース領域における深さ方向の最も不純物濃度が高
い位置が前記ベース領域とソース領域との接合界面から
０．１μｍ以上深い位置にあることを特徴とする縦型電
界効果トランジスタ。 - 【請求項２】 前記エピタキシャル層は前記シリコン基
板よりも低濃度であることを特徴とする請求項１に記載
の縦型電界効果トランジスタ。 - 【請求項３】 前記ゲート電極の上面に形成された絶縁
膜と、この絶縁膜に被覆されていない部分の前記ソース
領域に接触するように、前記ベース領域上に形成された
ソース電極とを有することを特徴とする請求項１又は２
に記載の縦型電界効果トランジスタ。 - 【請求項４】 前記シリコン基板の裏面に形成されたド
レイン電極を有することを特徴とする請求項１乃至３の
いずれか１項に記載の縦型電界効果トランジスタ。 - 【請求項５】 一導電型シリコン基板の上に一導電型エ
ピタキシャル層が形成された基板に対し、トレンチを形
成した後、このトレンチの底面及び側面にゲート酸化膜
を形成し、このゲート酸化膜を介して前記トレンチを埋
め込むゲート電極を形成する工程と、前記エピタキシャ
ル層に逆電型不純物を高エネルギイオン注入により注入
し、その後、短時間焼鈍することにより逆導電型のベー
ス領域を形成する工程と、前記ベース領域の表面におけ
る前記ゲート電極の周囲にソース領域を形成する工程
と、を有することを特徴とする縦型電界効果トランジス
タの製造方法。 - 【請求項６】 一導電型シリコン基板の上に一導電型エ
ピタキシャル層が形成された基板に対し、トレンチを形
成した後、このトレンチの底面及び側面にゲート酸化膜
を形成し、このゲート酸化膜を介して前記トレンチを埋
め込むゲート電極を形成する工程と、前記エピタキシャ
ル層の表面における前記ゲート電極の周囲にソース領域
を形成する工程と、前記エピタキシャル層に逆導電型不
純物を高エネルギイオン注入により注入し、その後、短
時間焼鈍することにより逆導電型のベース領域を形成す
る工程と、を有することを特徴とする縦型電界効果トラ
ンジスタの製造方法。 - 【請求項７】 前記ゲート電極上に絶縁膜を局部的に形
成する工程と、前記絶縁膜及び前記ベース領域上にソー
ス領域に接触するソース電極を形成する工程とを有する
ことを特徴とする請求項５又は６に記載の縦型電界効果
トランジスタの製造方法。 - 【請求項８】 前記ベース領域は11Ｂ+イオンを加速電
圧３００乃至７００ｋｅＶ、ドーズ量１×１０13乃至５
×１０13ｃｍ-2の条件でイオン注入した後、１０００乃
至１１００℃に１０乃至６０秒加熱する条件で短時間加
熱により形成することを特徴とする請求項５又は６に記
載の縦型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9306085A JPH11145457A (ja) | 1997-11-07 | 1997-11-07 | 縦型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9306085A JPH11145457A (ja) | 1997-11-07 | 1997-11-07 | 縦型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11145457A true JPH11145457A (ja) | 1999-05-28 |
Family
ID=17952857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9306085A Pending JPH11145457A (ja) | 1997-11-07 | 1997-11-07 | 縦型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11145457A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002208711A (ja) * | 2000-09-22 | 2002-07-26 | General Semiconductor Inc | トレンチ金属酸化膜半導体素子及び終端構造の製造方法 |
| JP2005524976A (ja) * | 2002-05-03 | 2005-08-18 | インターナショナル レクティファイアー コーポレイション | 低閾値電圧を有する短チャンネルトレンチパワーｍｏｓｆｅｔ |
| JP2008010627A (ja) * | 2006-06-29 | 2008-01-17 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| EP2293336A1 (en) * | 2008-05-20 | 2011-03-09 | Rohm Co., Ltd. | Semiconductor device |
| JP2012069933A (ja) * | 2010-08-26 | 2012-04-05 | Shindengen Electric Mfg Co Ltd | トレンチゲート型パワー半導体装置及びその製造方法 |
| US10916624B2 (en) | 2018-05-17 | 2021-02-09 | Fuji Electric Co., Ltd. | Semiconductor integrated circuit and method of manufacturing the same |
-
1997
- 1997-11-07 JP JP9306085A patent/JPH11145457A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002208711A (ja) * | 2000-09-22 | 2002-07-26 | General Semiconductor Inc | トレンチ金属酸化膜半導体素子及び終端構造の製造方法 |
| JP4685297B2 (ja) * | 2000-09-22 | 2011-05-18 | ゼネラル セミコンダクター，インク． | トレンチ金属酸化膜半導体素子及び終端構造の製造方法 |
| JP2005524976A (ja) * | 2002-05-03 | 2005-08-18 | インターナショナル レクティファイアー コーポレイション | 低閾値電圧を有する短チャンネルトレンチパワーｍｏｓｆｅｔ |
| JP2008010627A (ja) * | 2006-06-29 | 2008-01-17 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| EP2293336A1 (en) * | 2008-05-20 | 2011-03-09 | Rohm Co., Ltd. | Semiconductor device |
| EP2293336A4 (en) * | 2008-05-20 | 2014-01-29 | Rohm Co Ltd | SEMICONDUCTOR COMPONENT |
| EP3614441A1 (en) * | 2008-05-20 | 2020-02-26 | Rohm Co., Ltd. | Semiconductor device |
| JP2012069933A (ja) * | 2010-08-26 | 2012-04-05 | Shindengen Electric Mfg Co Ltd | トレンチゲート型パワー半導体装置及びその製造方法 |
| US10916624B2 (en) | 2018-05-17 | 2021-02-09 | Fuji Electric Co., Ltd. | Semiconductor integrated circuit and method of manufacturing the same |
| US11502164B2 (en) | 2018-05-17 | 2022-11-15 | Fuji Electric Co., Ltd. | Method of manufacturing semiconductor integrated circuit |
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