JPH0778983A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0778983A JPH0778983A JP22158093A JP22158093A JPH0778983A JP H0778983 A JPH0778983 A JP H0778983A JP 22158093 A JP22158093 A JP 22158093A JP 22158093 A JP22158093 A JP 22158093A JP H0778983 A JPH0778983 A JP H0778983A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 108091006146 Channels Proteins 0.000 claims description 25
- 239000012535 impurity Substances 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 20
- 238000000206 photolithography Methods 0.000 claims description 20
- 238000010438 heat treatment Methods 0.000 claims description 11
- 102000004129 N-Type Calcium Channels Human genes 0.000 claims description 7
- 108090000699 N-Type Calcium Channels Proteins 0.000 claims description 7
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 230000002093 peripheral effect Effects 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 claims description 4
- 230000015556 catabolic process Effects 0.000 abstract description 14
- 238000009792 diffusion process Methods 0.000 abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 11
- 230000006866 deterioration Effects 0.000 abstract description 7
- 238000004904 shortening Methods 0.000 abstract description 2
- 229920005591 polysilicon Polymers 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 197
- 239000011229 interlayer Substances 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】縦型二重拡散ＭＯＳＦＥＴにおいて、フィール
ド酸化膜の段差を軽減し、この部分での耐圧の劣化及び
短絡不良を防ぐ。また、製造工期の短縮と製造コストの
低減を図る。 【構成】半導体基板端部のスクライブ領域において、チ
ャネルストッパー層９を第２のウェル層６ａ及び第３の
ベース層７ｃの内部表面に形成する。これにより、この
部分でのフィールド酸化膜１２の段差が軽減され、多結
晶シリコンによるゲート電極３を形成する際にこの段差
下部に多結晶シリコンが残らず、耐圧の劣化や短絡不良
を防ぐ。また、ＥＱＲ電極４ａを形成した際にＥＱＲ電
極の中間での断線がなくなり、耐圧の劣化を防ぐ。さら
に、チャネルストッパー層９を形成するために行ってい
たフォトリソグラフィ工程が削減でき、製造工期短縮と
製造コスト削減が図れる。
ド酸化膜の段差を軽減し、この部分での耐圧の劣化及び
短絡不良を防ぐ。また、製造工期の短縮と製造コストの
低減を図る。 【構成】半導体基板端部のスクライブ領域において、チ
ャネルストッパー層９を第２のウェル層６ａ及び第３の
ベース層７ｃの内部表面に形成する。これにより、この
部分でのフィールド酸化膜１２の段差が軽減され、多結
晶シリコンによるゲート電極３を形成する際にこの段差
下部に多結晶シリコンが残らず、耐圧の劣化や短絡不良
を防ぐ。また、ＥＱＲ電極４ａを形成した際にＥＱＲ電
極の中間での断線がなくなり、耐圧の劣化を防ぐ。さら
に、チャネルストッパー層９を形成するために行ってい
たフォトリソグラフィ工程が削減でき、製造工期短縮と
製造コスト削減が図れる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特に縦型二重拡散ＭＯＳＦＥＴを有する半
導体装置及びその製造方法に関する。
方法に関し、特に縦型二重拡散ＭＯＳＦＥＴを有する半
導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来の縦型二重拡散ＭＯＳＦＥＴは、図
３に示すような構造になっている。同図において、Ｎ+
型のドレイン層４とこの上にエピタキシアル成長法によ
って形成されたＮ- 型のドレイン層５とからなる半導体
基板に、Ｎ- 型のドレイン層５内にあって耐圧を決定す
る外周部領域となるＰ- 型の第１のウェル層６ａと、半
導体基板端部でスクライブ領域となるＰ- 型の第２のウ
ェル層６ｂが形成されている。さらに、Ｎ- 型のドレイ
ン層５内にはゲート・チャネル領域となるＰ型の第１の
ベース層７ａが形成され、これと同じ厚さでＰ- 型の第
１のウェル層６ａ内にはＰ型の第２のベース層７ｂが、
Ｐ- 型の第２のウェル層６ｂ内にはＰ型の第３のベース
層７Ｃが形成されている。Ｐ型の第１のベース層７ａ内
にはＮ型のソース層８が形成され、これと同じ厚さでＰ
型の第３のベース層７Ｃの表面にＮ型のチャネルストッ
パー９がＮ- 型のドレイン層５とＰ- 型の第２のウェル
層６ｂにまたがって形成されている。Ｎ型のソース層８
内にはＰ+ 型のバックゲート層１０が形成され、これと
同じ厚さでＰ型の第２のベース層７ｂ内にはＰ+ 型のベ
ースコンタクト層１１が形成されている。Ｎ- 型のドレ
イン層５とＮ型のソース層８との間のＰ型の第１のベー
ス層７ａ上及びＰ- 型の第１のウェル層６ａ上にはゲー
ト酸化膜１３を介して多結晶シリコンを用いたゲート電
極３が形成され、さらにＰ+ 型のベースコンタクト層１
１とＮ型のチャネルストッパー層９との間のＰ型の第２
のベース層７ｂ上及びＰ- 型の第１のウェル層６ａ上及
びＮ- 型のドレイン層５上にはフィールド酸化膜１２が
形成されている。ゲート電極３とフィールド酸化膜１２
は層間絶縁膜１４で覆われており、この層間絶縁膜１４
をソース層８の一部とバックゲート層１０の部分及びベ
ースコンタクト層１１の部分で開孔してソース電極２を
形成し、さらにチャネルストッパー層９の部分で開孔し
ＥＱＲ電極４ａが形成されている。ソース電極２とＥＱ
Ｒ電極４ａは表面保護膜１５で覆われており、また半導
体基板の下面にはドレイン電極１が形成されている。
３に示すような構造になっている。同図において、Ｎ+
型のドレイン層４とこの上にエピタキシアル成長法によ
って形成されたＮ- 型のドレイン層５とからなる半導体
基板に、Ｎ- 型のドレイン層５内にあって耐圧を決定す
る外周部領域となるＰ- 型の第１のウェル層６ａと、半
導体基板端部でスクライブ領域となるＰ- 型の第２のウ
ェル層６ｂが形成されている。さらに、Ｎ- 型のドレイ
ン層５内にはゲート・チャネル領域となるＰ型の第１の
ベース層７ａが形成され、これと同じ厚さでＰ- 型の第
１のウェル層６ａ内にはＰ型の第２のベース層７ｂが、
Ｐ- 型の第２のウェル層６ｂ内にはＰ型の第３のベース
層７Ｃが形成されている。Ｐ型の第１のベース層７ａ内
にはＮ型のソース層８が形成され、これと同じ厚さでＰ
型の第３のベース層７Ｃの表面にＮ型のチャネルストッ
パー９がＮ- 型のドレイン層５とＰ- 型の第２のウェル
層６ｂにまたがって形成されている。Ｎ型のソース層８
内にはＰ+ 型のバックゲート層１０が形成され、これと
同じ厚さでＰ型の第２のベース層７ｂ内にはＰ+ 型のベ
ースコンタクト層１１が形成されている。Ｎ- 型のドレ
イン層５とＮ型のソース層８との間のＰ型の第１のベー
ス層７ａ上及びＰ- 型の第１のウェル層６ａ上にはゲー
ト酸化膜１３を介して多結晶シリコンを用いたゲート電
極３が形成され、さらにＰ+ 型のベースコンタクト層１
１とＮ型のチャネルストッパー層９との間のＰ型の第２
のベース層７ｂ上及びＰ- 型の第１のウェル層６ａ上及
びＮ- 型のドレイン層５上にはフィールド酸化膜１２が
形成されている。ゲート電極３とフィールド酸化膜１２
は層間絶縁膜１４で覆われており、この層間絶縁膜１４
をソース層８の一部とバックゲート層１０の部分及びベ
ースコンタクト層１１の部分で開孔してソース電極２を
形成し、さらにチャネルストッパー層９の部分で開孔し
ＥＱＲ電極４ａが形成されている。ソース電極２とＥＱ
Ｒ電極４ａは表面保護膜１５で覆われており、また半導
体基板の下面にはドレイン電極１が形成されている。
【０００３】図４は、上記構造の縦型二重拡散ＭＯＳＦ
ＥＴの製造方法を示すものである。すなわち、まず同図
（ａ）に示すように、Ｎ+ 型のドレイン層４とこの上に
エピタキシアル成長法によって形成されたＮ- 型のドレ
イン層５とからなる半導体基板に、フィールド酸化膜１
２を形成する。続いて、このフィールド酸化膜１２にフ
ォトリソグラフィ法により開孔部を設け、耐圧を決定す
る外周部領域となるＰ- 型の第２のウェル層６ｂと半導
体基板端部でスクライブ領域となるＰ- 型の第２のウェ
ル層６ｂをＰ型不純物のイオン注入と熱処理により同時
に形成する。
ＥＴの製造方法を示すものである。すなわち、まず同図
（ａ）に示すように、Ｎ+ 型のドレイン層４とこの上に
エピタキシアル成長法によって形成されたＮ- 型のドレ
イン層５とからなる半導体基板に、フィールド酸化膜１
２を形成する。続いて、このフィールド酸化膜１２にフ
ォトリソグラフィ法により開孔部を設け、耐圧を決定す
る外周部領域となるＰ- 型の第２のウェル層６ｂと半導
体基板端部でスクライブ領域となるＰ- 型の第２のウェ
ル層６ｂをＰ型不純物のイオン注入と熱処理により同時
に形成する。
【０００４】次に、図４（ｂ）に示すように、熱酸化し
た後にフォトリソグラフィ法によりドレイン層５上の一
部と第１のウェル層６ａ上の一部と第２のウェル層６ｂ
上とこの第２のウェル層６ｂと接するドレイン層５上で
約５μｍ内側にフィールド酸化膜１２を開孔する。
た後にフォトリソグラフィ法によりドレイン層５上の一
部と第１のウェル層６ａ上の一部と第２のウェル層６ｂ
上とこの第２のウェル層６ｂと接するドレイン層５上で
約５μｍ内側にフィールド酸化膜１２を開孔する。
【０００５】次に、図４（ｃ）に示すように、再度熱酸
化することによりゲート酸化膜１３を形成した後、この
ゲート酸化膜１３上に多結晶シリコンを推積させ、フォ
トリソグラフィ法により第１のウェル層６ａ上のフィー
ルド酸化膜１２上の一部と第１のウェル層６ａより内側
のドレイン層５上の一部を残してゲート電極３を形成
し、その後、Ｐ型不純物のイオン注入と熱処理によりゲ
ートチャネル領域となるＰ型の第１のベース層７ａとＰ
型の第２のベース層７ｂとＰ型の第３のベース層７ｃと
を同時に形成する。
化することによりゲート酸化膜１３を形成した後、この
ゲート酸化膜１３上に多結晶シリコンを推積させ、フォ
トリソグラフィ法により第１のウェル層６ａ上のフィー
ルド酸化膜１２上の一部と第１のウェル層６ａより内側
のドレイン層５上の一部を残してゲート電極３を形成
し、その後、Ｐ型不純物のイオン注入と熱処理によりゲ
ートチャネル領域となるＰ型の第１のベース層７ａとＰ
型の第２のベース層７ｂとＰ型の第３のベース層７ｃと
を同時に形成する。
【０００６】次に、図４（ｄ）に示すように、フォトリ
ソグラフィ法により第３のベース層７Ｃ上とこの第３の
ベース層７ｃと接するドレイン層５上で約８μｍ内側に
フィールド酸化膜１２を開孔する。
ソグラフィ法により第３のベース層７Ｃ上とこの第３の
ベース層７ｃと接するドレイン層５上で約８μｍ内側に
フィールド酸化膜１２を開孔する。
【０００７】次に、図４（ｅ）に示すように、フォトリ
ソグラフィ法によりフォトレジスト膜１６を第１のベー
ス層７ａの中央部とゲート電極３上の一部とフィールド
酸化膜１２上の一部と第２のベース層７ｂ上に残し、Ｎ
型不純物のイオン注入と熱処理によりＮ型のソース層８
とＮ型のチャネルストッパー層９を同時に形成した後、
フォトレジスト膜１６を除去する。
ソグラフィ法によりフォトレジスト膜１６を第１のベー
ス層７ａの中央部とゲート電極３上の一部とフィールド
酸化膜１２上の一部と第２のベース層７ｂ上に残し、Ｎ
型不純物のイオン注入と熱処理によりＮ型のソース層８
とＮ型のチャネルストッパー層９を同時に形成した後、
フォトレジスト膜１６を除去する。
【０００８】次に、図４（ｆ）に示すように、フォトリ
ソグラフィ法によりフォトレジスト膜１６をソース層８
の間の第１のベース層７ａの露出部分上と第２のベース
層７ｂ上で開孔し、Ｐ型不純物のイオン注入と熱処理に
よりＰ+ 型のバックゲート層１０とＰ+ 型のベースコン
タクト層１１を同時に形成した後、フォトレジスト膜１
６を除去する。
ソグラフィ法によりフォトレジスト膜１６をソース層８
の間の第１のベース層７ａの露出部分上と第２のベース
層７ｂ上で開孔し、Ｐ型不純物のイオン注入と熱処理に
よりＰ+ 型のバックゲート層１０とＰ+ 型のベースコン
タクト層１１を同時に形成した後、フォトレジスト膜１
６を除去する。
【０００９】次に、図４（ｇ）に示すように、ゲート電
極３とフィールド酸化膜１２の上に例えばＣＶＤ法によ
り層間絶縁膜１４を形成した後、フォトリソグラフィ法
によりソース層８上の一部とバックゲート層１０上とベ
ースコンタクト層１１上及びチャネルストッパー層９上
で層間絶縁膜１４を開孔する。
極３とフィールド酸化膜１２の上に例えばＣＶＤ法によ
り層間絶縁膜１４を形成した後、フォトリソグラフィ法
によりソース層８上の一部とバックゲート層１０上とベ
ースコンタクト層１１上及びチャネルストッパー層９上
で層間絶縁膜１４を開孔する。
【００１０】次に、図４（ｈ）に示すように、層間絶縁
膜１４上にソース層８とバックゲート層１０とベースコ
ンタクト層１１でオーミック接触するソース電極２とチ
ャネルストッパー層９でオーミック接触するＥＱＲ電極
４ａを形成する。
膜１４上にソース層８とバックゲート層１０とベースコ
ンタクト層１１でオーミック接触するソース電極２とチ
ャネルストッパー層９でオーミック接触するＥＱＲ電極
４ａを形成する。
【００１１】その後、図４（ｉ）に示すように、ソース
電極２とＥＱＲ電極４ａの上に例えばＣＶＤ法により表
面保護膜１５を形成した後、半導体基板の下面にドレイ
ン電極１を形成する。これにより、図３に示した構造の
縦型二重拡散ＭＯＳＦＥＴが得られる。
電極２とＥＱＲ電極４ａの上に例えばＣＶＤ法により表
面保護膜１５を形成した後、半導体基板の下面にドレイ
ン電極１を形成する。これにより、図３に示した構造の
縦型二重拡散ＭＯＳＦＥＴが得られる。
【００１２】
【発明が解決しようとする課題】上述した従来の縦型二
重拡散ＭＯＳＦＥＴでは、図４（ｂ）に示す工程で第２
のウェル層６ｂと接するドレイン層５上で約５μｍ内側
にフィールド酸化膜１２を開孔しているため、この部分
でのフィールド酸化膜１２の段差が大きくなり、図４
（ｃ）に示す工程で多結晶シリコン層をエッチングした
際にフィールド酸化膜１２の下部に多結晶シリコンが残
り、耐圧の劣化や短絡不良を起こす問題点があった。
重拡散ＭＯＳＦＥＴでは、図４（ｂ）に示す工程で第２
のウェル層６ｂと接するドレイン層５上で約５μｍ内側
にフィールド酸化膜１２を開孔しているため、この部分
でのフィールド酸化膜１２の段差が大きくなり、図４
（ｃ）に示す工程で多結晶シリコン層をエッチングした
際にフィールド酸化膜１２の下部に多結晶シリコンが残
り、耐圧の劣化や短絡不良を起こす問題点があった。
【００１３】また、ＥＱＲ電極４ａを形成した際にフィ
ールド酸化膜１２の段差が大きいためＥＱＲ電極の中間
で断線し、耐圧の劣化を起こす問題点があった。
ールド酸化膜１２の段差が大きいためＥＱＲ電極の中間
で断線し、耐圧の劣化を起こす問題点があった。
【００１４】本発明の目的は、縦型二重拡散ＭＯＳＦＥ
Ｔにおいて、フィールド酸化膜の段差を軽減し、この部
分での耐圧の劣化及び短絡不良を防ぐことができ、また
製造工程の短縮と製造コストの低減をはかることができ
る構造及びその製造方法を提供することにある。
Ｔにおいて、フィールド酸化膜の段差を軽減し、この部
分での耐圧の劣化及び短絡不良を防ぐことができ、また
製造工程の短縮と製造コストの低減をはかることができ
る構造及びその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】本発明の第１の発明の縦
型二重拡散ＭＯＳＦＥＴは、ドレイン層となる第１導電
型の半導体基板と、この半導体基板内に設けられゲート
・チャネル領域となる第２導電型の第１のベース層と、
この第１のベース層内部の表面に設けられ不純物濃度の
高い第１導電型のソース層と、前記第１のベース層表面
の前記ソース層の中央部に設けられソース層とほぼ同じ
厚さに形成された不純物濃度の高い第２導電型のバック
ゲート層と、前記半導体基板内に設けられ前記第１のベ
ース層の周囲に設けられ外周部領域となる不純物濃度の
低い第２導電型の第１のウェル層と、この第１のウェル
層内部の表面に設けられ前記第１のベース層と同時に形
成された第２のベース層と、この第２のベース層内部の
表面に設けられ前記バックゲート層と同時に形成された
ベースコンタクト層と、前記半導体基板の端部で前記第
１のウェル層の周囲に設けられ第１のウェル層と同時に
形成されたスクライブ領域となる第２のウェル層と、こ
の第２のウェル層内部の表面に設けられ前記第２のベー
ス層と同時に形成された第３のベース層と、この第３の
ベース層内部の表面に設けられ前記ソース層と同時に形
成されたチャネルストッパー層を有するものである。
型二重拡散ＭＯＳＦＥＴは、ドレイン層となる第１導電
型の半導体基板と、この半導体基板内に設けられゲート
・チャネル領域となる第２導電型の第１のベース層と、
この第１のベース層内部の表面に設けられ不純物濃度の
高い第１導電型のソース層と、前記第１のベース層表面
の前記ソース層の中央部に設けられソース層とほぼ同じ
厚さに形成された不純物濃度の高い第２導電型のバック
ゲート層と、前記半導体基板内に設けられ前記第１のベ
ース層の周囲に設けられ外周部領域となる不純物濃度の
低い第２導電型の第１のウェル層と、この第１のウェル
層内部の表面に設けられ前記第１のベース層と同時に形
成された第２のベース層と、この第２のベース層内部の
表面に設けられ前記バックゲート層と同時に形成された
ベースコンタクト層と、前記半導体基板の端部で前記第
１のウェル層の周囲に設けられ第１のウェル層と同時に
形成されたスクライブ領域となる第２のウェル層と、こ
の第２のウェル層内部の表面に設けられ前記第２のベー
ス層と同時に形成された第３のベース層と、この第３の
ベース層内部の表面に設けられ前記ソース層と同時に形
成されたチャネルストッパー層を有するものである。
【００１６】また、本発明の第２の発明の半導体装置の
製造方法は、縦型二重拡散ＭＯＳＦＥＴ、特にそのスク
ライブ領域の形成方法において、フィールド酸化膜を形
成する工程と、フォトリソグラフィ法によりフィールド
酸化膜に開孔部を設ける工程と、前記開孔されたスクラ
イブ領域にＰ型不純物イオンの注入と熱処理を施しＮ型
のドレイン層にＰウェル層を形成する工程と、熱酸化し
た後フォトリソグラフィ法により前記形成したＰウェル
層の開孔部より約２μｍ外側に開孔端を有する開孔部を
設ける工程と、前記開孔部をとおしてＰ型の不純物をイ
オン注入しベース層を形成する工程と、ベース層を形成
した開孔部を通してＮ型不純物のイオン注入と熱処理に
より前記ベース層内にＮ型のチャネルストッパー層を形
成する工程とを含み、チャネルストッパー層を形成する
フォトリソグラフィ工程を削除したことを特徴として構
成される。
製造方法は、縦型二重拡散ＭＯＳＦＥＴ、特にそのスク
ライブ領域の形成方法において、フィールド酸化膜を形
成する工程と、フォトリソグラフィ法によりフィールド
酸化膜に開孔部を設ける工程と、前記開孔されたスクラ
イブ領域にＰ型不純物イオンの注入と熱処理を施しＮ型
のドレイン層にＰウェル層を形成する工程と、熱酸化し
た後フォトリソグラフィ法により前記形成したＰウェル
層の開孔部より約２μｍ外側に開孔端を有する開孔部を
設ける工程と、前記開孔部をとおしてＰ型の不純物をイ
オン注入しベース層を形成する工程と、ベース層を形成
した開孔部を通してＮ型不純物のイオン注入と熱処理に
より前記ベース層内にＮ型のチャネルストッパー層を形
成する工程とを含み、チャネルストッパー層を形成する
フォトリソグラフィ工程を削除したことを特徴として構
成される。
【００１７】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のＮチャネル縦型二重拡散
ＭＯＳＦＥＴを示す断面図である。
る。図１は本発明の一実施例のＮチャネル縦型二重拡散
ＭＯＳＦＥＴを示す断面図である。
【００１８】図１に示すように、Ｎ+ 型のドレイン層４
とこの上にエピタキシアル成長法によって形成されたＮ
- 型のドレイン層５とからなる半導体基板に、Ｎ- 型の
ドレイン層５内にあって耐圧を決定する外周部領域とな
るＰ- 型の第１のウェル層６ａと半導体基板端部でスク
ライブ領域となるＰ- 型の第２のウェル層６ｂが形成さ
れている。さらに、ドレイン層５内の表面にはゲート・
チャネル領域となるＰ型の第１のベース層７ａが形成さ
れ、これと同じ厚さで第１のウェル層６ａ内の表面には
Ｐ型の第２のベース層７ｂが、第２のウェル層６ｂ内の
表面にはＰ型の第３のベース層７Ｃが形成されている。
第１のベース層７ａ内の表面にはＮ型のソース層８が形
成され、これと同じ厚さで第３のベース層７Ｃ内の表面
にはＮ型のチャネルストッパー層９が形成されている。
ソース層８内の表面にはＰ+ 型のバックゲート層１０が
形成され、これと同じ厚さで第２のベース層７ｂ内の表
面にはＰ+ 型のベースコンタクト層１１が形成されてい
る。ドレイン層５とソース層８との間の第１のベース層
７ａ上及び第１のウェル層６ａ上にはゲート酸化膜１３
を介して多結晶シリコンを用いたゲート電極３が形成さ
れ、さらにベースコンタクト層１１とチャネルストッパ
ー層９との間の第２のベース層７ｂ上及び第１のウェル
層６ａ上及びドレイン層５上及び第２のウェル層６ｂ上
及び第３のベース層７Ｃ上にはフィールド酸化膜１２が
形成されている。ゲート電極３とフィールド酸化膜１２
は層間絶縁膜１４で覆われており、この層間絶縁膜１４
をソース層８の一部とバックゲート層１０の部分及びベ
ースコンタクト層１１の部分で開孔して例えばアルミニ
ウムからなるソース電極２を形成し、さらにチャネルス
トッパー層９の部分で開孔し例えばアルミニウムからな
るＥＱＲ電極４が形成されている。ソース電極２とＥＱ
Ｒ電極４は表面保護膜１５で覆われており、また半導体
基板の下面にはドレイン電極１が形成されている。すな
わち、上記の縦型二重拡散ＭＯＳＦＥＴでは、チャネル
ストッパー層９を第３のベース層７Ｃの内部に形成した
ものである。このような構造であれば、チャネルストッ
パー層９上のフィールド酸化膜１２の段差が軽減され、
ＥＱＲ電極４が中間で断線することがなく耐圧の劣化を
防ぐことができる。
とこの上にエピタキシアル成長法によって形成されたＮ
- 型のドレイン層５とからなる半導体基板に、Ｎ- 型の
ドレイン層５内にあって耐圧を決定する外周部領域とな
るＰ- 型の第１のウェル層６ａと半導体基板端部でスク
ライブ領域となるＰ- 型の第２のウェル層６ｂが形成さ
れている。さらに、ドレイン層５内の表面にはゲート・
チャネル領域となるＰ型の第１のベース層７ａが形成さ
れ、これと同じ厚さで第１のウェル層６ａ内の表面には
Ｐ型の第２のベース層７ｂが、第２のウェル層６ｂ内の
表面にはＰ型の第３のベース層７Ｃが形成されている。
第１のベース層７ａ内の表面にはＮ型のソース層８が形
成され、これと同じ厚さで第３のベース層７Ｃ内の表面
にはＮ型のチャネルストッパー層９が形成されている。
ソース層８内の表面にはＰ+ 型のバックゲート層１０が
形成され、これと同じ厚さで第２のベース層７ｂ内の表
面にはＰ+ 型のベースコンタクト層１１が形成されてい
る。ドレイン層５とソース層８との間の第１のベース層
７ａ上及び第１のウェル層６ａ上にはゲート酸化膜１３
を介して多結晶シリコンを用いたゲート電極３が形成さ
れ、さらにベースコンタクト層１１とチャネルストッパ
ー層９との間の第２のベース層７ｂ上及び第１のウェル
層６ａ上及びドレイン層５上及び第２のウェル層６ｂ上
及び第３のベース層７Ｃ上にはフィールド酸化膜１２が
形成されている。ゲート電極３とフィールド酸化膜１２
は層間絶縁膜１４で覆われており、この層間絶縁膜１４
をソース層８の一部とバックゲート層１０の部分及びベ
ースコンタクト層１１の部分で開孔して例えばアルミニ
ウムからなるソース電極２を形成し、さらにチャネルス
トッパー層９の部分で開孔し例えばアルミニウムからな
るＥＱＲ電極４が形成されている。ソース電極２とＥＱ
Ｒ電極４は表面保護膜１５で覆われており、また半導体
基板の下面にはドレイン電極１が形成されている。すな
わち、上記の縦型二重拡散ＭＯＳＦＥＴでは、チャネル
ストッパー層９を第３のベース層７Ｃの内部に形成した
ものである。このような構造であれば、チャネルストッ
パー層９上のフィールド酸化膜１２の段差が軽減され、
ＥＱＲ電極４が中間で断線することがなく耐圧の劣化を
防ぐことができる。
【００１９】以下、具体的に上記構造の製造方法につい
て説明する。まず、図２（ａ）に示すように、Ｎ+ 型の
ドレイン層４とこの上にエピタキシアル成長法によって
形成されたＮ- のドレイン層５とからなる半導体基板に
フィールド酸化膜１２を形成する。続いて、このフィー
ルド酸化膜１２にフォトリソグラフィ法により開孔部を
設け、耐圧を決定する外周部領域となるＰ- 型の第１の
ウェル層６ａと半導体基板端部でスクライブ領域となる
Ｐ- 型の第２のウェル層６ｂをＰ型不純物のイオン注入
と熱処理により同時に形成する。この第２のウェル層６
ｂは、従来のチャネルストッパー層と同様の長さで形成
されている。
て説明する。まず、図２（ａ）に示すように、Ｎ+ 型の
ドレイン層４とこの上にエピタキシアル成長法によって
形成されたＮ- のドレイン層５とからなる半導体基板に
フィールド酸化膜１２を形成する。続いて、このフィー
ルド酸化膜１２にフォトリソグラフィ法により開孔部を
設け、耐圧を決定する外周部領域となるＰ- 型の第１の
ウェル層６ａと半導体基板端部でスクライブ領域となる
Ｐ- 型の第２のウェル層６ｂをＰ型不純物のイオン注入
と熱処理により同時に形成する。この第２のウェル層６
ｂは、従来のチャネルストッパー層と同様の長さで形成
されている。
【００２０】次に、同図（ｂ）に示すように、熱酸化し
た後にフォトリソグラフィ法によりドレイン層５上の一
部と第１のウェル層６ａ上の一部と第２のウェル層６ｂ
上で約２μｍ外側にフィールド酸化膜１２を開孔する。
た後にフォトリソグラフィ法によりドレイン層５上の一
部と第１のウェル層６ａ上の一部と第２のウェル層６ｂ
上で約２μｍ外側にフィールド酸化膜１２を開孔する。
【００２１】次に、同図（ｃ）に示すように、再度熱酸
化することによりゲート酸化膜１３を形成した後、この
ゲート酸化膜１３上に多結晶シリコンを推積させ、フォ
トリソグラフィ法により第１のウェル層６ａ上のフィー
ルド酸化膜１２上の一部と第１のウェル層６ａより内側
のドレイン層５上の一部を残してゲート電極３を形成
し、その後、Ｐ型不純物のイオン注入と熱処理によりゲ
ートチャネル領域となるＰ型の第１のベース層７ａとＰ
型の第２のベース層７ｂとＰ型の第３のベース層７ｃ
を、それぞれドレイン層５内、第１のウェル層６ａ内、
第２のウェル層６ｂ内に同時に形成する。
化することによりゲート酸化膜１３を形成した後、この
ゲート酸化膜１３上に多結晶シリコンを推積させ、フォ
トリソグラフィ法により第１のウェル層６ａ上のフィー
ルド酸化膜１２上の一部と第１のウェル層６ａより内側
のドレイン層５上の一部を残してゲート電極３を形成
し、その後、Ｐ型不純物のイオン注入と熱処理によりゲ
ートチャネル領域となるＰ型の第１のベース層７ａとＰ
型の第２のベース層７ｂとＰ型の第３のベース層７ｃ
を、それぞれドレイン層５内、第１のウェル層６ａ内、
第２のウェル層６ｂ内に同時に形成する。
【００２２】次に、同図（ｄ）に示すように、フォトリ
ソグラフィ法によりフォトレジスト膜１６を第１のベー
ス層６ａの中央部とゲート電極３上の一部とフィールド
酸化膜１２上の一部と第２のベース層７ｂ上に残し、Ｎ
型不純物のイオン注入と熱処理により第１のベース層６
ａ内にＮ型のソース層８と第３のベース層７ｃ内にＮ型
のチャネルストッパー層９を同時に形成した後、フォト
レジスト膜１６を除去する。
ソグラフィ法によりフォトレジスト膜１６を第１のベー
ス層６ａの中央部とゲート電極３上の一部とフィールド
酸化膜１２上の一部と第２のベース層７ｂ上に残し、Ｎ
型不純物のイオン注入と熱処理により第１のベース層６
ａ内にＮ型のソース層８と第３のベース層７ｃ内にＮ型
のチャネルストッパー層９を同時に形成した後、フォト
レジスト膜１６を除去する。
【００２３】次に、同図（ｅ）に示すように、フォトリ
ソグラフィ法によりフォトレジスト膜１６をソース層８
の間の第１のベース層７ａの露出部分上と第２のベース
層７ｂ上で開孔し、Ｐ型不純物のイオン注入と熱処理に
よりＰ+ 型のバックゲート層１０とＰ+ 型のベースコン
タクト層１１を同時に形成した後、フォトレジスト膜１
６を除去する。
ソグラフィ法によりフォトレジスト膜１６をソース層８
の間の第１のベース層７ａの露出部分上と第２のベース
層７ｂ上で開孔し、Ｐ型不純物のイオン注入と熱処理に
よりＰ+ 型のバックゲート層１０とＰ+ 型のベースコン
タクト層１１を同時に形成した後、フォトレジスト膜１
６を除去する。
【００２４】次に、同図（ｆ）に示すように、ゲート電
極３とフィールド酸化膜１２の上に例えばＣＶＤ法によ
り層間絶縁膜１４を形成した後、フォトリソグラフィ法
によりソース層８上の一部とバックゲート層１０上とベ
ースコンタクト層１１及びチャネルストッパー層９上で
層間絶縁膜１４を開孔する。
極３とフィールド酸化膜１２の上に例えばＣＶＤ法によ
り層間絶縁膜１４を形成した後、フォトリソグラフィ法
によりソース層８上の一部とバックゲート層１０上とベ
ースコンタクト層１１及びチャネルストッパー層９上で
層間絶縁膜１４を開孔する。
【００２５】次に、同図（ｇ）に示すように、層間絶縁
膜１４上にソース層８とバックゲート層１０とベースコ
ンタクト層１１でオーミック接触するソース電極２とチ
ャネルストッパー層でオーミック接触するＥＱＲ電極４
ａを形成する。
膜１４上にソース層８とバックゲート層１０とベースコ
ンタクト層１１でオーミック接触するソース電極２とチ
ャネルストッパー層でオーミック接触するＥＱＲ電極４
ａを形成する。
【００２６】その後、同図（ｈ）に示すように、ソース
電極２とＥＱＲ電極４ａの上に例えばＣＶＤ法により表
面保護膜１５を形成した後、半導体基板の下面にドレイ
ン電極１を形成する。これにより、図１に示した構造の
縦型二重拡散ＭＯＳＦＥＴが得られる。
電極２とＥＱＲ電極４ａの上に例えばＣＶＤ法により表
面保護膜１５を形成した後、半導体基板の下面にドレイ
ン電極１を形成する。これにより、図１に示した構造の
縦型二重拡散ＭＯＳＦＥＴが得られる。
【００２７】このように、本発明においては、図２
（ｂ）で示すように第２のウェル層６ｂ上のフィールド
酸化膜１２を約２μｍ外側に開孔しているため、この部
分でのフィールド酸化膜１２の段差が軽減され、同図
（ｃ）で示すように、多結晶シリコンによるゲート電極
３を形成する際にフィールド酸化膜１２の段差下部に多
結晶シリコンが残らず、耐圧の劣化や短絡不良を防ぐこ
とができる。
（ｂ）で示すように第２のウェル層６ｂ上のフィールド
酸化膜１２を約２μｍ外側に開孔しているため、この部
分でのフィールド酸化膜１２の段差が軽減され、同図
（ｃ）で示すように、多結晶シリコンによるゲート電極
３を形成する際にフィールド酸化膜１２の段差下部に多
結晶シリコンが残らず、耐圧の劣化や短絡不良を防ぐこ
とができる。
【００２８】さらに、チャネルストッパー層９を第３の
ベース層７ｃの内部に形成するため、フィールド酸化膜
１２で自己整合的に形成可能となり、図４（ｄ）に示す
ような従来の半導体装置の製造方法で行っていたフォト
リソグラフィ工程の削減ができ、製造工期の短縮と製造
コストの削減が図れる。
ベース層７ｃの内部に形成するため、フィールド酸化膜
１２で自己整合的に形成可能となり、図４（ｄ）に示す
ような従来の半導体装置の製造方法で行っていたフォト
リソグラフィ工程の削減ができ、製造工期の短縮と製造
コストの削減が図れる。
【００２９】
【発明の効果】以上説明したように本発明は、縦型二重
拡散ＭＯＳＦＥＴにおいて、チャネルストッパー層を第
３のベース層内の表面に形成したので、この部分でのフ
ィールド酸化膜の段差を軽減でき、ゲート電極としての
多結晶シリコン層を形成する際にフィールド酸化膜の段
差の下部に多結晶シリコンが残らず、耐圧の劣化や短絡
不良を防ぐ効果を有する。
拡散ＭＯＳＦＥＴにおいて、チャネルストッパー層を第
３のベース層内の表面に形成したので、この部分でのフ
ィールド酸化膜の段差を軽減でき、ゲート電極としての
多結晶シリコン層を形成する際にフィールド酸化膜の段
差の下部に多結晶シリコンが残らず、耐圧の劣化や短絡
不良を防ぐ効果を有する。
【００３０】また、ＥＱＲ電極を形成した際にＥＱＲ電
極の中間での断線がなくなり、耐圧の劣化を防ぐ効果を
有する。
極の中間での断線がなくなり、耐圧の劣化を防ぐ効果を
有する。
【００３１】さらに、チャネルストッパー層を形成する
ために行っていたフォトリソグラフィ工程を削減するこ
とができ、製造工期の短縮と製造コストの低減が図れる
効果を有する。
ために行っていたフォトリソグラフィ工程を削減するこ
とができ、製造工期の短縮と製造コストの低減が図れる
効果を有する。
【図１】本発明の一実施例を示す半導体チップの断面図
である。
である。
【図２】図１に示す本発明の一実施例の製造方法を説明
するために工程順に示した半導体チップの断面図であ
る。
するために工程順に示した半導体チップの断面図であ
る。
【図３】従来の半導体装置の一例の半導体チップの断面
図である。
図である。
【図４】図３に示す従来の半導体装置の一例の製造方法
を説明するために工程順に示した半導体チップの断面図
である。
を説明するために工程順に示した半導体チップの断面図
である。
１ ドレイン電極 ２ ソース電極 ３ ゲート電極 ４ ドレイン層 ４ａ ＥＱＲ電極 ５ ドレイン層 ６ａ 第１のウェル層 ６ｂ 第２のウェル層 ７ａ 第１のベース層 ７ｂ 第２のベース層 ７ｃ 第３のベース層 ８ ソース層 ９ チャネルストッパー層 １０ バックゲート層 １１ ベースコンタクト層 １２ フィールド酸化膜 １３ ゲート酸化膜 １４ 層間絶縁膜 １５ 表面保護膜
Claims (2)
- 【請求項１】 ドレイン層となる第１導電型の半導体基
板と、この半導体基板内に設けられゲート・チャネル領
域となる第２導電型の第１のベース層と、この第１のベ
ース層内部の表面に設けられ不純物濃度の高い第１導電
型のソース層と、前記第１のベース層表面の前記ソース
層の中央部に設けられソース層とほぼ同じ厚さに形成さ
れた不純物濃度の高い第２導電型のバックゲート層と、
前記半導体基板内に設けられ前記第１のベース層の周囲
に設けられ外周部領域となる不純物濃度の低い第２導電
型の第１のウェル層と、この第１のウェル層内部の表面
に設けられ前記第１のベース層と同時に形成された第２
のベース層と、この第２のベース層内部の表面に設けら
れ前記バックゲート層と同時に形成されたベースコンタ
クト層と、前記半導体基板の端部で前記第１のウェル層
の周囲に設けられ第１のウェル層と同時に形成されたス
クライブ領域となる第２のウェル層と、この第２のウェ
ル層表面に設けられ前記第２のベース層と同時に形成さ
れた第３のベース層と、この第３のベース層表面に設け
られ前記ソース層と同時に形成されたチャネルストッパ
ー層とを有する半導体装置において、前記第３のベース
層は前記第２のウェル内部に設けられ、前記チャネルス
トッパー層は前記第３のベース層内部に設けられたこと
を特徴とする半導体装置。 - 【請求項２】 縦型二重拡散ＭＯＳＦＥＴを有する半導
体装置、特にそのスクライブ領域の形成方法において、
フィールド酸化膜を形成する工程と、フォトリソグラフ
ィ法によりフフィールド酸化膜に開孔部を設ける工程
と、前記開孔されたスクライブ領域にＰ型不純物イオン
の注入と熱処理を施しＮ型のドレイン層にウェル層を形
成する工程と、熱酸化した後フォトリソグラフィ法によ
り前記形成したＰウェル層の開孔部より約２μｍ外側に
開孔端を有する開孔部を設ける工程と、前記開孔部をと
おしてＰ型の不純物をイオン注入しベース層を形成する
工程と、ベース層を形成した開孔部を通してＮ型不純物
のイオン注入と熱処理により前記ベース層内にＮ型のチ
ャネルストッパー層を形成する工程とを含み、チャネル
ストッパー層を形成するフォトリソグラフィ工程を削除
したことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5221580A JP3071615B2 (ja) | 1993-09-07 | 1993-09-07 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5221580A JP3071615B2 (ja) | 1993-09-07 | 1993-09-07 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0778983A true JPH0778983A (ja) | 1995-03-20 |
| JP3071615B2 JP3071615B2 (ja) | 2000-07-31 |
Family
ID=16768975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5221580A Expired - Fee Related JP3071615B2 (ja) | 1993-09-07 | 1993-09-07 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3071615B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002151692A (ja) * | 2000-11-07 | 2002-05-24 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| KR100384560B1 (ko) * | 1995-06-30 | 2003-08-06 | 주식회사 하이닉스반도체 | 반도체소자및그제조방법 |
| WO2010023797A1 (ja) * | 2008-08-29 | 2010-03-04 | パナソニック株式会社 | 半導体装置及びその製造方法 |
-
1993
- 1993-09-07 JP JP5221580A patent/JP3071615B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100384560B1 (ko) * | 1995-06-30 | 2003-08-06 | 주식회사 하이닉스반도체 | 반도체소자및그제조방법 |
| JP2002151692A (ja) * | 2000-11-07 | 2002-05-24 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| WO2010023797A1 (ja) * | 2008-08-29 | 2010-03-04 | パナソニック株式会社 | 半導体装置及びその製造方法 |
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| JP3071615B2 (ja) | 2000-07-31 |
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