KR100384560B1 - 반도체소자및그제조방법 - Google Patents

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    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials

Abstract

본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 고온에서 리프레쉬 타임의 감소를 가져오는 접합 리키지의 문제를 개선하기 위하여 소수 캐리어가 실리콘 내부에서 실리콘 기판의 표면으로 유동을 방지하여 실리콘기판 내부에 형성되는 채널 스톱 영역 하부에 패널 스톱 영역과는 반대 타입의 불순물을 주입하여 소수 캐리어의 확산 장벽영역을 형성하는 것이다.

Description

반도체소자 및 그 제조방법
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 접합 리키지(junction leakage) 전류 감소를 통하여 리프레쉬(refresh) 특성을 향상시킬 수 있는 반도체소자 및 그 제조방법에 관한 것이다.
디램(DRAM)에 있어서 리프레쉬 타임(refresh time)을 소자 특성의 가장 중요한 요소 중의 하나이며 이 리프레쉬 타임은 주로 접합 리키지 전류에 의하여 결정된다. 특히 고온 테스트 주로 85-90℃에서 리프레쉬 타임은 디램 소자의 성능평가에 결정적인 요소이다. 고온에서의 접합 리키지는 게터링(gettering) 등을 통한 공핍(depletion) 영역내의 결함을 감소시킨다고 하여 감소되지 않는데, 이는 고온에서는 제네레이션(generation) 전류 보다는 소수 캐리어(minority carrier)의 확산에 의한 전류가 접합 리키지의 주 요소가 되기 때문이다. 따라서 고온에서의 접합 리키지를 줄이기 위하여 기존의 방법으로 결함 제어 및 오염 억제법 보다는 새로운 방법에 의한 확산 전류 제어법이 필요하다.
제1도는 일반적인 CMOS 공정에서 웰 드라이브 인(well drive-in) 공정에 의하여 실리콘 기판의 표면 근처에는 결함의 농도가 매우 낮은 영역(1)이 형성되고, 실리콘기판의 내부에는 결함의 농도가 높은 영역(2)이 형성된다. 이때 소수 캐리어는 주로 결함의 농도가 높은 영역(2)에서 발생하여 실리콘기판의 표면으로 확산되어 소수캐리어 유동(3)이 발생된다. 상기의 소수 캐리어 유동(3)은 고온에서의 접합 리키지의 주 성분이 된다.
따라서 본 발명은 소수 캐리어가 실리콘 내부에서 실리콘 기판의 표면으로 유동되는 것을 방지하기 위하여 실리콘기판의 내부에 형성하는 채널 스톱 영역 하부에 채널 스톱 영역과는 반대 타입의 불순물을 주입하여 소수 캐리어의 확산 장벽영역을 형성하는 반도체소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체소자는,
제1도전형의 실리콘기판 내에 형성되는 제1도전형의 채널 스톱 영역과, 상기 채널 스톱 영역 하부의 실리콘기판 내에 형성된 제2도전형의 소수 캐리어 확산 장벽영역이 구비되는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 반도체소자 제조방법은,
제1도전형의 실리콘기판 내에 제1도전형의 불순물을 주입하여 채널 스톱 영역을 형성하는 단계와, 상기 채널 스톱 영역 하부의 실리콘기판 내에 제2도전형의 불순물을 주입하여 소수 캐리어 확산 장벽영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2도 및 제3도는 본 발명의 실시예에 의해 채널 스톱 임플란트 영역을 형성하고, 그 하부에 소수캐리어 확산 장벽층을 형성하는 것을 도시한 단면도이다.
제2도는 제1 도전형, 예를 들어 P형 실리콘기판(11)의 일정 상부에 LOCOS 공정방법으로 소자분리산화막(15)을 형성하고, 80-150keV의 에너지로 P형 불순물인 붕소(B)를 5×1012-5×1013atoms/㎠의 농도로 이온주입하여 실리콘기판(11)의 일정깊이에 채널 스톱 영역(12)을 형성하고, N형 불순물인 인(P)을 1×1012-1×1013atoms/㎠의 농도를 가지고, 상기 실리콘기판(11)으로 이온주입하여 상기 채널 스톱 영역(12)의 하부에 소수 캐리어 확산 장벽영역(13)을 형성하되, 상기 소수 캐리어 확산 장벽영역(13)은 상기 채널 스톱 영역(12)의 저면 보다 300-700Å 더 깊게 형성되도록 에너지 증대시켜 이온주입한 단면도이다.
참고로, 상기 실리콘기판(11)에 P-WELL이 형성되는 경우 상기 채널 스톱 영역(12)은 5×1012-5×1013atoms/㎠의 농도와 80-150KeV의 이온주입에너지로 붕소를 이온주입하고, N-WELL이 형성되는 경우 상기 채널 스톱 영역(12)은 5×1012-5×1013atoms/㎠의 농도와 150-300keV의 이온주입에너지로 인을 이온주입한다.
제3도는 상기 실리콘기판(11)의 상부면에 게이트산화막(16)과 게이트전극(17)을 형성한 다음, 예를 들어 N형 불순물을 이온주입하여 소오스/드레인(18)을 형성한 단면도이다.
이후의 공정은 일반적인 CMOS 공정을 따라 진행하면 된다.
제4도는 본 발명에 의해 채널 스톱 영역과 소수 캐리어 확산 장벽영역이 실리콘기판에 구비된 상태에서 실리콘기판의 표면에서부터 실리콘기판의 내부까지 포텐셜을 도시한 도면으로서, 접합에 역 바이어스가 인가될 때 공핍 영역(20)이 형성되고, 채널 스톱 영역과 소수 캐리어 확산 장벽영역에 의하여 포텐셜 베리어(21)가 형성된다. 이 포텐셜 베리어(21)는 실리콘기판(11) 내부에서 발생한 소수 캐리어가 표면의 접합 쪽으로 확산되어 오는 것을 방지하는 확산 장벽의 역활을 하게 됨으로인하여 고온에서 확산 전류가 현저하게 줄어들게 된다. 따라서 고온에서의 접합 리키지 전류는 감소된다.
상기한 바와 같이 고온에서 리프레쉬 타임의 감소를 가져오는 접합 리키지의 문제를 간단하게 개선할 수 있다.
또한, 공정이 단순함으로 종래의 베이스 라인이 설정되어 있는 소자에도 쉽게 적용할 수 있다.
제 1 도는 실리콘기판의 내부로부터 소수 캐리어가 확산되는 것을 도시한 단면도.
제2도 및 제3도는 본 발명에 의해 실리콘기판에 채널 스톱 영역과 그 하부에 소수 캐리어 확산 장벽영역을 형성하고, 트랜지스터를 형성하는 공정을 도시한 단면도.
제4도는 본 발명에 의해 실리콘기판에 채널 스톱 영역과 그 하부에 소수 캐리어 확산 장벽영역이 구비된 기판에서 접합영역과 실리콘기판이 역바이어스가 인가될 때 포텐셜을 도시한 도면.
< 도면의 주요부분에 대한 부호의 설명 >
1 : 결함의 농도가 매우 낮은 영역
2 : 결함의 농도가 높은 영역
11 : 실리콘 기판 12 : 채널 스톱 영역
13 : 소수 캐리어 확산 장벽영역 15 : 소자분리산화막
16 : 게이트 산화막 17 : 게이트전극
18 : 소오스/ 드레인

Claims (9)

  1. 제1도전형의 실리콘기판 내에 구비되는 제1도전형의 채널 스톱 영역과,
    상기 채널 스톱 영역 하부에 구비되는 제2도전형의 소수 캐리어 확산 장벽영역이 구비되는 것을 특징으로 하는 반도체소자.
  2. 제 1 항에 있어서,
    상기 소수 캐리어 확산 장벽영역은 상기 채널 스톱 영역의 하부 면에서 300-700Å 의 깊이에 구비되는 것을 특징으로 하는 반도체소자.
  3. 제 1 항에 있어서,
    상기 채널 스톱 영역은 5×1012-5×1013atoms/㎠의 농도로 형성된 것을 특징으로 하는 반도체소자.
  4. 제 1 항에 있어서,
    상기 소수 캐리어 확산 장벽영역은 1×1012-1×1013atoms/㎠의 농도로 형성된 것을 특징으로 하는 반도체소자.
  5. 제1도전형의 실리콘기판의 소정 깊이에 제1도전형의 불순물을 주입하여 채널스톱 영역을 형성하는 단계와,
    상기 실리콘기판의 채널 스톱 영역 하부에 제2도전형의 불순물을 주입하여 소수 캐리어 확산 장벽영역을 형성하는 단계를 포함하는 반도체소자 제조방법.
  6. 제 5 항에 있어서,
    상기 실리콘기판에 P-WELL인 경우 상기 채널 스톱 영역은 5×1012-5×1013atoms/㎠의 농도와 80-150keV의 이온주입에너지로 붕소를 이온주입하여 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  7. 제 5 항에 있어서,
    상기 실리콘기판에 N-WELL이 형성되는 경우 상기 채널 스톱 영역은 5×1012-5×1013atoms/㎠의 농도와 150-300keV의 이온주입에너지로 인을 이온주입하여 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  8. 제 5 항에 있어서,
    상기 소수 캐리어 확산 장벽영역은 1×1012-1×1013atoms/㎠의 농도로 이온주입하여 형성되는 것을 특징으로 하는 반도체소자 제조방법.
  9. 제 5 항에 있어서,
    상기 소수 캐리어 확산 장벽영역은 상기 채널 스톱 영역 보다 300-700Å 더 깊게 형성되는 것을 특징으로 하는 반도체소자 제조방법.
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4111724A (en) * 1975-12-22 1978-09-05 Hitachi, Ltd. Method of manufacturing oxide isolated semiconductor device utilizing selective etching technique
US4199378A (en) * 1977-08-25 1980-04-22 U.S. Philips Corporation Method of manufacturing a semiconductor device and semiconductor device manufactured while using such a method
JPS5817635A (ja) * 1981-07-24 1983-02-01 Hitachi Ltd 半導体装置の製造法
JPH04206950A (ja) * 1990-11-30 1992-07-28 Sony Corp 半導体装置の製造方法
JPH0778983A (ja) * 1993-09-07 1995-03-20 Nec Yamagata Ltd 半導体装置及びその製造方法
JPH07161974A (ja) * 1993-12-03 1995-06-23 Toshiba Corp 半導体装置の製造方法
KR960005932A (ko) * 1994-07-04 1996-02-23 문정환 반도체장치의 소자격리구조 및 소자격리방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4111724A (en) * 1975-12-22 1978-09-05 Hitachi, Ltd. Method of manufacturing oxide isolated semiconductor device utilizing selective etching technique
US4199378A (en) * 1977-08-25 1980-04-22 U.S. Philips Corporation Method of manufacturing a semiconductor device and semiconductor device manufactured while using such a method
JPS5817635A (ja) * 1981-07-24 1983-02-01 Hitachi Ltd 半導体装置の製造法
JPH04206950A (ja) * 1990-11-30 1992-07-28 Sony Corp 半導体装置の製造方法
JPH0778983A (ja) * 1993-09-07 1995-03-20 Nec Yamagata Ltd 半導体装置及びその製造方法
JPH07161974A (ja) * 1993-12-03 1995-06-23 Toshiba Corp 半導体装置の製造方法
KR960005932A (ko) * 1994-07-04 1996-02-23 문정환 반도체장치의 소자격리구조 및 소자격리방법

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