JP2000100925A - パワ―素子の間の絶縁壁 - Google Patents
パワ―素子の間の絶縁壁Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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Abstract
(57)【要約】
【課題】 半導体表面の占有面積が少なく、漏洩電流の
小さな素子の分離のための絶縁壁を提供する。 【解決手段】 第１の導電型の半導体ウェハの異なるウ
ェルの中に基本素子が形成され、少なくともひとつのウ
ェルの中の基本素子は高い電流密度で動作することがあ
り、前記基本素子を分離する第２の導電型の絶縁壁にお
いて、ウェハ材料の部分で分離される少なくとも２つの
基本絶縁壁を有し、前記部分が基準電位に結合される。
小さな素子の分離のための絶縁壁を提供する。 【解決手段】 第１の導電型の半導体ウェハの異なるウ
ェルの中に基本素子が形成され、少なくともひとつのウ
ェルの中の基本素子は高い電流密度で動作することがあ
り、前記基本素子を分離する第２の導電型の絶縁壁にお
いて、ウェハ材料の部分で分離される少なくとも２つの
基本絶縁壁を有し、前記部分が基準電位に結合される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体パワー素子に
関し、特に、大きな電流のスイッチング及び／又は高い
逆耐電圧を有する素子に関する。
関し、特に、大きな電流のスイッチング及び／又は高い
逆耐電圧を有する素子に関する。
【０００２】
【従来の技術】従来、パワ用又は高電圧用素子は離散素
子として用いられている。素子の横方向の絶縁を保証し
降伏電圧を改良するために、素子の周囲にはシリコンウ
ェハの上面から下面までドーパント原子の深い拡散によ
り形成される絶縁壁が構成され、この絶縁壁の中央で切
断されていた。
子として用いられている。素子の横方向の絶縁を保証し
降伏電圧を改良するために、素子の周囲にはシリコンウ
ェハの上面から下面までドーパント原子の深い拡散によ
り形成される絶縁壁が構成され、この絶縁壁の中央で切
断されていた。
【０００３】技術の進歩により、数個のパワー素子特に
数個の垂直素子を同じチップに製造することが可能にな
った。本出願人によるＥＰ特許出願ＥＰ−Ａ−０７２１
２１８にはその種の例が記載されている。この従来技術
では絶縁壁で囲まれたウェルに構成される素子は近傍の
素子から絶縁され相互に干渉しないようになっている。
数個の垂直素子を同じチップに製造することが可能にな
った。本出願人によるＥＰ特許出願ＥＰ−Ａ−０７２１
２１８にはその種の例が記載されている。この従来技術
では絶縁壁で囲まれたウェルに構成される素子は近傍の
素子から絶縁され相互に干渉しないようになっている。
【０００４】本出願人は、絶縁壁で分離された別のウェ
ルの素子をふくむ構造において、素子を介して高い電流
が流れることを確認した。従って、フランス特許出願９
７／０６８２２（１９９７年５月２８日出願）では、静
的絶縁と動的絶縁を分けて解析し、問題を解決する絶縁
壁の構造を改良した。
ルの素子をふくむ構造において、素子を介して高い電流
が流れることを確認した。従って、フランス特許出願９
７／０６８２２（１９９７年５月２８日出願）では、静
的絶縁と動的絶縁を分けて解析し、問題を解決する絶縁
壁の構造を改良した。
【０００５】特に、本出願人は、上面から下面に形成さ
れる深い拡散の合流点での中央部でドープレベルが１０
１６ａｔｏｍｓ／ｃｍ３以上の絶縁壁構造を提供した。
又、絶縁壁の中央部が、深い拡散が形成されるウェハの
厚さの半分より大きな横方向の広がりをもつ構造を提供
した。
れる深い拡散の合流点での中央部でドープレベルが１０
１６ａｔｏｍｓ／ｃｍ３以上の絶縁壁構造を提供した。
又、絶縁壁の中央部が、深い拡散が形成されるウェハの
厚さの半分より大きな横方向の広がりをもつ構造を提供
した。
【０００６】この従来技術は、所定の厚さのウェハに対
して、絶縁壁を形成するときの拡散アニールの時間を増
加させ、更に絶縁壁の厚さを厚くすることにつながる。
して、絶縁壁を形成するときの拡散アニールの時間を増
加させ、更に絶縁壁の厚さを厚くすることにつながる。
【０００７】あるウェルに特別に高密度の電流が流れる
場合には、近傍のウェルを絶縁するために、絶縁壁の幅
はウェハの厚さより大きくなければならない。これはシ
リコン表面の上で絶縁壁が大きな割合を占めることを意
味する。
場合には、近傍のウェルを絶縁するために、絶縁壁の幅
はウェハの厚さより大きくなければならない。これはシ
リコン表面の上で絶縁壁が大きな割合を占めることを意
味する。
【０００８】
【発明が解決しようとする課題】本発明はウェルの間の
漏洩電流の少ない絶縁壁を提供することを目的とする。
漏洩電流の少ない絶縁壁を提供することを目的とする。
【０００９】本発明の別の目的は絶縁壁が占有する面積
が高い電流に対しても小さな絶縁壁を提供することにあ
る。
が高い電流に対しても小さな絶縁壁を提供することにあ
る。
【００１０】
【課題を解決するための手段】前記目的を達成するため
の本発明の特徴は、第１の導電型の半導体ウェハの異な
るウェルの中に基本素子が形成され、少なくともひとつ
のウェルの中の基本素子は高い電流密度で動作すること
があり、前記基本素子を相互に分離するための第２の導
電型の絶縁壁において、前記ウェハの材料の部分（６
５）で分離される少なくとも２つの基本絶縁壁（６３、
６４）がもうけられ、この部分が基準電位に結合される
絶縁壁にある。
の本発明の特徴は、第１の導電型の半導体ウェハの異な
るウェルの中に基本素子が形成され、少なくともひとつ
のウェルの中の基本素子は高い電流密度で動作すること
があり、前記基本素子を相互に分離するための第２の導
電型の絶縁壁において、前記ウェハの材料の部分（６
５）で分離される少なくとも２つの基本絶縁壁（６３、
６４）がもうけられ、この部分が基準電位に結合される
絶縁壁にある。
【００１１】本発明の実施例によると、基板の上面及び
下面からドーパントを拡散するための開口の幅がウェハ
の厚さの半分より小である。
下面からドーパントを拡散するための開口の幅がウェハ
の厚さの半分より小である。
【００１２】本絶縁壁は垂直トライアックをふくむ２つ
のウェルの分離に用いられる。
のウェルの分離に用いられる。
【００１３】本絶縁壁はダイオード、サイリスタ及び垂
直トライアックの少なくともひとつをふくむ２つのウェ
ルの分離に用いられる。
直トライアックの少なくともひとつをふくむ２つのウェ
ルの分離に用いられる。
【００１４】本絶縁壁は基本素子が垂直型であり、半導
体ウェハの裏面に単一のメタライゼーションがもうけら
れる構造体に用いられる。
体ウェハの裏面に単一のメタライゼーションがもうけら
れる構造体に用いられる。
【００１５】
【発明の実施の形態】本説明に使用する断面図は単純化
され、原寸をあらわしていない。当業者は所望の特性に
従って接合の深さと素子の横方向サイズを決定すること
ができる。
され、原寸をあらわしていない。当業者は所望の特性に
従って接合の深さと素子の横方向サイズを決定すること
ができる。
【００１６】図１は共通カソードを有するダイオードと
サイリスタの例である。この図は単純化され本発明に関
連する部分のみが示される。特に、サイリスタのゲート
構造は図示しない。
サイリスタの例である。この図は単純化され本発明に関
連する部分のみが示される。特に、サイリスタのゲート
構造は図示しない。
【００１７】図１の左側は垂直ダイオードＤ１に対応
し、右側は、Ｐ型絶縁壁１０により左側から分離された
ウェルに形成される垂直サイリスタＴｈ１に対応する。
この構造はＮ型基板１１の中に形成される。ダイオード
Ｄ１は基板の上面のＰ型領域１２と基板の下面の重くド
ープされたＮ型領域１３を有する。サイリスタＴｈ１は
基板の上面のＰ型領域１５と、下面のＰ型領域１６と、
下面の領域１６の中に形成されるＮ型領域１７を有す
る。構造の下面はカソードメタライゼーションＭ１１で
被覆される。領域１２はアノードメタライゼーションＭ
１２で被覆される。領域１５はサイリスタのアノードメ
タライゼーションＭ１３で被覆される。
し、右側は、Ｐ型絶縁壁１０により左側から分離された
ウェルに形成される垂直サイリスタＴｈ１に対応する。
この構造はＮ型基板１１の中に形成される。ダイオード
Ｄ１は基板の上面のＰ型領域１２と基板の下面の重くド
ープされたＮ型領域１３を有する。サイリスタＴｈ１は
基板の上面のＰ型領域１５と、下面のＰ型領域１６と、
下面の領域１６の中に形成されるＮ型領域１７を有す
る。構造の下面はカソードメタライゼーションＭ１１で
被覆される。領域１２はアノードメタライゼーションＭ
１２で被覆される。領域１５はサイリスタのアノードメ
タライゼーションＭ１３で被覆される。
【００１８】絶縁壁１０の従来の機能は寄生素子の発生
を防止することである。絶縁壁がないと被覆Ｍ１３とＭ
１１の間に、領域１５、１１、１３で形成されるＰＮＮ
＋ダイオードｄ１が発生する。ダイオードｄ１はＭ１３
がＭ１１に対し正にバイアスされると導通し、ゲート電
流がないときにサイリスタＴｈ１を導通させる。絶縁壁
１０の存在により基板１１を介した一方が必然的にオフ
である２つの逆直列接続のダイオードを分離する。
を防止することである。絶縁壁がないと被覆Ｍ１３とＭ
１１の間に、領域１５、１１、１３で形成されるＰＮＮ
＋ダイオードｄ１が発生する。ダイオードｄ１はＭ１３
がＭ１１に対し正にバイアスされると導通し、ゲート電
流がないときにサイリスタＴｈ１を導通させる。絶縁壁
１０の存在により基板１１を介した一方が必然的にオフ
である２つの逆直列接続のダイオードを分離する。
【００１９】ダイオードｄ１は、Ｍ１２のバイアス及び
ダイオードＤ１の電流にかかわらず発生するので、この
絶縁壁は静的効果を有する。
ダイオードＤ１の電流にかかわらず発生するので、この
絶縁壁は静的効果を有する。
【００２０】図２は垂直ダイオードＤ２と横サイリスタ
Ｔｈ２の例である。２つの素子は絶縁壁２０で分離され
る。図２は、図１と同様に単純化されサイリスタゲート
は示されない。構造はＮ型基板２１に形成される。ダイ
オードＤ２は上側にＮ型領域２２を、下側にＰ型領域２
３を有する。サイリスタＴｈ２は、上側に、Ｐ型領域２
５と、Ｎ型領域２７をふくむＰ型領域２６を有する。横
サイリスタをふくむＮウェルの下面は絶縁層２８で被覆
される。下面全体はダイオードのアノードメタライゼー
ションＭ２１で被覆される。領域２２はダイオードのカ
ソードメタライゼーションＭ２２で被覆される。領域２
５は横サイリスタのアノードメタライゼーションＭ２３
で被覆される。領域２７はサイリスタのカソードメタラ
イゼーションで被覆される。
Ｔｈ２の例である。２つの素子は絶縁壁２０で分離され
る。図２は、図１と同様に単純化されサイリスタゲート
は示されない。構造はＮ型基板２１に形成される。ダイ
オードＤ２は上側にＮ型領域２２を、下側にＰ型領域２
３を有する。サイリスタＴｈ２は、上側に、Ｐ型領域２
５と、Ｎ型領域２７をふくむＰ型領域２６を有する。横
サイリスタをふくむＮウェルの下面は絶縁層２８で被覆
される。下面全体はダイオードのアノードメタライゼー
ションＭ２１で被覆される。領域２２はダイオードのカ
ソードメタライゼーションＭ２２で被覆される。領域２
５は横サイリスタのアノードメタライゼーションＭ２３
で被覆される。領域２７はサイリスタのカソードメタラ
イゼーションで被覆される。
【００２１】絶縁壁２０が無いと、メタライゼーション
Ｍ２３とＭ２２の間にＰＮＮ＋ダイオードｄ２が発生
し、サイリスタのアノードＭ２３がＭ２２に対し正にバ
イアスされると、領域２５と基板２１の間の導通によ
り、サイリスタＴｈ２がゲート電流がなくても導通す
る。
Ｍ２３とＭ２２の間にＰＮＮ＋ダイオードｄ２が発生
し、サイリスタのアノードＭ２３がＭ２２に対し正にバ
イアスされると、領域２５と基板２１の間の導通によ
り、サイリスタＴｈ２がゲート電流がなくても導通す
る。
【００２２】この例でも、絶縁壁２０は寄生ダイオード
を防止するために用いられ、静的効果を有する。
を防止するために用いられ、静的効果を有する。
【００２３】図３はＮ型基板３１の中に形成され、絶縁
壁３０で分離される２つのトライアックを示す。左側の
トライアックは上から下にサイリスタＴｈ３とＴｈ４を
有し、右側のトライアックは上から下にサイリスタＴｈ
５とサイリスタＴｈ６を有する。左側の上面にＰ型領域
３２と３３（図示の関係で分離してあるが一体でもよ
い）がもうけられる。領域３２にはＮ型領域３４がもう
けられる。下面にはＰ型領域３５がもうけられ、この領
域３５の中に、Ｎ型領域３６が領域３３に対向してもう
けられる。図の右側では、領域４２から４６は領域３２
から３６に対応する。領域３５と４５は実際には単一の
Ｐ型層である。背面はメタライゼーションＭ３１で被覆
される。サイリスタＴｈ３のカソード領域とサイリスタ
Ｔｈ４のアノード領域はメタライゼーションＭ３２で被
覆される。サイリスタＴｈ５のカソード領域とサイリス
タＴｈ６のアノード領域はメタライゼーションＭ４２で
被覆される。
壁３０で分離される２つのトライアックを示す。左側の
トライアックは上から下にサイリスタＴｈ３とＴｈ４を
有し、右側のトライアックは上から下にサイリスタＴｈ
５とサイリスタＴｈ６を有する。左側の上面にＰ型領域
３２と３３（図示の関係で分離してあるが一体でもよ
い）がもうけられる。領域３２にはＮ型領域３４がもう
けられる。下面にはＰ型領域３５がもうけられ、この領
域３５の中に、Ｎ型領域３６が領域３３に対向してもう
けられる。図の右側では、領域４２から４６は領域３２
から３６に対応する。領域３５と４５は実際には単一の
Ｐ型層である。背面はメタライゼーションＭ３１で被覆
される。サイリスタＴｈ３のカソード領域とサイリスタ
Ｔｈ４のアノード領域はメタライゼーションＭ３２で被
覆される。サイリスタＴｈ５のカソード領域とサイリス
タＴｈ６のアノード領域はメタライゼーションＭ４２で
被覆される。
【００２４】この構造で、絶縁壁３０がないとき、前述
の図面のような寄生ダイオードは発生しないが、多数の
寄生トランジスタが発生して、これらがオンになってゲ
ート信号がないときに一方又は他方のトライアックをオ
ンにする。
の図面のような寄生ダイオードは発生しないが、多数の
寄生トランジスタが発生して、これらがオンになってゲ
ート信号がないときに一方又は他方のトライアックをオ
ンにする。
【００２５】上記３つの例で、絶縁壁は近傍の素子に対
し静的電圧保護の機能を有する。今まではこの機能で十
分であると考えられていた。
し静的電圧保護の機能を有する。今まではこの機能で十
分であると考えられていた。
【００２６】本出願人は、図３のトライアックの場合
に、通常の動作の間は各端子の全ての電圧配置に対し装
置の動作は満足できるが、一方のトライアックの電流が
所定の閾値を越える減少が時々発生することを見出し
た。同様の問題は図１、図２及び他の回路でも確認され
ている。特に、図１の場合には、ダイオードＤ１に大電
流が流れると、近傍の構造体に漏洩電流が流れ、この電
流が大きいと、サイリスタＴｈ１がトリガされる。図２
の場合には、ダイオードＤ２に大電流が流れると、サイ
リスタＴｈ２がトリガされるようになる。図３の場合に
は、サイリスタＴｈ３に大電流が流れると、サイリスタ
Ｔｈ５がトリガされるようになる。
に、通常の動作の間は各端子の全ての電圧配置に対し装
置の動作は満足できるが、一方のトライアックの電流が
所定の閾値を越える減少が時々発生することを見出し
た。同様の問題は図１、図２及び他の回路でも確認され
ている。特に、図１の場合には、ダイオードＤ１に大電
流が流れると、近傍の構造体に漏洩電流が流れ、この電
流が大きいと、サイリスタＴｈ１がトリガされる。図２
の場合には、ダイオードＤ２に大電流が流れると、サイ
リスタＴｈ２がトリガされるようになる。図３の場合に
は、サイリスタＴｈ３に大電流が流れると、サイリスタ
Ｔｈ５がトリガされるようになる。
【００２７】図４は従来の絶縁壁を示す。この絶縁壁は
基板１１の上面と下面のマスク５１、５２からのＰ型の
ドーピングの注入とアニール又はドーピング注入中のア
ニールにより形成される。両方の場合に、シリコンウェ
ハが２００−３００μｍのオーダの厚さの場合には、長
時間、例えば数百時間のアニールを行って、上面及び下
面からの拡散により拡がるドーパントが合体するように
する。もちろん、表面のドーピングレベルは上下の拡散
が合体する位置、つまり絶縁壁の中央部のドーピングレ
ベルよりはるかに高い。拡散ステップの異状な長時間化
を避けるために、通常、２つの拡散が合体したときに拡
散を中止しており、特にこのステップを長時間化する理
由はなかった。従って、中央部でのドーパントの濃度は
比較的低く例えば１０１５ａｔｏｍｓ／ｃｍ３程度であ
る。従って、中央部での絶縁壁の幅はマスクの開口の幅
Ｌにほぼ等しい。さらに、従来の技術では、絶縁壁のサ
イズを出来るだけ小さくすることが望まれ、従って、幅
Ｌは可能な限り小さく選択されていた。
基板１１の上面と下面のマスク５１、５２からのＰ型の
ドーピングの注入とアニール又はドーピング注入中のア
ニールにより形成される。両方の場合に、シリコンウェ
ハが２００−３００μｍのオーダの厚さの場合には、長
時間、例えば数百時間のアニールを行って、上面及び下
面からの拡散により拡がるドーパントが合体するように
する。もちろん、表面のドーピングレベルは上下の拡散
が合体する位置、つまり絶縁壁の中央部のドーピングレ
ベルよりはるかに高い。拡散ステップの異状な長時間化
を避けるために、通常、２つの拡散が合体したときに拡
散を中止しており、特にこのステップを長時間化する理
由はなかった。従って、中央部でのドーパントの濃度は
比較的低く例えば１０１５ａｔｏｍｓ／ｃｍ３程度であ
る。従って、中央部での絶縁壁の幅はマスクの開口の幅
Ｌにほぼ等しい。さらに、従来の技術では、絶縁壁のサ
イズを出来るだけ小さくすることが望まれ、従って、幅
Ｌは可能な限り小さく選択されていた。
【００２８】フランス特許出願９７／０６８２２の記載
によると、ウェルの電流密度が所定の閾値を越えると発
生したキャリアにより絶縁壁がオーバフローし、キャリ
アが近傍のウェルに拡散して妨害を発生する。一般に、
ウェルのキャリア密度がウェルの中の素子の導通によっ
て過大となると、キャリアは絶縁壁の薄い少なくドープ
された領域を横切って拡散する。つまり、静的に効率的
な絶縁壁は動的には非効率的でありうる。
によると、ウェルの電流密度が所定の閾値を越えると発
生したキャリアにより絶縁壁がオーバフローし、キャリ
アが近傍のウェルに拡散して妨害を発生する。一般に、
ウェルのキャリア密度がウェルの中の素子の導通によっ
て過大となると、キャリアは絶縁壁の薄い少なくドープ
された領域を横切って拡散する。つまり、静的に効率的
な絶縁壁は動的には非効率的でありうる。
【００２９】フランス特許出願９７／０６８２２による
解決は、絶縁壁の中央部に十分なドーピングレベルを与
えて、電子が近傍のウェルに拡散することを防止する効
率的なバリアを形成することである。実用的には、中央
部でのドーパントの濃度が１０１６ａｔｏｍｓ／ｃｍ３
より大きいと、多くの場合問題は解決し、又、絶縁壁の
中央部の幅にも作用する。図５はこの方法による絶縁壁
を示す。この壁は開口５５、５６からのドープ領域の拡
散により形成され、拡散領域５７、５８が相互に入り込
み、中央部５９でのドーピングレベルが増加する。
解決は、絶縁壁の中央部に十分なドーピングレベルを与
えて、電子が近傍のウェルに拡散することを防止する効
率的なバリアを形成することである。実用的には、中央
部でのドーパントの濃度が１０１６ａｔｏｍｓ／ｃｍ３
より大きいと、多くの場合問題は解決し、又、絶縁壁の
中央部の幅にも作用する。図５はこの方法による絶縁壁
を示す。この壁は開口５５、５６からのドープ領域の拡
散により形成され、拡散領域５７、５８が相互に入り込
み、中央部５９でのドーピングレベルが増加する。
【００３０】従来の技術は、所定の厚さのウェハに対
し、長時間のアニールを必要とし、拡散壁の幅を増加さ
せなければならない。ウェルの間に高い動的絶縁を必要
とし、ウェルの中に大電流が流れるときは、絶縁壁の幅
は半導体ウェハの厚さの２倍以上が必要となる。
し、長時間のアニールを必要とし、拡散壁の幅を増加さ
せなければならない。ウェルの間に高い動的絶縁を必要
とし、ウェルの中に大電流が流れるときは、絶縁壁の幅
は半導体ウェハの厚さの２倍以上が必要となる。
【００３１】本発明は、絶縁壁の動的絶縁効率を増大さ
せ、ウェルを横切る電流が大きいときでも絶縁壁の必要
な幅を減少させる。
せ、ウェルを横切る電流が大きいときでも絶縁壁の必要
な幅を減少させる。
【００３２】本発明は図６Ａと図６Ｂに示すように絶縁
壁を構成する。
壁を構成する。
【００３３】図６Ａは半導体ウェハの一部を示し、左側
は６１、右側は６２とする。左右の各部は高電圧又は大
電流パワー素子が形成されるウェルに対応する。本発明
によると、絶縁壁は２つの基本絶縁壁６３、６４を有
し、これらは半導体基板の一部６５で分離される。図６
Ａはこれらの基本絶縁壁の形成を示し、図４と同様に、
半導体ウェハの上下面のマスク６７、６８の開口を介し
て形成される。
は６１、右側は６２とする。左右の各部は高電圧又は大
電流パワー素子が形成されるウェルに対応する。本発明
によると、絶縁壁は２つの基本絶縁壁６３、６４を有
し、これらは半導体基板の一部６５で分離される。図６
Ａはこれらの基本絶縁壁の形成を示し、図４と同様に、
半導体ウェハの上下面のマスク６７、６８の開口を介し
て形成される。
【００３４】図６Ｂの第２製造ステップで、半導体層の
上下面で領域６５に接するＮ＋型のオーバードープ領域
７１、７２が形成される。これらの領域は、各々、メタ
ライゼーション７３、７４と接する。メタライゼーショ
ン７３はＮ＋領域７１の上と、好ましくは、壁６３、６
４の少なくとも一部の上に形成される。メタライゼーシ
ョン７４はパワー素子の裏面全体を被覆する。メタライ
ゼーション７４は基準電圧例えば接地に接続される。メ
タライゼーション７３は壁６３、６４による結合のた
め、メタライゼーション７４の電位にある。
上下面で領域６５に接するＮ＋型のオーバードープ領域
７１、７２が形成される。これらの領域は、各々、メタ
ライゼーション７３、７４と接する。メタライゼーショ
ン７３はＮ＋領域７１の上と、好ましくは、壁６３、６
４の少なくとも一部の上に形成される。メタライゼーシ
ョン７４はパワー素子の裏面全体を被覆する。メタライ
ゼーション７４は基準電圧例えば接地に接続される。メ
タライゼーション７３は壁６３、６４による結合のた
め、メタライゼーション７４の電位にある。
【００３５】本発明によると、基本絶縁壁６３、６４は
最少の寸法でよい。しかし好ましくはこれらは従来より
深く拡散され、中央部でのドーピングレベルが１０６ａ
ｔｏｍｓ／ｃｍ３を越えるようにする。
最少の寸法でよい。しかし好ましくはこれらは従来より
深く拡散され、中央部でのドーピングレベルが１０６ａ
ｔｏｍｓ／ｃｍ３を越えるようにする。
【００３６】本発明による構造の特性を従来の技術のそ
れと比較するため、所定の大きさの大電流が流れるウェ
ルの近傍のウェルの漏洩電流を測定した。図７で、第１
のウェルの電流Ｉは横軸に０から−１０アンペアで示
す。電流を負で示すのは構造体から流出するからであ
る。近傍のウェルの漏洩電流Ｉｆはたて軸に対数目盛で
示す。
れと比較するため、所定の大きさの大電流が流れるウェ
ルの近傍のウェルの漏洩電流を測定した。図７で、第１
のウェルの電流Ｉは横軸に０から−１０アンペアで示
す。電流を負で示すのは構造体から流出するからであ
る。近傍のウェルの漏洩電流Ｉｆはたて軸に対数目盛で
示す。
【００３７】曲線８１は図４の構造に対応し、マスク５
１、５２の開口の幅は１００μｍのオーダであり、壁の
中央部でのドーパントの濃度は５×１０１４ａｔｏｍ／
ｃｍ ３である。第１のウェルの電流が１Ａを越えると漏
洩電流は０．１Ａのオーダに達することがわかる。
１、５２の開口の幅は１００μｍのオーダであり、壁の
中央部でのドーパントの濃度は５×１０１４ａｔｏｍ／
ｃｍ ３である。第１のウェルの電流が１Ａを越えると漏
洩電流は０．１Ａのオーダに達することがわかる。
【００３８】曲線８２はフランス特許出願９７／０６８
２２のウェルに対応し、開口５５、５６の幅は２００μ
ｍのオーダであり、中央部の濃度は１０１６ａｔｏｍｓ
／ｃｍ３である。第１のウェルの電流が−２Ａより大き
いとき、漏洩電流は１０−２Ａよりはるかに小さい。
２２のウェルに対応し、開口５５、５６の幅は２００μ
ｍのオーダであり、中央部の濃度は１０１６ａｔｏｍｓ
／ｃｍ３である。第１のウェルの電流が−２Ａより大き
いとき、漏洩電流は１０−２Ａよりはるかに小さい。
【００３９】曲線８３は、曲線８２と同様であるが、絶
縁壁の拡散のための開口の幅は４００μｍである。この
とき、漏洩電流は１０−４Ａのオーダの値に減少する。
縁壁の拡散のための開口の幅は４００μｍである。この
とき、漏洩電流は１０−４Ａのオーダの値に減少する。
【００４０】曲線８４は二重絶縁壁を有する本発明の構
造に対応し、絶縁壁を形成するためのマスクの開口の幅
は５０μｍのオーダ、２つの基本絶縁壁の間隔は３００
μｍのオーダである。このとき、構造体の幅は曲線８３
の場合の構造体の幅にほぼ等しい。電流が４Ａを越える
とき、漏洩電流は１００のオーダで減少することがわか
る。電流がより小さいときは減少率は更に大きく１００
０のオーダとなる。
造に対応し、絶縁壁を形成するためのマスクの開口の幅
は５０μｍのオーダ、２つの基本絶縁壁の間隔は３００
μｍのオーダである。このとき、構造体の幅は曲線８３
の場合の構造体の幅にほぼ等しい。電流が４Ａを越える
とき、漏洩電流は１００のオーダで減少することがわか
る。電流がより小さいときは減少率は更に大きく１００
０のオーダとなる。
【００４１】本発明は漏洩電流を減少させ、絶縁壁の寸
法を減少させる。実際、曲線８４と同じ結果を曲線８３
の構造で得るためには、後者の構造の幅は非常に大きく
しなければならない。
法を減少させる。実際、曲線８４と同じ結果を曲線８３
の構造で得るためには、後者の構造の幅は非常に大きく
しなければならない。
【００４２】本発明の二重絶縁壁の長所は、ウェル、例
えばウェル６１から来る電子が第１の絶縁壁６３を横切
ると、接地接続７３、７４により中央領域６５から除去
されることから得られる。従って、絶縁壁の第２の部分
６４を横切る電子はわずかである。
えばウェル６１から来る電子が第１の絶縁壁６３を横切
ると、接地接続７３、７４により中央領域６５から除去
されることから得られる。従って、絶縁壁の第２の部分
６４を横切る電子はわずかである。
【００４３】本発明の変形は当然可能で、絶縁壁で分離
されたウェルの中に形成する素子の性質、及びウェルの
数に関しては実施例に限定されない。
されたウェルの中に形成する素子の性質、及びウェルの
数に関しては実施例に限定されない。
【図１】従来の半導体装置の断面を示す。
【図２】従来の半導体装置の断面を示す。
【図３】従来の半導体装置の断面を示す。
【図４】従来の絶縁壁を示す。
【図５】フランス特許出願９７／０６８２２の絶縁壁を
示す。
示す。
【図６Ａ】本発明による絶縁壁を示す。
【図６Ｂ】本発明による絶縁壁を示す。
【図７】各種絶縁壁における漏洩電流を示す。
６１、６２ ウェハ ６３、６４ 基本絶縁壁 ６５ 基板の一部 ６７、６８ マスク ７３、７４ メタライゼーション
Claims (5)
- 【請求項１】 第１の導電型の半導体ウェハの異なるウ
ェルの中に基本素子が形成され、少なくともひとつのウ
ェルの中の基本素子は高い電流密度で動作することがあ
り、前記基本素子を相互に分離するための第２の導電型
の絶縁壁において、 前記ウェハの材料の部分（６５）で分離される少なくと
も２つの基本絶縁壁（６３、６４）がもうけられ、この
部分が基準電位に結合されることを特徴とする、パワー
素子の間の絶縁壁。 - 【請求項２】 基板の上面及び下面からドーパントを拡
散するための開口の幅がウェハの厚さの半分より小であ
る請求項１記載のパワー素子の間の絶縁壁。 - 【請求項３】 垂直トライアックをふくむ２つのウェル
を分離する請求項１又は２に記載のパワー素子の間の絶
縁壁。 - 【請求項４】 少なくとも一方のウェルがダイオード、
サイリスタ及び垂直トライアックの少なくともひとつを
ふくむ２つのウェルを分離する請求項１又は２に記載の
パワー素子の間の絶縁壁。 - 【請求項５】 基本素子が垂直型であり、半導体ウェハ
の裏面に単一のメタライゼーションがもうけられる請求
項１−４のひとつに記載のパワー素子の間の絶縁壁。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9811714 | 1998-09-16 | ||
| FR9811714A FR2783353A1 (fr) | 1998-09-16 | 1998-09-16 | Mur d'isolement entre composants de puissance |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000100925A true JP2000100925A (ja) | 2000-04-07 |
Family
ID=9530619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11247391A Pending JP2000100925A (ja) | 1998-09-16 | 1999-09-01 | パワ―素子の間の絶縁壁 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6559515B1 (ja) |
| EP (1) | EP0987751A1 (ja) |
| JP (1) | JP2000100925A (ja) |
| FR (1) | FR2783353A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2800513B1 (fr) * | 1999-11-03 | 2002-03-29 | St Microelectronics Sa | Detecteur d'etat de composant de puissance |
| JP4369230B2 (ja) * | 2001-11-07 | 2009-11-18 | 新電元工業株式会社 | サージ防護半導体装置 |
| CN100414685C (zh) * | 2006-08-28 | 2008-08-27 | 汤庆敏 | 一种半导体器件芯片穿通隔离区及pn结的制造工艺 |
| JP7294594B2 (ja) * | 2019-06-03 | 2023-06-20 | リテルヒューズ・セミコンダクター・（ウーシー）・カンパニー・リミテッド | 集積型マルチデバイスチップおよびパッケージ |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE754677A (fr) | 1969-08-11 | 1971-01-18 | Rca Corp | Circuits integres fonctionnant sur courant |
| JPS5127985B2 (ja) * | 1971-10-01 | 1976-08-16 | ||
| US3982269A (en) * | 1974-11-22 | 1976-09-21 | General Electric Company | Semiconductor devices and method, including TGZM, of making same |
| JPS5721862A (en) * | 1980-07-14 | 1982-02-04 | Nec Corp | Bidirectional thyristor |
| JPS58175845A (ja) * | 1982-04-07 | 1983-10-15 | Mitsubishi Electric Corp | 半導体装置における分離拡散領域の構造 |
| JP3275218B2 (ja) * | 1993-07-20 | 2002-04-15 | 富士通株式会社 | 半導体装置及びその形成方法 |
| JPH0794988A (ja) * | 1993-09-21 | 1995-04-07 | Mitsubishi Electric Corp | Ｍｏｓ型半導体クランプ回路 |
| WO1996007206A1 (en) * | 1994-08-26 | 1996-03-07 | Jury Alexeevich Evseev | Semiconductor rectifier module |
| FR2729008B1 (fr) * | 1994-12-30 | 1997-03-21 | Sgs Thomson Microelectronics | Circuit integre de puissance |
| JP3513609B2 (ja) * | 1996-04-19 | 2004-03-31 | 株式会社ルネサステクノロジ | 半導体装置 |
-
1998
- 1998-09-16 FR FR9811714A patent/FR2783353A1/fr active Pending
-
1999
- 1999-09-01 JP JP11247391A patent/JP2000100925A/ja active Pending
- 1999-09-07 US US09/391,636 patent/US6559515B1/en not_active Expired - Lifetime
- 1999-09-14 EP EP99410113A patent/EP0987751A1/fr not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0987751A1 (fr) | 2000-03-22 |
| FR2783353A1 (fr) | 2000-03-17 |
| US6559515B1 (en) | 2003-05-06 |
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|
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| A521 | Written amendment |
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