JPH0794988A - Ｍｏｓ型半導体クランプ回路 - Google Patents
Ｍｏｓ型半導体クランプ回路Info
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- JPH0794988A JPH0794988A JP5234554A JP23455493A JPH0794988A JP H0794988 A JPH0794988 A JP H0794988A JP 5234554 A JP5234554 A JP 5234554A JP 23455493 A JP23455493 A JP 23455493A JP H0794988 A JPH0794988 A JP H0794988A
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- well
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- clamp
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/928—Active solid-state devices, e.g. transistors, solid-state diodes with shorted PN or schottky junction other than emitter junction
Abstract
(57)【要約】
【目的】 ＭＯＳ型半導体クランプ回路のクランプレベ
ルの安定性を改善する。 【構成】 ＭＯＳ型半導体クランプ回路は、基板電位が
印加される半導体基板（１）と、基板電位から電気的に
分離されたウェル（３）と、そのウェル内に形成された
ＭＯＳ型トランジスタ（５ａ，５ｂ，６）を備え、それ
らのトランジスタは互いに直列に接続されかつ各トラン
ジスタのゲートがドレインに接続されており、ウェル
（３）には基板電位と異なる安定電位が印加される。
ルの安定性を改善する。 【構成】 ＭＯＳ型半導体クランプ回路は、基板電位が
印加される半導体基板（１）と、基板電位から電気的に
分離されたウェル（３）と、そのウェル内に形成された
ＭＯＳ型トランジスタ（５ａ，５ｂ，６）を備え、それ
らのトランジスタは互いに直列に接続されかつ各トラン
ジスタのゲートがドレインに接続されており、ウェル
（３）には基板電位と異なる安定電位が印加される。
Description
【０００１】
【産業上の利用分野】本発明は半導体クランプ回路に関
し、特に、ＭＯＳ型半導体クランプ回路におけるクラン
プ電位の安定性の完全に関するものである。
し、特に、ＭＯＳ型半導体クランプ回路におけるクラン
プ電位の安定性の完全に関するものである。
【０００２】
【従来の技術】図９を参照して、Ｎチャネル型のＭＯＳ
トランジスタ（以下、Ｎ−ＭＯＳトランジスタと称す）
の回路図が示されている。ＭＯＳトランジスタは、ソー
ス端子Ｓ，ゲート端子Ｇ，およびドレイン端子Ｄを含ん
でいる。ソースとドレインとの間のチャネル領域の下の
部分はバックゲートＢＧと呼ばれる。このバックゲート
領域の電位はいわゆるバルク電位になっており、通常は
バルク電位として基板電位Ｖｂｂが印加される。
トランジスタ（以下、Ｎ−ＭＯＳトランジスタと称す）
の回路図が示されている。ＭＯＳトランジスタは、ソー
ス端子Ｓ，ゲート端子Ｇ，およびドレイン端子Ｄを含ん
でいる。ソースとドレインとの間のチャネル領域の下の
部分はバックゲートＢＧと呼ばれる。このバックゲート
領域の電位はいわゆるバルク電位になっており、通常は
バルク電位として基板電位Ｖｂｂが印加される。
【０００３】図１０においては、図９の回路図に示され
ているようなＮ−ＭＯＳトランジスタの構造の一例が概
略的な断面図で示されている。図１０の構造において
は、Ｐ - 型半導体基板１が用いられている。基板１内に
はＰウェル３が形成され、Ｐウェル３内にはＮ+ 型のソ
ース５ａとドレイン５ｂが形成されている。ソース５ａ
とドレイン５ｂの間において、ゲート電極６が設けられ
ている。このようなＮ−ＭＯＳトランジスタにおいて
は、負の基板バイアス電位ＶｂｂがＰ+ 接続領域１ａを
介して基板１に印加され、その基板電位ＶｂｂはＰ+ 接
続領域３ａを介してＰウェル３へも印加される。すなわ
ち、図１０のＮ−ＭＯＳトランジスタのバックゲート電
位ＶBGとして、基板電位Ｖｂｂが印加されることにな
る。
ているようなＮ−ＭＯＳトランジスタの構造の一例が概
略的な断面図で示されている。図１０の構造において
は、Ｐ - 型半導体基板１が用いられている。基板１内に
はＰウェル３が形成され、Ｐウェル３内にはＮ+ 型のソ
ース５ａとドレイン５ｂが形成されている。ソース５ａ
とドレイン５ｂの間において、ゲート電極６が設けられ
ている。このようなＮ−ＭＯＳトランジスタにおいて
は、負の基板バイアス電位ＶｂｂがＰ+ 接続領域１ａを
介して基板１に印加され、その基板電位ＶｂｂはＰ+ 接
続領域３ａを介してＰウェル３へも印加される。すなわ
ち、図１０のＮ−ＭＯＳトランジスタのバックゲート電
位ＶBGとして、基板電位Ｖｂｂが印加されることにな
る。
【０００４】図１１は、ＭＯＳトランジスタのバックゲ
ート電位ＶBGの絶対値としきい値電圧Ｖｔｈとの関係を
概略的に示すグラフである。すなわち、しきい値電圧Ｖ
ｔｈのバックゲート電位ＶBG依存性は次式で現わされ
る。
ート電位ＶBGの絶対値としきい値電圧Ｖｔｈとの関係を
概略的に示すグラフである。すなわち、しきい値電圧Ｖ
ｔｈのバックゲート電位ＶBG依存性は次式で現わされ
る。
【０００５】
【数１】
【０００６】ここで、Ｖｔｈφは定数を表わし、Ｋは基
板効果定数を表わし、そしてφFPはフェルミレベルを表
わす。
板効果定数を表わし、そしてφFPはフェルミレベルを表
わす。
【０００７】基板効果定数Ｋはトランジスタの製造プロ
セスに依存して多少変動するが、概略的にはバックゲー
ト電位ＶBGが１Ｖだけ変動したときにしきい値電圧Ｖｔ
ｈが０．１Ｖだけ変化するような数値を有していると考
えてよい。バックゲート電位ＶBGに対するこのようなし
きい値電圧Ｖｔｈの依存性は、決して無視できるもので
はない。
セスに依存して多少変動するが、概略的にはバックゲー
ト電位ＶBGが１Ｖだけ変動したときにしきい値電圧Ｖｔ
ｈが０．１Ｖだけ変化するような数値を有していると考
えてよい。バックゲート電位ＶBGに対するこのようなし
きい値電圧Ｖｔｈの依存性は、決して無視できるもので
はない。
【０００８】図１２において、互いに直列接続されたｍ
個のＮ−ＭＯＳトランジスタを含むクランプ回路の一例
が回路図で示されている。このクランプ回路において、
各トランジスタのゲートはドレインに接続されており、
バックゲート電位として基板電位Ｖｂｂが印加されてい
る。このクランプ回路によって、ノードＡが一定電位に
クランプされる。
個のＮ−ＭＯＳトランジスタを含むクランプ回路の一例
が回路図で示されている。このクランプ回路において、
各トランジスタのゲートはドレインに接続されており、
バックゲート電位として基板電位Ｖｂｂが印加されてい
る。このクランプ回路によって、ノードＡが一定電位に
クランプされる。
【０００９】たとえば、各トランジスタがしきい値電圧
Ｖｔｈを有するとすれば、ノードＡの電位がＶｔｈ×ｍ
を超えたときに、直列接続されたトランジスタがノード
ＡからアースＧＮＤへ電流を流す。すなわちそのクラン
プ回路は、ノードＡをＶｔｈ×ｍの電位に維持するよう
に動作する。
Ｖｔｈを有するとすれば、ノードＡの電位がＶｔｈ×ｍ
を超えたときに、直列接続されたトランジスタがノード
ＡからアースＧＮＤへ電流を流す。すなわちそのクラン
プ回路は、ノードＡをＶｔｈ×ｍの電位に維持するよう
に動作する。
【００１０】ここで、各Ｎ−ＭＯＳトランジスタのバル
ク電位ＶBGがΔＶBGだけ変化した場合を考える。具体例
として、δＶｔｈ／δＶBG＝０．１，ｍ＝１５，および
ΔＶ BG＝２Ｖであると仮定すれば、ノードＡのクランプ
レベルＶA の変化量ΔＶA は次式で表わされる。
ク電位ＶBGがΔＶBGだけ変化した場合を考える。具体例
として、δＶｔｈ／δＶBG＝０．１，ｍ＝１５，および
ΔＶ BG＝２Ｖであると仮定すれば、ノードＡのクランプ
レベルＶA の変化量ΔＶA は次式で表わされる。
【００１１】 ΔＶA ＝（δＶｔｈ／δＶBG）・ΔＶBG・ｍ＝０．１×２×１５＝３（Ｖ） すなわち、ノードＡのクランプレベルＶA が設計値から
３Ｖもずれてしまう結果となる。
３Ｖもずれてしまう結果となる。
【００１２】
【発明が解決しようとする課題】以上のように、従来の
ＭＯＳ型半導体クランプ回路においては、各ＭＯＳトラ
ンジスタのバックゲート電位ＶBGとして基板電位Ｖｂｂ
が印加されるので、基板電位Ｖｂｂの変動によってＭＯ
Ｓトランジスタのしきい値Ｖｔｈが変動し、その結果と
してクランプレベルが設計値に対して変動するという問
題がある。
ＭＯＳ型半導体クランプ回路においては、各ＭＯＳトラ
ンジスタのバックゲート電位ＶBGとして基板電位Ｖｂｂ
が印加されるので、基板電位Ｖｂｂの変動によってＭＯ
Ｓトランジスタのしきい値Ｖｔｈが変動し、その結果と
してクランプレベルが設計値に対して変動するという問
題がある。
【００１３】このような課題に鑑み、本発明は、クラン
プレベルの変動を最小にし得る安定なＭＯＳ型半導体ク
ランプ回路を提供することを目的としている。
プレベルの変動を最小にし得る安定なＭＯＳ型半導体ク
ランプ回路を提供することを目的としている。
【００１４】
【課題を解決するための手段】本発明によるＭＯＳ型半
導体クランプ回路は、基板電位が印加される半導体基板
と、その半導体基板内に形成されかつ基板電位から電気
的に分離された少なくとも１つの第１導電型ウェルと、
そのウェル内に形成された第２導電型のソースとドレイ
ンを含む複数のＭＯＳ型トランジスタを備え、それらの
トランジスタは互いに直列に接続されて、各トランジス
タのゲートはドレインに接続されており、そしてウェル
には基板電位と異なる安定電位が印加されることを特徴
としている。
導体クランプ回路は、基板電位が印加される半導体基板
と、その半導体基板内に形成されかつ基板電位から電気
的に分離された少なくとも１つの第１導電型ウェルと、
そのウェル内に形成された第２導電型のソースとドレイ
ンを含む複数のＭＯＳ型トランジスタを備え、それらの
トランジスタは互いに直列に接続されて、各トランジス
タのゲートはドレインに接続されており、そしてウェル
には基板電位と異なる安定電位が印加されることを特徴
としている。
【００１５】
【作用】本発明によるＭＯＳ型半導体クランプ回路にお
いては、ウェルが基板電位から電気的に分離されている
ので、各ＭＯＳトランジスタのバックゲート電位ＶBGと
して基板電位Ｖｂｂと異なる安定電位を印加することが
できる。したがって、クランプ回路中のＭＯＳトランジ
スタのしきい値電圧Ｖｔｈがバックゲート電位Ｖ BGの変
動によって変化することがなく、クランプレベルの安定
性が著しく改善されることになる。
いては、ウェルが基板電位から電気的に分離されている
ので、各ＭＯＳトランジスタのバックゲート電位ＶBGと
して基板電位Ｖｂｂと異なる安定電位を印加することが
できる。したがって、クランプ回路中のＭＯＳトランジ
スタのしきい値電圧Ｖｔｈがバックゲート電位Ｖ BGの変
動によって変化することがなく、クランプレベルの安定
性が著しく改善されることになる。
【００１６】
【実施例】図１を参照して、本発明の一実施例によるＭ
ＯＳ型半導体クランプ回路の回路図が示されている。図
１のクランプ回路は、図面の簡略のために、わずか３つ
のＮ−ＭＯＳトランジスタを含んでいる。これらのＮ−
ＭＯＳトランジスタは互いに直列に接続されており、各
トランジスタのゲートはドレインに接続されている。右
端のトランジスタのドレインはクランプノードＡに接続
されている。他方、左端のトランジスタのソースは、通
常は接地電位ＧＮＤである安定な低電源レベルＶｓｓに
接続されている。
ＯＳ型半導体クランプ回路の回路図が示されている。図
１のクランプ回路は、図面の簡略のために、わずか３つ
のＮ−ＭＯＳトランジスタを含んでいる。これらのＮ−
ＭＯＳトランジスタは互いに直列に接続されており、各
トランジスタのゲートはドレインに接続されている。右
端のトランジスタのドレインはクランプノードＡに接続
されている。他方、左端のトランジスタのソースは、通
常は接地電位ＧＮＤである安定な低電源レベルＶｓｓに
接続されている。
【００１７】図１のクランプ回路の特徴は、各Ｎ−ＭＯ
Ｓトランジスタのバックゲート電位ＶBGとして、安定な
低電源レベルＶｓｓが印加されていることであり、その
安定な低電源レベルＶｓｓは接地電位ＧＮＤであり得
る。このようなクランプ回路においては、すべてのＮ−
ＭＯＳトランジスタのバックゲート電位ＶBGが安定な接
地電位ＧＮＤに維持されるので、すべてのＮ−ＭＯＳト
ランジスタのしきい値電圧Ｖｔｈが安定に維持され、そ
の結果としてノードＡにおけるクランプ電位ＶAの変動
が防止される。
Ｓトランジスタのバックゲート電位ＶBGとして、安定な
低電源レベルＶｓｓが印加されていることであり、その
安定な低電源レベルＶｓｓは接地電位ＧＮＤであり得
る。このようなクランプ回路においては、すべてのＮ−
ＭＯＳトランジスタのバックゲート電位ＶBGが安定な接
地電位ＧＮＤに維持されるので、すべてのＮ−ＭＯＳト
ランジスタのしきい値電圧Ｖｔｈが安定に維持され、そ
の結果としてノードＡにおけるクランプ電位ＶAの変動
が防止される。
【００１８】図２においては、図１の回路図に従って実
現されたクランプ回路の構造の一例が概略的な断面図で
示されている。図２の構造においては、Ｎ型半導体基板
１内にＰ型ウェル３が形成されている。Ｐ型ウェル３内
には、３つのＮ−ＭＯＳトランジスタが直列接続されて
形成されている。各Ｎ−ＭＯＳトランジスタは、Ｎ+ソ
ース５ａ，Ｎ+ ドレイン５ｂ，およびそれらの間に設け
られたゲート電極６を含んでいる。各トランジスタのゲ
ート電極６はドレイン５ｂに接続されている。左端のト
ランジスタのソース５ａは、通常は接地電位ＧＮＤであ
る低電源レベルＶｓｓに接続されており、右端のトラン
ジスタのドレイン５ｂはクランプノードＡに接続されて
いる。
現されたクランプ回路の構造の一例が概略的な断面図で
示されている。図２の構造においては、Ｎ型半導体基板
１内にＰ型ウェル３が形成されている。Ｐ型ウェル３内
には、３つのＮ−ＭＯＳトランジスタが直列接続されて
形成されている。各Ｎ−ＭＯＳトランジスタは、Ｎ+ソ
ース５ａ，Ｎ+ ドレイン５ｂ，およびそれらの間に設け
られたゲート電極６を含んでいる。各トランジスタのゲ
ート電極６はドレイン５ｂに接続されている。左端のト
ランジスタのソース５ａは、通常は接地電位ＧＮＤであ
る低電源レベルＶｓｓに接続されており、右端のトラン
ジスタのドレイン５ｂはクランプノードＡに接続されて
いる。
【００１９】Ｐウェル３はＰ+ 接続領域３ａを介して低
電源レベルＶｓｓに接続されており、その低電源レベル
Ｖｓｓは接地電位ＧＮＤであり得る。他方、Ｎ基板１
は、Ｎ + 接続領域１ａを介して基板電位Ｖｂｂに接続さ
れている。すなわち、図２のクランプ回路においては、
Ｎ−ＭＯＳトランジスタの各々のバックゲート電位ＶBG
として、基板電位Ｖｂｂと異なる安定な接地電位ＧＮＤ
がＰウェル３を介して印加され得る。したがって、Ｎ−
ＭＯＳトランジスタのしきい値電圧Ｖｔｈが安定化さ
れ、その結果としてノードＡにおけるクランプレベルＶ
A が安定化される。
電源レベルＶｓｓに接続されており、その低電源レベル
Ｖｓｓは接地電位ＧＮＤであり得る。他方、Ｎ基板１
は、Ｎ + 接続領域１ａを介して基板電位Ｖｂｂに接続さ
れている。すなわち、図２のクランプ回路においては、
Ｎ−ＭＯＳトランジスタの各々のバックゲート電位ＶBG
として、基板電位Ｖｂｂと異なる安定な接地電位ＧＮＤ
がＰウェル３を介して印加され得る。したがって、Ｎ−
ＭＯＳトランジスタのしきい値電圧Ｖｔｈが安定化さ
れ、その結果としてノードＡにおけるクランプレベルＶ
A が安定化される。
【００２０】なお、Ｎ−ＭＯＳトランジスタのバックゲ
ート電位ＶBGとして基板電位Ｖｂｂと異なる安定な接地
電位ＧＮＤを印加するためには、Ｐウェル３がＮ基板１
から電気的に分離されていなければならない。すなわ
ち、Ｐウェル３とＮ基板１はそれらの間のＰＮ接合によ
って分離されなければならない。したがって、図２のク
ランプ回路においては、基板電位Ｖｂｂとして正の電位
が印加されていなければならない。このような正の基板
電位Ｖｂｂとして、安定な高電源レベルＶｃｃが用いら
れ得る。
ート電位ＶBGとして基板電位Ｖｂｂと異なる安定な接地
電位ＧＮＤを印加するためには、Ｐウェル３がＮ基板１
から電気的に分離されていなければならない。すなわ
ち、Ｐウェル３とＮ基板１はそれらの間のＰＮ接合によ
って分離されなければならない。したがって、図２のク
ランプ回路においては、基板電位Ｖｂｂとして正の電位
が印加されていなければならない。このような正の基板
電位Ｖｂｂとして、安定な高電源レベルＶｃｃが用いら
れ得る。
【００２１】図３において、図１の回路図に従って実現
されたもう１つのクランプ回路の構造が断面図で示され
ている。図３のクランプ回路は図２のものに類似してい
るが、基板とウェルの構造において異なっている。すな
わち、図３においては、Ｐ-基板１内にＮウェル２が形
成され、そのＮウェル２内にＰウェル３が形成されてい
る。すなわち、Ｐ- 基板１とＰウェル３との間には、互
いに逆極性を有する２つのＰＮ接合が存在している。し
たがって、基板電位Ｖｂｂの符号にかかわらず、Ｎ−Ｍ
ＯＳトランジスタのバックゲート電位ＶBGとして安定な
接地電位ＧＮＤがＰウェル３を介して印加され得る。
されたもう１つのクランプ回路の構造が断面図で示され
ている。図３のクランプ回路は図２のものに類似してい
るが、基板とウェルの構造において異なっている。すな
わち、図３においては、Ｐ-基板１内にＮウェル２が形
成され、そのＮウェル２内にＰウェル３が形成されてい
る。すなわち、Ｐ- 基板１とＰウェル３との間には、互
いに逆極性を有する２つのＰＮ接合が存在している。し
たがって、基板電位Ｖｂｂの符号にかかわらず、Ｎ−Ｍ
ＯＳトランジスタのバックゲート電位ＶBGとして安定な
接地電位ＧＮＤがＰウェル３を介して印加され得る。
【００２２】図４においては、図１の回路図に従って実
現されたさらにもう１つのクランプ回路の構造が断面図
で示されている。図４のクランプ回路は図３のものに類
似しているが、図４のクランプ回路は互いに分離された
複数のＰウェル３を含んでいる。すなわち、Ｎ−ＭＯＳ
トランジスタの各々は、対応する１つのＰウェル３内に
形成されている。このようなクランプ回路においては、
すべてのＮ−ＭＯＳトランジスタに接地電位ＧＮＤをバ
ックゲート電位Ｖｂｂとして印加することはもちろん可
能であるが、ノードＡのクランプレベルを微妙に調節す
るために望まれる場合には、一部のトランジスタのバッ
クゲート電位ＶBGとして他のものと異なる安定な電位を
印加することも可能である。
現されたさらにもう１つのクランプ回路の構造が断面図
で示されている。図４のクランプ回路は図３のものに類
似しているが、図４のクランプ回路は互いに分離された
複数のＰウェル３を含んでいる。すなわち、Ｎ−ＭＯＳ
トランジスタの各々は、対応する１つのＰウェル３内に
形成されている。このようなクランプ回路においては、
すべてのＮ−ＭＯＳトランジスタに接地電位ＧＮＤをバ
ックゲート電位Ｖｂｂとして印加することはもちろん可
能であるが、ノードＡのクランプレベルを微妙に調節す
るために望まれる場合には、一部のトランジスタのバッ
クゲート電位ＶBGとして他のものと異なる安定な電位を
印加することも可能である。
【００２３】図５を参照して、本発明のもう１つの実施
例によるクランプ回路の回路図が示されている。このク
ランプ回路においては、３つのＰ−ＭＯＳトランジスタ
が互いに直列に接続されている。これらのトランジスタ
の各々のゲートはドレインに接続されている。左端のト
ランジスタのソースはクランプノードＡに接続され、右
端のトランジスタのドレインは通常は接地電位ＧＮＤで
ある低電源レベルＶｓｓに接続されている。このクラン
プ回路の特徴は、Ｐ−ＭＯＳトランジスタの各々のバッ
クゲート電位ＶBGとして、安定な高電源レベルＶｃｃが
印加されていることである。すなわち、安定な高電源レ
ベルＶｃｃであるバックゲート電位ＶBGによってＰ−Ｍ
ＯＳトランジスタのしきい値電圧Ｖｔｈの変動が抑制さ
れ、ノードＡにおけるクランプレベルＶA が安定にな
る。
例によるクランプ回路の回路図が示されている。このク
ランプ回路においては、３つのＰ−ＭＯＳトランジスタ
が互いに直列に接続されている。これらのトランジスタ
の各々のゲートはドレインに接続されている。左端のト
ランジスタのソースはクランプノードＡに接続され、右
端のトランジスタのドレインは通常は接地電位ＧＮＤで
ある低電源レベルＶｓｓに接続されている。このクラン
プ回路の特徴は、Ｐ−ＭＯＳトランジスタの各々のバッ
クゲート電位ＶBGとして、安定な高電源レベルＶｃｃが
印加されていることである。すなわち、安定な高電源レ
ベルＶｃｃであるバックゲート電位ＶBGによってＰ−Ｍ
ＯＳトランジスタのしきい値電圧Ｖｔｈの変動が抑制さ
れ、ノードＡにおけるクランプレベルＶA が安定にな
る。
【００２４】図６を参照して、図５の回路図に従って実
現されたクランプ回路の構造が概略的な断面図で示され
ている。この構造においては、Ｐ型半導体基板１内にＮ
型ウェル３が形成されている。Ｐ型ウェル３内には３つ
のＰ−ＭＯＳトランジスタが直列接続されて形成されて
いる。Ｐ−ＭＯＳトランジスタの各々は、Ｐ+ ソース５
ａ，Ｐ+ ドレイン５ｂ，およびそれらの間に設けられた
ゲート電極６を含んでいる。また、各トランジスタのゲ
ート電極６はドレイン５ｂに接続されている。左端のト
ランジスタのソース５ａはクランプノードＡに接続さ
れ、右端のトランジスタのドレイン５ｂは接地電位ＧＮ
Ｄに接続されている。
現されたクランプ回路の構造が概略的な断面図で示され
ている。この構造においては、Ｐ型半導体基板１内にＮ
型ウェル３が形成されている。Ｐ型ウェル３内には３つ
のＰ−ＭＯＳトランジスタが直列接続されて形成されて
いる。Ｐ−ＭＯＳトランジスタの各々は、Ｐ+ ソース５
ａ，Ｐ+ ドレイン５ｂ，およびそれらの間に設けられた
ゲート電極６を含んでいる。また、各トランジスタのゲ
ート電極６はドレイン５ｂに接続されている。左端のト
ランジスタのソース５ａはクランプノードＡに接続さ
れ、右端のトランジスタのドレイン５ｂは接地電位ＧＮ
Ｄに接続されている。
【００２５】Ｐ基板１には、Ｐ+ 接続領域１ａを介して
基板電位Ｖｂｂが印加されている。他方、Ｎウェル３に
は、基板電位Ｖｂｂと異なる安定な高電源レベルＶｃｃ
がＮ + 接続領域３ａを介して印加されている。すなわ
ち、このクランプ回路におけるＰ−ＭＯＳトランジスタ
のバックゲート電位ＶBGとして、基板電位Ｖｂｂと異な
る安定な高電源レベルＶｃｃが印加される。その結果、
Ｐ−ＭＯＳトランジスタのしきい値電圧Ｖｔｈの変動が
抑制され、ノードＡにおけるクランプレベルＶAが安定
化される。
基板電位Ｖｂｂが印加されている。他方、Ｎウェル３に
は、基板電位Ｖｂｂと異なる安定な高電源レベルＶｃｃ
がＮ + 接続領域３ａを介して印加されている。すなわ
ち、このクランプ回路におけるＰ−ＭＯＳトランジスタ
のバックゲート電位ＶBGとして、基板電位Ｖｂｂと異な
る安定な高電源レベルＶｃｃが印加される。その結果、
Ｐ−ＭＯＳトランジスタのしきい値電圧Ｖｔｈの変動が
抑制され、ノードＡにおけるクランプレベルＶAが安定
化される。
【００２６】ところで、基板電位Ｖｂｂと異なる高電源
レベルＶｃｃをＮウェル３に印加するためには、Ｎウェ
ル３とＰ基板１とが電気的に分離されていなければなら
ない。すなわち、Ｐ基板１とＮウェル３との間のＰＮ接
合には逆バイアス電圧が印加されなければならない。し
たがって、図６の構造のクランプ回路が実現され得るた
めには少なくとも基板電位Ｖｂｂが高電源レベルＶｃｃ
より低くなければならず、通常は基板電位Ｖｂｂとして
接地電位ＧＮＤまたは負の電位が印加される。
レベルＶｃｃをＮウェル３に印加するためには、Ｎウェ
ル３とＰ基板１とが電気的に分離されていなければなら
ない。すなわち、Ｐ基板１とＮウェル３との間のＰＮ接
合には逆バイアス電圧が印加されなければならない。し
たがって、図６の構造のクランプ回路が実現され得るた
めには少なくとも基板電位Ｖｂｂが高電源レベルＶｃｃ
より低くなければならず、通常は基板電位Ｖｂｂとして
接地電位ＧＮＤまたは負の電位が印加される。
【００２７】図７を参照して、図５の回路図に従って実
現されたもう１つのクランプ回路の構造が断面図で示さ
れている。図７のクランプ回路は図６のものに類似して
いるが、基板とウェルの構造において異なっている。す
なわち、図７の構造においては、Ｎ- 基板１内にＰウェ
ル２が形成され、そのＰウェル２内にＮウェル３が形成
されている。したがって、図７のクランプ回路において
は、図３の場合と同様に、基板１とウェル３との間に互
いに逆極性を有する２つのＰＮ接合が存在している。そ
の結果、基板電位Ｖｂｂのいかんにかかわらず安定な高
電源レベルＶｃｃがＮウェル３に印加され得る。
現されたもう１つのクランプ回路の構造が断面図で示さ
れている。図７のクランプ回路は図６のものに類似して
いるが、基板とウェルの構造において異なっている。す
なわち、図７の構造においては、Ｎ- 基板１内にＰウェ
ル２が形成され、そのＰウェル２内にＮウェル３が形成
されている。したがって、図７のクランプ回路において
は、図３の場合と同様に、基板１とウェル３との間に互
いに逆極性を有する２つのＰＮ接合が存在している。そ
の結果、基板電位Ｖｂｂのいかんにかかわらず安定な高
電源レベルＶｃｃがＮウェル３に印加され得る。
【００２８】図８を参照して、図５の回路に従って実現
されたさらにもう１つのクランプ回路の構造が断面図で
示されている。図８のクランプ回路は図７のものに類似
しているが、Ｐ−ＭＯＳトランジスタの各々が個別のＮ
ウェル３内に形成されている。したがって、望まれる場
合には、複数のＰ−ＭＯＳトランジスタのうち、いくつ
かのトランジスタのバックゲート電位ＶBGとして、他の
ものと異なる安定電位を印加することも可能である。
されたさらにもう１つのクランプ回路の構造が断面図で
示されている。図８のクランプ回路は図７のものに類似
しているが、Ｐ−ＭＯＳトランジスタの各々が個別のＮ
ウェル３内に形成されている。したがって、望まれる場
合には、複数のＰ−ＭＯＳトランジスタのうち、いくつ
かのトランジスタのバックゲート電位ＶBGとして、他の
ものと異なる安定電位を印加することも可能である。
【００２９】
【発明の効果】以上ように、本発明によるＭＯＳ型半導
体クランプ回路においては、基板電位から電気的に分離
されたウェル内にＭＯＳトランジスタが形成されている
ので、ＭＯＳトランジスタのバックゲート電位ＶBGとし
て基板電位Ｖｂｂと異なる安定な電位を印加することが
できる。その結果、ＭＯＳトランジスタのしきい値電圧
Ｖｔｈの変動が防止され、クランプノードＡにおけるク
ランプレベルＶA がさらに安定になる。
体クランプ回路においては、基板電位から電気的に分離
されたウェル内にＭＯＳトランジスタが形成されている
ので、ＭＯＳトランジスタのバックゲート電位ＶBGとし
て基板電位Ｖｂｂと異なる安定な電位を印加することが
できる。その結果、ＭＯＳトランジスタのしきい値電圧
Ｖｔｈの変動が防止され、クランプノードＡにおけるク
ランプレベルＶA がさらに安定になる。
【図１】本発明の一実施例によるＮ−ＭＯＳトランジス
タにより構成されたクランプ回路を示す回路図である。
タにより構成されたクランプ回路を示す回路図である。
【図２】図１の回路図に従って実現されたクランプ回路
の構造を示す概略的な断面図である。
の構造を示す概略的な断面図である。
【図３】図１の回路図に従って実現されたもう１つのク
ランプ回路の構造を示す断面図である。
ランプ回路の構造を示す断面図である。
【図４】図１の回路図に従って実現されたさらにもう１
つのクランプ回路の構造を示す断面図である。
つのクランプ回路の構造を示す断面図である。
【図５】本発明のもう１つの実施例によるＰ−ＭＯＳト
ランジスタによって構成されたクランプ回路を示す回路
図である。
ランジスタによって構成されたクランプ回路を示す回路
図である。
【図６】図５の回路図に従って実現されたクランプ回路
の構造を示す概略的な断面図である。
の構造を示す概略的な断面図である。
【図７】図５の回路図に従って実現されたもう１つのク
ランプ回路の構造を示す断面図である。
ランプ回路の構造を示す断面図である。
【図８】図５の回路図に従って実現されたさらにもう１
つのクランプ回路の構造を示す断面図である。
つのクランプ回路の構造を示す断面図である。
【図９】Ｎ−ＭＯＳトランジスタを示す回路図である。
【図１０】図９の回路図に従って実現されたＮ−ＭＯＳ
トランジスタの構造を示す概略的な断面図である。
トランジスタの構造を示す概略的な断面図である。
【図１１】ＭＯＳトランジスタのバックゲート電位ＶBG
としきい値電圧Ｖｔｈとの関係を示す概略的なグラフで
ある。
としきい値電圧Ｖｔｈとの関係を示す概略的なグラフで
ある。
【図１２】先行技術によるクランプ回路の一例を示す回
路図である。
路図である。
１ 半導体基板 １ａ 基板電位の接続領域 ２，３ 半導体ウェル ３ａ バックゲート電位の接続領域 ５ａ ソース領域 ５ｂ ドレイン領域 ６ ゲート電極
Claims (5)
- 【請求項１】 ＭＯＳ型半導体クランプ回路であって、 基板電位が印加される半導体基板と、 前記半導体基板内に形成されかつ前記基板電位から電気
的に分離された少なくとも１つの第１導電型ウェルと、 前記ウェル内に形成された第２導電型のソースとドレイ
ンを含む複数のＭＯＳ型トランジスタとを備え、 前記複数のトランジスタの各々のゲートがドレインに接
続され、それらのトランジスタは互いに直列に接続され
ており、そして前記ウェルには前記基板電位と異なる安
定電位が印加されることを特徴とするＭＯＳ型半導体ク
ランプ回路。 - 【請求項２】 前記基板は第１導電型であり、前記第１
導電型ウェルは前記基板内に形成された第２導電型ウェ
ル内に形成されていることを特徴とする請求項１のクラ
ンプ回路。 - 【請求項３】 前記トランジスタの各々のために個別の
ウェルが設けられていることを特徴とする請求項１また
は２のクランプ回路。 - 【請求項４】 前記第１と第２の導電型はそれぞれＰ型
とＮ型であり、前記ウェルには接地電位が印加されるこ
とを特徴とする請求項１ないし３のいずれかの項のクラ
ンプ回路。 - 【請求項５】 前記第１と第２の導電型はそれぞれＮ型
とＰ型であり、前記ウェルには安定な高レベル電源電位
が印加されることを特徴とする請求項１ないし３のいず
れかの項のクランプ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5234554A JPH0794988A (ja) | 1993-09-21 | 1993-09-21 | Ｍｏｓ型半導体クランプ回路 |
| US08/277,817 US5488247A (en) | 1993-09-21 | 1994-07-20 | MOS-type semiconductor clamping circuit |
| DE4430350A DE4430350C2 (de) | 1993-09-21 | 1994-08-26 | Halbleiterklemmschaltung zur Aufrechterhaltung eines festgelegten Potentials an einem Knoten vom MOS-Typ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5234554A JPH0794988A (ja) | 1993-09-21 | 1993-09-21 | Ｍｏｓ型半導体クランプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0794988A true JPH0794988A (ja) | 1995-04-07 |
Family
ID=16972848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5234554A Withdrawn JPH0794988A (ja) | 1993-09-21 | 1993-09-21 | Ｍｏｓ型半導体クランプ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5488247A (ja) |
| JP (1) | JPH0794988A (ja) |
| DE (1) | DE4430350C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005204297A (ja) * | 2003-12-18 | 2005-07-28 | Matsushita Electric Ind Co Ltd | バイアス回路を搭載した増幅装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5602790A (en) * | 1995-08-15 | 1997-02-11 | Micron Technology, Inc. | Memory device with MOS transistors having bodies biased by temperature-compensated voltage |
| US6218895B1 (en) * | 1997-06-20 | 2001-04-17 | Intel Corporation | Multiple well transistor circuits having forward body bias |
| FR2783353A1 (fr) * | 1998-09-16 | 2000-03-17 | St Microelectronics Sa | Mur d'isolement entre composants de puissance |
| US6285240B1 (en) * | 1999-01-14 | 2001-09-04 | Macronix International Co., Ltd. | Low threshold MOS two phase negative charge pump |
| US6368933B1 (en) * | 1999-12-15 | 2002-04-09 | Intel Corporation | Tap connections for circuits with leakage suppression capability |
| US7053718B2 (en) * | 2003-09-25 | 2006-05-30 | Silicon Laboratories Inc. | Stacked RF power amplifier |
| US9000524B2 (en) | 2011-04-06 | 2015-04-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and apparatus for modeling multi-terminal MOS device for LVS and PDK |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03276673A (ja) * | 1990-03-26 | 1991-12-06 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
-
1993
- 1993-09-21 JP JP5234554A patent/JPH0794988A/ja not_active Withdrawn
-
1994
- 1994-07-20 US US08/277,817 patent/US5488247A/en not_active Expired - Fee Related
- 1994-08-26 DE DE4430350A patent/DE4430350C2/de not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005204297A (ja) * | 2003-12-18 | 2005-07-28 | Matsushita Electric Ind Co Ltd | バイアス回路を搭載した増幅装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5488247A (en) | 1996-01-30 |
| DE4430350A1 (de) | 1995-03-23 |
| DE4430350C2 (de) | 1995-11-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |