JP2615009B2 - 電界効果トランジスタ電流源 - Google Patents
電界効果トランジスタ電流源Info
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- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Description
【発明の詳細な説明】 本発明の背景 1.本発明の分野 本発明は電界効果トランジスタ技術における電流源を
実現する技術に係る。
実現する技術に係る。
2.従来技術の記述 ほとんどの線形回路は電流源によりバイアスされる。
この電流源は温度、電力源およびプロセス変動に依存し
ない電流を供給することが、通常望ましいと考えられ
る。共通の用途における電流源の一つは、バイポーラト
ランジスタの順方向ベース−エミッタ電圧VBEが、電力
源およびプロセス変動に対数的に感度をもたないという
利点を利用している。能動トランジスタのエミッタ−ベ
ース接合間に置かれた抵抗は、VBE/Rに等しい基準電流
を与える。CMOS（相補金属−酸化物−半導体）集積回路
もまた、CMOS構造における真性バイポーラトランジスタ
の利点をいかすことにより、この技術を用いている。不
幸にして、この電流源は大きな温度依存性をもつ。なぜ
ならば、VBEは約−2mV/℃の本来負の温度係数をもち、
抵抗は正の温度係数をもつからである。従って、この電
流源からの電流は、大きな負の温度係数をもつ。
この電流源は温度、電力源およびプロセス変動に依存し
ない電流を供給することが、通常望ましいと考えられ
る。共通の用途における電流源の一つは、バイポーラト
ランジスタの順方向ベース−エミッタ電圧VBEが、電力
源およびプロセス変動に対数的に感度をもたないという
利点を利用している。能動トランジスタのエミッタ−ベ
ース接合間に置かれた抵抗は、VBE/Rに等しい基準電流
を与える。CMOS（相補金属−酸化物−半導体）集積回路
もまた、CMOS構造における真性バイポーラトランジスタ
の利点をいかすことにより、この技術を用いている。不
幸にして、この電流源は大きな温度依存性をもつ。なぜ
ならば、VBEは約−2mV/℃の本来負の温度係数をもち、
抵抗は正の温度係数をもつからである。従って、この電
流源からの電流は、大きな負の温度係数をもつ。
一定の基準電圧を供給する回路については非常に多く
の仕事が行なわれてきたが、一定の基準電流を発生させ
ることには明らかに仕事が少なかった。電界効果トラン
ジスタ（FET）電流源の場合、電界効果トランジスタに
は周知のデバイスパラメータのロット間での大きな変化
の影響を軽減するための工程がしばしばとられる。特
に、回路は通常異なるウエハ上の電界効果トランジスタ
で起る閾値および利得の変動の影響を最小にするよう、
設計される。たとえば、これらの変動を減らす多重の帰
還を行なうため、抵抗は典型的な場合FETの電源路中に
含まれる。
の仕事が行なわれてきたが、一定の基準電流を発生させ
ることには明らかに仕事が少なかった。電界効果トラン
ジスタ（FET）電流源の場合、電界効果トランジスタに
は周知のデバイスパラメータのロット間での大きな変化
の影響を軽減するための工程がしばしばとられる。特
に、回路は通常異なるウエハ上の電界効果トランジスタ
で起る閾値および利得の変動の影響を最小にするよう、
設計される。たとえば、これらの変動を減らす多重の帰
還を行なうため、抵抗は典型的な場合FETの電源路中に
含まれる。
本発明の要約 電界効果トランジスタを用いた定電流源を実現するた
めの技術を発明した。この技術において、基準の電界効
果トランジスタはゲートおよびソース電極間に接続され
た抵抗を有する。基準抵抗中を流れ、基準トランジスタ
のチャネル電流に比例した基準電流を発生させる手段が
含まれる。基準電流は正、負またはゼロ温度係数をもつ
ように作ることができる。同じ半導体基板上に実現され
たアナログ又はディジタル電界効果トランジスタ回路と
ともに用いられたとき、基準回路もまたプロセス変動を
補償する。好ましい実施例において、電界効果トランジ
スタは増加姿勢型である。
めの技術を発明した。この技術において、基準の電界効
果トランジスタはゲートおよびソース電極間に接続され
た抵抗を有する。基準抵抗中を流れ、基準トランジスタ
のチャネル電流に比例した基準電流を発生させる手段が
含まれる。基準電流は正、負またはゼロ温度係数をもつ
ように作ることができる。同じ半導体基板上に実現され
たアナログ又はディジタル電界効果トランジスタ回路と
ともに用いられたとき、基準回路もまたプロセス変動を
補償する。好ましい実施例において、電界効果トランジ
スタは増加姿勢型である。
図面の簡単な説明 第１図は、本発明に従う電界効果トランジスタ電流源
基準回路を示す図、 第２図は、本発明を実施するための第１の回路を示す
図、 第３図は、本発明を実施するための第１の回路を示す
図、 第４および５図は、それぞれ正および負電圧端子に対
する電流源を実現するための制御されたトランジスタを
示す図、 第６および７図は、従来技術の電流源基準抵抗を示す
図、 第８、９および10図は、本発明の電流源基準抵抗を示
す図、 第11図は、第８〜10図に示された型の抵抗の異なる幅
の抵抗についての電流源出力に対するプロセス変動の影
響を示す図である。
基準回路を示す図、 第２図は、本発明を実施するための第１の回路を示す
図、 第３図は、本発明を実施するための第１の回路を示す
図、 第４および５図は、それぞれ正および負電圧端子に対
する電流源を実現するための制御されたトランジスタを
示す図、 第６および７図は、従来技術の電流源基準抵抗を示す
図、 第８、９および10図は、本発明の電流源基準抵抗を示
す図、 第11図は、第８〜10図に示された型の抵抗の異なる幅
の抵抗についての電流源出力に対するプロセス変動の影
響を示す図である。
詳細な記述 以下の記述は温度および電源に独立な電流を供給で
き、好ましい実施例においては、固有のプロセス変動を
能動的に補償する。これにより演算増幅器スルーレー
ト、利得および利得−帯域幅といった線形回路パラメー
タの広がりが、“理想”電流源で得られるより小さくな
る。本技術は一部、正および負温度係数項は所望の温度
係数を得るため、FET中で所望の程度までバランスでき
るという認識に基づいている。本発明によりまた、制御
電流を用いた回路と同じ製作プロセス（たとえば同じ半
導体基板上への）により、電流源FETを製作できる。そ
の場合、プロセス変動は被制御回路中の特性パラメータ
（たとえば利得、回転速度等）の変化を打ち消すような
変動を、電流源FET中に生成する。この技術により、FET
は電流源として用いられると優れた利点をもつ。
き、好ましい実施例においては、固有のプロセス変動を
能動的に補償する。これにより演算増幅器スルーレー
ト、利得および利得−帯域幅といった線形回路パラメー
タの広がりが、“理想”電流源で得られるより小さくな
る。本技術は一部、正および負温度係数項は所望の温度
係数を得るため、FET中で所望の程度までバランスでき
るという認識に基づいている。本発明によりまた、制御
電流を用いた回路と同じ製作プロセス（たとえば同じ半
導体基板上への）により、電流源FETを製作できる。そ
の場合、プロセス変動は被制御回路中の特性パラメータ
（たとえば利得、回転速度等）の変化を打ち消すような
変動を、電流源FET中に生成する。この技術により、FET
は電流源として用いられると優れた利点をもつ。
電流源の基本的な核の部分が第１図に示されており、
電界効果トランジスタはゲートおよびソース間に接続さ
れた基準抵抗（Ｒ）を有する。電界効果トランジスタは
典型的な場合、絶縁ゲート型（すなわちIGFET）で、そ
れは金属−酸化物−シリコン電界効果トランジスタ（MO
SFET）型でよい。飽和領域において、IGFETのチャネル
を通る電流は Ｉ＝1/2β（VGS−Vt）2 （１） である。ここではβはIGFETの利得、Vtは閾値電圧であ
る。MOSFETの場合、利得（β）はβ＝（Z/L）μCoxで近
似してもよい。ここで、Ｚはチャネルの幅、Ｌはチャネ
ルの長さ、μはチャネル中の多数キャリヤの移動度、Co
xは単位面積当たりのゲート容量である。即ち、Coxの値
は次のように計算できる。自由空間の誘電率とゲート絶
縁物（酸化物の場合約3.85）の積を、ゲート絶縁物の厚
さで割ったものである。第１（１）式はBGSに対し、解
くことができる。
電界効果トランジスタはゲートおよびソース間に接続さ
れた基準抵抗（Ｒ）を有する。電界効果トランジスタは
典型的な場合、絶縁ゲート型（すなわちIGFET）で、そ
れは金属−酸化物−シリコン電界効果トランジスタ（MO
SFET）型でよい。飽和領域において、IGFETのチャネル
を通る電流は Ｉ＝1/2β（VGS−Vt）2 （１） である。ここではβはIGFETの利得、Vtは閾値電圧であ
る。MOSFETの場合、利得（β）はβ＝（Z/L）μCoxで近
似してもよい。ここで、Ｚはチャネルの幅、Ｌはチャネ
ルの長さ、μはチャネル中の多数キャリヤの移動度、Co
xは単位面積当たりのゲート容量である。即ち、Coxの値
は次のように計算できる。自由空間の誘電率とゲート絶
縁物（酸化物の場合約3.85）の積を、ゲート絶縁物の厚
さで割ったものである。第１（１）式はBGSに対し、解
くことができる。
VGS＝（2I/β）1/2＋Vt （２） 一定のチャネル電流Ｉの場合、VGSの温度係数は二つの
項の合計である。第１項はβを含み、その温度依存性は
ソースおよびドレイン間のチャネルを流れる多数キャリ
ヤの移動度から生じる。移動度（μ）は格子散乱により
制限され、それは次のような温度依存性をもつ。
項の合計である。第１項はβを含み、その温度依存性は
ソースおよびドレイン間のチャネルを流れる多数キャリ
ヤの移動度から生じる。移動度（μ）は格子散乱により
制限され、それは次のような温度依存性をもつ。
μ＝μｏ（T/To）-3/2 （３） ここで、μｏは温度Toにおける移動度である。μｏの典
型的な値はｎチャネルFETの場合、520乃至775cm2/Vsの
範囲でｐチャネルFETの場合To＝20℃において185−240c
m2/Vsである。実際には、表面散乱により指数がその理
論値−3/2から幾分変化する。
型的な値はｎチャネルFETの場合、520乃至775cm2/Vsの
範囲でｐチャネルFETの場合To＝20℃において185−240c
m2/Vsである。実際には、表面散乱により指数がその理
論値−3/2から幾分変化する。
閾値電位（Vt）はプロセスパラメータにごく弱く依存
する本質的に負の温度係数を有する。３−５ミクロン設
計則に基づく典型的な相補型MOS（CMOS）技術の場合、
この値は−2.3mV/℃である。第（２）式は次のように書
くことができる。
する本質的に負の温度係数を有する。３−５ミクロン設
計則に基づく典型的な相補型MOS（CMOS）技術の場合、
この値は−2.3mV/℃である。第（２）式は次のように書
くことができる。
VGS＝Vt＋（2I/βｏ）1/2（T/To）3/4 （４） βｏは温度Toにおける利得である。VGSは反対の温度係
数をもつ二つの項、すなわち正であるβｏと、負である
Vtの合計であることは明らかである。加えて、第（４）
式中の第２の項の大きさは、チャネル電流に依存し、そ
のためVGS全体の温度係数は、容易に調整できる。（完
全な解析的扱いは、補遺に含まれている。）基準電流は
IR＝VGS/Rであるから、閾値電圧（Vt）、チャネル電流
（Ｉ）及び利得（β）の一つまたは複数を選択すること
により、基準電流の所望の温度係数が得られることが明
らかである。すると、利得は、たとえば上で与えられた
近似を含む当業者には周知の考え方に従い設定できる。
数をもつ二つの項、すなわち正であるβｏと、負である
Vtの合計であることは明らかである。加えて、第（４）
式中の第２の項の大きさは、チャネル電流に依存し、そ
のためVGS全体の温度係数は、容易に調整できる。（完
全な解析的扱いは、補遺に含まれている。）基準電流は
IR＝VGS/Rであるから、閾値電圧（Vt）、チャネル電流
（Ｉ）及び利得（β）の一つまたは複数を選択すること
により、基準電流の所望の温度係数が得られることが明
らかである。すると、利得は、たとえば上で与えられた
近似を含む当業者には周知の考え方に従い設定できる。
プロセス変動を補償するこの電流源の能力について
も、第（４）式で示される。“速い”（たとえば、比較
的薄いゲート酸化物および短チャネル長）プロセスは、
大きなβを有し、従って、VGSとしては小さな値をも
つ。基準電流（IR）はVGS/Rに等しく、従ってそれは減
少する。“遅い”（たとえば、厚いゲート酸化物および
長いチャネル長）プロセスは小さなβを有し、大きなVG
Sと従って大きな基準電流をもたらす。典型的なプロセ
スでは、速いプロセスは通常ゲート材料を比較的多くエ
ッチングし、幅より長さを相対的に減らすことから生じ
る。従って、チャネルが形成されるとき、比Z/Lは減少
する。反対のことが、遅いプロセスについてあてはま
る。半導体接合深さ、ゲート絶縁物の厚さ、ドーピング
レベルなどの他の要因を含めてもよい。
も、第（４）式で示される。“速い”（たとえば、比較
的薄いゲート酸化物および短チャネル長）プロセスは、
大きなβを有し、従って、VGSとしては小さな値をも
つ。基準電流（IR）はVGS/Rに等しく、従ってそれは減
少する。“遅い”（たとえば、厚いゲート酸化物および
長いチャネル長）プロセスは小さなβを有し、大きなVG
Sと従って大きな基準電流をもたらす。典型的なプロセ
スでは、速いプロセスは通常ゲート材料を比較的多くエ
ッチングし、幅より長さを相対的に減らすことから生じ
る。従って、チャネルが形成されるとき、比Z/Lは減少
する。反対のことが、遅いプロセスについてあてはま
る。半導体接合深さ、ゲート絶縁物の厚さ、ドーピング
レベルなどの他の要因を含めてもよい。
定電流を発生させるために、VGS/Rの考えを用いた簡
単な回路が、第２図に示されている。所望の温度係数
（TC）を得るためには、基準トランジスタ（M3）を通る
チャネル電流は基準電流（IR）に比例するように保つべ
きである。この目的のため、トランジスタ（M1）はM5中
のチャネル電流を写し、それはダイオードとして接続さ
れている。M5また、R1を通して基準電流IRを発生させる
ことに注意されたい。従って、IRはM5を流れるチャネル
電流と同一である。もし、電流ＩがM1およびM5をながれ
るならば、電流2IがM4中に写され、それはM2の２倍の大
きさである。基準トランジスタ（M3）中のチャネル電流
は、M4中のそれからM5を流れるのを差し引いたものに等
しい。最終的な結果は、2Iの電流をもつM4を除いて、す
べてのトランジスタを通して電流Ｉが流れることにな
る。M3を流れるチャネル電流は、R1中の基準電流に等し
くなるよう強制されるから、安定な帰還ループが形成さ
れる。このようにして、電流鏡は基準トランジスタ（M
3）中のチャネル電流（Ｉ）と、基準抵抗（R1）を流れ
る基準電流（IR）が比例するようにする手段となる。一
般に、これらの電流は等しい必要はなく、単に比例すれ
ばよい。従って、Ｉ＞IR,I＝IR、およびＩ＜IRはすべて
可能な設計上の変更である。
単な回路が、第２図に示されている。所望の温度係数
（TC）を得るためには、基準トランジスタ（M3）を通る
チャネル電流は基準電流（IR）に比例するように保つべ
きである。この目的のため、トランジスタ（M1）はM5中
のチャネル電流を写し、それはダイオードとして接続さ
れている。M5また、R1を通して基準電流IRを発生させる
ことに注意されたい。従って、IRはM5を流れるチャネル
電流と同一である。もし、電流ＩがM1およびM5をながれ
るならば、電流2IがM4中に写され、それはM2の２倍の大
きさである。基準トランジスタ（M3）中のチャネル電流
は、M4中のそれからM5を流れるのを差し引いたものに等
しい。最終的な結果は、2Iの電流をもつM4を除いて、す
べてのトランジスタを通して電流Ｉが流れることにな
る。M3を流れるチャネル電流は、R1中の基準電流に等し
くなるよう強制されるから、安定な帰還ループが形成さ
れる。このようにして、電流鏡は基準トランジスタ（M
3）中のチャネル電流（Ｉ）と、基準抵抗（R1）を流れ
る基準電流（IR）が比例するようにする手段となる。一
般に、これらの電流は等しい必要はなく、単に比例すれ
ばよい。従って、Ｉ＞IR,I＝IR、およびＩ＜IRはすべて
可能な設計上の変更である。
この回路からは二つの出力バイアス電圧が得られる。
バイアス出力正（BOP）は１個ないし数個のＰ−チャネ
ル電流出力トランジスタ（M50）のゲートに電圧を供給
する。第４図を参照のこと。出力電流Ioutは基準電流Ｉ
に比例する。比例定数は第２図のM5に対する（あるいは
第３図のM48に対する）50の大きさに依存する。対応す
るバイアス出力負（BON）は１個ないし複数のＮ−チャ
ネル電流出力トランジスタ（M60）に供給できる。第５
図を参照のこと。しかし、第２図の回路は二つの安定な
電流状態をもつ。それらの一つはＩ＝０である。従っ
て、回路がＩ＝０状態に達することを防止する手段を含
めることが望ましい。
バイアス出力正（BOP）は１個ないし数個のＰ−チャネ
ル電流出力トランジスタ（M50）のゲートに電圧を供給
する。第４図を参照のこと。出力電流Ioutは基準電流Ｉ
に比例する。比例定数は第２図のM5に対する（あるいは
第３図のM48に対する）50の大きさに依存する。対応す
るバイアス出力負（BON）は１個ないし複数のＮ−チャ
ネル電流出力トランジスタ（M60）に供給できる。第５
図を参照のこと。しかし、第２図の回路は二つの安定な
電流状態をもつ。それらの一つはＩ＝０である。従っ
て、回路がＩ＝０状態に達することを防止する手段を含
めることが望ましい。
本発明の考えを用いた典型的な回路が、第３図に示さ
れている。トランジスタチャネルの幅および長さは、各
付随したトランジスタについて、ミクロン単位でW/Lで
与えられる。トランジスタM410およびそのバイアス抵抗
が適当な開始条件を作るため、すなわちＩ＝０を防止す
るため含まれる。この目的のため、M410は小さな電流、
典型的な場合基準抵抗R1を流れる電流の0.1％以下、す
なわち名目上100μａの値に設定された電流が流れるよ
うな大きさにする。M410およびそのバイアス抵抗は空乏
トランジスタにより、置きかえることができる。鏡のす
べてを直列にすることにより供給電力除去比を改善し、
負バイアス出力（BON）が実際に導くM413への電流を写
すために、必要に応じて他のトランジスタを追加しても
よい。M48のドレインから、正バイアス出力（BOP）が供
給される。
れている。トランジスタチャネルの幅および長さは、各
付随したトランジスタについて、ミクロン単位でW/Lで
与えられる。トランジスタM410およびそのバイアス抵抗
が適当な開始条件を作るため、すなわちＩ＝０を防止す
るため含まれる。この目的のため、M410は小さな電流、
典型的な場合基準抵抗R1を流れる電流の0.1％以下、す
なわち名目上100μａの値に設定された電流が流れるよ
うな大きさにする。M410およびそのバイアス抵抗は空乏
トランジスタにより、置きかえることができる。鏡のす
べてを直列にすることにより供給電力除去比を改善し、
負バイアス出力（BON）が実際に導くM413への電流を写
すために、必要に応じて他のトランジスタを追加しても
よい。M48のドレインから、正バイアス出力（BOP）が供
給される。
基準抵抗R1は抵抗の正温度係数を与える任意の型でよ
い。P+拡散で作ると有利で、それはＰ−タブよりはるか
に低いTCR（抵抗の温度係数）とVCR（抵抗率の電圧係
数）をもつ。P+シート抵抗の絶対値の制御もまた、非常
に良く、典型的な場合、名目値のプラス・マイナス15％
以内である。R1はあるいはポリシリコンまたは他の材料
で作ってもよい。R1および基準トランジスタ（M45）の
大きさは、典型的な場合通常の条件において、M413およ
びM48中でゼロTCC（電流の温度係数）となるよう設定さ
れる。基準抵抗（R1）の抵抗はより広い範囲が可能であ
るが、典型的な場合100オーム以上、典型的な場合10メ
ガオーム以下である。基準トランジスタ（M45）の大き
さは、チャネル長（Ｌ）がプロセス変動を最小にするの
に十分なほど大きくなるよう選択される。典型的な処理
条件の場合、約８ないし10ミクロンの長さが適当であ
る。従って、利得は所望の温度係数を与えるよう幅Ｚを
選択することにより設定してよい。ソースからの電流の
所望の温度係数は得るための一つの方法は、以下のとお
りである。
い。P+拡散で作ると有利で、それはＰ−タブよりはるか
に低いTCR（抵抗の温度係数）とVCR（抵抗率の電圧係
数）をもつ。P+シート抵抗の絶対値の制御もまた、非常
に良く、典型的な場合、名目値のプラス・マイナス15％
以内である。R1はあるいはポリシリコンまたは他の材料
で作ってもよい。R1および基準トランジスタ（M45）の
大きさは、典型的な場合通常の条件において、M413およ
びM48中でゼロTCC（電流の温度係数）となるよう設定さ
れる。基準抵抗（R1）の抵抗はより広い範囲が可能であ
るが、典型的な場合100オーム以上、典型的な場合10メ
ガオーム以下である。基準トランジスタ（M45）の大き
さは、チャネル長（Ｌ）がプロセス変動を最小にするの
に十分なほど大きくなるよう選択される。典型的な処理
条件の場合、約８ないし10ミクロンの長さが適当であ
る。従って、利得は所望の温度係数を与えるよう幅Ｚを
選択することにより設定してよい。ソースからの電流の
所望の温度係数は得るための一つの方法は、以下のとお
りである。
1.（たとえば、材料の型に基づいて測定または評価する
ことにより）基準抵抗の温度係数を決める。
ことにより）基準抵抗の温度係数を決める。
2.所望の基準電流（たとえば、IR＝100マイクロアンペ
ア）および基準電流に対する基準トランジスタ中のチャ
ネル電流の所望の比（たとえば、I/IR＝１）を選択す
る。
ア）および基準電流に対する基準トランジスタ中のチャ
ネル電流の所望の比（たとえば、I/IR＝１）を選択す
る。
3.基準トランジスタのおおよその大きさを見積もる（例
えば、Ｗ＝50ミクロン、Ｌ＝10ミクロン）。
えば、Ｗ＝50ミクロン、Ｌ＝10ミクロン）。
4.このようにして選択した基準トランジスタのVtおよび
βを決める。
βを決める。
5.第（２）式から基準トランジスタのVGSを決める。
（たとえば、VGS＝1.7ボルト）。
（たとえば、VGS＝1.7ボルト）。
6.基準抵抗Ｒ＝VGS/IRを設定する。（たとえば、1.7/10
0×10-6＝17K） 7.上の１と第（２）式から、基準電流（すなわちＩ＝VG
S/R）の温度係数を計算する。
0×10-6＝17K） 7.上の１と第（２）式から、基準電流（すなわちＩ＝VG
S/R）の温度係数を計算する。
8.もしIR温度係数が所望の範囲内にないならば、第
（２）式中に反映された変数を変え、所望の値が得られ
るまで、３−７の工程をくり返す。（たとえば、基準ト
ランジスタの寸法をＷ＝40ミクロン、Ｌ＝10ミクロンま
で減らすと、βの値が減少し、Ｒ＝18.15KとなるようVG
Sを1.815ボルトに増加させると、IRのT.C.はほぼゼロに
なる）。
（２）式中に反映された変数を変え、所望の値が得られ
るまで、３−７の工程をくり返す。（たとえば、基準ト
ランジスタの寸法をＷ＝40ミクロン、Ｌ＝10ミクロンま
で減らすと、βの値が減少し、Ｒ＝18.15KとなるようVG
Sを1.815ボルトに増加させると、IRのT.C.はほぼゼロに
なる）。
IRの正、ゼロまたは負T.C.がこのように得られること
に注意されたい。他の方法も可能である。
に注意されたい。他の方法も可能である。
第３図において、基準トランジスタM45は図示される
ように、それ自身のＰ−タブ中で、バックゲートバイア
スVBX＝０で存在する。これはバックゲートに対する電
力源が導入する変動を最小にするため望ましい。この理
由により、回路動作はNMOS中にあるよりCMOS中にある方
が、典型的な場合良好である。もし、分離されたＮ−タ
ブを用いるとCMOS技術を用いるならば、回路全体は単に
垂直方向にひっくり返され、MK45は分離されたＮ−タブ
中のＰ−チャネルデバイスとなる。しかし、本技術は分
離されたタブが使用できないとき、NMOS（またはPMOS）
技術で用いても有用である。その場合、電流制御トラン
ジスタのバックゲートは半導体基板に接続され、基板は
負（Ｎ−チャネル）または正（Ｐ−チャネル）電力供給
端子に接続される。
ように、それ自身のＰ−タブ中で、バックゲートバイア
スVBX＝０で存在する。これはバックゲートに対する電
力源が導入する変動を最小にするため望ましい。この理
由により、回路動作はNMOS中にあるよりCMOS中にある方
が、典型的な場合良好である。もし、分離されたＮ−タ
ブを用いるとCMOS技術を用いるならば、回路全体は単に
垂直方向にひっくり返され、MK45は分離されたＮ−タブ
中のＰ−チャネルデバイスとなる。しかし、本技術は分
離されたタブが使用できないとき、NMOS（またはPMOS）
技術で用いても有用である。その場合、電流制御トラン
ジスタのバックゲートは半導体基板に接続され、基板は
負（Ｎ−チャネル）または正（Ｐ−チャネル）電力供給
端子に接続される。
本技術を従来技術と比べるために、４つの異なる電流
源について、計算機シュミレーションを行なった。25℃
における名目上の電流は４個すべての電流源に対し、10
0μａと設定した。低速条件（最も悪い遅い条件）およ
び高速条件（最も悪い速い条件）の両方に対するプロセ
ス変動とともに、これら電流源に対する温度の効果を調
べた。４つの電流源は以下のとおりである。
源について、計算機シュミレーションを行なった。25℃
における名目上の電流は４個すべての電流源に対し、10
0μａと設定した。低速条件（最も悪い遅い条件）およ
び高速条件（最も悪い速い条件）の両方に対するプロセ
ス変動とともに、これら電流源に対する温度の効果を調
べた。４つの電流源は以下のとおりである。
電流源Ａ 100μａ理想電流源 電流源Ｂ 禁制帯電流源、Ｉ＝VBG/R、VBG＝1.2 ボルト 電流源Ｃ VBE/R 電流源 電流源Ｄ VGS/R 電流源（第３図） 電流源Ｂ−Ｄにおいて、抵抗ＲはP+拡散で作られると
仮定した。また、プロセスにより、プラス、マイナス15
％の最大変動をもつと仮定した。
仮定した。また、プロセスにより、プラス、マイナス15
％の最大変動をもつと仮定した。
温度を０ないし100℃変化させることにより、VBE/R電
流源はとびぬけた最大の温動変動を有する。しかし、禁
制帯電流源（Ｂ）もまた抵抗のTCRが有限であることに
よるかなりのTCCを有する。VGS/R電流源の自己補償の特
徴は、明らかであった。25°において、低速プロセスは
名目値より35％高い電流を与え、高速プロセスは30％低
い電流を与えた。両方の場合、名目的なプロセスで存在
するより大きなTCCを示すが、禁制帯電流源（Ｂ）より
悪い値は示さなかった。
流源はとびぬけた最大の温動変動を有する。しかし、禁
制帯電流源（Ｂ）もまた抵抗のTCRが有限であることに
よるかなりのTCCを有する。VGS/R電流源の自己補償の特
徴は、明らかであった。25°において、低速プロセスは
名目値より35％高い電流を与え、高速プロセスは30％低
い電流を与えた。両方の場合、名目的なプロセスで存在
するより大きなTCCを示すが、禁制帯電流源（Ｂ）より
悪い値は示さなかった。
典型的な演算増幅器（オペ−アンプ）の特性に対する
異なる電流源の効果は調べられている。これらのシュミ
レーションに用いたオペ−アンプは、簡単な二段設計で
あった。オペ−アンプ特性に対する温度の二つの独立の
効果がある。第１はオペ−アンプに対する温度の本質的
な効果、電流に独立な効果である。第２は電流源の温度
依存性による電流変動の効果である。理想的な電流源
（Ａ）は、これらのシュミレーションでこれら二つの効
果を分離するために用いた。温度の関数としてのスルー
レート、利得帯域幅積（GBW）および利得を、100μａの
定電流における名目的なプロセスについて調べた。
異なる電流源の効果は調べられている。これらのシュミ
レーションに用いたオペ−アンプは、簡単な二段設計で
あった。オペ−アンプ特性に対する温度の二つの独立の
効果がある。第１はオペ−アンプに対する温度の本質的
な効果、電流に独立な効果である。第２は電流源の温度
依存性による電流変動の効果である。理想的な電流源
（Ａ）は、これらのシュミレーションでこれら二つの効
果を分離するために用いた。温度の関数としてのスルー
レート、利得帯域幅積（GBW）および利得を、100μａの
定電流における名目的なプロセスについて調べた。
これら同じパラメータに対する電流変動の効果も、以
下のように“最も悪い（Ｗ−Ｃ）速い”条件および“最
も悪い（Ｗ−Ｃ）遅い”条件について調べた。 条件 トランジスタ 抵 抗 温度 Ｗ−Ｃ速い 速 い 15％低い 0℃ Ｗ−Ｃ遅い 遅 い 15％速い 100℃ 最小値および最大値、３つのパラメータの平均値の％
で表わした全広がりが、第１表にまとめてある。
下のように“最も悪い（Ｗ−Ｃ）速い”条件および“最
も悪い（Ｗ−Ｃ）遅い”条件について調べた。 条件 トランジスタ 抵 抗 温度 Ｗ−Ｃ速い 速 い 15％低い 0℃ Ｗ−Ｃ遅い 遅 い 15％速い 100℃ 最小値および最大値、３つのパラメータの平均値の％
で表わした全広がりが、第１表にまとめてある。
特性の改善は最も強い電流依存性を有するパラメータ
で最も顕著であるが、すべての場合、VGS/R電流源はよ
り高い最小値と、より低い最大値を生じる。基準電流の
設定を100μａに保ったまま、これら入力を独立に変え
ることにより、温度およびプロセス変動の相対的な働き
を、ある程度知ることができる。結果は第II表に示され
ている。スルーレートおよび利得は温度よりプロセス変
動により、より強く影響を受けるが、GBWは等しく効果
を受ける。
で最も顕著であるが、すべての場合、VGS/R電流源はよ
り高い最小値と、より低い最大値を生じる。基準電流の
設定を100μａに保ったまま、これら入力を独立に変え
ることにより、温度およびプロセス変動の相対的な働き
を、ある程度知ることができる。結果は第II表に示され
ている。スルーレートおよび利得は温度よりプロセス変
動により、より強く影響を受けるが、GBWは等しく効果
を受ける。
オペ−アンプおよび他の線形回路中の関心のある他の
パラメータの中に、供給電力除去比、同相除去比（CMR
R）および同相範囲がある。計算機シュミレーションに
より、本発明の電流源はPSRRおよびCMRRの両方におい
て、他よりわずかに優れていることが示された。これは
正確に他のパラメータを改善する自己補償特性による。
最小の共通モード範囲はトランジスタが遅く、電流が高
いときに存在する。他の電流源において、これらの二つ
の間につながりはない。すなわち、高電流の最悪の仮定
をしたときですら、自己補償電流源におけるほど高くな
い。ここで用いたオペ−アンプの場合、最も悪い損失
は、入力範囲の500mVである。このオペ−アンプは特に
大きな共通モード範囲を与えるようには設計されておら
ず、損失は入力トランジスタに対し大きなZ/L比を有す
るオペ−アンプに対し、比例して小さい。
パラメータの中に、供給電力除去比、同相除去比（CMR
R）および同相範囲がある。計算機シュミレーションに
より、本発明の電流源はPSRRおよびCMRRの両方におい
て、他よりわずかに優れていることが示された。これは
正確に他のパラメータを改善する自己補償特性による。
最小の共通モード範囲はトランジスタが遅く、電流が高
いときに存在する。他の電流源において、これらの二つ
の間につながりはない。すなわち、高電流の最悪の仮定
をしたときですら、自己補償電流源におけるほど高くな
い。ここで用いたオペ−アンプの場合、最も悪い損失
は、入力範囲の500mVである。このオペ−アンプは特に
大きな共通モード範囲を与えるようには設計されておら
ず、損失は入力トランジスタに対し大きなZ/L比を有す
るオペ−アンプに対し、比例して小さい。
ここまでのすべての議論および結果は、本電流源中の
基準抵抗R1の値は、トランジスタプロセスには独立であ
ると仮定してきた。これは第６および７図に示されるよ
うに、通常の方式で作られる抵抗について、良い仮定で
ある。この技術において、電界用酸化物中のエッチされ
た開口により、このように規定された領域中の半導体に
（たとえばイオン注入により）ドーピングすることによ
って、抵抗の形成が可能になる。第６図に示された抵抗
の場合、全抵抗は次のようになる。
基準抵抗R1の値は、トランジスタプロセスには独立であ
ると仮定してきた。これは第６および７図に示されるよ
うに、通常の方式で作られる抵抗について、良い仮定で
ある。この技術において、電界用酸化物中のエッチされ
た開口により、このように規定された領域中の半導体に
（たとえばイオン注入により）ドーピングすることによ
って、抵抗の形成が可能になる。第６図に示された抵抗
の場合、全抵抗は次のようになる。
Ｒ＝Rs（L/W） （５） ここで、Rsはドープされた半導体のシート抵抗、Ｌおよ
びＷは電界酸化物の開口の長さおよび幅である。絶縁層
（たとえばガラス）は典型的な場合、抵抗上に堆積さ
れ、それを通して電極窓がエッチされる。
びＷは電界酸化物の開口の長さおよび幅である。絶縁層
（たとえばガラス）は典型的な場合、抵抗上に堆積さ
れ、それを通して電極窓がエッチされる。
抵抗を規定するもう一つの方法が第８および９図に示
されている。この場合ポリシリコン（ポリ）レベルがパ
ターン寸法を規定するため、電界酸化物の代わりに用い
られる。ポリラインの寸法はプロセスにおける最も厳密
で良く制御されるパラメータの一つで、自己整合シリコ
ンゲート技術においてポリシリコン層が、ゲート電極寸
法を規定する。従って、ポリライン寸法はしばしば与え
られたウエハが“遅い”か“速い”かを決める。この理
由により、ゲート電極を規定する層により規定される抵
抗は、電界酸化物による規定より、厳しい設計許容度を
もつことができる。実際のポリライン寸法はDLの大きさ
だけ名目上の寸法とは異なると仮定することにする。正
のDLはより広いポリとより遅いプロセスを意味し、負の
DLはより狭いポリと速いプロセスを意味する。第11図に
示されるように、抵抗の幅はＷ−DLであるから、 Ｒ＝Rs（L/W−DL） （６） である。
されている。この場合ポリシリコン（ポリ）レベルがパ
ターン寸法を規定するため、電界酸化物の代わりに用い
られる。ポリラインの寸法はプロセスにおける最も厳密
で良く制御されるパラメータの一つで、自己整合シリコ
ンゲート技術においてポリシリコン層が、ゲート電極寸
法を規定する。従って、ポリライン寸法はしばしば与え
られたウエハが“遅い”か“速い”かを決める。この理
由により、ゲート電極を規定する層により規定される抵
抗は、電界酸化物による規定より、厳しい設計許容度を
もつことができる。実際のポリライン寸法はDLの大きさ
だけ名目上の寸法とは異なると仮定することにする。正
のDLはより広いポリとより遅いプロセスを意味し、負の
DLはより狭いポリと速いプロセスを意味する。第11図に
示されるように、抵抗の幅はＷ−DLであるから、 Ｒ＝Rs（L/W−DL） （６） である。
正のDL（遅いプロセス）は抵抗を増し、負のDL（速い
プロセス）は設計値よりそれを減少させる。これはVGS/
R電流源の“自己補償”の特徴とは相反するであろう。
なぜならば、VGS中のプロセスで導入された変動はＲ中
の同様の変化がその跡を追う。これら二つの量の相対的
な値は、抵抗の名目上の幅に依存する。極めて広い抵抗
の場合、ＲはDLには全く依存しない。抵抗の幅が増すに
つれ、DLの効果はより大きくなる。この効果を得るため
に抵抗を規定する目的で、他の自己整合ゲート電極材料
（たとえば、耐熱金属または金属シリサイド）を用いる
ことができる。
プロセス）は設計値よりそれを減少させる。これはVGS/
R電流源の“自己補償”の特徴とは相反するであろう。
なぜならば、VGS中のプロセスで導入された変動はＲ中
の同様の変化がその跡を追う。これら二つの量の相対的
な値は、抵抗の名目上の幅に依存する。極めて広い抵抗
の場合、ＲはDLには全く依存しない。抵抗の幅が増すに
つれ、DLの効果はより大きくなる。この効果を得るため
に抵抗を規定する目的で、他の自己整合ゲート電極材料
（たとえば、耐熱金属または金属シリサイド）を用いる
ことができる。
３つの異なる抵抗幅に対する電流Ｉ＝VGS/Rが、第11
図に示されている。それは第３図中の40/10 N−チャネ
ルトランジスタM45と名目上のプロセス条件を用いて計
算した。無限の抵抗幅の場合は、上で述べた場合に対応
する。７ミクロンにおいて、電流はポリライン寸法にほ
ぼ独立で、４ミクロンにおいて、プロセス補償は実際に
は上で述べたものと逆である。
図に示されている。それは第３図中の40/10 N−チャネ
ルトランジスタM45と名目上のプロセス条件を用いて計
算した。無限の抵抗幅の場合は、上で述べた場合に対応
する。７ミクロンにおいて、電流はポリライン寸法にほ
ぼ独立で、４ミクロンにおいて、プロセス補償は実際に
は上で述べたものと逆である。
第３図に示された回路は、ポリ幅を故意に変えた１ロ
ットに対するｎ形基板上の、典型的な3.5ミクロンツイ
ンタ−タブCMOSプロセスで作製された。抵抗R1はポリで
規定され、４ミクロンの名目幅を有した。３個の異なる
ウエハについての電流対温度曲線が決められた。Ｐ 拡
散のシート抵抗は、このロットの名目値より10パーセン
ト低く測定された。このことは、107μａの測定された
電流と、名目上のポリの100μａの設計値との差のほと
んどを説明する。測定されたDL＝＋0.44μｍを有するウ
エハの場合、第11図から計算された電流は名目値の87％
で、測定された電流は名目値の84％であった。測定され
たDL＝−0.22μｍを有するウエハの場合、計算された電
流は名目値の105％で、測定された電流は名目値の114％
であった。名目上のポリの場合、10℃−120℃の温度範
囲での最大電流変動は、2.1％であった。25−120℃で
は、それは1.5％である。狭いポリおよび広いポリの両
方が、それらの電流と同様の温度変数を有した。
ットに対するｎ形基板上の、典型的な3.5ミクロンツイ
ンタ−タブCMOSプロセスで作製された。抵抗R1はポリで
規定され、４ミクロンの名目幅を有した。３個の異なる
ウエハについての電流対温度曲線が決められた。Ｐ 拡
散のシート抵抗は、このロットの名目値より10パーセン
ト低く測定された。このことは、107μａの測定された
電流と、名目上のポリの100μａの設計値との差のほと
んどを説明する。測定されたDL＝＋0.44μｍを有するウ
エハの場合、第11図から計算された電流は名目値の87％
で、測定された電流は名目値の84％であった。測定され
たDL＝−0.22μｍを有するウエハの場合、計算された電
流は名目値の105％で、測定された電流は名目値の114％
であった。名目上のポリの場合、10℃−120℃の温度範
囲での最大電流変動は、2.1％であった。25−120℃で
は、それは1.5％である。狭いポリおよび広いポリの両
方が、それらの電流と同様の温度変数を有した。
これまでのことは、本技術において、電流の温度係数
はゼロ（名目上、二次の効果として、わずかに曲線とな
る）、正または負に選択できることを示している。も
し、ゼロの電流の温度係数が望ましいならば、得られる
被制御電流は０℃ないし100℃、又はそれより広い温度
範囲で平均値の±５パーセント以内、典型的な場合±２
パーセント以内に容易に保つことができる。これらの値
は０℃ないし７℃の典型的な市販温度範囲で、更に容易
に得られる。電流源は自動的にトランジスタプロセス中
の変動を補償し、“速い”プロセスはより低い電流を生
じ、“遅い”プロセスはより高い電流を生じる。もし必
要ならば、この補償は適当な抵抗の設計により、ポリシ
リコンライン幅寸法中の変動に対し、減少させるか除く
ことができる。上の例は増加姿勢MOSFETの場合について
であったが、同様の考えはガリウムひ素または他のIII
−Ｖ材料中に作られた接合電界効果トランジスタおよび
ショットキーゲート電界効果トランジスタ（たとえばME
SFET）を含む空乏姿態デバイスにも適用できる。
はゼロ（名目上、二次の効果として、わずかに曲線とな
る）、正または負に選択できることを示している。も
し、ゼロの電流の温度係数が望ましいならば、得られる
被制御電流は０℃ないし100℃、又はそれより広い温度
範囲で平均値の±５パーセント以内、典型的な場合±２
パーセント以内に容易に保つことができる。これらの値
は０℃ないし７℃の典型的な市販温度範囲で、更に容易
に得られる。電流源は自動的にトランジスタプロセス中
の変動を補償し、“速い”プロセスはより低い電流を生
じ、“遅い”プロセスはより高い電流を生じる。もし必
要ならば、この補償は適当な抵抗の設計により、ポリシ
リコンライン幅寸法中の変動に対し、減少させるか除く
ことができる。上の例は増加姿勢MOSFETの場合について
であったが、同様の考えはガリウムひ素または他のIII
−Ｖ材料中に作られた接合電界効果トランジスタおよび
ショットキーゲート電界効果トランジスタ（たとえばME
SFET）を含む空乏姿態デバイスにも適用できる。
しかし、本技術の一つの利点は、増加姿態FET、すな
わちｎチャネルデバイスでは＞０であるVtおよびｐ−チ
ャネルデバイスではVt＞０である閾値電圧を有するFET
の使用が可能なことである。これらの電圧はソースに対
してゲートにおいて測定された電圧、すなわちVGSであ
ることに注意されたい。増加姿態電界効果トランジスタ
は典型的な場合、絶縁ゲート（IGFET）型で、MOSFETが
その一例である。それらを用いることは有利である。な
ぜならば、空乏姿態デバイスを用いる場合より、典型的
な場合、基準トランジスタ中でより小さなチャネル電流
を用いることができるからである。本技術において、基
準電流は基準抵抗中を、基準電流が増すにつれ、基準ト
ランジスタ中のチャネル電流が流れる（またはその流れ
が増す）ような方向に流れる。すなわち、VGSは基準電
流により、順方向デバイスの方向い生じる。従って、電
力消費は増加姿勢FETより小さくできる。更に、増加姿
態電界効果トランジスタは、空乏姿態デバイスが必要と
するより、少ないプロセス工程を用いて、集積回路上で
通常使用できる。しかし、増加姿態で動作させることに
より、空乏姿態デバイスを用いることもできる。すなわ
ち、その場合チャネル電流はVGS＝０でのチャネル電流
より、大きさが増す。チャネル電流と基準電流を比例さ
せる手段（たとえば、電流鏡）は、本質的に所望の方向
の基準電流を生成する。これは電流路中に抵抗を置くこ
とにより、多重帰還とした電流源FETをバイアスする従
来技術とは異なる。その場合、抵抗を流れる電流の増加
は、FETのチャネル電流を減少させる方向に、VGSの変化
を生じる。
わちｎチャネルデバイスでは＞０であるVtおよびｐ−チ
ャネルデバイスではVt＞０である閾値電圧を有するFET
の使用が可能なことである。これらの電圧はソースに対
してゲートにおいて測定された電圧、すなわちVGSであ
ることに注意されたい。増加姿態電界効果トランジスタ
は典型的な場合、絶縁ゲート（IGFET）型で、MOSFETが
その一例である。それらを用いることは有利である。な
ぜならば、空乏姿態デバイスを用いる場合より、典型的
な場合、基準トランジスタ中でより小さなチャネル電流
を用いることができるからである。本技術において、基
準電流は基準抵抗中を、基準電流が増すにつれ、基準ト
ランジスタ中のチャネル電流が流れる（またはその流れ
が増す）ような方向に流れる。すなわち、VGSは基準電
流により、順方向デバイスの方向い生じる。従って、電
力消費は増加姿勢FETより小さくできる。更に、増加姿
態電界効果トランジスタは、空乏姿態デバイスが必要と
するより、少ないプロセス工程を用いて、集積回路上で
通常使用できる。しかし、増加姿態で動作させることに
より、空乏姿態デバイスを用いることもできる。すなわ
ち、その場合チャネル電流はVGS＝０でのチャネル電流
より、大きさが増す。チャネル電流と基準電流を比例さ
せる手段（たとえば、電流鏡）は、本質的に所望の方向
の基準電流を生成する。これは電流路中に抵抗を置くこ
とにより、多重帰還とした電流源FETをバイアスする従
来技術とは異なる。その場合、抵抗を流れる電流の増加
は、FETのチャネル電流を減少させる方向に、VGSの変化
を生じる。
本発明はアナログ集積回路で用いてもよいが、ディジ
タル回路で用いてもよい。たとえば、ある種のランダム
アクセスメモリ設計において、速度と感度の改善のため
に、感知増幅器に電流源を用いることが知られている。
加えて、被制御電流を用いることは、チップ間の特性変
動を減らすため、ディジタル論理回路とともに用いるこ
とが知られている。過去において、論理ゲートに付随し
た電流源は、基準クロックおよびコンパレータ回路を用
いて、制御されてきた。“遅延調整−電力／特性交換の
ための回路解"E.Berndlmaier（イー・ベルンドルマイ
ヤ）ら、IBM．Journal of Research and Developme
nt．（アイ・ビー・エム・ジャーナル・オブ・リサーチ
・アンド・ディベロップメント）第25巻、135−141頁
（1981）を参照のこと。本発明はこの機能を働かすた
め、論理ゲートと同じチップまたはウエハ上で実施する
と有利である。プロセス条件は与えられた半導体ウエハ
上のすべての回路について同様であるから、本技術はそ
れ自身ウエハの大きさの集積用になる。もし必要なら
ば、単一バイアス回路（たとえば第３図）で１チップま
たはウエハ上の様々な場所に配置された複数の電流出力
トランジスタ（第4,5図）の制御ができる。ここで用い
た“集積回路”という用語は、両方の用途を含む。本電
流源からの被制御電流は、与えられた温度係数をもつ抵
抗にそれを通すか、抵抗−ダイオードの組合せ、すなわ
ち禁制帯基準等にそれを通すことにより、被制御電圧を
発生させることができる。禁制帯基準の特性について
は、“IC電圧調整器の新しい展用"R.J.Widlar（アール
・ジェイ・ウィドラー）、IEEE Journal of Solid
State Circuit（アイ・イーイーイー・ジャーナル・オ
ブ・ソリッド・ステート・サーキット）、第SC−６巻、
２−７頁（1971）に述べられている。被制御電流は広い
範囲にわたって選択された所望の温度係数をもつことが
できるから、得られた電圧は各種の目的に使用すること
ができる。また、被制御電流を受けるデバイスは、電流
源とは異なる基板上に形成してもよい。たとえば、光エ
ミッタ（たとえば、発光ダイオードまたはレーザダイオ
ード）は、本電流源から供給される電流により駆動する
か、温度上昇に伴う源からの光出力の減少を補償するた
め、IRが正のT.C.をもつよう調整できる。当業者には更
に他の応用が明らかであろう。
タル回路で用いてもよい。たとえば、ある種のランダム
アクセスメモリ設計において、速度と感度の改善のため
に、感知増幅器に電流源を用いることが知られている。
加えて、被制御電流を用いることは、チップ間の特性変
動を減らすため、ディジタル論理回路とともに用いるこ
とが知られている。過去において、論理ゲートに付随し
た電流源は、基準クロックおよびコンパレータ回路を用
いて、制御されてきた。“遅延調整−電力／特性交換の
ための回路解"E.Berndlmaier（イー・ベルンドルマイ
ヤ）ら、IBM．Journal of Research and Developme
nt．（アイ・ビー・エム・ジャーナル・オブ・リサーチ
・アンド・ディベロップメント）第25巻、135−141頁
（1981）を参照のこと。本発明はこの機能を働かすた
め、論理ゲートと同じチップまたはウエハ上で実施する
と有利である。プロセス条件は与えられた半導体ウエハ
上のすべての回路について同様であるから、本技術はそ
れ自身ウエハの大きさの集積用になる。もし必要なら
ば、単一バイアス回路（たとえば第３図）で１チップま
たはウエハ上の様々な場所に配置された複数の電流出力
トランジスタ（第4,5図）の制御ができる。ここで用い
た“集積回路”という用語は、両方の用途を含む。本電
流源からの被制御電流は、与えられた温度係数をもつ抵
抗にそれを通すか、抵抗−ダイオードの組合せ、すなわ
ち禁制帯基準等にそれを通すことにより、被制御電圧を
発生させることができる。禁制帯基準の特性について
は、“IC電圧調整器の新しい展用"R.J.Widlar（アール
・ジェイ・ウィドラー）、IEEE Journal of Solid
State Circuit（アイ・イーイーイー・ジャーナル・オ
ブ・ソリッド・ステート・サーキット）、第SC−６巻、
２−７頁（1971）に述べられている。被制御電流は広い
範囲にわたって選択された所望の温度係数をもつことが
できるから、得られた電圧は各種の目的に使用すること
ができる。また、被制御電流を受けるデバイスは、電流
源とは異なる基板上に形成してもよい。たとえば、光エ
ミッタ（たとえば、発光ダイオードまたはレーザダイオ
ード）は、本電流源から供給される電流により駆動する
か、温度上昇に伴う源からの光出力の減少を補償するた
め、IRが正のT.C.をもつよう調整できる。当業者には更
に他の応用が明らかであろう。
補遺 第２図に示された電流源を参照し、基準電流IRをR1と
流れる電流、IDS3をソースに対するゲート電圧VGS3を印
加したときM3を流れる電流、KIRをM4を流れる電流と定
義する。ここで、ＫはM1,M2,M4およびM5の相対的な大き
さにより決まる帰還定数である。第２図に示されたＫの
値は２であるが、安定性と両立する任意の値でよい。M4
のドレインにおける電流を合計すると、 IDS3＝（Ｋ−１）IR （1A） となる。しかし、 であるから、（1A）を（2A）に代入し、変形すると、 となる。これは、（IR）1/2の二次方程式である。これ
を解くと次のようになる。
流れる電流、IDS3をソースに対するゲート電圧VGS3を印
加したときM3を流れる電流、KIRをM4を流れる電流と定
義する。ここで、ＫはM1,M2,M4およびM5の相対的な大き
さにより決まる帰還定数である。第２図に示されたＫの
値は２であるが、安定性と両立する任意の値でよい。M4
のドレインにおける電流を合計すると、 IDS3＝（Ｋ−１）IR （1A） となる。しかし、 であるから、（1A）を（2A）に代入し、変形すると、 となる。これは、（IR）1/2の二次方程式である。これ
を解くと次のようになる。
二乗にて整理すると、次のようになる。
（5A）でわかるように、二つの実根がある。しかし、
かっこ中が負の解はVGS2＜Vtの解か、M3を流れる電流が
ゼロの解である。これらの解は電流源中の調整損失に対
応する。
かっこ中が負の解はVGS2＜Vtの解か、M3を流れる電流が
ゼロの解である。これらの解は電流源中の調整損失に対
応する。
R1β／（Ｋ−１）＞＞１の場合、第（5A）式は次のよ
うになる。
うになる。
IRVt/R1 （6A） これは固有の負の温度係数をもつ。
Ｒ−１β／（Ｋ−１）＜＜１の場合、第（5A）式は次
のようになる。
のようになる。
IR２（Ｋ−１）／R12β これは固有の正の温度係数をもつ。
1/R12は温度に対して負の振舞いをしたとしても、そ
れは1/βだけ重みづけされており、T3/2となる。もし、
25℃において、R1β／（Ｋ−１）２ならば、 となること、およびR1β／（Ｋ−１）のこの値における
Ｉは温度とともにゆっくり変わることも示すことができ
る。
れは1/βだけ重みづけされており、T3/2となる。もし、
25℃において、R1β／（Ｋ−１）２ならば、 となること、およびR1β／（Ｋ−１）のこの値における
Ｉは温度とともにゆっくり変わることも示すことができ
る。
この電流源に対する振舞いは、基準抵抗R1の値、トラ
ンジスタM3の大きさおよび帰還定数Ｋの値を適切に選択
することにより、負または正に変えること、あるいは本
質的にゼロにすることができる。これらの要因は、（1
A）で示されるように基準トランジスタを流れるチャネ
ル電流に影響を与えることに注意されたい。
ンジスタM3の大きさおよび帰還定数Ｋの値を適切に選択
することにより、負または正に変えること、あるいは本
質的にゼロにすることができる。これらの要因は、（1
A）で示されるように基準トランジスタを流れるチャネ
ル電流に影響を与えることに注意されたい。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ナギイ，ジエフレイ ジエイ アメリカ合衆国 18052 ペンシルヴア ニア，ホワイトホール，スプリング リ ツジ アパートメント‐アパートメント ケー‐22 (72)発明者 ウオルター，ローレンス アーサー アメリカ合衆国 18103 ペンシルヴア ニア，アレンタウン，ヒル ドライヴ 1007 (56)参考文献 実開 昭59−92910（ＪＰ，Ｕ)
Claims (11)
- 【請求項１】少なくとも一つのデバイスに制御された電
流（Iout）を供給するのに適した電流源を含む集積回路
において、 前記電流源は基準抵抗（R1）により、ソース電極に接続
されたゲート電極を有する基準電界効果トランジスタ
（M3）、前記基準トランジスタ中のチャネル電流の流れ
を増す方向に、前記基準抵抗に基準電流を流す手段（M
5）、前記チャネル電流および前記基準電流を比例させ
る手段（M1,M2,M4）および前記被制御電流を前記基準電
流に比例させる手段（M50）を含むことを特徴とする集
積回路。 - 【請求項２】請求の範囲第１項に記載された集積回路に
おいて、前記基準電界効果トランジスタは増加姿態トラ
ンジスタであることを特徴とする集積回路。 - 【請求項３】請求の範囲第２項に記載された集積回路に
おいて、前記電流源は前記基準トランジスタの閾値（V
t）；前記基準トランジスタの利得（β）；前記基準ト
ランジスタ中を流れるチャネル電流（Ｉ）の少なくとも
一つの大きさを選択することにより、温度の関数として
前記基準電流中に所望の変動を得ることを特徴とする集
積回路。 - 【請求項４】請求の範囲第３項に記載された集積回路に
おいて、 IRを前記基準電流の大きさ、 Ｒを前記基準抵抗の大きさ、 Vtを前記基準トランジスタの閾値電圧、 Ｉを前記基準トランジスタ中を流れるチャネル電流、 βｏを温度Toにおける前記基準トランジスタの利得、お
よび Ｔを前記基準トランジスタの温度 とするとき、前記選択は式 IR・Ｒ＝Vt＋（2I＋βｏ）1/2（T/To）3/4 に従って行なわれることを特徴とする集積回路。 - 【請求項５】請求の範囲第１項に記載された集積回路に
おいて、前記集積回路は第１のチャネル伝導形の少なく
とも１個の電界効果トランジスタと前記第１の形と相対
するチャネル伝導形を有する少なくとも１個のトランジ
スタを含むことを特徴とする集積回路。 - 【請求項６】請求の範囲第１項に記載された集積回路に
おいて、前記集積回路は中に複数の電界効果トランジス
タが形成された前記第１の伝導形の少なくとも１個の第
１の領域と、前記制御電界効果トランジスタが形成され
た前記第２の伝導形の第２の領域を更に含み、前記第２
の領域はｐ−ｎ接合により、前記電界効果トランジスタ
の他方が形成されている領域から分離されている半導体
基板中に形成されることを特徴とする集積回路。 - 【請求項７】請求の範囲第６項に記載された集積回路に
おいて、前記基準電界効果トランジスタの電流源は分離
された領域に、電気的に接続されていることを特徴とす
る集積回路。 - 【請求項８】請求の範囲第１項に記載された集積回路に
おいて、前記基準電界効果トランジスタは、そのバック
ゲート電極が基準電圧に接続されていることを特徴とす
る集積回路。 - 【請求項９】請求の範囲第１項に記載された集積回路に
おいて、前記基準抵抗は前記基準電界効果トランジスタ
のゲート電極を含む材料の層により、少なくとも一部規
定される寸法を有することを特徴とする集積回路。 - 【請求項１０】請求の範囲第９項に記載された集積回路
において、前記材料はポリシリコンから成ることを特徴
とする集積回路。 - 【請求項１１】請求の範囲第１項に記載された集積回路
において、基準電流を流すための前記手段および前記チ
ャネル電流と前記基準電流を比例させるための手段は、
電流鏡から成ることを特徴とする集積回路。
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|---|---|---|---|
| US06/656,343 US4645948A (en) | 1984-10-01 | 1984-10-01 | Field effect transistor current source |
| US656343 | 1984-10-01 | ||
| US685990 | 1984-12-24 |
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| JPS62500327A JPS62500327A (ja) | 1987-02-05 |
| JP2615009B2 true JP2615009B2 (ja) | 1997-05-28 |
Family
ID=24632641
Family Applications (1)
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| JP60504182A Expired - Lifetime JP2615009B2 (ja) | 1984-10-01 | 1985-09-18 | 電界効果トランジスタ電流源 |
Country Status (2)
| Country | Link |
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| JP (1) | JP2615009B2 (ja) |
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1984
- 1984-10-01 US US06/656,343 patent/US4645948A/en not_active Expired - Lifetime
-
1985
- 1985-09-18 JP JP60504182A patent/JP2615009B2/ja not_active Expired - Lifetime
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