KR940005987B1 - 밴드갭 기준회로 - Google Patents

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삼성 세미컨덕터 인코오포레이티드
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Abstract

내용 없음.

Description

밴드갭 기준회로
제 1 도는 종래의 밴드갭 기준 회로의 개략도.
제 2 도는 본 발명에 따른 밴드갭 기준 회로의 개략도.
제 3 도는 제 2 도의 밴드갭 기준 회로의 상세 개략도.
제 4 도는 제 2 도의 밴드갭 기준 회로에서 사용된 기생 NPN 트랜지스터 일부의 단면을 나타낸 3차원 투시도.
* 도면의 주요부분에 대한 부호의 설명
6,8,106,108 : 트랜지스터 10,100 : 기준 전압 회로
12,14,102,104 : 단자 20,22,24,116,118 : 저항기
26 : 차동 증폭기 27,28,117 : 절점
104 : 접지 110 : 전류 미러
120 : 증폭기 122,124 : 게이트
130,132,134,136 : MOS 트랜지스터 202 : 기질
206 : 이미터 208,210 : 베이스
126,128,212 : 콜렉터
본 발명은 밴드갭 기준 전압을 발생하는 CMOS 회로에 관한 것으로서, 특히 초기 전압 기준 에러 및 온도 드리프트를 감소시키는 밴드갭 기준 회로에 관한 것이다.
아날로그-디지탈 변환기, 조정 전원 장치, 비교기 회로, 및 몇몇 형태의 논리 회로를 포함하는 기준 전압 회로는 집적 회로 설계자에 의해 여러 용도로 사용된다. 특히 유용한 형태의 기준 전압 회로는 VBE기준 회로로 알려진 "밴드갭(bandgap)"기준 회로이며, 이 회로의 원리는 VBE의 네거티브 온도 계수와 동일한 크기인 포지티브 온도 계수를 갖는 전압을 발생시키는 것으로 ; 상기 발생된 전압에 VBE를 부가하여 온도 의존성을 없애는 것이다.
표준 CMOS 공정으로부터 입수할 수 있는 한 유형의 기생 npn 바이폴라 트랜지스터는 수직형 트랜지스터(vertical transistor)로서 그 트랜지스터의 이미터, 베이스 및 콜렉터는 각각 소오스-드레인 n+영역, p-웰 영역 및 n-실리콘 기판에 해당한다. 이들 기생 수직형 트랜지스터의 콜렉터는 기판에 형성되므로, 이들 트랜지스터는 공통 콜렉터 구성으로만 사용할 수 있다.
수직 기생 트랜지스터를 이용하는 공지된 기준 전압 회로(10)가 제 1 도에 예시되어 있다. VCC는 CMOS 집적 회로의 기판에 해당되는 단자(12)에 인가되며, 회로 접지는 단자(14)에 형성된다. 트랜지스터(6) 및 (8)은 기생 NPN 트랜지스터로서, 이들 각각은 콜렉터로서 IC 기판, 베이스로서 p-웰, 이미터로서 N-형 드레인/소오스 영역을 사용한다. 저항기(20) 및 (22)는 동일한 값이며, 트랜지스터(6) 및 (8) 각각에 대한 부하저항이다. 저항기(24)는 그 양단에 온도감도 전압을 발생시키기 위해 트랜지스터(6)의 이미터 회로에 접속된다.
차동 증폭기(26)의 입력은 동일한 값의 저항기(20) 및 (22)에 교차접속되며, 출력 VREF는 트랜지스터(6) 및 (8)의 베이스를 구동시키기 위해 피드백된다. 이러한 피드백으로 인하여, 절점(27) 및 (28)에서 차동 입력 양단의 전위차는 동일하다(증폭기(26)가 이상적, 즉 무한 이득 및 입력 임피던스를 갖는다고 가정한다). 그럼에도 불구하고, 트랜지스터(6)의 이미터에서의 전류 밀도는 저항기(24) 양단에 발생된 전압으로 인해, 트랜지스터(8)의 전류 밀도 이하이다. 그러므로, 트랜지스터(6) 및 (8)은 상이한 베이스-이미터 전위차를 나타내는데, 그 식은 다음과 같다.
여기서, T는 절대 온도, k는 볼츠만 상수, q는 전자의 전하량,는 각각 트랜지스터(8) 및 (6)에 있어서 전류 및 이미터 영역의 비율이다.
트랜지스터(6) 및 (8) 사이의 베이스-이미터 전위차 △VBE는 포지티브 온도 계수를 갖는 저항기(24) 양단에 또한, VR24를 생성하는 전류가 저항기(20)를 통해 흐르므로, 포지티브 온도 계수를 갖는 △VBE는 저항기(22) 양단에 부과된다. 저항기(20) 및 (22)가 정합되고 절점(27) 및 (28)의 전위가 동일하게 유지되므로, △VBE에 기인하는 포지티브 온도 계수로 역시 저항기(22) 양단에 부과된다. VBE8이 네거티브 온도 계수이므로, 전자는 후자를 오프셋(off set)하기 위해 사용될 수 있다.
△VBE의 값은 식[1]에 따라, 동일한 I6및 I8와 함께 트랜지스터(6) 및 (8)의 각 이미터 영역을 적절한 비율로 설정함으로써 정해진다. 온도 보상은 R20, R22및 R24의 값을 조정함으로써 이루어진다.
불행히도, 증폭기(26)로서 사용하는데, 적합한 이상적인 CMOS 증폭기는 입수할 수 없다. 실제 CMOS 차동 증폭기는 밴드 갭 기준 회로(10)의 유효성을 감소시키는 온도 의존 입력 오프셋 전압을 갖는다. 밴드 갭 회로(10)에 대한 입력 오프셋 전압 VOS영향은 다음과 같다.
CMOS 차동 증폭기의 입력 오프셋 전압은 통상적으로 크다 ; 2mV 이상의 값이 일반적이다. 또한,의 비율도 크다 ; 10의 값이 일반적이다. 이들 일반적인 값을 인가하면, 20mV의 에러가 증폭기(26)의 출력에서 나타나는데, 이 에러는 절점(27) 및 (28)의 전위를 동일하게 유지시키지 않는다.
더우기, 입력 오프셋 전압은 온도 의존성을 갖는다. 밴드갭 기준회로(10)에 대한 온도 의존성의 영향은 다음과 같다 :
오프셋 전압 온도 의존성항는의 비율로 증배되는데, 이는 밴드 갭 기준 회로(10)의 성능을 더욱 저하시킴을 알 수 있다.
몇몇 해결 방법들이 밴드갭 기준 회로(10)의 성능 한계를 고려하게 되었다. 한가지 방법은 밴드갭 기준 회로(10)에 사용된 차동 증폭기의 성능을 개선하는 것으로 증폭기(26)의 설계에 상당한 제한을 가하게 된다. 어쨋든, 온도 의존성 입력 오프셋 전압을 초래하는 여러 원인은 그 처리 방법에 따라 달라질 수 있다. 다른 방법은 Ulmer씨등에서 1983년 3월 1일자로 허여된 미합중국 특허 제4,375,595호에 개시되어 있다. 그러나, 이러한 방법 및 다른 방법들은 회로의 복잡성 및 칩의 가격을 증가시키게 된다.
최근에는 기생 가로형 NPN 트랜지스터(parasitic lateral NPN transistor)가 개선된 CMOS 밴드갭 기준 회로의 설계에 사용되고 있다. 2개의 상기 회로는 반도체 회로의 IEEE 저널 SC-20권, 67호(1985년 12월)의 1151-57페이지에 Degrauwe씨등의 "가로형 바이폴라 트랜지스터를 이용한 CMOS 전압 기준회로(CMOS voltage references using lateral bipolar transistors)"라는 제목으로 개시되어 있다. Degrauwe씨등의 논문의 제7(a)도 및 제7(b)도에 예시된 이들 회로는 전류 미러, 출력 증폭기, 및 전압 제어형 전류 소오스를 결합한 가로형 바이폴라 트랜지스터를 사용한 것이다. 그러나, 불행히도 전압 제어형 전류 소오스 그 자체는 꽤 복잡하며, 5개의 부가적인 저항기 및 하나의 부가적인 가로형 트랜지스터에 의해 실행된다. 따라서, 밴드갭 회로의 크기가 증가된다.
본 발명의 목적은 개선된 온도 안정성을 갖는 비교적 간단하고 값이싼 CMOS 밴드갭 기준회로를 제공하는 것이다.
이 목적 및 다른 목적들은 2개의 기생 가로형 바이폴라 트랜지스터를 사용하는 CMOS 밴드갭 기준 회로인 본 발명에 의해 달성된다. 가로형 트랜지스터의 콜렉터들은 서로 접속되어 있다. 제 1 저항기는 그 일단 부가 바이폴라 트랜지스터중 하나의 이미터에 접속된다. 제 2 저항기의 일단부는 제 1 저항기의 다른 단부 및 다른 바이폴라 트랜지스터의 이미터에 접속되고, 다른 단부는 접지 전위부에 접속된다. 증폭기는 다른 바이폴라 트랜지스터의 콜렉터에 접속되며, 그 증폭기의 출력은 바이폴라 트랜지스터의 베이스에 접속된다. 증폭기 출력과 접지 전위 사이의 전위는 기준 전위이다.
도면에 있어서, 동일한 참조 부호는 동일한 부분을 나타낸다.
제 2 도에 표준 CMOS 공정으로 제조하는데 적합한 기준 전압 회로(100)가 예시되어 있다. 공급 전압 VCC는 단자(102)에서 인가되고, 회로 접지는 단자(104)에 제공된다. 트랜지스터(106) 및 (108)은 기생 가로형 NPN 트랜지스터이며, 이하에 설명되는 바와같이 바이어스된 각각의 게이트(122) 및 (124)와 각각의 프리 콜렉터(free collector)(126) 및 (128)을 포함한다. 전류 소오스(112) 및 (114)를 포함하는 전류 미러(110)는 NPN 트랜지스터(106)에 전류(I 112)를, 트랜지스터(108)에 전류(I 114)를 공급하고, 전류(I 112) 및 (I 114)를 동일하게 유지한다. 저항기(116)는 트랜지스터(106)의 이미터에 제공되고, 저항기(118)는 트랜지스터(106) 및 (108) 양쪽의 이미터에 제공된다. 단일 이득 증폭기(120)는 그 입력이 트랜지스터(108)의 콜렉터에 접속되고, 그 출력(129)에 VBEF를 공급한다. VREF는 트랜지스터(106) 및 (108)의 베이스에 피드백된다.
밴드갭 기준 회로(100)의 동작은 다음과 같다. 트랜지스터(106) 및 (108)는 VREF에 의해 구동된다. 트랜지스터(106)가 전류 미러(100)의 전류 소오스(112)로부터 전류의 증분량을 끌어낼 경우, 전류 소오스(114)는 전류의 동일 증분량을 트랜지스터(108)속으로 발생시킨다. 따라서, 전류 미러(110)는 전류(I 112)를 트랜지스터(106)의 콜렉터로 인가하고, 전류(I 114)를 트랜지스터(108)의 콜렉터로 인가하여 동일하게 되도록 한다.
트랜지스터(106) 및 (108)은 실제로 동일한 확산 프로파일로 제조된다. 이미터 영역의 차이로 이해 트랜지스터(106) 및 (108)의 베이스-이미터 영역에 걸치는 전류 밀도는 동일하지 않게 된다. 이때의 상이한 전류 밀도는 트랜지스터(106) 및 (108)의 베이스-이미터 접합부에 걸쳐 상이한 전위차를 초래하게 되는데, 그 전위차는 다음과 같다 :
트랜지스터(106)와 트랜지스터(108) 사이의 베이스-이미터 전위차 △VBE는 다음 이유로 인해 저항기(116) 양단에 나타난다. 2개의 지로(branch)는 트랜지스터(106) 및 (108)의 베이스에 있는 절점과 절점(117)에 접속하고 2개의 지로 양단의 전위는 동일하다. 2지로중 한 지로의 양단의 전위는 VBE108이고, 다른 지로의 양단의 전위는 저항기(116)("VR116") 양단의 전압 강하 및 VBE106의 합이 된다. 절점(117)에서는 VR116+VBE106이 VBE108과 동일하다. 즉,
VR116=VBE108-VBE106………………………………………………………………(5)
식(4)를 트랜지스터(106) 및 (1-8)에 적용하면 다음식
△VBE=VBE108-VBE106
이 산출되므로, VR116는 △VBE와 동일하다.
또한, VR116을 생성하는 전류는 저항기(118) 양단의 전압 강하를 발생시키는데, 이것은 △VBE의 부호로부터 명백한 바와같이 포지티브 온도 계수를 갖는다. △VBE에 기인하는 포지티브 온도 계수는 저항기(118) 양단에 부과되며, VBE108의 네거티브 온도 계수를 상쇄시키는데 효과적이다.
VBEF의 값은 다음식에 따라 결정된다.
여기서 n은 트랜지스터(106) 및 (108)의 이미터 영역의 비율이다. 그 최적 비율은 각각의 베이스-이미터 영역의 크기를 적절히 설정하거나 혹은 적절한 수의 동일한 트랜지스터를 병렬 접속시킴으로써 얻을 수 있다.
밴드갭 기준 회로(100)의 온도 안정도는 다음과 같이 주어진다 :
전형적으로는 약이고,는 약이다. n의 값 및의 비율은를 제로로 선택되도록 하여, 제로 온도 계수를 얻는다.
제 3 도에 도시된 밴드갭 기준(100)의 상세 개략 회로도는 전류 미러(100) 및 증폭기(120)가 상세히 예시된 것외에는 제 2 도의 개략 회로도와 유사하다. 전류 미러(110)는 통상적 종속(cascade) 설계의 CMOS 전류 미러이다. 기생 NPN 트랜지스터(106)는 증분 전류를 기준 PMOS 트랜지스터(130) 및 (132)를 통해 끌어내며, 트랜지스터쌍(130,136)의 소오스-드레인 전압은 동등하게 증가된다. 따라서, 트랜지스터(134) 및 (136)는 거의 동일한 전류의 증분을 절점(137)으로 발생시킨다.
전류 미러(110)의 오프셋을 감소시키기 위해 미러(110)는 가능한 대칭적으로 설계되며, 트랜지스터(130,132,134,136)는 대형 영역의 트랜지스터로 설계된다. 트랜지스터(130) 및 (134)는 Vcc 변동에 대한 민감도를 최소화하기 위해 완전한 포화 영역에서 작동된다.
증폭기(120)는 통상적으로 2단계 소오스 플로우어 증폭이다. 제 1 단계 PMOS 트랜지스터(138)의 게이트는 트랜지스터(108)의 콜렉터에 접속되고 그 드레인은 접지에 접속된다. 제 2 단계 기생 수직형 NPN 트랜지스터(140)의 베이스는 트랜지스터(138)의 소오스에 접속되고, VREF값을 취한 이미터에 저출력 임피던스를 제공한다. 트랜지스터(140)의 콜렉터는 칩의 기판에 있어서, VCC에 접속된다. MOS 트랜지스터(139)는 VCC와 트랜지스터(138)의 소오스 사이에서 접속되어 전류 경로를 제공한다. 트랜지스터(139)의 게이트는 전류 미러(110)의 트랜지스터(130) 및 (134)의 게이트에 접속되어 높은 포화도로 트랜지스터(139)의 동작을 유지한다.
가로형 트랜지스터(106) 및 (108)의 적절한 동작을 위해 VCC는 수직형 트랜지스터의 콜렉터(126) 및 (128)를 형성하는 기판에 인가되고 그 각각의 게이트(122) 및 (124)는 그들의 문턱 전압 이하로 바이어스된다. 후자는 예컨대, 도시된 바와같이게이트(122) 및 (124)를 접지(104)에 접속하거나 혹은 트랜지스터(106) 및 (108) 각각의 이미터에 접속함으로써 달성된다.
제 4 도에는 트랜지스터(106) 및 (108)로서 사용하는데 적합한 트랜지스터(200)가 도시되어 있다. 트랜지스터(200)는 다른 CMOS 공정이 적합하더라도 P- 웰 CMOS 공정으로 실현된다. P-웰(204)는 n-기판(202)에 제공된다. 가로형 기생 NPN 트랜지스터는 이미터로서 기능하는 원형 n+확산영역(206)과, 상기 n+확산 영역을 둘러싸고 있으며 베이스로서 기능하는 P-웰(204)의 링형 P-영역(210)과, 상기 P-영역을 둘러싸고 있으며 콜렉터로서 기능하는 링형 n-확산 영역(212)을 포함한 집중적 배치에서 얻어진다.
베이스(210)는 p+확산 영역(208)을 통해 접속된다. 폴리실리콘 게이트(216)는 베이스(210)에 중첩되고 게이트 산화물(218)에 의해 절연된다. 수직형 기생 NPN 트랜지스터는 이미터(206)와 기판(202) 사이의 P+웰(204)의 영역(214)을 베이스로서 사용하는 이미터(206) 및 기판(202)으로부터 얻어진다. 영역(214)은 P+영역을 통해 접속되고, 기판(202)은 n+도우핑 영역(220)을 통해 접속된다. 가로형 트랜지스터는 기생 트랜지스터(200)가 트랜지스터(106) 혹은 (108)로서 사용될 경우에 수직형 트랜지스터보다 중요하므로 베이스(210) (즉, 게이트(216))의 길이는 최소화되고 이미터(206) 둘레 대 표면(perimeter-to-surface) 비율은 최대화 된다. 공지된 바와같이 소정의 적절한 방법으로 여러 영역(206,208,212,216,220)에 접속이 이루어진다.
트랜지스터(200)는 다음과 같이 작동된다. 가로형 트랜지스터의 콜렉터(212)는 기판에 결합되지 않는 반면, 수직형 트랜지스터의 콜렉터(220)는 기판에 결합된다. 가로형 트랜지스터는 영역(210)에 축적층을 생성하기 위해 그의 문턱 전압 이하로 게이트(216)를 바이어스함에 의해 동작 가능하므로 영역(206)과 영역(212)간의 MOS 트랜지스터의 동작이 방지될 수 있다. 베이스(208), 이미터(206) 및 콜렉터(212)는 상기 기술된 바와같이 적절히 바이어스된다. 수직 결합형 트랜지스터는 기판(즉, 콜렉터(220))이 VCC에 결합되므로 활성화된다.
밴드갭 기준 회로(100)에 대한 전형적인 값은 VCC가 5.0볼트이고 VREF가 1.235볼트이다. 트랜지스터(106)는 8개의 개별적 트랜지스터(n=8)로서 배치된다. 트랜지스터(108)는 하나의 개별적 트랜지스터로서 배치된다. 트랜지스터(108)를 형성하기 위해 결합된 트랜지스터(108) 및 상기 개별적 트랜지스터들은 사실상 동일하다. 트랜지스터(140)는 양호한 구동 능력을 제공하는 방식으로 실현된다. 이는 다수의 개별적 트랜지스터를 병렬로 결합시키거나 구동 능력을 증가(boost)시키기 위해 대규모의 이미터 영역을 갖는 트랜지스터를 배치시킴으로써 실현된다. 저항기(116) 및 (118)는 각각 1000오옴 및 7500오옴의 p+저항기이다. 따라서,의 비율은 7.5이다. 전류 미러(110)의 오프셋은 그 미러를 가능한 대칭적으로 설계하여 최소화 시킨다. 더우기, 각 트랜지스터(130,132,134,136)는 대형 영역으로 설계된다. 밴드갭 기준 회로(100)는 트리밍을 필요로 하지 않는다. 이는 기준 발생 회로 경로의 오프셋 항이 존재하지 않기 때문이다.
본 발명은 상기의 실시예에 따라 기술되었지만, 본 발명의 범위로 여겨지는 다른 실시예 및 변경은 기술되지 않았다. 예를 들면, 본 발명은 특별한 형태의 트랜지스터(200) 또는 소정의 특별한 저항률 값 및 바이어스 전압값에 의해 제한되지 않는다. 다른 실시예 및 변경은 본 발명의 범위내에서 다음의 클레임에서 한정된 것같이 제한된다.

Claims (10)

  1. 제1 및 제 2 바이폴라 트랜지스터와 ; 상기 제1 및 제 2 바이폴라 트랜지스터 각각의 콜렉터에 접속된 2개의 출력 절점을 가진 전류 미러와 ; 상기 제 1 바이폴라 트랜지스터의 이미터에 접속된 일단부를 가진 제 1 저항기와 ; 일단부가 상기 제 1 저항기의 다른 단부 및 상기 제 2 바이폴라 트랜지스터의 이미터에 접속되고, 다른 단부가 접지 전위에 접속된 제 2 저항기와 ; 상기 제 2 바이폴라 트랜지스터 콜렉터에 접속되며, 그 출력이 상기 제1 및 제 2 바이폴라 트랜지스터의 각 베이스에 접속되고, 상기 출력과 접지전위 사이의 전위차가 기준 전위로 되게하는 증폭기를 구비한 것을 특징으로 하는 CMOS 밴드갭 전압 기준회로.
  2. 제 1 항에 있어서, 상기 제1 및 제 2 바이폴라 트랜지스터의 베이스-이미터 접합 영역 및 상기 제1 및 제 2 저항기의 값은 선택된을 산출하기 위해 다음식 :
    에 따라 선택되며, 여기서 VBE2는 상기 제 2 바이폴라 트랜지스터의 베이스-이미터 접합 전위, R1및 R2는 각각 상기 제1 및 제 2 저항기의 고유저항, n은 상기 제 1 바이폴라 트랜지스터의 베이스-이미터 영역 대 상기 제 2 바이폴라 트랜지스터의 베이스-이미터 영역의 비율인 것을 특징으로 하는 밴드갭 기준회로.
  3. 제 2 항에 있어서, 상기 선택된는 제로값인 것을 특징으로 하는 밴드갭 기준회로.
  4. 제 3 항에 있어서, 상기 제1 및 제 2 바이폴라 트랜지스터의 베이스-이미터 접합 영역 및 상기 제1 및 제 2 저항기의 값은 선택된 VREF를 산출하기 위해 다음식 :
    에 따라 선택되는 것을 특징으로 하는 밴드갭 기준회로.
  5. 제1 및 제 2 기생 가로형 NPN 트랜지스터와 ; VCC에 접속된 소오스 및 게이트에 접속된 드레인을 갖는 제1MOS 트랜지스터와, 상기 제1MOS 트랜지스터의 드레인에 접속된 소오스와 그 게이트 및 상기 제 1 가로형 NPN 트랜지스터의 콜렉터에 접속된 드레인을 갖는 제2MOS 트랜지스터를 포함한 제 1 종속 CMOS 증폭기와 ; VCC에 접속된 소오스 및 상기 제1MOS 트랜지스터의 게이트에 접속된 게이트를 갖는 제3MOS 트랜지스터와, 상기 제 3 트랜지스터의 드레인에 접속된 소오스, 상기 제2MOS 트랜지스터의 게이트에 접속된 게이트 및 상기 제 2 가로형 NPN 트랜지스터의 콜렉터에 접속된 드레인을 갖는 제4MOS 트랜지스터를 포함한 제 2 종속 CMOS 증폭기와 ; 상기 제 1 가로형 NPN 트랜지스터의 이미터에 접속된 일단부를 갖는 제 1 저항기와 ; 일단부가 상기 제 1 저항기의 다른 단부 및 상기 제 2 가로형 NPN 트랜지스터의 이미터에 접속되고, 다른 단부가 접지 전위에 접속된 제 2 저항기와 ; VCC에 접속된 소오스 및 상기 제1MOS 트랜지스터의 게이트에 접속된 게이트를 갖는 제5MOS 트랜지스터와, 상기 제5MOS 트랜지스터의 드레인에 접속된 소오스, 상기 제 2 가로형 NPN 트랜지스터의 콜렉터에 접속된 게이트 및 접지 전위에 접속된 드레인을 갖는 제6MOS 트랜지스터를 포함한 제 3 종속 CMOS 증폭기와 ; VCC에 접속된 콜렉터, 상기 제6MOS 트랜지스터의 소오스에 접속된 베이스 및 상기 제1 및 제 2 가로형 NPN 트랜지스터 각각의 베이스에 접속된 이미터를 포함하고, 상기 이미터 및 접지 전위부간의 전위가 기준 전위인 기생 NPN 트랜지스터를 구비한 것을 특징으로 하는 CMOS 밴드갭 전압 기준회로.
  6. 제 5 항에 있어서, 상기 제1 및 제 2 가로형 NPN 트랜지스터의 베이스-이미터 접합 영역 및 상기 제1 및 제 2 저항기의 값은 선택된을 산출하기 위해 다음식 :
    에 따라 선택되며, 여기서 VBE2는 상기 제 2 가로형 NPN 트랜지스터의 베이스-이미터 접합 전위, R1및 R2는 각각 상기 제1 및 제 2 저항기 각각의 고유 저항, n은 상기 제 1 가로형 트랜지스터의 베이스-이미터 영역 대 상기 제2NPN 트랜지스터의 베이스-이미터 영역 비율인 것을 특징으로 하는 밴드갭 기준회로.
  7. 제 6 항에 있어서, 상기 선택된의 값은 제로값인 것을 특징으로 하는 밴드갭 기준회로.
  8. 제 7 항에 있어서, 상기 제1 및 제 2 가로형 NPN 트랜지스터의 베이스-이미터 접합 영역 및 상기 제1 및 제 2 저항기의 값은 선택된 VREF를 산출하기 위해 다음식 :
    에 따라 선택되는 것을 특징으로 하는 밴드갭 기준회로.
  9. 제 8 항에 있어서, 상기 제1 및 제 2 종속 CMOS 증폭기는 대칭적으로 설계되고, 상기 제1,2,3 및 제4MOS 트랜지스터는 대형 영역의 트랜지스터인 것을 특징으로 하는 밴드갭 기준회로.
  10. 제1 및 제 2 바이폴라 트랜지스터(106,108)와 ; 선택된 온도 범위에서 상기 제 1 바이폴라 트랜지스터(106)의 콜렉터에 전류를 제공하는 수단(112)과 ; 상기 선택된 온도 범위에서 상기 제 1 전류의 크기와 동일한 크기를 갖는 제 2 전류를 상기 제 2 바이폴라 트랜지스터(108)의 콜렉터에 제공하는 수단(114)과, 상기 제 1 바이폴라 트랜지스터(106)에 상기 제 2 바이폴라 트랜지스터(108)의 전류 밀도와 다른 전류 밀도를 설정하는 수단(108)과, 상기 제 2 바이폴라 트랜지스터(108)의 이미터에 접속되어 상기 설정수단 양단의 전압 강하 및 상기 제 1 바이폴라 트랜지스터(106)의 베이스-이미터 접합부 양단의 전압 강하를 야기하는 전압 강하 발생수단(118)과, 상기 제 2 바이폴라 트랜지스터(108)의 콜렉터 전압을 증폭하여 그 증폭된 전압을 기준 전위로 제공하는 전압 증폭 수단(120)과, 상기 제1 및 제 2 바이폴라 트랜지스터(106,108)의 베이스에 상기 증폭된 전압을 제공하는 수단(129)을 포함하는 것을 특징으로 하는 밴드갭 전압 기준회로.
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