JPS5850772A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5850772A JPS5850772A JP56147892A JP14789281A JPS5850772A JP S5850772 A JPS5850772 A JP S5850772A JP 56147892 A JP56147892 A JP 56147892A JP 14789281 A JP14789281 A JP 14789281A JP S5850772 A JPS5850772 A JP S5850772A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はラテラル（横形）トランジスタ技術に関する。
例えばＰＮＰラテラル・トランジスタはＮｍ半導体基板
をベースとしてその一生面表面に基板と異なる導電型の
Ｐ半導体領域を離隔して設けてエミッタ及びコレクタと
したものであり、トランジスタの増幅率ｈＦｍはベース
幅によって決定されるが、ベース幅はＰＩｌ拡散層の櫟
でで変り、拡散層の深さのコントロールを完全に行なう
ことは離しく、特にペニス幅が小さくなるはと困難であ
る一本発明はかかる点Ｋかんがみて従来のラテラルトラ
ンジスタに改良を施したもので、その目的は増幅率のコ
ントロールが可能であり、かつエイツタ寸法を自由にト
リ”インクできる２テ２ル・トランジスタの提供にある
。
をベースとしてその一生面表面に基板と異なる導電型の
Ｐ半導体領域を離隔して設けてエミッタ及びコレクタと
したものであり、トランジスタの増幅率ｈＦｍはベース
幅によって決定されるが、ベース幅はＰＩｌ拡散層の櫟
でで変り、拡散層の深さのコントロールを完全に行なう
ことは離しく、特にペニス幅が小さくなるはと困難であ
る一本発明はかかる点Ｋかんがみて従来のラテラルトラ
ンジスタに改良を施したもので、その目的は増幅率のコ
ントロールが可能であり、かつエイツタ寸法を自由にト
リ”インクできる２テ２ル・トランジスタの提供にある
。
以下、実施例にそって本発明を詳述する。
第１図は本発明の原理的構成を示す２チラルＰＮＰ）ラ
ンジスタの断面図である。同ｗ４において。
ンジスタの断面図である。同ｗ４において。
ｌはベースとなるＮ−型Ｓｉ基板、２は１拡散層、から
なるコレ、ツタ、・３はＰ＋ ＊散層からなる工 、ば
ツタでそれぞれの領域の表面にＡＪ膜なコンタクトさせ
てコＬ／’ツタ電極Ｃ９工ずツタ電極Ｅを構成する。
なるコレ、ツタ、・３はＰ＋ ＊散層からなる工 、ば
ツタでそれぞれの領域の表面にＡＪ膜なコンタクトさせ
てコＬ／’ツタ電極Ｃ９工ずツタ電極Ｅを構成する。
コレクタ・ベース間圧おいて、エイツタに接するベース
領域上のＳｉＱ、膜４の一部を薄く形成し。
領域上のＳｉＱ、膜４の一部を薄く形成し。
この上にゲート電極ｑを設ける。このようなラテラルＰ
ＮＰ）ランジスタにおいて、ゲートＧに電ミツｆｉｆ）
面積が一部し、実質的なべ−ｘ＠Ｗ は縮小すること
でラテラルＰＮＰ ）ランジスタの増幅率”Ｆｌｉはゲ
ート電圧ｖＧにより変動する。すなわち、負電位のゲー
ト電圧ｖＧ （−）によってゲート下の反転層の深さｄ
が変り、これによって工ばツタ３よりの注入効率（又は
有効工ずツタサイズ）を変えることができ、省の結果ｈ
Ｆｉｉが増加するように変動する。
ＮＰ）ランジスタにおいて、ゲートＧに電ミツｆｉｆ）
面積が一部し、実質的なべ−ｘ＠Ｗ は縮小すること
でラテラルＰＮＰ ）ランジスタの増幅率”Ｆｌｉはゲ
ート電圧ｖＧにより変動する。すなわち、負電位のゲー
ト電圧ｖＧ （−）によってゲート下の反転層の深さｄ
が変り、これによって工ばツタ３よりの注入効率（又は
有効工ずツタサイズ）を変えることができ、省の結果ｈ
Ｆｉｉが増加するように変動する。
第２図はベース領域上に薄いｓｉへ膜４を介してゲート
電１ｉｉＧを設け、エイツタ側を負電位としてゲートに
正電位ｖＧ （＋ ）をかけることにより。
電１ｉｉＧを設け、エイツタ側を負電位としてゲートに
正電位ｖＧ （＋ ）をかけることにより。
グー１ト下のＮ−基板表面にＮ＋アキ為ムレイト層６を
つくる場合の例である。この場合、ベース領域中の少数
キャリアを再結合させｅ’ ｈＰＩ’を下げる方向に変
動させる。
つくる場合の例である。この場合、ベース領域中の少数
キャリアを再結合させｅ’ ｈＰＩ’を下げる方向に変
動させる。
第３図及び第４図はＮ−基板１表面にリング状に配置し
たコレクタ２．エイツタ３間にリング状、のゲートＧを
設けた場合のう第２ルＰＮＰ）ランジスタの実施例であ
って、この場合、第１図で説明したようにゲートＧに負
の電圧ｖＧ （−）印加によってベース幅Ｗｌをｚえ’
ｈＦＥヲコントロールする。このＰＮＰ）ランジスタ
ではコレクタ電極Ｃ及びベース電極Ｂを第１層とし、・
層間絶縁膜７を介゛してエイツタ電−Ｅ、ゲート電極Ｇ
を第２層に形成した２層構造を有する。
たコレクタ２．エイツタ３間にリング状、のゲートＧを
設けた場合のう第２ルＰＮＰ）ランジスタの実施例であ
って、この場合、第１図で説明したようにゲートＧに負
の電圧ｖＧ （−）印加によってベース幅Ｗｌをｚえ’
ｈＦＥヲコントロールする。このＰＮＰ）ランジスタ
ではコレクタ電極Ｃ及びベース電極Ｂを第１層とし、・
層間絶縁膜７を介゛してエイツタ電−Ｅ、ゲート電極Ｇ
を第２層に形成した２層構造を有する。
第５図及び第６図は２チラルＰＮＰ）ランジスタにおい
一’ｃｂＮ−Ｊ１９表面ＫＰ＋瀝エミッタ３ａ。
一’ｃｂＮ−Ｊ１９表面ＫＰ＋瀝エミッタ３ａ。
３ｂを複数個並設し、エイツタ関のＮ″″層（ベース）
表面（絶縁膜４を介してゲートＧを設け、ゲートに負の
電圧印加することにより生じた一Ｐｆｆ１反転層５で工
ばツタ面積（周辺長）を実質的に増加させ、・工ばツタ
電流を変えて、ｈ□の変動な図る例である。なお、同図
のｐＮＰ）ランジスタはＰ”Ｓｉ基板（サブストレイト
）８上にＮ＋ ＩＩ込層１０を介叫てＮ−エピタキシャ
ル層９を形成してこれをぺ−ろとし、Ｎ一層９の一部表
面からＰ−基板へ達スるＰ＋ アイソレージ１ン層１１
１Ｃよって素子分離を行ない、複数の戸拡散エイツタ領
域３ａ。
表面（絶縁膜４を介してゲートＧを設け、ゲートに負の
電圧印加することにより生じた一Ｐｆｆ１反転層５で工
ばツタ面積（周辺長）を実質的に増加させ、・工ばツタ
電流を変えて、ｈ□の変動な図る例である。なお、同図
のｐＮＰ）ランジスタはＰ”Ｓｉ基板（サブストレイト
）８上にＮ＋ ＩＩ込層１０を介叫てＮ−エピタキシャ
ル層９を形成してこれをぺ−ろとし、Ｎ一層９の一部表
面からＰ−基板へ達スるＰ＋ アイソレージ１ン層１１
１Ｃよって素子分離を行ない、複数の戸拡散エイツタ領
域３ａ。
３ｂを囲むようＫＰ＋拡散コレオタ領域２を形成し、Ｎ
一層の一部＆ＣＮ＋拡散によるベース取出し層１２を形
成叫１．隣り合う工（、夕領域間のＮ−（ベース）表面
に薄い８ｉＯ３膜４を介してゲート電極ｑを設けた構造
を有する。
一層の一部＆ＣＮ＋拡散によるベース取出し層１２を形
成叫１．隣り合う工（、夕領域間のＮ−（ベース）表面
に薄い８ｉＯ３膜４を介してゲート電極ｑを設けた構造
を有する。
以上実施例で述べた本発明によれば、ベース上に絶縁ゲ
ート電極を設けてこれに電圧印加することにより、（１
）ペース幅を変えてり、を制御する。
ート電極を設けてこれに電圧印加することにより、（１
）ペース幅を変えてり、を制御する。
（２１ベ一ス表面にＮ＋層を形成しｈ□を制御する。
（３）エミッタ面積９周辺長を可変とすることでコレク
タ電流を変えるものであり、これによってグログラマプ
ルな素子乃至トリばングが可能な素子が得られるという
効果を奏する゛。
タ電流を変えるものであり、これによってグログラマプ
ルな素子乃至トリばングが可能な素子が得られるという
効果を奏する゛。
本発明は前記実施例に限定されず、これ以外に各種の変
化例を有する。 ”・例えばラテラルト
ランジスタはＮＰＮ）う゛シジスタであってもよいｉ 又、基板の縦方向Ｋ Ｐ Ｎ Ｐ”（又はＮｐＮ）ラテ
ラルトランジスタを形成する。
化例を有する。 ”・例えばラテラルト
ランジスタはＮＰＮ）う゛シジスタであってもよいｉ 又、基板の縦方向Ｋ Ｐ Ｎ Ｐ”（又はＮｐＮ）ラテ
ラルトランジスタを形成する。
第１図及び第２図は本発明の原理的構成を示す半導体装
置の断面図、・第３図は本発明の一実施例を示す平面図
、第４図は第゛３−に対応する正面断面図、第５図は本
発明の他の実施例を示す平面図。 第６図は８ｇ５図に対応する正面断面図である。 ｌ・・・Ｎ−８ｉ基板（ベース）、２・・−戸、コレク
タ、３・・・Ｐ＋エイツタ、４・・・絶縁１１（８ｉ０
＊Ｊ［）。 ５・−二Ｐ反転層、６・・・Ｎ＋ フキ−ムレイト層、
７・・・層間絶縁膜、８・・・Ｐ−８ｉ基板、９・・・
Ｎ−エピタキシャル層、１Ｇ・・・Ｎ＋堀込層、１１・
・・Ｐ＋ アイソレージ■ン層、１２・・・Ｎ＋取出し
層。 ′第１図 第 ２ 図 第 ４ Ｍ
置の断面図、・第３図は本発明の一実施例を示す平面図
、第４図は第゛３−に対応する正面断面図、第５図は本
発明の他の実施例を示す平面図。 第６図は８ｇ５図に対応する正面断面図である。 ｌ・・・Ｎ−８ｉ基板（ベース）、２・・−戸、コレク
タ、３・・・Ｐ＋エイツタ、４・・・絶縁１１（８ｉ０
＊Ｊ［）。 ５・−二Ｐ反転層、６・・・Ｎ＋ フキ−ムレイト層、
７・・・層間絶縁膜、８・・・Ｐ−８ｉ基板、９・・・
Ｎ−エピタキシャル層、１Ｇ・・・Ｎ＋堀込層、１１・
・・Ｐ＋ アイソレージ■ン層、１２・・・Ｎ＋取出し
層。 ′第１図 第 ２ 図 第 ４ Ｍ
Claims (1)
- 【特許請求の範囲】 １、半導体基板をベースとして基板表面に異なる導電型
中導体領域からなるコレクタ及びエイツタを並設する横
形トランジスタにおいて、ベースとなる基板表ＷｉＣＩ
Ａ縁膜を介してゲート電極を設け。 このゲート電極への電圧印加によって工ばツタ電流を制
御するようにしてなる半導体装置。・２、ゲートに負の
電圧印加によりベース幅を変える特許請求の範囲ＪＩＩ
ＩＪＩＪＫ記載の半導体装置。 ３、ゲートに正の電圧印加によりベース表面の抵抗を特
徴とする特許請求の範Ｓ第１項に記載の半導体装置。 ４、半導体基板をベースとして基板表面に異なる導電型
半導体領域からなるコレクタと複数のエミッタり並設し
た横形トランジスタにおいて、隣り８５工イツタ領域間
のベースとなる基板表面に絶縁膜を介してゲート電極を
設け、このゲート電極への電圧印加によってコレクタ電
流な制御することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56147892A JPS5850772A (ja) | 1981-09-21 | 1981-09-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56147892A JPS5850772A (ja) | 1981-09-21 | 1981-09-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5850772A true JPS5850772A (ja) | 1983-03-25 |
Family
ID=15440530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56147892A Pending JPS5850772A (ja) | 1981-09-21 | 1981-09-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5850772A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01181458A (ja) * | 1988-01-11 | 1989-07-19 | Toshiba Corp | 半導体装置 |
| JPH03186910A (ja) * | 1989-11-17 | 1991-08-14 | Samsung Semiconductor Inc | Ｃｍｏｓバンドギャップ電圧基準回路 |
| US5945726A (en) * | 1996-12-16 | 1999-08-31 | Micron Technology, Inc. | Lateral bipolar transistor |
-
1981
- 1981-09-21 JP JP56147892A patent/JPS5850772A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01181458A (ja) * | 1988-01-11 | 1989-07-19 | Toshiba Corp | 半導体装置 |
| JPH03186910A (ja) * | 1989-11-17 | 1991-08-14 | Samsung Semiconductor Inc | Ｃｍｏｓバンドギャップ電圧基準回路 |
| US5945726A (en) * | 1996-12-16 | 1999-08-31 | Micron Technology, Inc. | Lateral bipolar transistor |
| US6127236A (en) * | 1996-12-16 | 2000-10-03 | Micron Technology, Inc. | Method of forming a lateral bipolar transistor |
| US6166426A (en) * | 1996-12-16 | 2000-12-26 | Micron Technology, Inc. | Lateral bipolar transistors and systems using such |
| US6489665B2 (en) | 1996-12-16 | 2002-12-03 | Micron Technology, Inc. | Lateral bipolar transistor |
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