JPS5850772A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5850772A JPS5850772A JP56147892A JP14789281A JPS5850772A JP S5850772 A JPS5850772 A JP S5850772A JP 56147892 A JP56147892 A JP 56147892A JP 14789281 A JP14789281 A JP 14789281A JP S5850772 A JPS5850772 A JP S5850772A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はラテラル(横形)トランジスタ技術に関する。
例えばPNPラテラル・トランジスタはNm半導体基板
をベースとしてその一生面表面に基板と異なる導電型の
P半導体領域を離隔して設けてエミッタ及びコレクタと
したものであり、トランジスタの増幅率hFmはベース
幅によって決定されるが、ベース幅はPIl拡散層の櫟
でで変り、拡散層の深さのコントロールを完全に行なう
ことは離しく、特にペニス幅が小さくなるはと困難であ
る一本発明はかかる点Kかんがみて従来のラテラルトラ
ンジスタに改良を施したもので、その目的は増幅率のコ
ントロールが可能であり、かつエイツタ寸法を自由にト
リ”インクできる2テ2ル・トランジスタの提供にある
。
をベースとしてその一生面表面に基板と異なる導電型の
P半導体領域を離隔して設けてエミッタ及びコレクタと
したものであり、トランジスタの増幅率hFmはベース
幅によって決定されるが、ベース幅はPIl拡散層の櫟
でで変り、拡散層の深さのコントロールを完全に行なう
ことは離しく、特にペニス幅が小さくなるはと困難であ
る一本発明はかかる点Kかんがみて従来のラテラルトラ
ンジスタに改良を施したもので、その目的は増幅率のコ
ントロールが可能であり、かつエイツタ寸法を自由にト
リ”インクできる2テ2ル・トランジスタの提供にある
。
以下、実施例にそって本発明を詳述する。
第1図は本発明の原理的構成を示す2チラルPNP)ラ
ンジスタの断面図である。同w4において。
ンジスタの断面図である。同w4において。
lはベースとなるN−型Si基板、2は1拡散層、から
なるコレ、ツタ、・3はP+ *散層からなる工 、ば
ツタでそれぞれの領域の表面にAJ膜なコンタクトさせ
てコL/’ツタ電極C9工ずツタ電極Eを構成する。
なるコレ、ツタ、・3はP+ *散層からなる工 、ば
ツタでそれぞれの領域の表面にAJ膜なコンタクトさせ
てコL/’ツタ電極C9工ずツタ電極Eを構成する。
コレクタ・ベース間圧おいて、エイツタに接するベース
領域上のSiQ、膜4の一部を薄く形成し。
領域上のSiQ、膜4の一部を薄く形成し。
この上にゲート電極qを設ける。このようなラテラルP
NP)ランジスタにおいて、ゲートGに電ミツfif)
面積が一部し、実質的なべ−x@W は縮小すること
でラテラルPNP )ランジスタの増幅率”Fliはゲ
ート電圧vGにより変動する。すなわち、負電位のゲー
ト電圧vG (−)によってゲート下の反転層の深さd
が変り、これによって工ばツタ3よりの注入効率(又は
有効工ずツタサイズ)を変えることができ、省の結果h
Fiiが増加するように変動する。
NP)ランジスタにおいて、ゲートGに電ミツfif)
面積が一部し、実質的なべ−x@W は縮小すること
でラテラルPNP )ランジスタの増幅率”Fliはゲ
ート電圧vGにより変動する。すなわち、負電位のゲー
ト電圧vG (−)によってゲート下の反転層の深さd
が変り、これによって工ばツタ3よりの注入効率(又は
有効工ずツタサイズ)を変えることができ、省の結果h
Fiiが増加するように変動する。
第2図はベース領域上に薄いsiへ膜4を介してゲート
電1iiGを設け、エイツタ側を負電位としてゲートに
正電位vG (+ )をかけることにより。
電1iiGを設け、エイツタ側を負電位としてゲートに
正電位vG (+ )をかけることにより。
グー1ト下のN−基板表面にN+アキ為ムレイト層6を
つくる場合の例である。この場合、ベース領域中の少数
キャリアを再結合させe’ hPI’を下げる方向に変
動させる。
つくる場合の例である。この場合、ベース領域中の少数
キャリアを再結合させe’ hPI’を下げる方向に変
動させる。
第3図及び第4図はN−基板1表面にリング状に配置し
たコレクタ2.エイツタ3間にリング状、のゲートGを
設けた場合のう第2ルPNP)ランジスタの実施例であ
って、この場合、第1図で説明したようにゲートGに負
の電圧vG (−)印加によってベース幅Wlをzえ’
hFEヲコントロールする。このPNP)ランジスタ
ではコレクタ電極C及びベース電極Bを第1層とし、・
層間絶縁膜7を介゛してエイツタ電−E、ゲート電極G
を第2層に形成した2層構造を有する。
たコレクタ2.エイツタ3間にリング状、のゲートGを
設けた場合のう第2ルPNP)ランジスタの実施例であ
って、この場合、第1図で説明したようにゲートGに負
の電圧vG (−)印加によってベース幅Wlをzえ’
hFEヲコントロールする。このPNP)ランジスタ
ではコレクタ電極C及びベース電極Bを第1層とし、・
層間絶縁膜7を介゛してエイツタ電−E、ゲート電極G
を第2層に形成した2層構造を有する。
第5図及び第6図は2チラルPNP)ランジスタにおい
一’cbN−J19表面KP+瀝エミッタ3a。
一’cbN−J19表面KP+瀝エミッタ3a。
3bを複数個並設し、エイツタ関のN″″層(ベース)
表面(絶縁膜4を介してゲートGを設け、ゲートに負の
電圧印加することにより生じた一Pff1反転層5で工
ばツタ面積(周辺長)を実質的に増加させ、・工ばツタ
電流を変えて、h□の変動な図る例である。なお、同図
のpNP)ランジスタはP”Si基板(サブストレイト
)8上にN+ II込層10を介叫てN−エピタキシャ
ル層9を形成してこれをぺ−ろとし、N一層9の一部表
面からP−基板へ達スるP+ アイソレージ1ン層11
1Cよって素子分離を行ない、複数の戸拡散エイツタ領
域3a。
表面(絶縁膜4を介してゲートGを設け、ゲートに負の
電圧印加することにより生じた一Pff1反転層5で工
ばツタ面積(周辺長)を実質的に増加させ、・工ばツタ
電流を変えて、h□の変動な図る例である。なお、同図
のpNP)ランジスタはP”Si基板(サブストレイト
)8上にN+ II込層10を介叫てN−エピタキシャ
ル層9を形成してこれをぺ−ろとし、N一層9の一部表
面からP−基板へ達スるP+ アイソレージ1ン層11
1Cよって素子分離を行ない、複数の戸拡散エイツタ領
域3a。
3bを囲むようKP+拡散コレオタ領域2を形成し、N
一層の一部&CN+拡散によるベース取出し層12を形
成叫1.隣り合う工(、夕領域間のN−(ベース)表面
に薄い8iO3膜4を介してゲート電極qを設けた構造
を有する。
一層の一部&CN+拡散によるベース取出し層12を形
成叫1.隣り合う工(、夕領域間のN−(ベース)表面
に薄い8iO3膜4を介してゲート電極qを設けた構造
を有する。
以上実施例で述べた本発明によれば、ベース上に絶縁ゲ
ート電極を設けてこれに電圧印加することにより、(1
)ペース幅を変えてり、を制御する。
ート電極を設けてこれに電圧印加することにより、(1
)ペース幅を変えてり、を制御する。
(21ベ一ス表面にN+層を形成しh□を制御する。
(3)エミッタ面積9周辺長を可変とすることでコレク
タ電流を変えるものであり、これによってグログラマプ
ルな素子乃至トリばングが可能な素子が得られるという
効果を奏する゛。
タ電流を変えるものであり、これによってグログラマプ
ルな素子乃至トリばングが可能な素子が得られるという
効果を奏する゛。
本発明は前記実施例に限定されず、これ以外に各種の変
化例を有する。 ”・例えばラテラルト
ランジスタはNPN)う゛シジスタであってもよいi 又、基板の縦方向K P N P”(又はNpN)ラテ
ラルトランジスタを形成する。
化例を有する。 ”・例えばラテラルト
ランジスタはNPN)う゛シジスタであってもよいi 又、基板の縦方向K P N P”(又はNpN)ラテ
ラルトランジスタを形成する。
第1図及び第2図は本発明の原理的構成を示す半導体装
置の断面図、・第3図は本発明の一実施例を示す平面図
、第4図は第゛3−に対応する正面断面図、第5図は本
発明の他の実施例を示す平面図。 第6図は8g5図に対応する正面断面図である。 l・・・N−8i基板(ベース)、2・・−戸、コレク
タ、3・・・P+エイツタ、4・・・絶縁11(8i0
*J[)。 5・−二P反転層、6・・・N+ フキ−ムレイト層、
7・・・層間絶縁膜、8・・・P−8i基板、9・・・
N−エピタキシャル層、1G・・・N+堀込層、11・
・・P+ アイソレージ■ン層、12・・・N+取出し
層。 ′第1図 第 2 図 第 4 M
置の断面図、・第3図は本発明の一実施例を示す平面図
、第4図は第゛3−に対応する正面断面図、第5図は本
発明の他の実施例を示す平面図。 第6図は8g5図に対応する正面断面図である。 l・・・N−8i基板(ベース)、2・・−戸、コレク
タ、3・・・P+エイツタ、4・・・絶縁11(8i0
*J[)。 5・−二P反転層、6・・・N+ フキ−ムレイト層、
7・・・層間絶縁膜、8・・・P−8i基板、9・・・
N−エピタキシャル層、1G・・・N+堀込層、11・
・・P+ アイソレージ■ン層、12・・・N+取出し
層。 ′第1図 第 2 図 第 4 M
Claims (1)
- 【特許請求の範囲】 1、半導体基板をベースとして基板表面に異なる導電型
中導体領域からなるコレクタ及びエイツタを並設する横
形トランジスタにおいて、ベースとなる基板表WiCI
A縁膜を介してゲート電極を設け。 このゲート電極への電圧印加によって工ばツタ電流を制
御するようにしてなる半導体装置。・2、ゲートに負の
電圧印加によりベース幅を変える特許請求の範囲JII
IJIJK記載の半導体装置。 3、ゲートに正の電圧印加によりベース表面の抵抗を特
徴とする特許請求の範S第1項に記載の半導体装置。 4、半導体基板をベースとして基板表面に異なる導電型
半導体領域からなるコレクタと複数のエミッタり並設し
た横形トランジスタにおいて、隣り85工イツタ領域間
のベースとなる基板表面に絶縁膜を介してゲート電極を
設け、このゲート電極への電圧印加によってコレクタ電
流な制御することを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56147892A JPS5850772A (ja) | 1981-09-21 | 1981-09-21 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56147892A JPS5850772A (ja) | 1981-09-21 | 1981-09-21 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5850772A true JPS5850772A (ja) | 1983-03-25 |
Family
ID=15440530
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56147892A Pending JPS5850772A (ja) | 1981-09-21 | 1981-09-21 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5850772A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01181458A (ja) * | 1988-01-11 | 1989-07-19 | Toshiba Corp | 半導体装置 |
JPH03186910A (ja) * | 1989-11-17 | 1991-08-14 | Samsung Semiconductor Inc | Cmosバンドギャップ電圧基準回路 |
US5945726A (en) * | 1996-12-16 | 1999-08-31 | Micron Technology, Inc. | Lateral bipolar transistor |
-
1981
- 1981-09-21 JP JP56147892A patent/JPS5850772A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01181458A (ja) * | 1988-01-11 | 1989-07-19 | Toshiba Corp | 半導体装置 |
JPH03186910A (ja) * | 1989-11-17 | 1991-08-14 | Samsung Semiconductor Inc | Cmosバンドギャップ電圧基準回路 |
US5945726A (en) * | 1996-12-16 | 1999-08-31 | Micron Technology, Inc. | Lateral bipolar transistor |
US6127236A (en) * | 1996-12-16 | 2000-10-03 | Micron Technology, Inc. | Method of forming a lateral bipolar transistor |
US6166426A (en) * | 1996-12-16 | 2000-12-26 | Micron Technology, Inc. | Lateral bipolar transistors and systems using such |
US6489665B2 (en) | 1996-12-16 | 2002-12-03 | Micron Technology, Inc. | Lateral bipolar transistor |
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