JPS60144951A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS60144951A
JPS60144951A JP160184A JP160184A JPS60144951A JP S60144951 A JPS60144951 A JP S60144951A JP 160184 A JP160184 A JP 160184A JP 160184 A JP160184 A JP 160184A JP S60144951 A JPS60144951 A JP S60144951A
Authority
JP
Japan
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region
layer
semiconductor device
thickness
dielectric
Prior art date
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Pending
Application number
JP160184A
Other languages
English (en)
Inventor
Hajime Ono
肇 小野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP160184A priority Critical patent/JPS60144951A/ja
Publication of JPS60144951A publication Critical patent/JPS60144951A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Bipolar Transistors (AREA)
  • Element Separation (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (技術分野) 本発明は半導体装置に関し、特に誘電体分離構造の高耐
圧の半導体装置に関する。
(従来技術) 従来の誘電体分離構造の半導体装置、例えばnpn ト
ランジスタは第・1図に示すような構造となっている。
第1図はnpn トランジスタの断面図である。第1図
に示すように、n型で抵抗率20Ωaのシリコン単結晶
による素子形成領域3が絶縁体であるシリコン酸化膜2
,2′と高抵抗率ポリシリコン基板1とによって、別の
素子形成領域10と絶縁分離されている。
また、素子形成領域3には、ベース領域5.エミッタ領
域6およびベース電極7.エミッタ電極8、コレクタ電
極9が形成されている。4は層抵抗100Ω/口のn型
拡散層である埋込層である。
この構造において、埋込層4は不可欠ではないが、無い
と、コレクタ抵抗が増大するし、また素子形成領域3の
、絶縁体2に接した表面が反転しやすくなり、例えばサ
イリスタでは耐圧が低下する等、素子特性に大きく影響
するという欠点があった。
しかしながら、埋込層4を形成したときには、耐圧を保
つためにベース領域5と埋込層4との間に空乏層の広が
る余地11が必要であり、この距離が場合によっては3
0μm程度になるため、素子の小型化の防げとなる欠点
があった。
また、この例のnpn )ランジスタの場合は拡散係数
の小さいヒ素等を埋込層4の不純物として用いることに
°よシ、その厚さは2μm程度にできるが% pnp 
トランジスタの場合には、p型不純物として通常使用さ
れるホウ素を拡散すると以後の燃処理によシ厚さが10
μm程度になってしまうので、これによっても小型化が
制限されてしまうという欠点があった。
(発明の目的) 本発明の目的は、以上の欠点を除去し、形成される素子
の特性を低下させることがなく素子を小型化できる誘電
体分離構造を有する半導体装置を提供するにある。
(発明の構成) 本発明の半導体装置は、複数の素子形成領域が、絶縁性
の誘電体によって互いに絶縁された誘電体分離構造の半
導体装置において、素子形成領域と絶縁体との間に誘電
体層によって素子形成領域と隔てられた導電性の層を設
けることにより構成される。
(実施例) 次に、本発明の実施例について、図面を参照して説明す
る。
第2図は本発明の第1の実施例の断面図である。
第2図において1〜10は従来例と同じ部分をあられす
。12は高濃度にヒ素をドープした伝導性の高いポリシ
リコン層で厚さは2μmであり、厚さ4μmの誘電体で
あるシリコン酸化膜13によって素子形成領域3と隔て
られている。14は素子形成領域3の底と導電層12を
接続するために誘電体層であるシリコン酸化膜13に開
けた窓てあシ、コレクタに相当する。
本館1の実施例では、ベースの深さが5μmのとき耐圧
400■においてベース領域5と素子形成領域の壁との
間の距離15は、10μm程度であり、従来構造の第1
図に示した11に比べて小さくでき、12.13の厚は
を考慮しても水平距離で5μm、ベースの両側で計10
μmの縮小が可能である。
第3図(a) 、 (b)は、本発明をnpn トラン
ジスタに適用した第2の実施例の断面図および底面図で
ある。第3図(a) 、 (b)において、1,2,3
,5゜6.7.s、clは第1図と同じである。12′
 。
12“は第2図における導電層12に相当するポリシリ
コン層であるが、第3図(blに示すように2つの部分
に分割され、そのうち12′は第2図の12と同様に窓
14とコレクタ電極9を接続し、12”は素子形成領域
3の三方を囲み、ベース電極7に接続されている。13
’は12’、12“と3とを隔てるシリコン酸化膜で厚
さ1.5μmである。第2図の13に比べて薄くてよい
のは12”が一種のフィールドグレートの役割をするた
めである。16は、導電層12’、12“の間隔で15
μmである。この例では12”の効果により、ベース領
域5を素子形成領域3の壁につけることが可能であシ、
第1図と比べてベース領域の3方向についてそれぞれ水
平距離25μmの、大幅な縮小になる。
第4図(a) 、 (b)は本発明の第3の実施例の平
面図および断面図である。
従来、多層配線によらず配線を交叉させるにはトンネル
抵抗を使用していたが、第4図(a) 、 (b)のよ
うに横方向に抵抗20がある素子形成領域ではトンネル
抵抗の使用は難かしかった。
本発明によればこのような場合でも素子形成領域の外側
の導電層19を使用することにより、複数本の配線が、
耐圧を気にすることなく交叉可能であシ、配線の自由度
が増し、ひいては配線の占める面積や、素子形成領域の
数を減少させることができる。
なお、これまではnpn )ランジスタを王に説明して
きたが% I)np トランジスタ、サイリスタについ
ても同様に本発明を適用できる。
(発明の効果) 以上説明した様に、誘電体分離構造の半導体装置におい
て、素子形成領域と、誘電体層によって隔てられた導電
性の層を設けることにより、素子の小型化を、素子の特
性を低下させることなく達成できる。
【図面の簡単な説明】
第1図は従来の誘電体分離構造のトランジスタの一例の
断面図、第2図は本発明の第1の実施例の断面図、第3
図(a) 、 (b)は本発明の第2の実施例の断面図
および底面図、第4図(a) 、 (b)は本発明の第
3の実施例の平面図およびその断面図である。 l・・・・・・ポリシリコン基板、2.2’・・・・・
・シリコン酸化膜、3・・・・・・素子形成領域、4・
・・・・・埋込層、5・・・・・・ベース領域、6・・
・・・・エミッタ領域、7・・・・・・ベース電極、8
・・・・・・エミッタ電極、9・・・・・・コレクタ電
極、lO・・・・・・他の素子形成領域、11・・・・
・・ベースと埋込層との距離、12.12’ 、12“
・・・・・・導電層、13.13’・・・・・・シリコ
ン酸化膜、14・・・・・・誘電体に開けた窓、15・
・・・・・ベースとシリコ/酸化膜との距離、16・・
・・・・導電層12’、12“間の間隔、17・・・・
・・横方向配線、18・・・・・・縦方向配線、19・
・・・・・縦方向配線をつなぐ導電層、20・・・・・
・抵抗。 半11 半2回 事3回

Claims (1)

    【特許請求の範囲】
  1. 複数の素子形成領域が絶縁性の誘電体によって互いに絶
    縁された誘電体分離構造の半導体装置において、素子形
    成領域と絶縁体との間に誘電体層によって素子形成領域
    と隔てられた導電性の層が設けられていあことを特徴と
    する半導体装置。
JP160184A 1984-01-09 1984-01-09 半導体装置 Pending JPS60144951A (ja)

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JP160184A JPS60144951A (ja) 1984-01-09 1984-01-09 半導体装置

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JP160184A JPS60144951A (ja) 1984-01-09 1984-01-09 半導体装置

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JPS60144951A true JPS60144951A (ja) 1985-07-31

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ID=11506016

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JP160184A Pending JPS60144951A (ja) 1984-01-09 1984-01-09 半導体装置

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