JPS613446A - 集積回路装置 - Google Patents
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- JPS613446A JPS613446A JP59123751A JP12375184A JPS613446A JP S613446 A JPS613446 A JP S613446A JP 59123751 A JP59123751 A JP 59123751A JP 12375184 A JP12375184 A JP 12375184A JP S613446 A JPS613446 A JP S613446A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は動作速度の速いバーテイカルバイポーラトラン
ジスタｔｎＭＯ８ＦＥＴ 、ｌ）ＭＯＳ ＦＥＴと同一
の半導体基板上に設けた集積回路に関するものである。
ジスタｔｎＭＯ８ＦＥＴ 、ｌ）ＭＯＳ ＦＥＴと同一
の半導体基板上に設けた集積回路に関するものである。
（従来技術）
〜従来、この種の集積回路は第３図のように構成されて
いた。図において、１００はｐ＋基導体基板、１０１は
ｎ＋埋め込み層、１０２はｐ−エピタキシャル層、１０
３はｎウェル層、１０３’はｎ＋コレクタ層、１０４は
ｐ型チャネルドーグ層、１０４′はｐ型ベース層、１０
５はｎ＋ソース、ドレイン拡散層、１０５′はｎ＋エミ
ッタ、コ、レクタ拡散層、１０６はｐ＋ソース、ドレイ
ン拡散層、 １０６’はｐ＋ベース電極用拡散層、１
０７はｐチャ坏ルストツバ用拡散層、ｉｏｓはフィール
ド酸化膜、１０９は電極、１１０はｐチャネルＭＯ８Ｆ
ＥＴ、１１１はｎチャネル間Ｏ８ＦＥＴ を表わす。
いた。図において、１００はｐ＋基導体基板、１０１は
ｎ＋埋め込み層、１０２はｐ−エピタキシャル層、１０
３はｎウェル層、１０３’はｎ＋コレクタ層、１０４は
ｐ型チャネルドーグ層、１０４′はｐ型ベース層、１０
５はｎ＋ソース、ドレイン拡散層、１０５′はｎ＋エミ
ッタ、コ、レクタ拡散層、１０６はｐ＋ソース、ドレイ
ン拡散層、 １０６’はｐ＋ベース電極用拡散層、１
０７はｐチャ坏ルストツバ用拡散層、ｉｏｓはフィール
ド酸化膜、１０９は電極、１１０はｐチャネルＭＯ８Ｆ
ＥＴ、１１１はｎチャネル間Ｏ８ＦＥＴ を表わす。
ここで、１０３と１０３’、 １０４と１０４’、 １
０５と１０５’。
０５と１０５’。
１０６と１０６′は同一工程で作られる。このような構
成においては、ｎｐｎバイポーラトランジスタ、ｎＭＯ
８ＦＥＴ 、ｐＭＯ８ＦＥＴの相互間の分離が厚いフィ
ールド酸化膜１０８とチャネルストッパ拡散層１０７で
行なわれるため、例えばｐナヤネルトランジスタ用ｎウ
ェル領域１０３とｎｐｎパイボーラトランジスメコレク
タ領域１０３′間には寄生のｎｐｎラテラルバイポーラ
トランジスタが形成されることになシ、この寄生トラン
ジスタを非活性化しなければならない。このため、１０
３と１０３′の間隔を大きくとらなければならず、集積
度の低減金招くことになる。また、ｎｐｎバイポーラト
ランジスタのベース領域面積は、エミッタ拡散層１０５
′とベース拡散層１０６′をベース領域に含まれなけれ
ばならないため、通常の製造工程では大きくなる。例え
ば、最小バタンサイズＷ、合わせ余裕Ｓ″′Ｃある製造
技術を使った場会、第４図に示すごとくベース領域面積
は少くとも（２ｗ＋７ ｓ ） （ｗ＋４８ ）となる
ｗ＝ ｓ ＝ ２μのプロセスでは１８０μ２である。
成においては、ｎｐｎバイポーラトランジスタ、ｎＭＯ
８ＦＥＴ 、ｐＭＯ８ＦＥＴの相互間の分離が厚いフィ
ールド酸化膜１０８とチャネルストッパ拡散層１０７で
行なわれるため、例えばｐナヤネルトランジスタ用ｎウ
ェル領域１０３とｎｐｎパイボーラトランジスメコレク
タ領域１０３′間には寄生のｎｐｎラテラルバイポーラ
トランジスタが形成されることになシ、この寄生トラン
ジスタを非活性化しなければならない。このため、１０
３と１０３′の間隔を大きくとらなければならず、集積
度の低減金招くことになる。また、ｎｐｎバイポーラト
ランジスタのベース領域面積は、エミッタ拡散層１０５
′とベース拡散層１０６′をベース領域に含まれなけれ
ばならないため、通常の製造工程では大きくなる。例え
ば、最小バタンサイズＷ、合わせ余裕Ｓ″′Ｃある製造
技術を使った場会、第４図に示すごとくベース領域面積
は少くとも（２ｗ＋７ ｓ ） （ｗ＋４８ ）となる
ｗ＝ ｓ ＝ ２μのプロセスでは１８０μ２である。
一方、エミッタ面積は（ｗ＋２ ｓ ）’＝３６μ２で
おり、エミッタ面積とベース面積の比は５と大きな値に
なシ、電流増幅率の低下を招くことになる。また、ペー
ス抵抗都はベース拡散層中心からエミッタ拡散層中心ま
での距離に比例するが、この距離がＷ＋４８＝１０μと
大きいため、大電流動作状態でのトランジション周波数
りも低下する。さらには、ベース面積が大きいため、コ
レクターベース間容量も大きく、従って、トランジショ
ン周波数ｆＴも低下する。
おり、エミッタ面積とベース面積の比は５と大きな値に
なシ、電流増幅率の低下を招くことになる。また、ペー
ス抵抗都はベース拡散層中心からエミッタ拡散層中心ま
での距離に比例するが、この距離がＷ＋４８＝１０μと
大きいため、大電流動作状態でのトランジション周波数
りも低下する。さらには、ベース面積が大きいため、コ
レクターベース間容量も大きく、従って、トランジショ
ン周波数ｆＴも低下する。
（発明が解決しようとする問題点）
以上の工うに従来の装置においては、
（イ）集積度を高くとることが困難であること（０）電
流増幅率を高くと９にくいこと（ハ）トランジション周
波数が低下しやすいことなどの欠点があった。本発明は
これらの欠点を改善するために提案されたものである。
流増幅率を高くと９にくいこと（ハ）トランジション周
波数が低下しやすいことなどの欠点があった。本発明は
これらの欠点を改善するために提案されたものである。
（問題点を解決するための手段）
本発明はこれらの欠点を除去するため、半導体基板に細
い溝を掘って、素子間を分離し、バーテイカルバイポー
ラトランジスタのベース面積低減、ベース抵抗低減を図
ったものでおる。
い溝を掘って、素子間を分離し、バーテイカルバイポー
ラトランジスタのベース面積低減、ベース抵抗低減を図
ったものでおる。
上記の目的を達成するため、本発明は集積回路装置の表
面から基板方向に向って、エミッタを形成する高濃度の
第１の導電型半導体領域、ベースを形成する第２の導電
型半導体領域及びコレクタを形成する第１の導電型半導
体領域を備えたパーティカルパイポーラトランジスタを
複数個を少くとも具備する集積回路装置において、前記
のエミッタ領域及びその直下のベース領域の周囲が溝に
より囲まれて形成され、該溝の深さは前記のコレクタ領
域下部に接する埋め込み拡散層の上面に達する深さであ
り、該溝のＩＦＪ部は前記の埋め込み拡散層及びコレク
タ領域に接する部分は絶縁物が充填され、ベース領域に
接する部分は、高濃度の第２の導電型半導体又は金属で
充填され、前記のベース領域とオーミックコンタクトを
保ち、ベース電極を形成することを特徴とする集積回路
装置を発明の要旨とするものである。
面から基板方向に向って、エミッタを形成する高濃度の
第１の導電型半導体領域、ベースを形成する第２の導電
型半導体領域及びコレクタを形成する第１の導電型半導
体領域を備えたパーティカルパイポーラトランジスタを
複数個を少くとも具備する集積回路装置において、前記
のエミッタ領域及びその直下のベース領域の周囲が溝に
より囲まれて形成され、該溝の深さは前記のコレクタ領
域下部に接する埋め込み拡散層の上面に達する深さであ
り、該溝のＩＦＪ部は前記の埋め込み拡散層及びコレク
タ領域に接する部分は絶縁物が充填され、ベース領域に
接する部分は、高濃度の第２の導電型半導体又は金属で
充填され、前記のベース領域とオーミックコンタクトを
保ち、ベース電極を形成することを特徴とする集積回路
装置を発明の要旨とするものである。
次に不発明の実施例を添付図面について説明する。なお
実施例は一つの例示であって、本発明の精神を逸脱しな
い範囲で、柚々の変更あるいは改良を行いうろことは言
うまでもない。
実施例は一つの例示であって、本発明の精神を逸脱しな
い範囲で、柚々の変更あるいは改良を行いうろことは言
うまでもない。
第１図及び第２図は不発明の集積回路装置の実施例を示
すものであって、第１図は縦断面図、第２図は平面図を
示す。
すものであって、第１図は縦断面図、第２図は平面図を
示す。
図において１００はｐ＋型半導体基板、１０１ばｎ＋型
埋め込み層、１０２はｐ−型エピタキシャル層、１０３
はｎ型ウェル層、１０３’はｎ＋型コレクタ層（コレク
タ領域）、１０４はｐ型チャネルドープ層、１０４′は
ｐ＋型ペース層（ペース領域〕、１０５はｎ＋型ソース
、オレイン拡散層、１０５′はｎ＋型エミッタ拡散層（
エミッタ領域）、１０５“はコレクタ拡散層、１０６は
ｐ＋型ソース、ドレイン拡散層、１０８はフイ、−ルド
酸化膜、１０９はゲート電極、１１０はｐチャネルＭＯ
Ｓトランジスタ、１１１はｎチャネルＭＯ８）ランジス
タ、１１２はバーテイカルバイポーラトランジスタを示
す。
埋め込み層、１０２はｐ−型エピタキシャル層、１０３
はｎ型ウェル層、１０３’はｎ＋型コレクタ層（コレク
タ領域）、１０４はｐ型チャネルドープ層、１０４′は
ｐ＋型ペース層（ペース領域〕、１０５はｎ＋型ソース
、オレイン拡散層、１０５′はｎ＋型エミッタ拡散層（
エミッタ領域）、１０５“はコレクタ拡散層、１０６は
ｐ＋型ソース、ドレイン拡散層、１０８はフイ、−ルド
酸化膜、１０９はゲート電極、１１０はｐチャネルＭＯ
Ｓトランジスタ、１１１はｎチャネルＭＯ８）ランジス
タ、１１２はバーテイカルバイポーラトランジスタを示
す。
１２０は各素子領域間分離用溝、１２１はｎｐｎバイポ
ーラトランジスタのベース電極用溝、１２２はコレクタ
抵抗低減用溝である。第１の溝１２０の内面は５１０２
酸化物又はノンドーグドポリシリコン１２３でおおわれ
、さらに溝の内部には高抵抗ポリシリコン１２４で充填
されている。第２の溝１２１はトランジスタのベース層
１０４’の底面よシ深い部分は内面が酸化物１２３でお
おわれ、溝の内部には高抵抗ポリシリコンまたは絶縁物
１２５が充填されている。逆にベース層１０４′の底面
工９浅い部分はｐ＋型の低抵抗ポリシリコン１２６が充
填されており、ベース層１０４′とオーミックコンタク
トされている。溝１２２の内部にはｒ型ドープドポリシ
リコン１２７が充填されている。
ーラトランジスタのベース電極用溝、１２２はコレクタ
抵抗低減用溝である。第１の溝１２０の内面は５１０２
酸化物又はノンドーグドポリシリコン１２３でおおわれ
、さらに溝の内部には高抵抗ポリシリコン１２４で充填
されている。第２の溝１２１はトランジスタのベース層
１０４’の底面よシ深い部分は内面が酸化物１２３でお
おわれ、溝の内部には高抵抗ポリシリコンまたは絶縁物
１２５が充填されている。逆にベース層１０４′の底面
工９浅い部分はｐ＋型の低抵抗ポリシリコン１２６が充
填されており、ベース層１０４′とオーミックコンタク
トされている。溝１２２の内部にはｒ型ドープドポリシ
リコン１２７が充填されている。
バーテイカルバイポーラトランジスタを構成しているエ
ミツタ層１０５’ 、低抵抗ポリシリコン層、コレクタ
拡散層１０５“、Ｉ）ＭＯＳＦＥＴ ）ランジスタを構
成しているソース・ドレイン層１０６、ｎＭＯ８ＦＥＴ
トランジスタを構成しているソース・ドレイン層１０
５を除いた半導体表面は厚い酸化ｌＩ５！１０ｇでおお
われている。
ミツタ層１０５’ 、低抵抗ポリシリコン層、コレクタ
拡散層１０５“、Ｉ）ＭＯＳＦＥＴ ）ランジスタを構
成しているソース・ドレイン層１０６、ｎＭＯ８ＦＥＴ
トランジスタを構成しているソース・ドレイン層１０
５を除いた半導体表面は厚い酸化ｌＩ５！１０ｇでおお
われている。
素子間分離用溝１２０の表面は完全に厚い酸化膜１０８
でお２われておジ、ベース電極用溝１２１は、エミツタ
層１０５”ｔ−覗り囲んで配置されてお９、この溝の一
部は、第２図に示すように延長されている。この部分は
１２６で示されている。
でお２われておジ、ベース電極用溝１２１は、エミツタ
層１０５”ｔ−覗り囲んで配置されてお９、この溝の一
部は、第２図に示すように延長されている。この部分は
１２６で示されている。
１０６′はベース電極を示す。
次に主としてバイポーラトランジスタ部分の製造工程を
示す。
示す。
（ａ） ｐ＋半導体基板Ｚｏｏに不純物イオンを注入し
てｎ埋め込みｌ１ｉ１０１を形成する。
てｎ埋め込みｌ１ｉ１０１を形成する。
（ｂ）次ニエビタキシャル法によって、全面にｐ−エピ
タキシャル層を形成する。第１図では１０２で示される
層と同じ層を埋め込み層１０１上に形成する。
タキシャル層を形成する。第１図では１０２で示される
層と同じ層を埋め込み層１０１上に形成する。
（Ｃ）次に所望のマスクを用い、エツチングを施して溝
１２０を形成する。
１２０を形成する。
（ｄ）この溝の内側に酸化膜を形成し、ついで溝の内部
にポリシリコン１２５ ｉ充填する。
にポリシリコン１２５ ｉ充填する。
（ｅ）次に、ｌに形成したエピタキシャル層に不純物イ
オンを注入してｎ層１０３ 、１０３’（ｉ一つくる。
オンを注入してｎ層１０３ 、１０３’（ｉ一つくる。
（ｆ）次にこの１０３′層に前と同じ方法で溝１２１゜
１２２をつくる。
１２２をつくる。
（ロ））溝１２２をマスクして、溝１２１の内側に酸化
膜を形成した後、溝の内部に高抵抗ポリシリコン１２５
又は絶縁物を充填する。
膜を形成した後、溝の内部に高抵抗ポリシリコン１２５
又は絶縁物を充填する。
Φ）次に充填された高抵抗ポリシリコン及び内面酸化膜
を、所定の厚さだけエツチング除去した後、濃度の高い
ポリシリコン１２６ ｉ充填する。
を、所定の厚さだけエツチング除去した後、濃度の高い
ポリシリコン１２６ ｉ充填する。
（ｉ）次に溝１２２については内部に高濃度のｎ＋の、
ポリシリコン１２７ ’に充填１−る。
ポリシリコン１２７ ’に充填１−る。
（ｊ）次にエピタキシャル法にニジベース層１０４′を
形成する。
形成する。
（６）次に所定の箇所にマスクを施し、エツチングした
後、酸化物層１０８を形成する。
後、酸化物層１０８を形成する。
（１）次にエミツタ層１０５’ 、コレクタ電極層１０
５“を形成する。
５“を形成する。
（ｆ’Ｐ用）
上記のような構造になっているため、ｎｐｎバイポーラ
トランジスタ、ｎＭＯ８ＦＥＴ ）ランジスタ、ｐＭＯ
８ＦＥＴ ）ランジスタは、それぞれ絶縁物で充填され
た細く、かつ深い溝で分離されているため、従来のこの
種の装置において必要とされている分離領域の面積を減
少することができ、従って高密度化が可能である、また
上半分を低抵抗ポリシリコンで充填されにベース電極用
の溝が、エミッタ電極を取り囲むため、ベース抵抗を定
めるエミッタ電極の中心から、ベース電極中心までの距
離は等価的に（ｗ十８）／４となり、従来の構造のトラ
ンジスタに比べ、ベース抵抗を約−に低減することがで
きる。
トランジスタ、ｎＭＯ８ＦＥＴ ）ランジスタ、ｐＭＯ
８ＦＥＴ ）ランジスタは、それぞれ絶縁物で充填され
た細く、かつ深い溝で分離されているため、従来のこの
種の装置において必要とされている分離領域の面積を減
少することができ、従って高密度化が可能である、また
上半分を低抵抗ポリシリコンで充填されにベース電極用
の溝が、エミッタ電極を取り囲むため、ベース抵抗を定
めるエミッタ電極の中心から、ベース電極中心までの距
離は等価的に（ｗ十８）／４となり、従来の構造のトラ
ンジスタに比べ、ベース抵抗を約−に低減することがで
きる。
さらにエミッタ電極面積と実効ベース領域の面積はｔｌ
ぼ等しく、従って従来構造、Ｊ：すも電流増幅率を高く
とることができ、かつベース、コレクタ間容量も大幅に
減少可能であり、又トランジション周波数も低下する。
ぼ等しく、従って従来構造、Ｊ：すも電流増幅率を高く
とることができ、かつベース、コレクタ間容量も大幅に
減少可能であり、又トランジション周波数も低下する。
さらにコレクタ抵抗低減用溝１２２”、［設ければ、ベ
ース電極用溝１２１と同一の溝形成工程により形成する
ことができ、又表面のコレクタ電極と、コレクタ領域と
接する埋め込み層とｉｎ＋ポリシリコンで接続可能とな
る。通常ｎウェルの比抵抗は数Ωαである一方、ｎ＋ポ
リシリコンの比抵抵抗を大幅に低減でき、表面のコレク
タ電極面積も小さくすることが可能である。
ース電極用溝１２１と同一の溝形成工程により形成する
ことができ、又表面のコレクタ電極と、コレクタ領域と
接する埋め込み層とｉｎ＋ポリシリコンで接続可能とな
る。通常ｎウェルの比抵抗は数Ωαである一方、ｎ＋ポ
リシリコンの比抵抵抗を大幅に低減でき、表面のコレク
タ電極面積も小さくすることが可能である。
またｎ＋拡散層１０５をエミッタとし、ｐ−型エピタキ
シャル層１０２及びｐ＋半導体基板１００をベース、ｎ
＋埋め込与層１０１及びｎ型ウェル層１０３をコレクタ
とするｎｐｎバイポーラトランジスタと、ｐ＋拡散層１
０６をエミッタ、ｎ＋埋め込み層１０１及びｎＩｊＩ！
ウェル層１０３全１０３ヲベース導体基板１００及びｐ
−型エピタキシャル層１０２ ｆ、コレクタ、とするｐ
ｎｐバイポーラトランジスタからなる寄生サイリスクに
おいて、この構造では１２０の深い溝が形成されている
ため、ｎｐｎバイポーラトランジスタのベース幅及びｐ
ｎｐバイポーラトランジスタのベース幅が長くなシ、両
トランジスタの電流増幅率ｈｆｅを低下できる。１００
及び１０１が高濃度であるから、両トランジスタのベー
ス、エミッタ間抵抗を減少できる。この２つの効果によ
ジ寄生サイリスタがターンオンしにくくなり、ラッテア
ップを防止できる。
シャル層１０２及びｐ＋半導体基板１００をベース、ｎ
＋埋め込与層１０１及びｎ型ウェル層１０３をコレクタ
とするｎｐｎバイポーラトランジスタと、ｐ＋拡散層１
０６をエミッタ、ｎ＋埋め込み層１０１及びｎＩｊＩ！
ウェル層１０３全１０３ヲベース導体基板１００及びｐ
−型エピタキシャル層１０２ ｆ、コレクタ、とするｐ
ｎｐバイポーラトランジスタからなる寄生サイリスクに
おいて、この構造では１２０の深い溝が形成されている
ため、ｎｐｎバイポーラトランジスタのベース幅及びｐ
ｎｐバイポーラトランジスタのベース幅が長くなシ、両
トランジスタの電流増幅率ｈｆｅを低下できる。１００
及び１０１が高濃度であるから、両トランジスタのベー
ス、エミッタ間抵抗を減少できる。この２つの効果によ
ジ寄生サイリスタがターンオンしにくくなり、ラッテア
ップを防止できる。
（発明の効果）
禾発明゛によれば、集積回路装置においてエミッタ領域
及びその直下のベース領域の周囲が溝により囲まれて形
成され、畝溝の深さはコレクタ領域下部に接する埋め込
み拡散層の上面に達する深さであシ、該溝内部は前記の
埋め込み拡散層及びコレクタ領域に接する部分は絶縁物
が充填され、ベース領域に接する部分は、高濃度の第２
の導電型半導体又は金屑で充填され、前記のベース領域
とオーミックコンタクトを保ち、ベース電極を形成する
ように構成されているため （イ）集積回路装置として高密度化が可能であること （ロ）バイポーラトランジスタのベース抵抗を低減する
ことができること （ハ）電流増幅率を高くとることができ、さらにトラン
ジション周波数を低下せしめることができること に）さらに０ＭＯ８およびバイポーラ回路のラッチアッ
プをほぼ完全に防止することができること 等の効果を有するものである。
及びその直下のベース領域の周囲が溝により囲まれて形
成され、畝溝の深さはコレクタ領域下部に接する埋め込
み拡散層の上面に達する深さであシ、該溝内部は前記の
埋め込み拡散層及びコレクタ領域に接する部分は絶縁物
が充填され、ベース領域に接する部分は、高濃度の第２
の導電型半導体又は金屑で充填され、前記のベース領域
とオーミックコンタクトを保ち、ベース電極を形成する
ように構成されているため （イ）集積回路装置として高密度化が可能であること （ロ）バイポーラトランジスタのベース抵抗を低減する
ことができること （ハ）電流増幅率を高くとることができ、さらにトラン
ジション周波数を低下せしめることができること に）さらに０ＭＯ８およびバイポーラ回路のラッチアッ
プをほぼ完全に防止することができること 等の効果を有するものである。
第１図は本発明の集積回路装置の断面図、第２図は平面
図、第３図は従来の集積回路装置の断面図、第４図は平
面図を示す。 １００・・・・・・ｐ＋半導体基板 １０１・・・・・・ｒ型埋め込み層 １０２・・・・・・ｐ−型エピタキシャル層１０３・・
・・・・ｎ型ウェル層 １０３′・・・・・・ｎ＋型コレクタ層１０４・・・・
・・ｐ型チャネルドープ層１０４′・・・・・・ｐ＋型
ベース層 １０５−・・・・・ｎ＋型ソース・ドレイン拡散層１０
５’・・・・・・ｎ＋型エミッタ拡散層１０５“・・・
・・・コレクタ拡散層 １０６・・・・・・ｐ＋型ソース曝ドレイン拡散層１０
８・・・・・・フィールド酸化膜 １０９・・・・・・ゲート電極
図、第３図は従来の集積回路装置の断面図、第４図は平
面図を示す。 １００・・・・・・ｐ＋半導体基板 １０１・・・・・・ｒ型埋め込み層 １０２・・・・・・ｐ−型エピタキシャル層１０３・・
・・・・ｎ型ウェル層 １０３′・・・・・・ｎ＋型コレクタ層１０４・・・・
・・ｐ型チャネルドープ層１０４′・・・・・・ｐ＋型
ベース層 １０５−・・・・・ｎ＋型ソース・ドレイン拡散層１０
５’・・・・・・ｎ＋型エミッタ拡散層１０５“・・・
・・・コレクタ拡散層 １０６・・・・・・ｐ＋型ソース曝ドレイン拡散層１０
８・・・・・・フィールド酸化膜 １０９・・・・・・ゲート電極
Claims (3)
- （１）集積回路装置の表面から基板方向に向つて、エミ
ッタを形成する高濃度の第１の導電型半導体領域、ベー
スを形成する第２の導電型半導体領域及びコレクタを形
成する第１の導電型半導体領域を備えたバーテイカルバ
イポーラトランジスタを複数個を少くとも具備する集積
回路装置において、前記のエミッタ領域及びその直下の
ベース領域の周囲が溝により囲まれて形成され、該溝の
深さは前記のコレクタ領域下部に接する埋め込み拡散層
の上面に達する深さであり、該溝の内部は前記の埋み込
み拡散層及びコレクタ領域に接する部分は絶縁物が充填
され、ベース領域に接する部分は、高濃度の第２の導電
型半導体又は金属で充填され、前記のベース領域とオー
ミックコンタクトを保ち、ベース電極を形成することを
特徴とする集積回路装置。 - （２）エミッタ領域、ベース領域及びコレクタ領域を取
り囲む溝と離れた位置に、第２の溝を形成し、該溝の内
部には高濃度の第２の導電型の半導体又は金属が充填さ
れ、溝の下部は半導体層によりコレクタと接続され、上
部はコレクタ電極として形成される特許請求の範囲第１
項記載の集積回路装置。 - （３）集積回路装置内に形成されているそれぞれの電界
効果トランジスタを取り囲む第３の溝を形成し、該溝の
内側は酸化物で被覆し、更にその内部には高抵抗材料又
は絶縁物が充填されている特許請求の範囲第１項記載の
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123751A JPS613446A (ja) | 1984-06-18 | 1984-06-18 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123751A JPS613446A (ja) | 1984-06-18 | 1984-06-18 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS613446A true JPS613446A (ja) | 1986-01-09 |
| JPH0566742B2 JPH0566742B2 (ja) | 1993-09-22 |
Family
ID=14868407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59123751A Granted JPS613446A (ja) | 1984-06-18 | 1984-06-18 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS613446A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6347963A (ja) * | 1986-08-13 | 1988-02-29 | シ−メンス、アクチエンゲゼルシヤフト | 集積回路とその製造方法 |
| JPS6360553A (ja) * | 1986-09-01 | 1988-03-16 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置とその製造方法 |
-
1984
- 1984-06-18 JP JP59123751A patent/JPS613446A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6347963A (ja) * | 1986-08-13 | 1988-02-29 | シ−メンス、アクチエンゲゼルシヤフト | 集積回路とその製造方法 |
| JPS6360553A (ja) * | 1986-09-01 | 1988-03-16 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置とその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0566742B2 (ja) | 1993-09-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |