JPS60194562A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS60194562A JPS60194562A JP4907284A JP4907284A JPS60194562A JP S60194562 A JPS60194562 A JP S60194562A JP 4907284 A JP4907284 A JP 4907284A JP 4907284 A JP4907284 A JP 4907284A JP S60194562 A JPS60194562 A JP S60194562A
- Authority
- JP
- Japan
- Prior art keywords
- conductor
- region
- insulating film
- transistor
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 239000004020 conductor Substances 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims 2
- 238000000605 extraction Methods 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 2
- 230000005684 electric field Effects 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000003321 amplification Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体装置に関する。
第1図は従来より用いられているバイポーラ半導体装置
の1例である。ここで、10.12はTll領領域あり
、11はp影領域である。この半導体装置は界面準位2
1や酸化膜14中の正電荷22のために、低電流領域で
ベース電流が増加し、電流増幅率の低下が生じる。特に
、npn形1〜ランジスタは、エミッタ・コレクタ間に
チャネルが形成され、リーク電流が流れてしまうという
欠点を持っていた。
の1例である。ここで、10.12はTll領領域あり
、11はp影領域である。この半導体装置は界面準位2
1や酸化膜14中の正電荷22のために、低電流領域で
ベース電流が増加し、電流増幅率の低下が生じる。特に
、npn形1〜ランジスタは、エミッタ・コレクタ間に
チャネルが形成され、リーク電流が流れてしまうという
欠点を持っていた。
本発明の目的は、上記従来の半導体装置の問題点を改善
した半導体装置を提供することにある。
した半導体装置を提供することにある。
上述した正の固定電荷、界面準位は、絶縁膜中の電荷の
向きにしたがって集中的に形成される。
向きにしたがって集中的に形成される。
そこで、本発明においてはベース表面領域を囲むように
絶縁膜を介して導電体を設ける。この導電体に適当な電
圧を加えることにより、絶縁膜内の電界の向きを変え、
固定電荷量を減少させようとするものである。この導電
体を設けることにより、従来の問題を防ぐことができる
。
絶縁膜を介して導電体を設ける。この導電体に適当な電
圧を加えることにより、絶縁膜内の電界の向きを変え、
固定電荷量を減少させようとするものである。この導電
体を設けることにより、従来の問題を防ぐことができる
。
以下、本発明の実施例を詳細に説明する。第2図は、本
発明の半導体装置の第1の実施例を示す断面構造図であ
る。図において、前出のものと同一符号のものは同−又
は均一部分を示すものとする。実施例で示される本発明
のnpnl−ランジスタは、P形ベース領域11の中に
、拡散により形成されたn形エミッタ領域12が設けら
れている。
発明の半導体装置の第1の実施例を示す断面構造図であ
る。図において、前出のものと同一符号のものは同−又
は均一部分を示すものとする。実施例で示される本発明
のnpnl−ランジスタは、P形ベース領域11の中に
、拡散により形成されたn形エミッタ領域12が設けら
れている。
該1〜ランジスタの表面全面に、絶縁膜14を介し導電
体16が設けられ、導電体16は、トランジスタの各電
極13と接触しないように配線されている。特に、導電
体16は、ベース領域と絶縁膜の界面を絶縁膜を介して
覆うようにレイアウトされており、負の電圧または、チ
ップにおける最低電圧が印加されている。
体16が設けられ、導電体16は、トランジスタの各電
極13と接触しないように配線されている。特に、導電
体16は、ベース領域と絶縁膜の界面を絶縁膜を介して
覆うようにレイアウトされており、負の電圧または、チ
ップにおける最低電圧が印加されている。
第3図は、本発明の半導体装置の第2の実施例を示す断
面構造図である。実施例で示される本発明のnpn)−
ランジスタは、npnトランジスタの表面全面が、エミ
ッタ電極13Lと接した導電体16で覆われている。た
だし、エミッタ電極131と他の電極132,133は
、電気的に絶縁されている。
面構造図である。実施例で示される本発明のnpn)−
ランジスタは、npnトランジスタの表面全面が、エミ
ッタ電極13Lと接した導電体16で覆われている。た
だし、エミッタ電極131と他の電極132,133は
、電気的に絶縁されている。
第4図は本発明の半導体装置の第3の実施例を示す断面
構造図である。本発明で示されるnpnトランジスタは
、外部取り出し電極を除いた該トランジスタの表面全面
に、MA縁膜14を介して、第1層めの配線23を用い
て、導電体層23′が形成され、負又はゼロの電位に保
たれている。外部配線及び外部取り出し電極は、絶縁膜
24を介して設けられた第2層めの配線25を用いて形
成されているので、トランジスタの各電極の配線が容易
となっている。
構造図である。本発明で示されるnpnトランジスタは
、外部取り出し電極を除いた該トランジスタの表面全面
に、MA縁膜14を介して、第1層めの配線23を用い
て、導電体層23′が形成され、負又はゼロの電位に保
たれている。外部配線及び外部取り出し電極は、絶縁膜
24を介して設けられた第2層めの配線25を用いて形
成されているので、トランジスタの各電極の配線が容易
となっている。
本発明によれば、npn トランジスタのベース領域表
面が、絶縁体を介して負の電位を持つ導電体で覆われて
いるために、ベース表面の空乏層化または反転層化する
ことを防止できる。
面が、絶縁体を介して負の電位を持つ導電体で覆われて
いるために、ベース表面の空乏層化または反転層化する
ことを防止できる。
具体的には、エミッタ面積3×3μボの本発明による導
電体位npnトランジスタでは、導電体に一5v印加し
た場合、トランジスタは正常に動作していることが示さ
れた。
電体位npnトランジスタでは、導電体に一5v印加し
た場合、トランジスタは正常に動作していることが示さ
れた。
本発明においては、npnトランジスタを例としたが、
pnpl”ランジスタでも同様の効果を有することは言
うまでもない。また、導電体に印加する電圧は、導電体
直下の酸化膜厚、ベース不純物濃度により最適値に選択
する。
pnpl”ランジスタでも同様の効果を有することは言
うまでもない。また、導電体に印加する電圧は、導電体
直下の酸化膜厚、ベース不純物濃度により最適値に選択
する。
第1図は従来の半導体装置を示す断面構造図、第2図は
本発明の第1の実施例を示す断面構造図、第3図は本発
明の第2の実施例を示す断面構造図、第4図は本発明の
第3の実施例を示す断面構造図を表わす。 10・・・エピタキシャル層、11・・・p+形領領域
12・・・n+形領領域13・・・電極、14.24・
・・絶縁膜、16・・・導電体、21・・・界面準位、
22・・・正の固定電荷、131・・・工5ツタ電極、
132・・・ベース電極、133・・・コレクタ電極、
23.23’・・・導電体層、25・・・外部配線。 罰 1 図 第 2 図 第 3 目 第 4 図
本発明の第1の実施例を示す断面構造図、第3図は本発
明の第2の実施例を示す断面構造図、第4図は本発明の
第3の実施例を示す断面構造図を表わす。 10・・・エピタキシャル層、11・・・p+形領領域
12・・・n+形領領域13・・・電極、14.24・
・・絶縁膜、16・・・導電体、21・・・界面準位、
22・・・正の固定電荷、131・・・工5ツタ電極、
132・・・ベース電極、133・・・コレクタ電極、
23.23’・・・導電体層、25・・・外部配線。 罰 1 図 第 2 図 第 3 目 第 4 図
Claims (1)
- 【特許請求の範囲】 ■、第1導電形の半導体基体中に設けられた第2導電形
の第1領域と、上記第1領域中に設けられた第1導電形
の第2領域を有し、上記半導体基体と上記第1領域と上
記第2領域上に設けられた絶縁膜と、外部端子取り出し
部分を除いた該絶縁膜上全面に設けられた導電体層を有
することを特徴とする半導体集積回路装置。 2、特許請求の範囲第1項記載の半導体集積回路装置に
おいて、上記導電体層が負またはゼロの電位に保たれた
ことを特徴とする半導体集積回路装置。 3、特許請求の範囲第1項記載の半導体集積回路装置に
おいて、上記導電体層が、最低電位を有する電極と電気
的に接続されてなることを特徴とする半導体集積回路装
置。 4、特許請求の範囲第1項記載の半導体集積回路装置に
おいて、上記導電体層上に絶縁膜を介して外部配線とな
る第2の導電体層を有してなることを特徴とする半導体
集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4907284A JPS60194562A (ja) | 1984-03-16 | 1984-03-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4907284A JPS60194562A (ja) | 1984-03-16 | 1984-03-16 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60194562A true JPS60194562A (ja) | 1985-10-03 |
Family
ID=12820875
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4907284A Pending JPS60194562A (ja) | 1984-03-16 | 1984-03-16 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60194562A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63311763A (ja) * | 1987-06-15 | 1988-12-20 | Hitachi Ltd | 半導体装置 |
-
1984
- 1984-03-16 JP JP4907284A patent/JPS60194562A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63311763A (ja) * | 1987-06-15 | 1988-12-20 | Hitachi Ltd | 半導体装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0336311B2 (ja) | ||
JPH0324791B2 (ja) | ||
JPH0230588B2 (ja) | ||
USRE40222E1 (en) | Electronic semiconductor power device with integrated diode | |
US4109272A (en) | Lateral bipolar transistor | |
JP2830744B2 (ja) | 集積化デバイス | |
JP3249891B2 (ja) | 半導体装置およびその使用方法 | |
JPS60194562A (ja) | 半導体集積回路装置 | |
JPH07183309A (ja) | 半導体デバイス | |
JPS6359262B2 (ja) | ||
JP2785792B2 (ja) | 電力用半導体素子 | |
JP3128958B2 (ja) | 半導体集積回路 | |
JPS6258678A (ja) | トランジスタ | |
JPS6244535Y2 (ja) | ||
JPH079385Y2 (ja) | 半導体集積回路装置 | |
JPS589370A (ja) | 横方向トランジスタ | |
JPH07254707A (ja) | 半導体装置 | |
JP2782758B2 (ja) | 半導体集積回路 | |
JPS6138198Y2 (ja) | ||
JPH0222545B2 (ja) | ||
JPH02283069A (ja) | 半導体装置 | |
JPH11145154A (ja) | バイポーラトランジスタ | |
JPH04275432A (ja) | 半導体装置 | |
JPS6019667B2 (ja) | 集積回路半導体装置 | |
JPS58210659A (ja) | 半導体装置およびその製造方法 |