JPH01181458A

JPH01181458A - 半導体装置

Info

Publication number: JPH01181458A
Application number: JP255988A
Authority: JP
Inventors: Kiminori Watanabe; 渡辺　君則; Akio Nakagawa; 明夫中川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-01-11
Filing date: 1988-01-11
Publication date: 1989-07-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）この発明は横型トランジスタとして用いられる半導体装
置に関する。

（従来の技術）横型トランジスタにおいて、電流増幅率ｈｆｅを高める
ためにベース幅を狭くする必要があり、その結果パンチ
スルーじやすくなり耐圧が低下した。

近年、　　ＤＳＡ　（Ｄｉｆｆｕｓｉｏｎ　５ｅｌｆ　
Ａｌｉｇｎ）法によりエミッタ層を高濃度のベース層で
囲み、パンチスルーを防せぎ、さらに低濃度のコレクタ
層を隣接することにより、ベース層幅を実効的に挟くす
るとともに、この低濃度のコレクタ層により電界が緩和
され降伏電圧が向上した横型トランジスタが提案されて
いる。その基本的な構造を第５図に示す。

第５図に示す従来の横型トランジスタは、ｎ型基板６１
にρ−コレクタ層７が形成され、ＤＳＡ法により、ｎベ
ース層３．　９÷工ミツタ層５およびＰ＋コレクタ層４
を形成する。このｎベース層３およびρ“コレクタ層４
はＰ″コレクタ層７隣接されている。さらにｎ＋ベース
層６を形成し、Ｐ＋コレクタ層４にはコレクタ電極８．
ｐ＋エミッタ層５にはエミッタ電極９およびｎ十ベース
層６にはベース電極ｌＯがそれぞれオーミックに形成さ
れている。

この横型トランジスタのベース電極１０にベース電流を
流すことにより、ｎ型ベース層３内に正孔が注入され、
コレクタ電極８に負バイアスを印加すると電界によって
ベース内に存在する正孔がコレクタ層４に排出される。

ところがこの素子は、領域３１で正孔が再結合してしま
い、高い電流増幅率ｈｆｅを得ることができなくなって
きた。

（発明が解決しようとする課題）以上のように、従来の横型トランジスタでは。

高い電流増幅率ｈｆｅを得ることができないという問題
があった。

本発明は、このような問題点を解決した電圧制御型の横
型トランジスタに適した半導体装置を提供することを目
的とする。

〔発明の構成〕

（課題を解決するための手段）本発明にかかる横型トランジスタは、第１導電型のエミ
ッタ層と第１導電型コレクタ層間の領域上に絶縁膜を介
してゲート電極が形成され、また、第１導電型コレクタ
層と第２導電型ベースλグ間にＭＯＳＦＥＴが短絡され
ていることを特徴とする。

（作　用）この発明の半導体装置は、ベース層内の正孔が再結合を
ほとんど起さずにコレクタ層へ注入することができるの
で高い電流増幅率ｈｆｅが得られる。

（実施例）以下１本発明の詳細な説明する。以下の全ての実施例で
は第１導電型としてｐ型、第２導電型としてｎ型として
用いる。

第１図は第１の横型トランジスタの断面図である。従来
例として示した第５図と対応する部分は同じ符号を付し
て詳細な説明は省く。この実施例ではｐ÷型コレクタ層
４とｐ＋型エミッタ層５間にゲート酸化膜１１を介して
、ゲート電極１２を形成している。また、ｎ−層２１を
形成し、さらにｐ中型ドレン層２２とｐ十型ソース層２
３を形成する。　ドレン層２２とソース層２３間の領域
上にゲート酸化膜２６を介して、ゲート電極２７が形成
され、ドレン層２２にはドレイン電極２４、ソース層２
３にはソース電極２５がそれぞれオーミックに形成され
ている。また、ドレイン電極２４とベース電極、ソース
電極２５とコレクタ電極８、そして、ＭＯＳＦＥＴのゲ
ート電極２７と横型トランジスタのゲート電極１２がそ
れぞれ接続するように配記している。

この実施例によれば、ゲート電極端子Ｇに負バイアスを
印加すると、領域３２でチャンネルが形成され、横型ト
ランジスタにベース電流が流れ、この横型トランジスタ
を駆動することができる。また、印加電圧によって、ベ
ース電流を制御することができる。即ち、電圧制御によ
って横型トランジスタを安易に制御することができる。

また、このときにゲート電極１２の電界により正孔が基
板表面上に引き寄せられｎベース層３の領域３１で正孔
の濃度が高くなり、正孔はこの領域３１で再結合をほと
んど起さずにコレクタ層４へ注入することができ、電流
増幅率ｈｆｅが高くなる。

第２図は第２の横型トランジスタの断面図である。この
実施例では横型トランジスタのｎ＋ベース層６がｎベー
ス層３内に形成している。この実施例では、　ｎベース
層３にｎ十ベース層６を形成しているため、ベース電流
が流れ易くなり、さらに高い電流増幅率ｈｆｅを得るこ
とができる。また。

前記同様に配線を配設することにより、ゲート電極端子
Ｇに制御信号を印加するだけで、安易に駆動することが
できる。

第３図は、本発明の他の実施例の横型トランジスタの断
面図である。この実施例では、横型トランジスタのコレ
クタ層とＭＯＳＦＥＴのソース層をｐ十層４１で共用し
た例である。この構造では、コレクタ層とソース層を共
用するため、構造を小さくすることができる。この実施
例も前記同様にゲート電極端子Ｇに制御信号を印加する
だけでトランジスタを駆動することができ、高い電流増
幅率が得られる。

第４図はさらに別の実施例の横型トランジスタの断面図
である。この実施例では、ベース電極１０とコレクタ電
極８の間にペレットの外でＭＯ３ＦＥＴ５１を接続して
いる。　この場合ＭＯ５ＦＥＴ　５１はパッケージ内で
アセンブリされてもよいし、別個のパッケージにアセン
ブリされて接続されていてもよい。この実施例もまた、
ゲート電極端子Ｇに制御信号を印加するだけで、この横
型トランジスタを制御することができる。また、実施例
ではｐｎｐトランジスタにおいて説明したがＰ−型基板
１をｎ−型基板にして、　　ｎｐｒ＋トランジスタとし
ても可能である。

〔発明の効果〕

以上述べたように本発明によれば、ベース層領域での正
孔の濃度を高め、エミッタから注入した正孔が再結合を
ほとんど起さずにコレクタ層へ注入することができ、電
流増幅率ｈｆｅが高めることができる。また、電圧制御
で安易に駆動することができる。

す断面図、第５図は従来例の素子構造の断面図である。

１・・・ｐ−型Ｓｉ基板、　　　　２・・・ｎ−型層、
３・・・ｎ型ベース層、　　　４・・・ｐ十型コレクタ
層。

５・・・ｐ中型エミッタ層、　　６・・・ｎ中型ベース
層。

７・・・ｐ−型コレクタ層、　　８・・・コレクタ電極
、９・・・エミッタ電極、　　１０・・・ベース電極、
１１、２６・・・ゲート酸化膜、１２．２７・・・ゲー
ト電極、２１・・・ロー型層、　　　　　　２２・・・
ｐ中型ドレイン層、２３・・・ｐ＋ソース層、　　　　
２４・・・ドレイン電極。

２５・・・ソース電極、　　　４１・・・Ｎ型基板、３
１・・・ゲート電極直下のｎＶ！ｊ領域、５１・・・Ｍ
ＯＳＦＥＴ。

代理人　弁理士　　則　近　憲　佑同　　松山光之偽　　２　図第３図

Claims

【特許請求の範囲】

（１）第１導電型のエミッタ層、第２導電型のベース層
および第１導電型のコレクタ層をそれぞれ備え、前記第
１導電型エミッタ層と前記第１導電型コレクタ層間の領
域に第１導電型の低濃度層が形成されている横型トラン
ジスタにおいて、前記第１導電型のエミッタ層と前記第
１導電型コレクタ層間の領域上に絶縁膜を介してゲート
電極を設けたことを特徴とする半導体装置。
（２）低濃度の第１導電型基板上に全て拡散で行うこと
を特徴とする請求項１記載の半導体装置。
（３）前記横型トランジスタの前記第２導電型ベース層
と前記第１導電型コレクタ層間にＭＯＳＦＥＴが短絡さ
れていることを特徴とする請求項１および請求項２のう
ちのいずれかに記載の半導体装置。
（４）前記横型トランジスタのゲート電極と前記ＭＯＳ
ＦＥＴのゲート電極に同時にゲート駆動電圧を印加する
手段を具備してなることを特徴とする請求項１、請求項
２および請求項３のうちのいずれかに記載の半導体装置
。