JP2766071B2 - 複合半導体装置及びそれを使つた電力変換装置 - Google Patents
複合半導体装置及びそれを使つた電力変換装置Info
- Publication number
- JP2766071B2 JP2766071B2 JP32288090A JP32288090A JP2766071B2 JP 2766071 B2 JP2766071 B2 JP 2766071B2 JP 32288090 A JP32288090 A JP 32288090A JP 32288090 A JP32288090 A JP 32288090A JP 2766071 B2 JP2766071 B2 JP 2766071B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor region
- semiconductor
- region
- main surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Thyristors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MOSゲートでオン・オフでき、かつ飽和特
性を有する複合半導体装置及びそれを使った電力変換装
置に関する。
性を有する複合半導体装置及びそれを使った電力変換装
置に関する。
従来、MOSゲートでサイリスタを制御し、MOSFETの飽
和特性によりサイリスタの電流を制御する半導体装置に
ついては、アイ・イー・イー・イー，エレクトロン デ
バイス レターズ（1990年２月）第11巻，第２号，第75
頁から第77頁（IEEE,Electron Device Letters,Vol.11,
No.2,（February 1990）Vol.11,No.2,pp.75〜77）にお
いて論じられている。第９図はこの論文のFig.1に記載
されている複合半導体装置を示す。図において10は一対
の主表面100,101を有する半導体基体で、主表面間にｐ
＋層11、その上にn-層12、その中に表面を露出してｐ層
13及びp1＋層130が形成されている。主表面101には絶縁
膜31とゲート電極32からなる絶縁ゲート、300が形成さ
れ、この絶縁ゲート300下に達するようにn1＋層15、n2
＋層16が主表面101からp1層131内に延びてそれぞれ独立
に形成されている。キャリア濃度の高いp1＋層130がn2
＋層16下に形成され、ｐ層の抵抗ｒが小さくしている。
このp1＋層130とn2＋層16はカソード電極22で短絡され
ている。主表面100にはアノード電極21がオーミックコ
ンタクトしている。この複合半導体装置は、ｐ＋層11・
n-層12・ｐ層13で構成されるpnpトランジスタとn-層12
・ｐ層13・n1＋層15で構成されるnpnトランジスタとか
らなるサイリスタが内蔵している。また、絶縁ゲート30
0とn1＋層15・ｐ層13・n2＋層16からなるｎチャネルMOS
FETを有している。更に、寄生素子として、n2＋層16・p
1＋130・n-層12・ｐ＋基板11からなる寄生サイリスタを
含んでいる。第10図は、第９図の複合半導体装置の等価
回路を示す。以下、第９図及び第10図を使って動作原理
を述べる。まず、複合半導体装置をターンオンさせるに
は、カソード端子Ｋに負の電位、アノード端子Ａに正の
電位を加える。また、ゲート端子Ｇには、カソード端子
Ｋより正の電位を印加し、これにより絶縁ゲート下のｐ
層13の表面に反転層を形成し、n1＋層15とn2＋層を短絡
する。
和特性によりサイリスタの電流を制御する半導体装置に
ついては、アイ・イー・イー・イー，エレクトロン デ
バイス レターズ（1990年２月）第11巻，第２号，第75
頁から第77頁（IEEE,Electron Device Letters,Vol.11,
No.2,（February 1990）Vol.11,No.2,pp.75〜77）にお
いて論じられている。第９図はこの論文のFig.1に記載
されている複合半導体装置を示す。図において10は一対
の主表面100,101を有する半導体基体で、主表面間にｐ
＋層11、その上にn-層12、その中に表面を露出してｐ層
13及びp1＋層130が形成されている。主表面101には絶縁
膜31とゲート電極32からなる絶縁ゲート、300が形成さ
れ、この絶縁ゲート300下に達するようにn1＋層15、n2
＋層16が主表面101からp1層131内に延びてそれぞれ独立
に形成されている。キャリア濃度の高いp1＋層130がn2
＋層16下に形成され、ｐ層の抵抗ｒが小さくしている。
このp1＋層130とn2＋層16はカソード電極22で短絡され
ている。主表面100にはアノード電極21がオーミックコ
ンタクトしている。この複合半導体装置は、ｐ＋層11・
n-層12・ｐ層13で構成されるpnpトランジスタとn-層12
・ｐ層13・n1＋層15で構成されるnpnトランジスタとか
らなるサイリスタが内蔵している。また、絶縁ゲート30
0とn1＋層15・ｐ層13・n2＋層16からなるｎチャネルMOS
FETを有している。更に、寄生素子として、n2＋層16・p
1＋130・n-層12・ｐ＋基板11からなる寄生サイリスタを
含んでいる。第10図は、第９図の複合半導体装置の等価
回路を示す。以下、第９図及び第10図を使って動作原理
を述べる。まず、複合半導体装置をターンオンさせるに
は、カソード端子Ｋに負の電位、アノード端子Ａに正の
電位を加える。また、ゲート端子Ｇには、カソード端子
Ｋより正の電位を印加し、これにより絶縁ゲート下のｐ
層13の表面に反転層を形成し、n1＋層15とn2＋層を短絡
する。
このような状態のもとでさらにｐ層13にベース電流
（ホール電流）をカソード端子Ｋから流す。このホー
ル電流によって、ｐ層13の抵抗及びp1＋層130の両端に
電位差が生じる。この電位差がｐ層13とn1＋層15の拡散
電位（シリコンでは室温で約0.7V）を超えると、n1＋層
15からｐ層13へ電位が注入する。この電子がn-層12
を通過し、ｐ＋層11に流れ込むと、ｐ＋層11より多量の
ホールがn-層12へ注入する。このホール電流がｐ層13
に到達し、カソード電極22へ流れるとさらにn1＋層15よ
り電子が注入しn1＋層15・ｐ層13・n-層12・ｐ＋層11
からなるサイリスタが点弧（ラッチアップ）し、複合半
導体装置はオン状態となる。
（ホール電流）をカソード端子Ｋから流す。このホー
ル電流によって、ｐ層13の抵抗及びp1＋層130の両端に
電位差が生じる。この電位差がｐ層13とn1＋層15の拡散
電位（シリコンでは室温で約0.7V）を超えると、n1＋層
15からｐ層13へ電位が注入する。この電子がn-層12
を通過し、ｐ＋層11に流れ込むと、ｐ＋層11より多量の
ホールがn-層12へ注入する。このホール電流がｐ層13
に到達し、カソード電極22へ流れるとさらにn1＋層15よ
り電子が注入しn1＋層15・ｐ層13・n-層12・ｐ＋層11
からなるサイリスタが点弧（ラッチアップ）し、複合半
導体装置はオン状態となる。
次に、オフ状態にするには、ゲート端子Ｇの電位を取
り除けばよい。例えば、ゲート端子Ｇとカソード端子Ｋ
を短絡すると、絶縁ゲート下のｐ層13表面の反転層が消
滅し、n1＋層15からｐ層13へ注入する電子の供給が遮
断される結果、ｐ＋層11からのホールの注入もなくな
り、複合半導体装置はオフ状態に至る。
り除けばよい。例えば、ゲート端子Ｇとカソード端子Ｋ
を短絡すると、絶縁ゲート下のｐ層13表面の反転層が消
滅し、n1＋層15からｐ層13へ注入する電子の供給が遮
断される結果、ｐ＋層11からのホールの注入もなくな
り、複合半導体装置はオフ状態に至る。
このような複合半導体装置の特長は、サイリスタ動作
を用いることにより、高抵抗のn-層12に多量の端子及
びホールを注入して、該層を低抵抗化し、複合半導体
装置内部に生じる導通時の抵抗損失を格段に小さくでき
ることである。しかも、（ターンオン時にｐ層13にホー
ル電流を流すゲート構造については上記論文では詳細に
記述していないが）絶縁ゲート300への電位の印加・除
去によって容易にオン・オフすることができ、従来の例
えばゲート・ターンオフ（GTO）・サイリスタのように
ゲートによって多量の電流を流し込んだり、引き出す必
要がなく、ゲート回路が極めて簡略化されているという
特長がある。さらに、絶縁ゲート300とn1＋層15・ｐ層1
3（p1＋層130）・n2＋層16からなるMOSFETの飽和する出
力特性（飽和特性という）を利用して、n1＋層15から注
入する電子を制限することができ、複合半導体装置は
サイリスタ動作をするにもかかわらず、飽和特性による
限流作用をもたせることができる。パワー半導体装置で
は通常第９図の構造を１つのセルとして、これを数百〜
数万個集積化し、並列動作させる。この時、限流作用の
各セルがもっていると１つのセルに電流が集中すること
なく、均一に各セルが電流を分担するため、電流集中に
よるパワー半導体装置の破壊を防止できる。この複合半
導体装置はサイリスタ動作であるにもかかわらず、限流
作用をもつているので、オン状態において電流集中のな
い均一な電流の流れを実現でき、またターンオフ時も各
セルの電流を均一に減ずることができ、大きな電流の遮
断も容易である。
を用いることにより、高抵抗のn-層12に多量の端子及
びホールを注入して、該層を低抵抗化し、複合半導体
装置内部に生じる導通時の抵抗損失を格段に小さくでき
ることである。しかも、（ターンオン時にｐ層13にホー
ル電流を流すゲート構造については上記論文では詳細に
記述していないが）絶縁ゲート300への電位の印加・除
去によって容易にオン・オフすることができ、従来の例
えばゲート・ターンオフ（GTO）・サイリスタのように
ゲートによって多量の電流を流し込んだり、引き出す必
要がなく、ゲート回路が極めて簡略化されているという
特長がある。さらに、絶縁ゲート300とn1＋層15・ｐ層1
3（p1＋層130）・n2＋層16からなるMOSFETの飽和する出
力特性（飽和特性という）を利用して、n1＋層15から注
入する電子を制限することができ、複合半導体装置は
サイリスタ動作をするにもかかわらず、飽和特性による
限流作用をもたせることができる。パワー半導体装置で
は通常第９図の構造を１つのセルとして、これを数百〜
数万個集積化し、並列動作させる。この時、限流作用の
各セルがもっていると１つのセルに電流が集中すること
なく、均一に各セルが電流を分担するため、電流集中に
よるパワー半導体装置の破壊を防止できる。この複合半
導体装置はサイリスタ動作であるにもかかわらず、限流
作用をもつているので、オン状態において電流集中のな
い均一な電流の流れを実現でき、またターンオフ時も各
セルの電流を均一に減ずることができ、大きな電流の遮
断も容易である。
しかし、上記の複合半導体装置は、n1＋層101から電
子が注入しにくく、点弧しずらいという問題がある。
即ち、n1＋層15は絶縁ゲート300の反転層及びn2＋層16
を介してカソード電極22に短絡されているが、この反転
層の抵抗がシート抵抗が数ｋΩと大きく、この抵抗がn1
＋層15から注入する電子の電流供給を阻害する。つま
り、ｐ層13とn1＋層15の間の電位差が拡散電位以上に達
し、n1＋層15から電子が注入しようとすると、この電
子電流と反転層の抵抗によってn1＋層15がn2＋層16より
電位が高くなる。その結果n1＋層15とｐ層13との電位差
が小さくなり、n1＋層からの電子の注入が抑制され、
点弧しずらくなる。これを防ぐためにｐ層13の抵抗Ｒを
大きくする方法があるが、Ｒを大きくするためにｐ層13
のキャリア濃度を抵くかつ薄くすると、ｐ層13に伸びた
空乏層がｎ＋層15に達し、パンスルーし、耐圧が劣化す
るという問題が新たに生じる。そこでn1＋層15をカソー
ド電極22から遠ざかる方向に延ばしてＲを大きくするこ
とが考えられる。この場合には、もう１つの問題が生じ
る。即ち、寄生サイリスタとして存在する。n2＋層16・
p1＋層130・n-層12・ｐ＋層11がラッチアップしやすい
という問題である。ｐ層13には、ｐ＋層11から到達した
ホールとn1＋層15から注入した電子の中性条件を満
足すべく発生したホールが上述の理由よりｐ＋層11は
広いことから極めて多量に存在し、これが全てp1＋層13
0を通ってカソード電極22へ流れ込む。この時p1＋層130
は高いキャリア濃度によって低抵抗ｒになっているが、
流れ込むホール電流が大きいため、抵抗ｒの両端に大き
い電位差が生じる。この電位差がp1＋層130とn2＋層16
の拡散電位以上になると、寄生サイリスタがラッチアッ
プしてしまう。この寄生サイリスタが一旦ラッチアップ
すると、もはや絶縁ゲート300で複合半導体装置をター
ンオフすることができず、電流は流れ続け、最後にはそ
の電流と導通損失で生じるジュール熱により装置は破壊
してしまう。
子が注入しにくく、点弧しずらいという問題がある。
即ち、n1＋層15は絶縁ゲート300の反転層及びn2＋層16
を介してカソード電極22に短絡されているが、この反転
層の抵抗がシート抵抗が数ｋΩと大きく、この抵抗がn1
＋層15から注入する電子の電流供給を阻害する。つま
り、ｐ層13とn1＋層15の間の電位差が拡散電位以上に達
し、n1＋層15から電子が注入しようとすると、この電
子電流と反転層の抵抗によってn1＋層15がn2＋層16より
電位が高くなる。その結果n1＋層15とｐ層13との電位差
が小さくなり、n1＋層からの電子の注入が抑制され、
点弧しずらくなる。これを防ぐためにｐ層13の抵抗Ｒを
大きくする方法があるが、Ｒを大きくするためにｐ層13
のキャリア濃度を抵くかつ薄くすると、ｐ層13に伸びた
空乏層がｎ＋層15に達し、パンスルーし、耐圧が劣化す
るという問題が新たに生じる。そこでn1＋層15をカソー
ド電極22から遠ざかる方向に延ばしてＲを大きくするこ
とが考えられる。この場合には、もう１つの問題が生じ
る。即ち、寄生サイリスタとして存在する。n2＋層16・
p1＋層130・n-層12・ｐ＋層11がラッチアップしやすい
という問題である。ｐ層13には、ｐ＋層11から到達した
ホールとn1＋層15から注入した電子の中性条件を満
足すべく発生したホールが上述の理由よりｐ＋層11は
広いことから極めて多量に存在し、これが全てp1＋層13
0を通ってカソード電極22へ流れ込む。この時p1＋層130
は高いキャリア濃度によって低抵抗ｒになっているが、
流れ込むホール電流が大きいため、抵抗ｒの両端に大き
い電位差が生じる。この電位差がp1＋層130とn2＋層16
の拡散電位以上になると、寄生サイリスタがラッチアッ
プしてしまう。この寄生サイリスタが一旦ラッチアップ
すると、もはや絶縁ゲート300で複合半導体装置をター
ンオフすることができず、電流は流れ続け、最後にはそ
の電流と導通損失で生じるジュール熱により装置は破壊
してしまう。
このように、従来の複合半導体装置では、反転層の大
きな抵抗及び寄生サイリスタの動作について配慮されて
おらず、点弧が起こりにくい、また破壊しやすいという
問題があった。
きな抵抗及び寄生サイリスタの動作について配慮されて
おらず、点弧が起こりにくい、また破壊しやすいという
問題があった。
本発明の目的は、点弧しやすく、寄生サイリスタが動
作しにくく、絶縁ゲートでオン・オフし、限流作用を有
する改良された複合半導体装置を提供することにある。
作しにくく、絶縁ゲートでオン・オフし、限流作用を有
する改良された複合半導体装置を提供することにある。
他の目的は複合半導体装置を使った電力変換装置を提
供することにある。
供することにある。
上記目的を達成する本発明複合半導体装置の特徴とす
るところは、サイリスタ領域の中間ｐ層と、サイリスタ
領域の中間のｎ層に形成されMOSFET領域のｐ型のウェル
層とをサイリスタ領域の中間のｎ層で分離し、サイリス
タ領域の外側にｐ層に一方の主電極をオーミックコンタ
クトし、MOSFET領域のソース層及びウェル層に他方の主
電極をオーミックコンタクトし、サイリスタ領域の外側
のｎ層とMOSFET領域のドレイン層とを電気的に接続し、
MOSFET領域のソース層とドレイン層との間に位置するウ
ェル層上に第１の絶縁ゲート電極を設け、サイリスタ領
域の中間のｐ層表面上に第２の絶縁ゲート電極を設け、
第１及び第２の絶縁ゲート電極を電気的に接続した点に
ある。
るところは、サイリスタ領域の中間ｐ層と、サイリスタ
領域の中間のｎ層に形成されMOSFET領域のｐ型のウェル
層とをサイリスタ領域の中間のｎ層で分離し、サイリス
タ領域の外側にｐ層に一方の主電極をオーミックコンタ
クトし、MOSFET領域のソース層及びウェル層に他方の主
電極をオーミックコンタクトし、サイリスタ領域の外側
のｎ層とMOSFET領域のドレイン層とを電気的に接続し、
MOSFET領域のソース層とドレイン層との間に位置するウ
ェル層上に第１の絶縁ゲート電極を設け、サイリスタ領
域の中間のｐ層表面上に第２の絶縁ゲート電極を設け、
第１及び第２の絶縁ゲート電極を電気的に接続した点に
ある。
上記目的を達成する本発明電力変換装置の特徴とする
ところは、インバータまたはコンバータを構成するスイ
ッチング素子として、本発明複合半導体装置を使用した
点にある。
ところは、インバータまたはコンバータを構成するスイ
ッチング素子として、本発明複合半導体装置を使用した
点にある。
かかる構成の複合半導体装置はサイリスタ領域の中間
のｐ層とMOSFET領域のｐ型のウェル層をサイリスタ領域
の中間のｎ層で分離することにより、サイリスタ領域の
中間のｐ層中のホール電流がサイリスタ領域の外側のｎ
＋層へ流れ込むようになって外側のｎ＋層から電子の注
入がスムーズに起こるので、点弧しやすくなる。また、
サイリスタ領域のホール電流の大部分が第２の主電極へ
直接流れ込み、寄生サイリスタ領域を通るホール電流が
僅かとなり寄生サイリスタがラッチアップによる誤動作
することがなくなる。更に、第１及び第２の主電間の流
れる電流は、大部分がサイリスタ領域及びMOSFET領域の
直列回路を通って流れることから、限流作用を有する装
置を得ることができる。
のｐ層とMOSFET領域のｐ型のウェル層をサイリスタ領域
の中間のｎ層で分離することにより、サイリスタ領域の
中間のｐ層中のホール電流がサイリスタ領域の外側のｎ
＋層へ流れ込むようになって外側のｎ＋層から電子の注
入がスムーズに起こるので、点弧しやすくなる。また、
サイリスタ領域のホール電流の大部分が第２の主電極へ
直接流れ込み、寄生サイリスタ領域を通るホール電流が
僅かとなり寄生サイリスタがラッチアップによる誤動作
することがなくなる。更に、第１及び第２の主電間の流
れる電流は、大部分がサイリスタ領域及びMOSFET領域の
直列回路を通って流れることから、限流作用を有する装
置を得ることができる。
更にまた、かかる構成の電力変換装置によればスイッ
チング素子として限流作用を有する本発明複合半導体装
置を使用するため、スイッチング素子を通電容量に応じ
て直接並列接続が可能となり大容量化が極めて容易とな
る。
チング素子として限流作用を有する本発明複合半導体装
置を使用するため、スイッチング素子を通電容量に応じ
て直接並列接続が可能となり大容量化が極めて容易とな
る。
以下、本発明の一実施例を第１図により説明する。第
２図は第１図の等価回路である。第９図と異なる点は、
第９図のｐ層13をn-層12によりp1層（MOSFETのウェル
層）131とp2層（サイリスタの中間層）14に分割し、そ
れぞれにn1＋層150、n3＋層17を設けた点、及びn3＋層1
7・p2層14・n-層12にまたがる絶縁ゲートG2（絶縁膜3
3、ゲート電極34）301からなるMOSFETを有する点にあ
る。次に本発明の複合半導体装置の動作原理を説明す
る。まず、この複合半導体装置をオンさせるには、カソ
ード電極22に負の電位、アノード電極21を正の電位を加
えた状態で、絶縁ゲートG1 300及び絶縁ゲートG2 301に
カソード電極22より正の電位を印加する。そうすると、
絶縁ゲートG1 300下のp1層131表面及び絶縁ゲートG2 30
1下のp2層14表面に反転層（チャネル）が形成され、n-
層12はカソード電極22と短絡される。その結果カソード
電極22から電極がn-層12へ流れ、ｐ＋層11からホール
の注入を促す。ホールの大部分はp2層14へ到達し、
p2層14の電位を正の電位へ持ち上げ、n3＋層17から電子
の注入を引き起こす。その結果、高抵抗のn-層12がホ
ール及び電子によって伝導度変調され、大電流が流
れ始める。一方、オフ状態にするには、絶縁ゲートG1 3
00及びG2 301の電位を取り除き、p1層131、p2層14に反
転層を消滅させれば良い。絶縁ゲートG1 300により、n3
＋層17からの電子の注入は遮断され、絶縁ゲートG2 3
01により反転層を通ってn-層12へ流れ込む電子も流れ
なくなる。その結果、ｐ＋層11からのホールの注入も
なくなり、複合半導体装置はオフ状態に至る。本実施例
によれば、p2層14に到達したホールが、p2層14とp1層
131の間にn-層12が介在しているため、p1層131へ直接流
れにくく、従ってｐ＋層11からのホール＋が分n3＋層
17へ注入し、n3＋層を促す。しかもp2層14をp1層131か
ら完全に分離して形成すれば、p2層14がカソード電極22
の電位に固定されることなく、p2層14をアノード電極21
の電位により正の電位へ持ち上げることができる。その
結果、p2層14・n3＋層17が順バイアスされ、n3＋層17か
ら電子の注入が起こりやすくなり、複合半導体装置が
容易に点弧しやすくなる。また、絶縁ゲートG2 301を設
けることにより、絶縁ゲートG1 300と同じ正の電位を加
えることにより、絶縁ゲートG1 300及びG2 301を同時に
オン状態にできる。よってG1とG2を同じ絶縁ゲートで形
成することも可能である。
２図は第１図の等価回路である。第９図と異なる点は、
第９図のｐ層13をn-層12によりp1層（MOSFETのウェル
層）131とp2層（サイリスタの中間層）14に分割し、そ
れぞれにn1＋層150、n3＋層17を設けた点、及びn3＋層1
7・p2層14・n-層12にまたがる絶縁ゲートG2（絶縁膜3
3、ゲート電極34）301からなるMOSFETを有する点にあ
る。次に本発明の複合半導体装置の動作原理を説明す
る。まず、この複合半導体装置をオンさせるには、カソ
ード電極22に負の電位、アノード電極21を正の電位を加
えた状態で、絶縁ゲートG1 300及び絶縁ゲートG2 301に
カソード電極22より正の電位を印加する。そうすると、
絶縁ゲートG1 300下のp1層131表面及び絶縁ゲートG2 30
1下のp2層14表面に反転層（チャネル）が形成され、n-
層12はカソード電極22と短絡される。その結果カソード
電極22から電極がn-層12へ流れ、ｐ＋層11からホール
の注入を促す。ホールの大部分はp2層14へ到達し、
p2層14の電位を正の電位へ持ち上げ、n3＋層17から電子
の注入を引き起こす。その結果、高抵抗のn-層12がホ
ール及び電子によって伝導度変調され、大電流が流
れ始める。一方、オフ状態にするには、絶縁ゲートG1 3
00及びG2 301の電位を取り除き、p1層131、p2層14に反
転層を消滅させれば良い。絶縁ゲートG1 300により、n3
＋層17からの電子の注入は遮断され、絶縁ゲートG2 3
01により反転層を通ってn-層12へ流れ込む電子も流れ
なくなる。その結果、ｐ＋層11からのホールの注入も
なくなり、複合半導体装置はオフ状態に至る。本実施例
によれば、p2層14に到達したホールが、p2層14とp1層
131の間にn-層12が介在しているため、p1層131へ直接流
れにくく、従ってｐ＋層11からのホール＋が分n3＋層
17へ注入し、n3＋層を促す。しかもp2層14をp1層131か
ら完全に分離して形成すれば、p2層14がカソード電極22
の電位に固定されることなく、p2層14をアノード電極21
の電位により正の電位へ持ち上げることができる。その
結果、p2層14・n3＋層17が順バイアスされ、n3＋層17か
ら電子の注入が起こりやすくなり、複合半導体装置が
容易に点弧しやすくなる。また、絶縁ゲートG2 301を設
けることにより、絶縁ゲートG1 300と同じ正の電位を加
えることにより、絶縁ゲートG1 300及びG2 301を同時に
オン状態にできる。よってG1とG2を同じ絶縁ゲートで形
成することも可能である。
第３図は、本発明の変形例を示す。第１図と異なる点
は、カソード電極22がn2＋層22とp1層131を短絡した領
域を、n1＋層150より、n3＋層17・p2層14・n-層12・ｐ
＋層11のサイリスタ領域側に設けた点及びカソード電極
22がp1＋層131と接触する領域を、カソード電極22がn2
＋層16と接触する領域よりサイリスタ領域側に設けた点
にある。これにより、第１図，第２図で、抵抗ｒによっ
て存在していた寄生サイリスタを除外することができ
る。つまり、ｐ＋層11から流れてきたホールの一部が
p1層131へ流れ込んでも、抵抗ｒを通過することなく、
直接カソード電極22へ吸収されるからである。従って、
第３図の等価回路は第４図のように寄生サイリスタのな
いものとなる。さらに、n1＋層150をサイリスタ領域か
ら遠ざけることにより、n1＋層150・p1層131・n-層12・
ｐ＋層11からなる寄生サイリスタの動作を防ぐことがで
きるという効果もある。
は、カソード電極22がn2＋層22とp1層131を短絡した領
域を、n1＋層150より、n3＋層17・p2層14・n-層12・ｐ
＋層11のサイリスタ領域側に設けた点及びカソード電極
22がp1＋層131と接触する領域を、カソード電極22がn2
＋層16と接触する領域よりサイリスタ領域側に設けた点
にある。これにより、第１図，第２図で、抵抗ｒによっ
て存在していた寄生サイリスタを除外することができ
る。つまり、ｐ＋層11から流れてきたホールの一部が
p1層131へ流れ込んでも、抵抗ｒを通過することなく、
直接カソード電極22へ吸収されるからである。従って、
第３図の等価回路は第４図のように寄生サイリスタのな
いものとなる。さらに、n1＋層150をサイリスタ領域か
ら遠ざけることにより、n1＋層150・p1層131・n-層12・
ｐ＋層11からなる寄生サイリスタの動作を防ぐことがで
きるという効果もある。
第５図は、本発明の別の変形例である。第１図及び第
３図と異なる点は、絶縁ゲートG2 301がn3＋層17・p2層
14・n-層12だけでなく、p1層131へまたがっている点、
及び絶縁ゲートG2 301をp1層131側に設けた点にある。
これにより、オフ状態において、電位が不定であったp2
層14を、絶縁ゲートG2 301にカソード電極22に対して負
の電位を加えることにより、絶縁ゲートG2 301下のn-層
12表面に反転層を形成し、p1層131とp2層14を短絡する
ことができる。これにより、サイリスタ領域の高耐圧化
を図ることができる。つまり、オフ状態でp2層14の電位
が不定であると、アノード電極21の影響でp2層14が正の
電位に印加され、p2層14・n3＋層17が順バイアス状態と
なり、n1＋層・p1層131が逆バイアス状態になる。一般
に、絶縁ゲートG1を有する横型のMOSFET領域は、チャネ
ル抵抗を小さくするため、n1＋層150とn2＋層を数μｍ
以下に近接して作製するため耐圧は低い。従って、サイ
リスタ領域の耐圧が小さくなり、複合半導体装置の耐圧
も低くなる懸念があった。本実施例により、p2層14の電
位がp1層131に固定されているため、サイリスタ領域の
耐圧の低下がなく、複合半導体装置の高耐圧化を図るこ
とができる。もちろん、p1層131とp2層14を周辺の一部
分において、点弧感度に影響を及ぼさない程度に短絡し
ても同様の効果があることは言うまでもない。さらに、
n3＋層17・p2層14・n-層12のまたがり絶縁ゲートG2 301
を含むｎチャネルMOSFETもp1層131側に設けることによ
り、p2層14・n-層12・p1層131からなるｐチャネルMOSFE
Tと前記ｎチャネルMOSFETと一体に形成することができ
るという利点がある。第６図は第５図の等価回路を示
す。破線で示したｐチャネルMOSFETが第４図に付加され
た回路となっている。
３図と異なる点は、絶縁ゲートG2 301がn3＋層17・p2層
14・n-層12だけでなく、p1層131へまたがっている点、
及び絶縁ゲートG2 301をp1層131側に設けた点にある。
これにより、オフ状態において、電位が不定であったp2
層14を、絶縁ゲートG2 301にカソード電極22に対して負
の電位を加えることにより、絶縁ゲートG2 301下のn-層
12表面に反転層を形成し、p1層131とp2層14を短絡する
ことができる。これにより、サイリスタ領域の高耐圧化
を図ることができる。つまり、オフ状態でp2層14の電位
が不定であると、アノード電極21の影響でp2層14が正の
電位に印加され、p2層14・n3＋層17が順バイアス状態と
なり、n1＋層・p1層131が逆バイアス状態になる。一般
に、絶縁ゲートG1を有する横型のMOSFET領域は、チャネ
ル抵抗を小さくするため、n1＋層150とn2＋層を数μｍ
以下に近接して作製するため耐圧は低い。従って、サイ
リスタ領域の耐圧が小さくなり、複合半導体装置の耐圧
も低くなる懸念があった。本実施例により、p2層14の電
位がp1層131に固定されているため、サイリスタ領域の
耐圧の低下がなく、複合半導体装置の高耐圧化を図るこ
とができる。もちろん、p1層131とp2層14を周辺の一部
分において、点弧感度に影響を及ぼさない程度に短絡し
ても同様の効果があることは言うまでもない。さらに、
n3＋層17・p2層14・n-層12のまたがり絶縁ゲートG2 301
を含むｎチャネルMOSFETもp1層131側に設けることによ
り、p2層14・n-層12・p1層131からなるｐチャネルMOSFE
Tと前記ｎチャネルMOSFETと一体に形成することができ
るという利点がある。第６図は第５図の等価回路を示
す。破線で示したｐチャネルMOSFETが第４図に付加され
た回路となっている。
第７図は、第５図の変形例を示す。第５図と異なる点
は、まず、n2＋層16下のp1層131の短絡抵抗を小さくす
るために、p1層131より高いキャリア濃度を有するp11＋
層133を設けた点である。これにより、n2＋層16・p11＋
層133（p1層131）・n-層12・ｐ＋層11からなる寄生サイ
リスタのラッチアップによる誤動作をさらに確実に防止
できる。また、ｐ＋層11から注入したホールでp1層13
1に直接到達する成分を低抵抗通路を介してカソード電
極22へ導くことできる。一方、この変形例では、n1＋層
150下のp1層131に、p1層131よりキャリア濃度の高いp12
＋層132を設けることにより、n1＋層150・p12＋層132
（p1層131）・n-層12・ｐ＋層11からなる寄生サイリス
タのラッチアップも防止できる。もちろん、p11＋層133
とp12＋層132を一体で形成することも可能であるが、そ
の場合、絶縁ゲート300下のp1層131の表面キャリア濃度
は反転層が形成されるように例えば1016〜1018cm-3程度
に制御する必要がある。そうすれば、p12＋層132とp11
＋133は、絶縁ゲートG1 300下で連続していても良く、
さらに寄生サイリスタによるラッチアップ誤動作を防止
できる。さらに、本変形例では、寄生サイリスタが存在
するn1＋層150及びn2＋層16下のｐ＋層11とn-層12の間
に、ｐ＋層11からのホールの注入を抑制するｎ＋層12
0を設けた点にある。これにより寄生サイリスタ領域へ
のホールの注入を遮断でき、寄生効果のない動作が可
能となる。
は、まず、n2＋層16下のp1層131の短絡抵抗を小さくす
るために、p1層131より高いキャリア濃度を有するp11＋
層133を設けた点である。これにより、n2＋層16・p11＋
層133（p1層131）・n-層12・ｐ＋層11からなる寄生サイ
リスタのラッチアップによる誤動作をさらに確実に防止
できる。また、ｐ＋層11から注入したホールでp1層13
1に直接到達する成分を低抵抗通路を介してカソード電
極22へ導くことできる。一方、この変形例では、n1＋層
150下のp1層131に、p1層131よりキャリア濃度の高いp12
＋層132を設けることにより、n1＋層150・p12＋層132
（p1層131）・n-層12・ｐ＋層11からなる寄生サイリス
タのラッチアップも防止できる。もちろん、p11＋層133
とp12＋層132を一体で形成することも可能であるが、そ
の場合、絶縁ゲート300下のp1層131の表面キャリア濃度
は反転層が形成されるように例えば1016〜1018cm-3程度
に制御する必要がある。そうすれば、p12＋層132とp11
＋133は、絶縁ゲートG1 300下で連続していても良く、
さらに寄生サイリスタによるラッチアップ誤動作を防止
できる。さらに、本変形例では、寄生サイリスタが存在
するn1＋層150及びn2＋層16下のｐ＋層11とn-層12の間
に、ｐ＋層11からのホールの注入を抑制するｎ＋層12
0を設けた点にある。これにより寄生サイリスタ領域へ
のホールの注入を遮断でき、寄生効果のない動作が可
能となる。
その他、ｐ＋層11とn-層12の間にｎバッファ層（記載
せず）を設け、空乏層のパンチスルー及びn-層12の薄膜
化を図るなどの従来技術の延長の変形例も考えられるの
は言うまでもない。さらに、絶縁ゲートG1,G2をマスク
として、n1＋層150,p12＋層132,n2＋層16,p11＋層133,p
1層131、n3＋層17,p2層14をセルフアラインで形成すれ
ば、MOSゲートのしきい値電圧及び構造を再現よく形成
できる。
せず）を設け、空乏層のパンチスルー及びn-層12の薄膜
化を図るなどの従来技術の延長の変形例も考えられるの
は言うまでもない。さらに、絶縁ゲートG1,G2をマスク
として、n1＋層150,p12＋層132,n2＋層16,p11＋層133,p
1層131、n3＋層17,p2層14をセルフアラインで形成すれ
ば、MOSゲートのしきい値電圧及び構造を再現よく形成
できる。
第８図は、第７図の一平面図を示す。上部に半導体層
表面101を示す。下部ほど、表面101上に形成された絶縁
膜や電極が重った状態を示している。n1＋層150,p1層13
1,n2＋層16,p11＋133,n-層12,層14,n3＋層17は半導体基
体の表面101に露出した状態を示す。その上に、絶縁ゲ
ート300,301が、絶縁膜として約0.1μｍのSiO2、ゲート
電極として約0.4μｍのポリシコンが形成されている。
両者はポリシリコンで結像されている。その上に絶縁膜
51例えばSiO2やSiNやPSGなどが１μｍ程度堆積され、n1
＋層150、n2＋層16、p11＋層133、n3＋層が露出するよ
うに除去されている。さらに、この絶縁膜51の上に電極
22,23,24が形成されており、電極23,24は短絡されてい
る。電極上にさらに絶縁膜52が形成され、一部除去され
た部分よりカソード電極220が取り出されている。
表面101を示す。下部ほど、表面101上に形成された絶縁
膜や電極が重った状態を示している。n1＋層150,p1層13
1,n2＋層16,p11＋133,n-層12,層14,n3＋層17は半導体基
体の表面101に露出した状態を示す。その上に、絶縁ゲ
ート300,301が、絶縁膜として約0.1μｍのSiO2、ゲート
電極として約0.4μｍのポリシコンが形成されている。
両者はポリシリコンで結像されている。その上に絶縁膜
51例えばSiO2やSiNやPSGなどが１μｍ程度堆積され、n1
＋層150、n2＋層16、p11＋層133、n3＋層が露出するよ
うに除去されている。さらに、この絶縁膜51の上に電極
22,23,24が形成されており、電極23,24は短絡されてい
る。電極上にさらに絶縁膜52が形成され、一部除去され
た部分よりカソード電極220が取り出されている。
このように、本発明の各層は細長いストライプ状の平
面構造をしているが、第７図のＸ−Ｘ′,Y−Ｙ′を中心
として円形構造に形成することも可能である。
面構造をしているが、第７図のＸ−Ｘ′,Y−Ｙ′を中心
として円形構造に形成することも可能である。
パワー半導体装置では第８図に示すような複合半導体
装置のセルを多数個集積化することにより、大電流を取
り出す。例えば第８図では、Ｘ−Ｘ′又はＹ−Ｙ′を線
対称とした単位セルを数十〜数万個以上集積化する。
装置のセルを多数個集積化することにより、大電流を取
り出す。例えば第８図では、Ｘ−Ｘ′又はＹ−Ｙ′を線
対称とした単位セルを数十〜数万個以上集積化する。
第11図は、さらに第８図の平面構造を集積化した場合
の半導体装置の周辺構造を示す。主表面101に露出した
半導体領域のパターン例を示す。Ｘ−Ｙ平面パターンが
繰り返えされており、集積化された単位セルの周辺にｐ
層18が形成されている。ｐ層18の周辺側にはn-層12が露
出し、最も周辺にはｎ＋層19が形成されている。ｐ層18
は、カソード電極に短絡され、n-層12上に設けられたフ
ールドプレート等のターミネーション構造により、高電
圧を阻止する構造となっている。又、ｎ＋層19は、空乏
層の伸びを止めるチャネルストッパの役目をはたす。ま
た、ｐ層18は、p1層131、p11＋133、p2 14、を周辺領域
で短絡しており、カソード電位に各層を安定させ、電圧
の急峻な変化dv/dt等による御点弧を防止できる。
の半導体装置の周辺構造を示す。主表面101に露出した
半導体領域のパターン例を示す。Ｘ−Ｙ平面パターンが
繰り返えされており、集積化された単位セルの周辺にｐ
層18が形成されている。ｐ層18の周辺側にはn-層12が露
出し、最も周辺にはｎ＋層19が形成されている。ｐ層18
は、カソード電極に短絡され、n-層12上に設けられたフ
ールドプレート等のターミネーション構造により、高電
圧を阻止する構造となっている。又、ｎ＋層19は、空乏
層の伸びを止めるチャネルストッパの役目をはたす。ま
た、ｐ層18は、p1層131、p11＋133、p2 14、を周辺領域
で短絡しており、カソード電位に各層を安定させ、電圧
の急峻な変化dv/dt等による御点弧を防止できる。
第12図は、第７図のアノード側にn-層12をアノード電
極21に直接短絡するｎ層121、ｎ＋層122を設けた本発明
の変形例である。ｐ＋層11をn3＋層17の直下領域に設け
ることにより、寄生サイリスタが存在するn1＋層150、n
2＋層16下にホールが到達しにくくなり、確実に寄生
サイリスタのラッチアップを防止することができる。さ
らに、ｐ＋層11からのホールの注入で生じた過剰キャ
リアを、ターンオフ時にｎ層121、ｎ＋層122を介して、
スムーズに引き出すことができるので、ターンオフ時間
の短縮も可能となる。ｎ層121は、n-層12を伸びる空乏
層のストッパーとなり、n-層の薄膜化が可能となり、オ
ン電圧を低減できる。
極21に直接短絡するｎ層121、ｎ＋層122を設けた本発明
の変形例である。ｐ＋層11をn3＋層17の直下領域に設け
ることにより、寄生サイリスタが存在するn1＋層150、n
2＋層16下にホールが到達しにくくなり、確実に寄生
サイリスタのラッチアップを防止することができる。さ
らに、ｐ＋層11からのホールの注入で生じた過剰キャ
リアを、ターンオフ時にｎ層121、ｎ＋層122を介して、
スムーズに引き出すことができるので、ターンオフ時間
の短縮も可能となる。ｎ層121は、n-層12を伸びる空乏
層のストッパーとなり、n-層の薄膜化が可能となり、オ
ン電圧を低減できる。
以上説明したように、本発明による複合半導体装置
は、絶縁ゲートで電流をオン，オフできるから誤動作を
しないことから、電力変換装置の高性能化が達成でき
る。第13図は本発明複合半導体装置をスイッチング素子
として使用した電動機制御用インバータ装置の一例を示
したものである。図は３相誘導電動機IMを制御する３相
インバータ装置を示しており、その基本回路は直流端子
T1,T2間に２個のスイッチング素子の直列回路を３個並
列接続し、各直列回路の中点から交流端子T3,T4,T5を引
出した構成となっている。各スイッチング素子SW1,SW2,
SW3,SW4,SW5,SW6には、それぞれフライホイールダイオ
ードFD及びスナバダイオードSD、スナバ抵抗SR、スナバ
コンデンサSCからなるスナバ回路Ｓが並列接続されてい
る。スイッチング素子として本発明複合半導体装置を使
用しており、スイッチング素子のオン，オフ回路が簡略
化され、かつ信頼性の高いインバータ装置を実現でき
る。
は、絶縁ゲートで電流をオン，オフできるから誤動作を
しないことから、電力変換装置の高性能化が達成でき
る。第13図は本発明複合半導体装置をスイッチング素子
として使用した電動機制御用インバータ装置の一例を示
したものである。図は３相誘導電動機IMを制御する３相
インバータ装置を示しており、その基本回路は直流端子
T1,T2間に２個のスイッチング素子の直列回路を３個並
列接続し、各直列回路の中点から交流端子T3,T4,T5を引
出した構成となっている。各スイッチング素子SW1,SW2,
SW3,SW4,SW5,SW6には、それぞれフライホイールダイオ
ードFD及びスナバダイオードSD、スナバ抵抗SR、スナバ
コンデンサSCからなるスナバ回路Ｓが並列接続されてい
る。スイッチング素子として本発明複合半導体装置を使
用しており、スイッチング素子のオン，オフ回路が簡略
化され、かつ信頼性の高いインバータ装置を実現でき
る。
本発明によれば、限流作用をもち、MOSゲートでオン
・オフできるサイリスタにおいて、サイリスタのｐ層の
電位を容易に高めることができるので、サイリスタが容
易に点弧できる。また、ｐ＋層から注入したホール電流
を寄生サイリスタを通過させずにカソード電極へ導くこ
とができるので、寄生サイリスタのラッチアップによる
誤動作がないという効果がある。さらに、ｐチャネルMO
SFETによって、限流作用をもたせるｎチャネルMOSFETの
ｐ層とサイリスタのｐ層を短絡できるので高耐圧化が容
易である。更に、本発明複合半導体装置を電力変換装置
のスイッチング素子として使用すれば、制御回路が簡略
化され信頼性の高い装置を実現できる。
・オフできるサイリスタにおいて、サイリスタのｐ層の
電位を容易に高めることができるので、サイリスタが容
易に点弧できる。また、ｐ＋層から注入したホール電流
を寄生サイリスタを通過させずにカソード電極へ導くこ
とができるので、寄生サイリスタのラッチアップによる
誤動作がないという効果がある。さらに、ｐチャネルMO
SFETによって、限流作用をもたせるｎチャネルMOSFETの
ｐ層とサイリスタのｐ層を短絡できるので高耐圧化が容
易である。更に、本発明複合半導体装置を電力変換装置
のスイッチング素子として使用すれば、制御回路が簡略
化され信頼性の高い装置を実現できる。
第１図は本発明の一実施例を示す概略断面図、第２図は
第１図の等価回路図、第３図は本発明の他の実施例を示
す概略断面図、第４図は第３図の等価回路図、第５図は
本発明の別の実施例を示す概略断面図、第６図は第５図
の等価回路図、第７図は本発明の一変形例を示す概略断
面図、第８図は第７図の一平面図、第９図は従来例を示
す概略断面図、第10図は第９図の等価回路図、第11図は
第８図の平面図を集積化した場合の装置の周辺部の平面
図、第12図は本発明他の変形例を示す概略断面図、第13
図は本発明の電力変換装置の一実施例を示す回路図であ
る。 11……ｐ＋層、12……n-層、13,14,131……ｐ層、15,1
6,17,150……ｎ＋層、21……アノード電極、22……カソ
ード電極、23,24……配線電極、300,301……絶縁ゲー
ト。
第１図の等価回路図、第３図は本発明の他の実施例を示
す概略断面図、第４図は第３図の等価回路図、第５図は
本発明の別の実施例を示す概略断面図、第６図は第５図
の等価回路図、第７図は本発明の一変形例を示す概略断
面図、第８図は第７図の一平面図、第９図は従来例を示
す概略断面図、第10図は第９図の等価回路図、第11図は
第８図の平面図を集積化した場合の装置の周辺部の平面
図、第12図は本発明他の変形例を示す概略断面図、第13
図は本発明の電力変換装置の一実施例を示す回路図であ
る。 11……ｐ＋層、12……n-層、13,14,131……ｐ層、15,1
6,17,150……ｎ＋層、21……アノード電極、22……カソ
ード電極、23,24……配線電極、300,301……絶縁ゲー
ト。
Claims (9)
- 【請求項１】第１の主表面に隣接する第１導電型の第１
の半導体領域と、第１の半導体領域と第２の主表面に隣
接し第１の半導体領域より低キャリア濃度を有する第２
導電型の第２の半導体領域と、第２の主表面から第２の
半導体領域内に延び互いに第２の半導体領域によって分
離され第２の半導体領域より高キャリア濃度を有する第
１導電型の第３及び第４の半導体領域と、第２の主表面
から第３の半導体領域内に延び第３の半導体領域より高
キャリア濃度を有する第２導電型の第５の半導体領域
と、第２の主表面から第４の半導体領域内に延び互いに
第４の半導体領域によって分離され第２の半導体領域よ
り高キャリア濃度を有する第２導電型の第６及び第７の
半導体領域とからなる半導体基体、 半導体基体の第１の主表面において、第１の半導体領域
にオーミックコンタクトした第１の主電極、 半導体基体の第２の主表面において、第４及び第７の半
導体領域にオーミックコンタクトした第２の主電極、 半導体基体の第２の主表面において、第2,第３及び第５
の半導体領域上に跨がるように設けた第１の絶縁ゲート
電極、 半導体基体の第２の主表面において、第6,第４及び第７
の半導体領域上に跨がるように設けた第２の絶縁ゲート
電極、 第１及び第２の絶縁ゲート電極相互を電気的に接続する
第１の手段、 第５及び第６の半導体領域相互を電気的に接続する第２
の手段、を具備することを特徴とする複合半導体装置。 - 【請求項２】特許請求の範囲第１項において、第２の主
電極が第４の半導体領域にオーミックコンタクトする部
分が、第２の主電極が第７の半導体領域にオーミックコ
ンタクトする部分より、第３の半導体領域に近いことを
特徴とする複合半導体装置。 - 【請求項３】特許請求の範囲第１項において、第２の主
電極が第４の半導体領域にオーミックコンタクトする部
分が、第２の主電極が第７の半導体領域にオーミックコ
ンタクトする部分より、第３の半導体領域から遠いこと
を特徴とする複合半導体装置。 - 【請求項４】特許請求の範囲第１項，第２項または第３
項において、第４の半導体領域の第７の半導体領域の第
１の主表面側及び第２の主電極にコンタクトする部分が
他より高キャリア濃度になっていることを特徴とする複
合半導体装置。 - 【請求項５】特許請求の範囲第１項，第２項，第３項ま
たは第４項において、第１の絶縁ゲート電極を第４の半
導体領域上に延在したことを特徴とする複合半導体装
置。 - 【請求項６】順次隣接する第１導電型の第１の半導体領
域、第２導電型の第２の半導体領域、第１導電型の第３
の半導体領域、第２導電型の第５の半導体領域からなる
サイリスタ部分と、順次隣接する第２導電型の第２の半
導体領域、第１導電型の第３の半導体領域、第２導電型
の第５の半導体領域及び該第2,第3,第５の半導体表面に
設けられた第１の絶縁ゲート電極からなる第１のMOSFE
と、第6,第4,第７の半導体領域及び各領域表面に設けら
れた第２の絶縁ゲート電極からなる第２のMOSFETと、第
５の半導体領域と第６の半導体領域を接続する配線部材
と、第１の半導体領域にオーミックコンタクトした第１
の主電極と、第４及び第７の半導体領域にオーミックコ
ンタクトした第２の主電極と、第１の絶縁ゲート電極と
第２の絶縁ゲート電極を接続するゲート電極とを有する
ことを特徴とする複合半導体装置。 - 【請求項７】特許請求の範囲第６項において、第１の絶
縁ゲート電極を第４の半導体領域上に延材したことを特
徴とする複合半導体装置。 - 【請求項８】一対の主表面を有し、一対の主表面間に外
側のｐ層が一方の主表面に露出し他の層が他方の主表面
に露出するようにpnpnの４層からなるサイリスタ領域が
設けられ、サイリスタ領域の中間のｎ層内に中間のｐ層
から離れ他方の主表面に露出するように設けられたｐ型
のウェル層とウェル層内に他方の主表面に露出するよう
に設けられたソース層及びドレイン層とからなるMOSFET
領域を有する半導体基体と、 半導体基体の一方の主表面において、外側のｐ層にオー
ミックコンタクトする第１の主電極と、 半導体基体の他方の主表面において、MOSFET領域のソー
ス層及びウェル層とにオーミックコンタクトする第２の
主電極と、 MOSFET領域のドレイン層とサイリスタ領域の外側のｎ層
とを電気的に接続する手段と、 半導体基体の他方の主表面において、MOSFET領域のソー
ス層とドレイン層との間に露出するウェル層上に設けた
第１の絶縁ゲート電極と、 半導体基体の他方の主表面において、サイリスタ領域の
中間のｎ層と外側のｎ層との間に露出する中間のｐ層上
に設けた第２の絶縁ゲート電極と、 第１及び第２の絶縁ゲート電極相互を電気的に接続する
手段と、を具備することを特徴とする複合半導体装置。 - 【請求項９】直流端子間に少なくとも一対のスイッチン
グ素子を直列接続した回路を交流側の相数の整数倍だけ
並列接続し、直列接続した各回路の中点より交流端子を
引き出した電力変換装置において、各スイッチング素子
が、 第１の主表面に隣接する第１導電型の第１の半導体領域
と、第１の半導体領域と第２の主表面に隣接し第１の半
導体領域より低キャリア濃度を有する第２導電型の第２
の半導体領域と、第２の主表面から第２の半導体領域に
延び互いに第２の半導体領域によって分離され第２の半
導体領域より高キャリア濃度を有する第１導電型の第３
及び第４の半導体領域と、第２の主表面から第３の半導
体領域内に延び第３の半導体領域より高キャリア濃度を
有する第２導電型の第５の半導体領域と、第２の主表面
から第４の半導体領域内に延び互いに第４の半導体領域
によって分離され第２の半導体領域より高キャリア濃度
を有する第２導電型の第６及び第７の半導体領域とから
なる半導体基体、 半導体基体の第１の主表面において、第１の半導体領域
にオーミックコンタクトした第１の主電極、 半導体基体の第２の主表面において、第４及び第７の半
導体領域にオーミックコンタクトした第２の主電極、 半導体基体の第２の主表面において、第2,第３及び第５
の半導体領域上に跨がるように設けた第１の絶縁ゲート
電極、 半導体基体の第２の主表面において、第6,第４及び第７
の半導体領域上に跨がるように設けた第２の絶縁ゲート
電極、 第１及び第２の絶縁ゲート電極相互を電気的に接続する
第１の手段、 第５及び第６の半導体領域相互を電気的に接続する第２
の手段、を具備することを特徴とする電力変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32288090A JP2766071B2 (ja) | 1990-11-28 | 1990-11-28 | 複合半導体装置及びそれを使つた電力変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32288090A JP2766071B2 (ja) | 1990-11-28 | 1990-11-28 | 複合半導体装置及びそれを使つた電力変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04196359A JPH04196359A (ja) | 1992-07-16 |
| JP2766071B2 true JP2766071B2 (ja) | 1998-06-18 |
Family
ID=18148647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32288090A Expired - Fee Related JP2766071B2 (ja) | 1990-11-28 | 1990-11-28 | 複合半導体装置及びそれを使つた電力変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2766071B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2797890B2 (ja) * | 1993-04-27 | 1998-09-17 | 株式会社日立製作所 | 複合半導体装置 |
| EP0731508A3 (en) * | 1995-03-09 | 1999-12-15 | Hitachi, Ltd. | MOS controlled thyristor and driving method thereof |
| US7535180B2 (en) | 2005-04-04 | 2009-05-19 | Cree, Inc. | Semiconductor light emitting circuits including light emitting diodes and four layer semiconductor shunt devices |
| US8901845B2 (en) | 2009-09-24 | 2014-12-02 | Cree, Inc. | Temperature responsive control for lighting apparatus including light emitting devices providing different chromaticities and related methods |
| US10264637B2 (en) | 2009-09-24 | 2019-04-16 | Cree, Inc. | Solid state lighting apparatus with compensation bypass circuits and methods of operation thereof |
| US9713211B2 (en) | 2009-09-24 | 2017-07-18 | Cree, Inc. | Solid state lighting apparatus with controllable bypass circuits and methods of operation thereof |
| US8476836B2 (en) | 2010-05-07 | 2013-07-02 | Cree, Inc. | AC driven solid state lighting apparatus with LED string including switched segments |
| US8569974B2 (en) | 2010-11-01 | 2013-10-29 | Cree, Inc. | Systems and methods for controlling solid state lighting devices and lighting apparatus incorporating such systems and/or methods |
| US9839083B2 (en) | 2011-06-03 | 2017-12-05 | Cree, Inc. | Solid state lighting apparatus and circuits including LED segments configured for targeted spectral power distribution and methods of operating the same |
| US8742671B2 (en) | 2011-07-28 | 2014-06-03 | Cree, Inc. | Solid state lighting apparatus and methods using integrated driver circuitry |
| US8847516B2 (en) | 2011-12-12 | 2014-09-30 | Cree, Inc. | Lighting devices including current shunting responsive to LED nodes and related methods |
| US8823285B2 (en) | 2011-12-12 | 2014-09-02 | Cree, Inc. | Lighting devices including boost converters to control chromaticity and/or brightness and related methods |
| JP6275282B2 (ja) | 2015-01-13 | 2018-02-07 | 三菱電機株式会社 | 半導体装置、その製造方法および半導体モジュール |
| JP7042135B2 (ja) * | 2018-03-29 | 2022-03-25 | ローム株式会社 | 半導体装置、半導体装置の製造方法および半導体パッケージ |
-
1990
- 1990-11-28 JP JP32288090A patent/JP2766071B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04196359A (ja) | 1992-07-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6051850A (en) | Insulated gate bipolar junction transistors having built-in freewheeling diodes therein | |
| US4969028A (en) | Gate enhanced rectifier | |
| JP3163820B2 (ja) | 半導体装置 | |
| JP3163677B2 (ja) | Ｍｉｓｆｅｔ制御型サイリスタを有する半導体装置 | |
| JP2766071B2 (ja) | 複合半導体装置及びそれを使つた電力変換装置 | |
| JPH0312783B2 (ja) | ||
| IE52758B1 (en) | Gate enhanced rectifier | |
| US5479030A (en) | Compound semiconductor device and electric power converting apparatus using such device | |
| JPH0575110A (ja) | 半導体装置 | |
| JPH0793434B2 (ja) | 半導体装置 | |
| JPH0716009B2 (ja) | 横型絶縁ゲートバイポーラトランジスタ | |
| JP2572210B2 (ja) | 縦型パワ−ｍｏｓ電界効果型半導体装置 | |
| JPH07169868A (ja) | 少なくとも１個のバイポーラ・パワーデバイスを有する回路パターン及びその作動方法 | |
| JP3257186B2 (ja) | 絶縁ゲート型サイリスタ | |
| JPH0654796B2 (ja) | 複合半導体装置 | |
| JP3206395B2 (ja) | 半導体装置 | |
| JPH088422A (ja) | たて型ｍｏｓ半導体装置 | |
| JP2000311998A (ja) | 絶縁ゲートターンオフサイリスタ | |
| JPH0555594A (ja) | 縦型電界効果トランジスタ | |
| KR100266388B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR940008259B1 (ko) | 반도체장치 및 그 제조방법 | |
| JP2856257B2 (ja) | ｐチャネル絶縁ゲートバイポーラトランジスタ | |
| JP2724204B2 (ja) | 導電変調型ｍｏｓｆｅｔ | |
| JP3196575B2 (ja) | 複合半導体装置及びそれを使った電力変換装置 | |
| JP2797890B2 (ja) | 複合半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090403 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090403 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 12 Free format text: PAYMENT UNTIL: 20100403 |
|
| LAPS | Cancellation because of no payment of annual fees |